JP2006210532A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法 Download PDFInfo
- Publication number
- JP2006210532A JP2006210532A JP2005018851A JP2005018851A JP2006210532A JP 2006210532 A JP2006210532 A JP 2006210532A JP 2005018851 A JP2005018851 A JP 2005018851A JP 2005018851 A JP2005018851 A JP 2005018851A JP 2006210532 A JP2006210532 A JP 2006210532A
- Authority
- JP
- Japan
- Prior art keywords
- region
- dopant
- doping
- mos
- concentration
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
【解決手段】n−MOS用ボディ領域42を利用する横型のn−MOSFETと、p−MOS用オフセットドレイン領域44を利用する横型のp−MOSFETを有する半導体装置の製造方法であり、半導体層26の表面に、n−MOS用ボディ領域42とp−MOS用オフセットドレイン領域44の両者に対応する開口82a、82bを有するマスク82越しに、第1条件でドーピングする第1ドーピング工程と、前記半導体層26の表面に、前記マスク82越しに、第2条件でドーピングする第2ドーピング工程とを備えている。
【選択図】図4
Description
本明細書でいうドーパント領域は、半導体にp型又はn型の不純物原子を添加した領域をいう。また、異なる種類のスイッチング構造には、構造要素自体が異なるスイッチング構造、構造要素の形状が異なるスイッチング構造、あるいは導電型が異なるスイッチング構造等が含まれる。
従来技術では、第1ドーパント領域に対応する開口を有するマスク越しにドーピングして第1ドーパント領域を形成し、第2ドーパント領域に対応する開口を有するマスク越しにドーピングして第2ドーパント領域を形成していた。この技術によると、2枚以上のマスクが必要とされ、製造工程数が多く、歩留まりも低下する。2枚以上のマスクを使い分ける従来の技術によると、製造に要する時間が長時間化し、製造コストが増大する。
この課題を解決するために、特許文献1は、1枚の共通マスクを利用して第1ドーパント領域と第2ドーパント領域を同時に形成する技術を提案している。特許文献1は、1枚の共通マスクを利用して、横型のMOSFETのn型ドレイン領域(第1ドーパント領域の一例)と、CMOSのn型ウェル領域(第2ドーパント領域の一例)を、同時に形成する技術を提案している。特許文献1の技術では、半導体層の表面に、n型ドレイン領域とn型ウェル領域の両者に対応する開口を有するマスク越しに、n型のドーパントを導入することによって、n型ドレイン領域とn型ウェル領域を同時に形成する。
特許文献2等にも、関連する技術が提案されている。
本発明は、上記の課題を解決するために開発されたものであり、第1ドーパント領域については第1領域に最適にドーピングし、第2ドーパント領域については第2領域に最適にドーピングし、しかも第1領域と第2領域を同時にドーピングすることができる技術を提供する。
第1領域で重要なドーパント濃度の深さと第2領域で重要なドーパント濃度の深さが異なる場合、1枚の共通マスクを利用して第1領域と第2領域を同時に形成しながら、第1領域では第1領域で重要な深さのドーパント濃度を必要な濃度に調整し、第2領域では第2領域で重要な深さのドーパント濃度を必要な濃度に調整することが可能となる。本発明は、これに成功したものであり、1枚の共通マスクを利用しながらも、ドーピング条件を異にする複数のドーピング工程を実施することによって、第1領域では第1領域で重要な深さのドーピング濃度を必要な濃度に調整し、第2領域では第2領域で重要な深さのドーピング濃度を必要な濃度に調整することに成功した。
第1ドーピング工程と第2ドーピング工程の実施の順序に制限はなく、必要に応じて同時に実施してもよい。第1ドーピング工程と第2ドーピング工程の間で、ドーピング条件が不連続的に変化してもよいが、ドーピング条件が連続的に変化してもよい。
ドーピング工程には、イオン注入法、レーザドーピング法、あるいはプラズマドーピング法等を利用することができ、またこれらを組み合わせて利用することもできる。
ドーピング条件には、(1)ドーピングする際の導入エネルギー(eV)、(2)ドーピングする際に用いるドーパントの種類、(3)ドーピングする際の導入角度、(4)ドーピングする際の雰囲気温度、(5)ドーピング手法の変更等を挙げることができる。ドーピング条件を変更するという場合、上記のいずれかの条件を変更する場合、あるいは上記の各条件の組み合わせを変更する場合等を含む。
上記の製造方法では、第1ドーピング工程のドーピング条件と第2ドーピング工程のドーピング条件を変更してドーピングを実施する。これにより、第1ドーピング工程と第2ドーピング工程で、ドーピングされるドーパントの中心深さを変えることができる。例えば、第1ドーピング工程では第1ドーパント領域の特性にとって重要な深さのドーパント濃度が所望の濃度となるドーピング条件を選択し、第2ドーピング工程では第2ドーパント領域の特性にとって重要な深さのドーパント濃度が所望の濃度となるドーピング条件を選択すれば、第1ドーパント領域と2ドーパント領域の双方において重要な深さのドーパント濃度を所望の濃度に調整することが可能となる。これによって、第1スイッチング構造と第2スイッチング構造の双方において、所望の特性を得ることができる。なお、必要に応じて、半導体層の表面に平行な面内のドーパント濃度を調整してもよい。
ドーピング工程に用いるドーパントを同一種類にすると、ドーピング装置の運転条件を変更することによって第1ドーピング工程と第2ドーピング工程を実施することができ、製造工程が簡単化される。
ドーピング工程にイオン注入装置を利用すると、注入エネルギーを変更することによって、ドーパントの注入深さを変更することができる。比較的簡単に、第1ドーパント領域では第1ドーパント領域で重要な深さのドーピング濃度を必要な濃度に調整し、第2ドーパント領域では第2ドーパント領域で重要な深さのドーピング濃度を必要な濃度に調整することが可能となる。
この製造方法は、半導体層の表面に、ボディ領域とオフセットドレイン領域の両者に対応する開口を有するマスク越しに、第1条件でドーピングする第1ドーピング工程を備えている。さらに、前記半導体層の表面に、前記マスク越しに、第2条件でドーピングする第2ドーピング工程を備えている。
第1ドーピング工程と第2ドーピング工程の実施の順序に制限はなく、必要に応じて同時に実施してもよい。第1ドーピング工程と第2ドーピング工程の間で、ドーピング条件が不連続的に変化してもよいが、ドーピング条件が連続的に変化してもよい。
ドーピング工程には、イオン注入法、レーザドーピング法、あるいはプラズマドーピング法等を利用することができ、またこれらを組み合わせて利用することもできる。
ドーピング条件には、(1)ドーピングする際の導入エネルギー(eV)、(2)ドーピングする際に用いるドーパントの種類、(3)ドーピングする際の導入角度、(4)ドーピングする際の雰囲気温度、(5)ドーピング手法の変更等を挙げることができる。ドーピング条件を変更するという場合、上記のいずれかの条件を変更する場合、あるいは上記の各条件の組み合わせを変更する場合等を含む。
この製造方法によると、1枚の共通マスクを利用することによって、ボディ領域ではボディ領域で重要な深さのドーピング濃度をボディ領域に必要な濃度に調整し、オフセットドレイン領域ではオフセットドレイン領域で重要な深さのドーピング濃度をオフセットドレイン領域に必要な濃度に調整することができる。
ボディ領域の浅部のドーパント濃度は、ゲート電圧の閾値と密接な関係がある。一方、オフセットドレイン領域の深部のドーパント濃度は、オン抵抗と密接な関係がある。したがって、ゲート電圧の閾値を所望の値とするドーパント濃度がボディ領域の浅部に導入される条件で第1ドーピング工程を実施することによって、ゲート電圧の閾値を所望の値に調整することができる。一方、オン抵抗を所望の値とするドーパント濃度がオフセットドレインの深部に導入される条件で第2ドーピング工程を実施することによって、オン抵抗を所望の値に調整することができる。
なお、ボディ領域の浅部にドーパントを導入する条件が選択されていれば、オフセットドレイン領域の浅部にもドーパントが導入される。しかしながら、後者は技術的に重要でないことから、浅部にドーパントを導入する条件のことをボディ領域の浅部にドーパントを導入する条件という。同様に、オフセットドレイン領域の深部にドーパントを導入する条件が選択されていれば、ボディ領域の深部にもドーパントが導入される。しかしながら、後者は技術的に重要でないことから、深部にドーパントを導入する条件のことをオフセットドレイン領域の浅部にドーパントを導入する条件という。
半導体装置を特性を損なわないで、半導体装置の製造過程を簡単化することができる。
(第1形態) ドーピング工程では、高加速電圧を利用するイオン注入装置を用いる。
(第2形態) 半導体の深さ方向のドーパント濃度分布を観測したときに、中間深さにピークが観測される条件で、イオン注入する。
(第3形態) イオン注入条件が、不連続的に変更される。
次に、図2に示すように、例えばボロンドープ酸化膜(BSG)を用いる固相拡散技術を利用して、エピタキシャル層24内にp+型のシンカー領域32を選択的に形成する。このシンカー領域32は、エピタキシャル層24を貫通して半導体基板22に達している。シンカー領域32は、半導体層26を平面視したときに、エピタキシャル層24を複数の領域に区画するように一巡して形成されている。エピタキシャル層24は、このシンカー領域32によって、複数の島状領域に区画されている。図2に示すように、図示27が1つの島状領域の断面であり、この島状領域27内にn−MOSFETが形成される。なお、このn−MOSFETが形成される図示左側の島状領域27を、左側島状領域27という。一方、図示28の島状領域にp−MOSFETが形成される。この図示右側の島状領域28を右側島状領域28という。左側島状領域27と右側島状領域28はいずれも、p型のシンカー領域32とp型の半導体基板22によって囲繞されたn型の半導体領域である。n型の左側島状領域27とn型の右側島状領域28はいずれも、pn接合によって周囲の半導体領域に対して絶縁分離されている。
まず、エピタキシャル層24の表面に、約20nmの厚みの犠牲酸化膜を一様に形成する(図4では薄すぎるために図示されない)。犠牲酸化膜を一様に形成した後に、図4(a)に示すように、n−MOSFETの構成要素であるn−MOS用ボディ領域42に対応する開口82aと、p−MOSFETの構成要素であるp−MOS用オフセットドレイン領域44に対応する開口82bを有するマスク82を、エピタキシャル層24の表面(詳しくは犠牲酸化膜の表面)に形成する。このマスク82は、例えばレジストの材料が用いられている。開口82a、82bは、フォトリソグラフィー技術とエッチング技術を利用して、所望の位置関係に形成することができる。
本実施例では、注入エネルギーが大きな注入条件から小さな注入条件に切換えながら、4回注入工程を繰返す。
最初に、最も高い注入エネルギー(約400keV)で注入する。高いエネルギーで注入すると、ボロンはエピタキシャル層24の浅部を通過し、もっぱら深い部分に注入される。エピタキシャル層24の深さ方向のボロン濃度分布を観測したときに、深部(図4(a)の42aと44aを参照)に最も濃い濃度が観測される。深部に最も濃い濃度が観測されるような条件で注入することを、通常リトログレード法、あるいは逆傾斜イオン打ち込み法という。
次に、若干低い注入エネルギー(約280keV)で注入する。2回目の注入では、図4(b)の42bと44bに最も濃いボロン濃度が得られるように注入する。
次に、さらに低い注入エネルギー(約130keV)で注入する。3回目の注入では、図4(c)の42cと44cに最も濃いボロン濃度が得られるように注入する。
最後に、最も低い注入エネルギー(約30keV)で注入する。4回目の注入では、図4(d)の42dと44dに示すように、浅部に最も濃いボロン濃度が得られるように注入する。
本実施例では、エピタキシャル層24の表面に、マスク82越しに、注入エネルギーを変えながら、合計4回のイオン注入工程を実施する。なお、本実施例のイオン注入では、高加速電圧イオン注入装置を利用しているので、イオン注入量を高濃度にすることができる。したがって、注入したイオンを拡散させるために必要な熱処理工程が低温及び/又は短時間で終了させることができる。このため、注入したイオンを拡散させるための専用の熱処理工程を省略し、他の熱処理工程と兼用させることができる。
マスク82越しにイオン注入工程を実施することによって、図4(e)に示すように、エピタキシャル層24内に、n−MOS用ボディ領域42とp−MOS用オフセットドレイン領域44の両者を形成することができる。なお、ドーパント領域を広く形成したい場合には、必要に応じて熱処理工程を実施してもよい。
まず、図5(a)に示すように、n−MOSFETを構成するn−MOS用オフセットドレイン領域52に対応する開口84aと、p−MOSFETを構成するp−MOS用ボディ領域54に対応する開口84bを有するマスク84を、エピタキシャル層24の表面(詳しくは犠牲酸化膜の表面)に形成する。次にエピタキシャル層24の表面に、マスク84越しに、イオン化したリンを注入する。イオン化したリンは、開口84a、84bを通してエピタキシャル層24の表面から導入される。本実施例では、注入エネルギーが大きな注入条件から小さな注入条件に切換えながら、4回注入工程を繰返す。
最初に、最も高い注入エネルギー(約1MeV)で注入する。高いエネルギーで注入すると、リンはエピタキシャル層24の浅部を通過し、もっぱら深い部分に注入される。エピタキシャル層24の深さ方向のリン濃度分布を観測したときに、深部(図5(a)の52aと54aを参照)に最も濃い濃度が観測される。
次に、若干低い注入エネルギー(約700keV)で注入する。2回目の注入では、図5(b)の52bと54bに最も濃いリン濃度が得られるように注入する。
次に、さらに低い注入エネルギー(約400keV)で注入する。3回目の注入では、図5(c)の52cと54cに最も濃いリン濃度が得られるように注入する。
最後に、最も低い注入エネルギー(約150keV)で注入する。4回目の注入では、図5(d)の52dと54dに示すように、浅部に最も濃いリン濃度が得られるように注入する。注入エネルギーを変更した合計4回のイオン注入を実施することによって、n−MOS用オフセットドレイン領域52とp−MOS用ボディ領域54のドーパント濃度分布を、深さ方向に対して調整することができる。
1回目と2回目のイオン注入によって、エピタキシャル層24の深部のイオン注入量を、所望のオン抵抗を実現する注入量に調整することができる。3回目と4回目のイオン注入によって、エピタキシャル層24の浅部のイオン注入量を、所望のゲート電圧の閾値、ショートチャネル効果又はスナップバック現象の抑制を実現する注入量に調整することができる。注入エネルギーを変更しながら複数回イオン注入することによって、p−MOS用ボディ領域54の浅部のドーパント濃度を所望のゲート電圧を実現する濃度とすることができ、n−MOS用オフセットドレイン領域52の深部のドーパント濃度を所望のオン抵抗を実現する濃度とすることができる。
上記例では、イオン注入工程の注入エネルギーが不連続的に変更する場合を例示しているが、注入エネルギーを連続的に小さくしてもよい。この場合も、所定の深さにおいて、必要とされるドーパント濃度のドーパント領域を形成することができる。あるいは複数台のイオン注入装置を利用して、それぞれを異なる注入エネルギーに選択することによって、イオン注入工程を同時に実施することもできる。この場合も、所定の深さにおいて、必要とされるドーパント濃度のドーパント領域を形成することができる。
(1)一方のスイッチング構造のn型(あるいはp型)ウェル領域と、他方のスイッチング構造のn型(あるいはp型)ボディ領域の組合せ。
(2)一方のスイッチング構造のn型(あるいはp型)ウェル領域と、他方のスイッチング構造のn型(あるいはp型)オフセットドレイン領域の組合せ。
(3)一方のNPN型トランジスタ構造のベース領域と、他方のスイッチング構造のp型ボディ領域の組合せ。
(4)一方のNPN型トランジスタ構造のベース領域と、他方のスイッチング構造のp型オフセットドレイン領域の組合せ。
(1)ドーピングする際に用いるドーパントの種類を変更してもよい。それぞれのドーパントの導入特性等の違いを利用することによって、半導体層の深さ方向のドーパント濃度を調整することができる。また、導電型が異なるドーパントを組み合わせることによって、ドーパント濃度を調整してもよい。
(2)ドーピングする際の導入角度を変更してもよい。即ち、斜めドーピング技術を利用してもよい。半導体層の深さ方向及び/又は半導体層の表面と平行な面内のドーパント濃度を調整することができる。斜めドーピングの導入角度とマスクの厚みを調整することによって、半導体層の表面にドーパントが到達できない遮蔽領域を形成することができる。これにより、半導体層の表面と平行な面内のドーパント濃度を調整することができる。
(3)ドーピングする際の雰囲気温度を変更してもよい。雰囲気温度を変更することによって、導入されるドーパント量や半導体層に生じる格子欠陥の密度量等を変更することができる。この現象を利用して、半導体層の深さ方向及び/又は半導体層の表面と平行な面内のドーパント濃度を調整することができる。
(4)レーザー等の物理現象を利用する手法を併用してもよい。例えば、ドーパントを導入する際にレーザー等を同時に照射してもよい。この場合、レーザー照射の有無、あるいはレーザー照射の出力等を変更することによって、導入されるドーパント量や半導体層に生じる格子欠陥の密度量等を変更することができる。半導体層の深さ方向及び/又は半導体層の表面と平行な面内のドーパント濃度を調整することができる。
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
24:エピタキシャル層
26:半導体層
27:左側島状領域
28:右側島状領域
32:リンカー領域
34、36、38:フィールド酸化膜
42:n−MOS用ボディ領域
44:p−MOS用オフセットドレイン領域
52:n−MOS用オフセットドレイン領域
54:p−MOS用ボディ領域
71:n−MOS用ドレイン領域
72:n−MOS用ソース領域
73:n−MOS用ボディコンタクト領域
75:p−MOS用ドレイン領域
76:p−MOS用ソース領域
77:p−MOS用ボディコンタクト領域
82、84:マスク
82a、82b、84a、84b:開口
Claims (7)
- 第1ドーパント領域を利用する第1スイッチング構造と第2ドーパント領域を利用する第2スイッチング構造を有する半導体装置の製造方法であり、
半導体層の表面に、第1ドーパント領域と第2ドーパント領域の両者に対応する開口を有するマスク越しに、第1条件でドーピングする第1ドーピング工程と、
前記半導体層の表面に、前記マスク越しに、第2条件でドーピングする第2ドーピング工程と、
を備えている製造方法。 - 第1ドーピング工程で導入するドーパントと第2ドーピング工程で導入するドーパントが同一種類であることを特徴とする請求項1の製造方法。
- 第1ドーピング工程では低いエネルギーでイオン注入し、第2ドーピング工程では高いエネルギーでイオン注入することを特徴とする請求項1又は2の製造方法。
- ボディ領域を利用する横型の第1MOSFETと、オフセットドレイン領域を利用する横型で反対導電型の第2MOSFETを有する半導体装置の製造方法であり、
半導体層の表面に、ボディ領域とオフセットドレイン領域の両者に対応する開口を有するマスク越しに、第1条件でドーピングする第1ドーピング工程と、
前記半導体層の表面に、前記マスク越しに、第2条件でドーピングする第2ドーピング工程と、
を備えている製造方法。 - 前記第1条件は、ボディ領域の浅部にドーパントを導入する条件が選択されており、前記第2条件は、オフセットドレイン領域の深部にドーパントを導入する条件が選択されていることを特徴とする請求項4の製造方法。
- オフセットドレイン領域を形成する半導体層の表面の一部に、フィールド酸化膜を形成する工程をさらに備えていることを特徴とする請求項4又は5の製造方法。
- 第1ドーピング工程と第2ドーピング工程を時期をずらして実施することを特徴とする請求項1から6のいずれかの製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005018851A JP4810832B2 (ja) | 2005-01-26 | 2005-01-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005018851A JP4810832B2 (ja) | 2005-01-26 | 2005-01-26 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006210532A true JP2006210532A (ja) | 2006-08-10 |
JP4810832B2 JP4810832B2 (ja) | 2011-11-09 |
Family
ID=36967051
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005018851A Expired - Fee Related JP4810832B2 (ja) | 2005-01-26 | 2005-01-26 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4810832B2 (ja) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006253334A (ja) * | 2005-03-09 | 2006-09-21 | Ricoh Co Ltd | 半導体装置及びその製造方法 |
JP2007073942A (ja) * | 2005-08-11 | 2007-03-22 | Toshiba Corp | 半導体装置 |
JP2010016153A (ja) * | 2008-07-03 | 2010-01-21 | Seiko Epson Corp | 半導体装置の製造方法および半導体装置 |
JP2010016154A (ja) * | 2008-07-03 | 2010-01-21 | Seiko Epson Corp | 半導体装置 |
JP2010016155A (ja) * | 2008-07-03 | 2010-01-21 | Seiko Epson Corp | 半導体装置 |
CN106356304A (zh) * | 2016-09-30 | 2017-01-25 | 杰华特微电子(张家港)有限公司 | 半导体制作工艺 |
Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6188553A (ja) * | 1984-09-28 | 1986-05-06 | トムソン‐セエスエフ | 高ブロツキング電圧性能を有するcmosトランジスタの集積回路構造と該構造の組立て法 |
JPH05109994A (ja) * | 1991-10-14 | 1993-04-30 | Sony Corp | 半導体装置 |
JPH08107151A (ja) * | 1994-10-03 | 1996-04-23 | Sony Corp | 半導体装置の製造方法 |
JPH08236639A (ja) * | 1995-02-28 | 1996-09-13 | Nec Corp | 高耐圧半導体装置 |
JP2002076288A (ja) * | 2000-08-28 | 2002-03-15 | Sharp Corp | 半導体装置の製造方法及びフォトリソグラフィ用マスク |
US20020109184A1 (en) * | 2000-12-31 | 2002-08-15 | Texas Instruments Incorporated | LDMOS with improved safe operating area |
JP2004165648A (ja) * | 2002-10-24 | 2004-06-10 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
JP2006032493A (ja) * | 2004-07-13 | 2006-02-02 | Sharp Corp | 半導体装置及びその製造方法 |
-
2005
- 2005-01-26 JP JP2005018851A patent/JP4810832B2/ja not_active Expired - Fee Related
Patent Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6188553A (ja) * | 1984-09-28 | 1986-05-06 | トムソン‐セエスエフ | 高ブロツキング電圧性能を有するcmosトランジスタの集積回路構造と該構造の組立て法 |
JPH05109994A (ja) * | 1991-10-14 | 1993-04-30 | Sony Corp | 半導体装置 |
JPH08107151A (ja) * | 1994-10-03 | 1996-04-23 | Sony Corp | 半導体装置の製造方法 |
JPH08236639A (ja) * | 1995-02-28 | 1996-09-13 | Nec Corp | 高耐圧半導体装置 |
JP2002076288A (ja) * | 2000-08-28 | 2002-03-15 | Sharp Corp | 半導体装置の製造方法及びフォトリソグラフィ用マスク |
US20020109184A1 (en) * | 2000-12-31 | 2002-08-15 | Texas Instruments Incorporated | LDMOS with improved safe operating area |
JP2004165648A (ja) * | 2002-10-24 | 2004-06-10 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
JP2006032493A (ja) * | 2004-07-13 | 2006-02-02 | Sharp Corp | 半導体装置及びその製造方法 |
Cited By (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006253334A (ja) * | 2005-03-09 | 2006-09-21 | Ricoh Co Ltd | 半導体装置及びその製造方法 |
JP2007073942A (ja) * | 2005-08-11 | 2007-03-22 | Toshiba Corp | 半導体装置 |
US8502309B2 (en) | 2005-08-11 | 2013-08-06 | Kabushiki Kaisha Toshiba | Semiconductor device including field effect transistor for use as a high-speed switching device and a power device |
JP2010016153A (ja) * | 2008-07-03 | 2010-01-21 | Seiko Epson Corp | 半導体装置の製造方法および半導体装置 |
JP2010016154A (ja) * | 2008-07-03 | 2010-01-21 | Seiko Epson Corp | 半導体装置 |
JP2010016155A (ja) * | 2008-07-03 | 2010-01-21 | Seiko Epson Corp | 半導体装置 |
JP4587003B2 (ja) * | 2008-07-03 | 2010-11-24 | セイコーエプソン株式会社 | 半導体装置 |
JP4645861B2 (ja) * | 2008-07-03 | 2011-03-09 | セイコーエプソン株式会社 | 半導体装置の製造方法 |
US7972917B2 (en) | 2008-07-03 | 2011-07-05 | Seiko Epson Corporation | Method for manufacturing semiconductor device and semiconductor device |
US8330219B2 (en) | 2008-07-03 | 2012-12-11 | Seiko Epson Corporation | Semiconductor device with high-voltage breakdown protection |
CN106356304A (zh) * | 2016-09-30 | 2017-01-25 | 杰华特微电子(张家港)有限公司 | 半导体制作工艺 |
Also Published As
Publication number | Publication date |
---|---|
JP4810832B2 (ja) | 2011-11-09 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100954874B1 (ko) | 채널 영역에서 레트로그레이드 도펀트 프로필을 구비한반도체 디바이스 및 그 제조 방법 | |
KR101811796B1 (ko) | 급경사 접합 프로파일을 갖는 소스/드레인 영역들을 구비하는 반도체 소자 및 그 제조방법 | |
US10411112B2 (en) | Semiconductor device with silicon layer containing carbon | |
JP2010062564A (ja) | ポリエミッタ型バイポーラトランジスタ、bcd素子、ポリエミッタ型バイポーラトランジスタの製造方法及びbcd素子の製造方法 | |
JP2005522038A (ja) | チャネル領域のドーパント分布がレトログレードな半導体デバイスおよびそのような半導体デバイスの製造方法 | |
JP2007189166A (ja) | 半導体装置およびその製造方法 | |
JP4810832B2 (ja) | 半導体装置の製造方法 | |
US20120083080A1 (en) | Method for reducing punch-through in a transistor device | |
JP4727426B2 (ja) | 半導体装置および半導体装置の製造方法 | |
JP5294192B2 (ja) | 半導体装置及びその製造方法 | |
US20060263992A1 (en) | Method of forming the N-MOS and P-MOS gates of a CMOS semiconductor device | |
JP2008218725A (ja) | 半導体装置とその製造方法 | |
JP2008218700A (ja) | 炭化珪素半導体装置の製造方法 | |
JP2007158188A (ja) | 半導体装置及びその製造方法 | |
JP2008140854A (ja) | 半導体装置及びその製造方法 | |
US7544549B2 (en) | Method for manufacturing semiconductor device and MOS field effect transistor | |
WO2011155105A1 (ja) | 半導体装置及びその製造方法 | |
JP4631097B2 (ja) | 所望のドーパント濃度を実現するためのイオン注入法 | |
US10522663B2 (en) | Integrated JFET structure with implanted backgate | |
JP5445895B2 (ja) | 半導体素子の製造方法 | |
JP4996197B2 (ja) | 半導体装置及びその製造方法 | |
JP2007115869A (ja) | 半導体装置の製造方法 | |
US9406567B1 (en) | Method for fabricating multiple transistor devices on a substrate with varying threshold voltages | |
WO1997011497A1 (en) | Fabrication method of vertical field effect transistor | |
JP5324849B2 (ja) | 半導体装置およびその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070207 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20091106 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20091124 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100108 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100817 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20101007 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110726 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110808 |
|
R151 | Written notification of patent or utility model registration |
Ref document number: 4810832 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140902 Year of fee payment: 3 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |