JP2006208067A - 半導体装置 - Google Patents
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Abstract
【課題】 ノーマルモード時に複数の電源電圧を必要とする半導体装置であって、テストモード時に単一の電源電圧でテストすることができる半導体装置を実現する。
【解決手段】 本発明の半導体装置は、第1のロジックレベルで信号の入出力を行う内部ロジック回路11と、第2のロジックレベルでIO端子を介して外部と信号の入出力を行い、第2のロジックレベルの信号を第1のロジックレベルの信号に変換して内部ロジック回路11との間で入出力を行うレベルシフタ12と、テストモード時に、第1のロジックレベルで内部ロジック回路11のテストを行い、その結果を第1のロジックレベルで外部へ出力する自動テスト回路13を備え、レベルシフタ12は、テストモードの間、自動テスト回路13からの信号によって外部への出力を0Vに固定しておく。
【選択図】 図1
【解決手段】 本発明の半導体装置は、第1のロジックレベルで信号の入出力を行う内部ロジック回路11と、第2のロジックレベルでIO端子を介して外部と信号の入出力を行い、第2のロジックレベルの信号を第1のロジックレベルの信号に変換して内部ロジック回路11との間で入出力を行うレベルシフタ12と、テストモード時に、第1のロジックレベルで内部ロジック回路11のテストを行い、その結果を第1のロジックレベルで外部へ出力する自動テスト回路13を備え、レベルシフタ12は、テストモードの間、自動テスト回路13からの信号によって外部への出力を0Vに固定しておく。
【選択図】 図1
Description
本発明は、複数の電源電圧を必要とする半導体装置のテストに関する。
近年、プロセス微細化により、半導体装置(以下、「LSI」ともいう。)の内部ロジック電源は、消費電流を下げるために1.0V程度まで低下している。しかし、IO端子の電圧は、外部回路とのインターフェイスのために3.3Vのままであった。また、SOC( System On Chip )など、LSI自体に多機能が要求されるようになったため、アナログ回路の内蔵など、電源電圧の種類が増加する傾向にある。
このため、LSIテスト、特に初期不良をリジェクトするバーインテスト(例えば、特許文献1を参照。)においては、LSIの電源電圧の数だけテスト装置の電源が必要になっていた。すなわち、多品種のテストに対応しなければならない量産でのバーインテストでは、多電源のバーイン装置が必須となっていた。
したがって、従来の半導体装置のテストでは、バーイン装置が高価になるという問題があった。また、微細化によるリーク電流の増加と相まって、消費電流をバーイン装置の電流容量範囲に抑えるために、テストボードにおけるLSIの実装数を減らす必要があり、テストコストが大幅に増加するという問題があった。
特開2002−123501号公報
本発明は、テストモード時に単一の電源電圧でテストすることができる半導体装置を提供する。
本発明の一態様によれば、第1の電源電圧で駆動され、前記第1の電源電圧に対応した第1のロジックレベルで信号の入出力を行うロジック回路と、前記第1の電源電圧で駆動され、テストモード時に、前記第1のロジックレベルで前記ロジック回路のテストを行い、その結果を前記第1のロジックレベルで外部へ出力するテスト手段と、前記第1の電源電圧より高い第2の電源電圧で駆動され、前記第2の電源電圧に対応した第2のロジックレベルでIO端子を介して外部と信号の入出力を行い、前記第2のロジックレベルの信号を前記第1のロジックレベルの信号に変換して前記ロジック回路との間で入出力を行い、前記テストモードの間、前記テスト手段からの信号によって外部への出力を所定の電圧レベルに固定するレベル変換手段を有することを特徴とする半導体装置が提供される。
本発明の別の一態様によれば、第1の電源電圧で駆動され、前記第1の電源電圧に対応した第1のロジックレベルで信号の入出力を行うロジック回路と、IO電源端子からの電圧を検知して、当該電圧が前記第1の電源電圧である場合にテストモードを示し、当該電圧が前記第1の電源電圧より高い第2の電源電圧である場合にノーマルモードを示す切り替え信号を出力する電圧検知手段と、前記切り替え信号に基づいて、前記ノーマルモード時に、前記第2の電源電圧に対応した第2のロジックレベルでIO端子を介して外部と信号の入出力を行い、前記第2のロジックレベルの信号を前記第1のロジックレベルの信号に変換して前記ロジック回路との間で入出力を行い、前記テストモード時に、前記第1のロジックレベルの信号で前記ロジック回路および前記IO端子との間で入出力を行うレベル切り替え手段を有することを特徴とする半導体装置が提供される。
本発明の別の一態様によれば、第1の電源電圧で駆動され、前記第1の電源電圧に対応した第1のロジックレベルで信号の入出力を行うロジック回路と、前記第1の電源電圧より高い第2の電源電圧で駆動され、前記第2の電源電圧に対応した第2のロジックレベルでIO端子を介して外部と信号の入出力を行い、前記第2のロジックレベルの信号を前記第1のロジックレベルの信号に変換して前記ロジック回路との間で入出力を行うレベル変換手段と、外部からのテスト信号に基づいて、テストモード時に、IO電源端子からの前記第1の電源電圧を前記第2の電源電圧に昇圧して前記レベル変換手段へ電源電圧として供給する昇圧手段を有することを特徴とする半導体装置が提供される。
本発明によれば、テストモード時に複数の電源電圧を必要としないので、単一の電源を有するテスト装置でテストすることができる。
以下、図面を参照しながら、本発明の実施例を説明する。
図1は、本発明の実施例1に係わる半導体装置を示す回路ブロック図である。ここでは、主に、テストモード時にテストされる内部ロジック回路11とそのテスト制御にかかわる部分を示した。
本発明の実施例1に係わる半導体装置は、内部ロジック回路11、内部ロジック回路11とIO端子とのロジックレベルを変換するレベルシフタ12、およびテストモード時に内部ロジック回路11をテストする自動テスト回路13を備えている。
自動テスト回路13の第1の制御入力はTEST信号が入力される外部端子に接続され、自動テスト回路13の第2の制御入力はCLOCK信号が入力される外部端子に接続され、自動テスト回路13の第1の出力はRESULT信号が出力される外部端子に接続され、自動テスト回路13の第2の出力はレベルシフタ12の入力に接続されている。
また、自動テスト回路13の入出力は内部バス14を介して内部ロジック回路11の第1の入出力に接続され、内部ロジック回路11の第2の入出力は内部IOバス15を介してレベルシフタ12の第1の入出力に接続されている。
さらに、レベルシフタ12の第2の入出力はIO信号が入出力される複数の外部端子に接続されている。
TEST信号、CLOCK信号、およびRESULT信号は、1.0V/0Vのロジックレベルであり、IOは3.3V/0Vのロジックレベルである。また、内部バス14および内部IOバス15は、1.0V/0Vのロジックレベルである。
内部ロジック回路11および自動テスト回路13は1.0Vの電源電圧で駆動され、レベルシフタ12は3.3Vの電源電圧(IO電源)で駆動されている。
自動テスト回路13に入力されるTEST信号は自動テスト回路13が内部ロジック回路11をテストするテストモードを開始する信号であり、CLOCK信号はテストモード時に自動テスト回路13での同期をとる基準クロックである。
自動テスト回路13は、テストモード時に、内部ロジック回路11のテストを実行する。すなわち、TEST信号でテストモードが選択され、CLOCK信号によって自動テスト回路13が動作し、内部ロジック回路11のテストが実施される。
テストに必要な制御信号などは内部バス14を介して内部ロジック回路11に伝達され、内部ロジック回路11からのテスト結果がRESULT信号として出力される。
レベルシフタ12は、ノーマルモード時には、内部ロジック回路11とIO端子とのレベル変換を行っているが、テストモード時には、自動テスト回路13からの信号に基づいて、その変換動作を停止し、すべてのIO端子を“0”出力、つまり、0Vに固定する。
このように、テストモード時にレベルシフタ12の動作を停止して、テスト結果をRESULT信号として出力することで、半導体装置を1.0Vの単一電源でテストすることができる。
上記実施例1によれば、テストモード時に複数の電源電圧を必要としないので、単一の電源を有するテスト装置でテストできる半導体装置を実現することができる。したがって、テスト装置の選択の自由度が増し、安価なテスト装置を使用することが可能となる。
また、上記実施例1によれば、テストに使用する外部端子数を削減できるので、テスト装置による同時測定数を増やすことが可能となり、テストコストを大幅に削減することができる。
図2は、本発明の実施例2に係わる半導体装置を示す回路ブロック図である。ここでは、主に、テストモード時にテストされる内部ロジック回路21とそのテスト制御にかかわる部分を示した。
本発明の実施例2に係わる半導体装置は、内部ロジック回路21、内部ロジック回路21とIO端子とのロジックレベルを変換するレベル切り替え回路22、およびIO電源端子からの電圧を検知する電圧検知回路23を備えている。
電圧検知回路23の入力はIO電源が供給される外部端子に接続され、電圧検知回路23の出力は切り替え信号24としてレベル切り替え回路22の入力に接続されている。
また、内部ロジック回路21の入出力は内部IOバス25を介してレベル切り替え回路22の第1の入出力に接続され、レベル切り替え回路22の第2の入出力はIO信号が入出力される複数の外部端子(図2では、図面の煩雑さを避けるため、IO端子は1つだけを示した。)に接続されている。
IO電源端子には、ノーマルモード時は3.3Vが供給され、テストモード時は1.0Vが供給されている。これに伴い、IOはノーマルモード時には3.3V/0Vのロジックレベルであり、テストモード時には1.0V/0Vのロジックレベルである。
また、内部ロジック回路21は1.0Vの電源電圧で駆動され、内部IOバス25は、1.0V/0Vのロジックレベルである。
電圧検知回路23は、IO電源が接続される外部端子からの電圧を検知して、その電圧が3.3Vであれば、ノーマルモードを示す切り替え信号24を出力し、その電圧が1.0Vであれば、テストモードを示す切り替え信号24を出力する。
レベル切り替え回路22は、内部ロジック回路21とIO端子とのロジックレベルを変換するレベルシフタと、切り替え信号24によって制御されるバススイッチとから構成されている。
切り替え信号24がノーマルモードを示す場合は、バススイッチはレベルシフタを選択し、レベル切り替え回路22は内部IOバスとIO端子とのロジックレベルの変換を行う。
切り替え信号24がテストモードを示す場合は、バススイッチはレベルシフタを選択せず内部IOバス25とIO端子を直結する。このため、テストモード時には、内部IOバス25の1.0V/0VのロジックレベルがそのままIO端子に出力され、また、IO端子からの入力は1.0V/0Vのロジックレベルで行う必要がある。
このように、テストモード時にレベルシフタをパスすることで、半導体装置を1.0Vの単一電源でテストすることができる。
上記実施例2によれば、テストモード時に複数の電源電圧を必要としないので、単一の電源を有するテスト装置でテストできる半導体装置を実現することができる。したがって、テスト装置の選択の自由度が増し、安価なテスト装置を使用することが可能となる。
さらに、上記実施例2によれば、テストのための外部端子を設ける必要がないので、既存のバーインボードをそのまま使用して単一の電源を有するテスト装置を使用することができる。
図3は、本発明の実施例3に係わる半導体装置を示す回路ブロック図である。ここでは、主に、テストモード時にテストされる内部ロジック回路31とそのテスト制御にかかわる部分を示した。
本発明の実施例3に係わる半導体装置は、内部ロジック回路31、内部ロジック回路31とIO端子とのロジックレベルを変換するレベルシフタ32、およびIO電源端子からの電圧を昇圧する昇圧回路33を備えている。
昇圧回路33の第1の入力はIO電源が供給される外部端子に接続され、昇圧回路33の第2の入力はTEST信号が入力される外部端子に接続され、昇圧回路33の出力はレベルシフタ32の電源入力に接続されている。
また、内部ロジック回路31の入出力は内部IOバス34を介してレベルシフタ32の第1の入出力に接続され、レベルシフタ32の第2の入出力はIO信号が入出力される複数の外部端子(図3では、図面の煩雑さを避けるため、IO端子は1つだけを示した。)に接続されている。
IO電源端子には、ノーマルモード時は3.3Vが供給され、テストモード時は1.0Vが供給されている。
レベルシフタ32は3.3Vの電源電圧で駆動され、IOは3.3V/0Vのロジックレベルである。
内部ロジック回路31は1.0Vの電源電圧で駆動され、内部IOバス34は1.0V/0Vのロジックレベルである。
昇圧回路33は、TEST信号に基づいて、外部端子から供給されるIO電源の電圧を3.3Vに昇圧してレベルシフタ32へ供給する。すなわち、TEST信号がテストモードを示す場合に、IO電源端子からの1.0Vを3.3Vに昇圧し、テスト信号がノーマルモードを示す場合には、IO電源端子からの3.3Vをそのままレベルシフタ32へ供給する。
レベルシフタ32は、内部ロジック回路31とIO端子とのレベル変換を行う。すなわち、内部IOバス34の1.0V/0Vのロジックレベルを3.3V/0Vのロジックレベルに変換してIO端子へ出力し、また、IO端子からの3.3V/0Vのロジックレベルを1.0V/0Vのロジックレベルに変換して内部IOバス34へ出力する。
このように、テストモード時に外部から供給されるIO電源の電圧を昇圧することで、半導体装置を1.0Vの単一電源でテストすることができる。
上記実施例3によれば、テストモード時に複数の電源電圧を必要としないので、単一の電源を有するテスト装置でテストできる半導体装置を実現することができる。したがって、テスト装置の選択の自由度が増し、安価なテスト装置を使用することが可能となる。
上述の実施例1〜3の説明では、一例として、電源電圧は1.0Vおよび3.3Vの2つであるとしたが、本発明はこれに限られるものではない。また、レベルシフタは双方向の入出力バスのレベル変換を行うとしたが、本発明はこれに限られるものではなく、例えば、入力または出力の単方向バスに適用することもできる。
11、21、31 内部ロジック回路
12、32 レベルシフタ
13 自動テスト回路
14 内部バス
15、25、34 内部IOバス
22 レベル切り替え回路
23 電圧検知回路
24 切り替え信号
33 昇圧回路
12、32 レベルシフタ
13 自動テスト回路
14 内部バス
15、25、34 内部IOバス
22 レベル切り替え回路
23 電圧検知回路
24 切り替え信号
33 昇圧回路
Claims (3)
- 第1の電源電圧で駆動され、前記第1の電源電圧に対応した第1のロジックレベルで信号の入出力を行うロジック回路と、
前記第1の電源電圧で駆動され、テストモード時に、前記第1のロジックレベルで前記ロジック回路のテストを行い、その結果を前記第1のロジックレベルで外部へ出力するテスト手段と、
前記第1の電源電圧より高い第2の電源電圧で駆動され、前記第2の電源電圧に対応した第2のロジックレベルでIO端子を介して外部と信号の入出力を行い、前記第2のロジックレベルの信号を前記第1のロジックレベルの信号に変換して前記ロジック回路との間で入出力を行い、前記テストモードの間、前記テスト手段からの信号によって外部への出力を所定の電圧レベルに固定するレベル変換手段を有することを特徴とする半導体装置。 - 第1の電源電圧で駆動され、前記第1の電源電圧に対応した第1のロジックレベルで信号の入出力を行うロジック回路と、
IO電源端子からの電圧を検知して、当該電圧が前記第1の電源電圧である場合にテストモードを示し、当該電圧が前記第1の電源電圧より高い第2の電源電圧である場合にノーマルモードを示す切り替え信号を出力する電圧検知手段と、
前記切り替え信号に基づいて、前記ノーマルモード時に、前記第2の電源電圧に対応した第2のロジックレベルでIO端子を介して外部と信号の入出力を行い、前記第2のロジックレベルの信号を前記第1のロジックレベルの信号に変換して前記ロジック回路との間で入出力を行い、前記テストモード時に、前記第1のロジックレベルの信号で前記ロジック回路および前記IO端子との間で入出力を行うレベル切り替え手段を有することを特徴とする半導体装置。 - 第1の電源電圧で駆動され、前記第1の電源電圧に対応した第1のロジックレベルで信号の入出力を行うロジック回路と、
前記第1の電源電圧より高い第2の電源電圧で駆動され、前記第2の電源電圧に対応した第2のロジックレベルでIO端子を介して外部と信号の入出力を行い、前記第2のロジックレベルの信号を前記第1のロジックレベルの信号に変換して前記ロジック回路との間で入出力を行うレベル変換手段と、
外部からのテスト信号に基づいて、テストモード時に、IO電源端子からの前記第1の電源電圧を前記第2の電源電圧に昇圧して前記レベル変換手段へ電源電圧として供給する昇圧手段を有することを特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005017752A JP2006208067A (ja) | 2005-01-26 | 2005-01-26 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP2005017752A JP2006208067A (ja) | 2005-01-26 | 2005-01-26 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2006208067A true JP2006208067A (ja) | 2006-08-10 |
Family
ID=36965106
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP2005017752A Pending JP2006208067A (ja) | 2005-01-26 | 2005-01-26 | 半導体装置 |
Country Status (1)
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JP (1) | JP2006208067A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7868650B2 (en) | 2008-12-30 | 2011-01-11 | Hynix Semiconductor Inc. | Termination control circuit and method for global input/output line |
-
2005
- 2005-01-26 JP JP2005017752A patent/JP2006208067A/ja active Pending
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US7868650B2 (en) | 2008-12-30 | 2011-01-11 | Hynix Semiconductor Inc. | Termination control circuit and method for global input/output line |
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