JP2006204061A - 電源切替装置 - Google Patents
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Abstract
【課題】 ダイオードほど電圧降下が大きく発生せず、機械式リレー回路よりも信頼性の遥かに高い電源切替装置を提供する。
【解決手段】 電源切替装置は、電源A及び電源Bと負荷との間に、夫々直接間挿される第1及び第2のスイッチング素子Q1、Q2と、電源A及び電源Bの出力電圧値に従って第1及び第2のスイッチング素子Q1、Q2のいずれか一方をオンにすると共に他方をオフにするための電圧を各スイッチング素子Q1,Q2のゲートに供給する回路(R1〜R8、Q3,Q4)を備える。第1及び第2のスイッチング素子Q1、Q2は、例えばPチャネルMOSFETを含むものである。
【選択図】 図1
【解決手段】 電源切替装置は、電源A及び電源Bと負荷との間に、夫々直接間挿される第1及び第2のスイッチング素子Q1、Q2と、電源A及び電源Bの出力電圧値に従って第1及び第2のスイッチング素子Q1、Q2のいずれか一方をオンにすると共に他方をオフにするための電圧を各スイッチング素子Q1,Q2のゲートに供給する回路(R1〜R8、Q3,Q4)を備える。第1及び第2のスイッチング素子Q1、Q2は、例えばPチャネルMOSFETを含むものである。
【選択図】 図1
Description
本発明は、正規の電源と予備電源のいずれかの電源を選択すると共に選択した電源で負荷を動作させるための電源切替装置に関する。
従来、電源切替装置としてはダイオードのOR(論理和)回路や機械式リレー回路を利用したものや、特許文献1〜3に示されるように電源と負荷との間にダイオードを接続されてなるものが知られている。
ダイオードからなるOR回路を利用するものも、特許文献1〜3に示されるように電源と負荷との間にダイオードを接続されてなるものも、ダイオードにおける電圧降下が大きいことから、電力損失が大きいという問題があった。
一方、機械式リレー回路を利用してなる電源切替装置の場合、故障発生率が高いという問題があった。
そこで本発明は、電源と負荷との間に、例えばダイオードほど電圧降下が大きく発生せず、機械式リレー回路よりも信頼性の遥かに高い電源切替装置を提供することを目的とする。
本発明の電源切替装置は、第1の電源及び第2の電源と負荷との間に接続され、これらの電源から出力される電圧値に基づき前記第1の電源及び第2の電源のいずれを前記負荷への供給電源とするかを選択的に切り替えるための装置であって、該第1の電源と前記負荷との間には第1のスイッチング素子が直接間挿されており、該第2の電源と前記負荷との間には第2のスイッチング素子が直接間挿されており、該第1のスイッチング素子及び第2のスイッチング素子は、それぞれ、前記第1の電源及び前記第2の電源から出力される電圧値に応じて自動的にその一方をオン、他方をオフにする制御回路の一部をなす制御端子を有するものである。
前記制御回路は、例えば、前記第1の電源の出力電圧値に対応する第1電圧値と前記第2の電源の出力電圧値に対応する第2電圧値とを比較して、前記第1電圧値が前記第2電圧値よりも高い場合に前記第1のスイッチング素子をオンにするとともに前記第2のスイッチング素子をオフにし、逆の場合には前記第1のスイッチング素子をオフにするとともに前記第1のスイッチング素子をオンにするための電圧をそれぞれの制御端子に供給する電圧比較回路を備えている回路である。好ましくは、前記制御回路は、前記電圧比較回路における前記第1電圧値と前記第2電圧値との比較に基づいて前記第1のスイッチング素子及び第2のスイッチング素子をオン又はオフにする際に、前記第1電圧値の電圧変化にヒステリシスをもたせるヒステリシス電圧発生回路を更に備えて構成する。
前記第1のスイッチング素子及び前記第2のスイッチング素子は、それぞれ、そのゲートを前記制御端子とし、そのドレインを入力端子とするMOSFETを含んで構成される半導体スイッチング素子である。
MOSFETからなるスイッチング素子を採用して各電源と負荷とをMOSFETで接続し、オンとする場合にはそのMOSFETスイッチング素子を介して電源が負荷に供給される構成にすることにより、MOSFETのオン抵抗はダイオードと比較して遥かに小さいことから、電力損失の低減を図ることができる。また、MOSFETによるスイッチング素子は、機械式リレー回路の場合と比較して遥かに信頼性の高いものである。
MOSFETからなるスイッチング素子を採用して各電源と負荷とをMOSFETで接続し、オンとする場合にはそのMOSFETスイッチング素子を介して電源が負荷に供給される構成にすることにより、MOSFETのオン抵抗はダイオードと比較して遥かに小さいことから、電力損失の低減を図ることができる。また、MOSFETによるスイッチング素子は、機械式リレー回路の場合と比較して遥かに信頼性の高いものである。
ある実施の態様では、前記MOSFETをPチャネルMOSFETとする。そして、前記電圧比較回路を、前記第1の電源の出力電圧値を分圧して前記第1電圧値を生成する第1分圧回路と、前記第1電圧値がそのベースに入力され、そのコレクタが前記第1のスイッチング素子のゲートに接続されると共に第1コレクタ抵抗を介して当該第1のスイッチング素子のソースに接続され、更にそのエミッタがエミッタ抵抗を介して接地された第1のNPNトランジスタと、前記第1分圧回路における分圧比と同じ分圧比で前記第2の電源の出力電圧値を分圧して前記第2電圧値を生成する第2分圧回路と、前記第2電圧値がそのベースに入力され、そのコレクタが前記第2のスイッチング素子のゲートに接続されると共に第2コレクタ抵抗を介して当該第2のスイッチング素子のソースに接続され、更にそのエミッタが前記エミッタ抵抗を介して接地された第2のNPNトランジスタと、を備え、前記ヒステリシス電圧発生回路は、前記第1のNPNトランジスタのベースと前記第2のNPNトランジスタのコレクタとを接続する高抵抗を含んで構成するようにする。
この場合、前記制御回路は、前記第2のNPNトランジスタのベースと前記第1のNPNトランジスタのコレクタとを接続するための付加的なヒステリシス電圧発生回路を更に備えるようにする。また、前記電圧比較回路は、例えば、前記第1のNPNトランジスタのコレクタと前記第1のスイッチング素子のソースとの間に前記第1コレクタ抵抗とは並列に接続された第1ゼナーダイオードと、前記第2のNPNトランジスタのコレクタと前記第2のスイッチング素子のソースとの間に前記第2コレクタ抵抗とは並列に接続された第2ゼナーダイオードとを更に備えるようにする。
本発明の電源切替装置によれば、スイッチング素子がオンした場合にはそのスイッチング素子を介して電源が負荷に供給されるので、ダイオードを用いて供給電源を切り替える場合に比べてオン抵抗が小さくなり、電力損失が低減するという特有の効果が得られる。このような効果は、スイッチング素子としてMOSFETを用いることで、より顕著になる。
以下、図面を参照して、本発明の実施の形態例を説明する。
<第1の実施の形態>
図1は、本発明の第1の実施の形態による電源切替装置の構成図である。この電源切替装置は、電源A及び電源Bを切り替えるための装置である。電源A及び電源Bの負端子は共に接地されている。一方、電源Aの正端子と負荷との間には、ソース及びドレインを有し、且つゲートを制御端子とするPチャネルMOSFETからなる第1のスイッチング素子Q1が直接間挿されている。他方、電源Bの正端子と負荷の間には、同じくPチャネルMOSFETからなる第2のスイッチング素子Q2が直接間挿されている。
<第1の実施の形態>
図1は、本発明の第1の実施の形態による電源切替装置の構成図である。この電源切替装置は、電源A及び電源Bを切り替えるための装置である。電源A及び電源Bの負端子は共に接地されている。一方、電源Aの正端子と負荷との間には、ソース及びドレインを有し、且つゲートを制御端子とするPチャネルMOSFETからなる第1のスイッチング素子Q1が直接間挿されている。他方、電源Bの正端子と負荷の間には、同じくPチャネルMOSFETからなる第2のスイッチング素子Q2が直接間挿されている。
抵抗R1及びR3は、電源Aの出力電圧値を分圧して第1電圧値を生成する第1分圧回路として機能する。また、抵抗R2及びR4は、電源Bの出力電圧値を分圧して第2の電圧値を生成する第2分圧回路として機能する。本例では、第1分圧回路における分圧比(即ち、R1:R3)と第2分圧回路における分圧比(即ち、R2:R4)は互いに等しいものとする。
第1分圧回路により生成される第1電圧値は、第1のNPNトランジスタQ3のベースに入力される。また、第2分圧回路により生成される第2電圧値は、第2のNPNトランジスタQ4のベースに入力される。
第1のNPNトランジスタQ3のコレクタは、第1のスイッチング素子Q1のゲートに接続されると共に、第1コレクタ抵抗R5を介して第1のスイッチング素子Q1のソースに接続されている。一方、第2のNPNトランジスタQ4のコレクタは、第2のスイッチング素子Q2のゲートに接続されると共に、第2コレクタ抵抗R6を介して第2のスイッチング素子Q2のソースに接続されている。
第1のNPNトランジスタQ3のベースと第2のNPNトランジスタQ4のコレクタとは、抵抗R7を介して互いに接続されている。この抵抗R7は、抵抗R1〜R4と比較して高い抵抗値を有するものであり、この抵抗R7を含む回路部分は、後述するようにヒステリシス電圧を発生するヒステリシス電圧発生回路として機能する。
第1及び第2のNPNトランジスタQ3及びQ4のエミッタは、共通接続されエミッタ抵抗R8を介して接地されている。
このように構成される電源切替装置は、概略、抵抗1〜R4、第1及び第2コレクタ抵抗R5、R6及びエミッタ抵抗R8、並びに第1及び第2のNPNトランジスタQ3、Q4を含む電圧比較回路により、電源Aと電源Bとの出力電圧値を比較してその高い方を選択し、これにより電源切替のための動作を行うものであるが、出力電圧値の比較に際しては、抵抗R7によるヒステリシス電圧も考慮される。そのため、例えば、電源Aが電源Bより少しでも高い電圧値を発生することとなれば、電源Bから電源Aへの電源切替が行われる一方で、電源Aがアクティブになった後は、抵抗R7によるヒステリシス電圧が第1電圧値に加算されてしまうことから、電源Aの実際の電圧値が電源Bの電圧値よりもヒステリシス電圧に応じた分だけ下がらないと、電源Aから電源Bへの電源切替は行われない。
この動作について、図2を用いて詳細に説明する。図2に示されるタイミングチャートは、図1に示される回路において、電源電圧12V、負荷電流10A程度とした場合の主要部位における電圧変化を示したものである。
より具体的には、図2は、抵抗R1〜R4の抵抗値を10kΩ、第1及び第2コレクタ抵抗R5及びR6の抵抗値を5kΩ、抵抗R7の抵抗値を500kΩ、エミッタ抵抗R8を2〜5kΩとした場合における電圧変化を描いたものである。
より具体的には、図2は、抵抗R1〜R4の抵抗値を10kΩ、第1及び第2コレクタ抵抗R5及びR6の抵抗値を5kΩ、抵抗R7の抵抗値を500kΩ、エミッタ抵抗R8を2〜5kΩとした場合における電圧変化を描いたものである。
ここで、抵抗R7の抵抗値は、予想電源ノイズを50mVとして、抵抗R7により発生させられたヒステリシス電圧で50mVのノイズを許容しうるように設定されている。より具体的には、第2のスイッチング素子Q2をオンにする電圧は第2コレクタ抵抗R6に発生する電圧であり、この値は一般的に5V程度である。第2のNPNトランジスタQ4がオフのとき、この5Vが抵抗R7にかかることとなる。従って、ヒステリシス電圧は、この5Vを抵抗R1及びR3の並列抵抗と抵抗R7とで分圧した値となるから、計算上は495kΩ、すなわち、約500kΩとなる。このR7の働きにより、上記のノイズ対策に加え、たとえ電源Aと電源Bとが同じ電圧を発生する場合であっても、第1及び第2コレクタ抵抗R5及びR6に生じる電圧間に差を生じさせ、第1及び第2のスイッチング素子Q1及びQ2のいずれか一方のみが確実にオンし、他方は確実にオフするという効果も得られる。
図2を参照して、まず、時刻t1までは電源Aの電圧値の方が電源Bの電圧値よりも低く、従って、電源Bがアクティブとなっている。この状態においては、第1のNPNトランジスタQ3がオフであり、第2のNPNトランジスタQ4がオンとなっている。
時刻t1において電源Aと電源Bとが同じ電圧値となり、その後、電源Aの電圧が電源Bの電圧よりも僅かに高くなると、第1のNPNトランジスタQ3のベースに入力される電圧が第2のNPNトランジスタQ4のベースに入力される電圧よりも高くなる。その結果、第1のNPNトランジスタQ3がオンし、第2のNPNトランジスタQ4がオフして、第1のスイッチング素子Q1をオンさせる一方、第2のスイッチング素子Q2をオフにして電源Bから電源Aへの電源切替が行われる。
この際、抵抗R7に電流が流れ、それにより、第1のNPNトランジスタQ3のベース電位(抵抗R1と抵抗R3との接続点の電位)が0.05Vだけ持ち上げられることになる。このヒステリシス電圧により、電源Aにノイズが重畳したとしてもその変動が0.05V以内であれば、第1のNPNトランジスタQ3のベース電位が第2のNPNトランジスタQ4のベース電位を下回ることはなくなる。
時刻t2において、電源Bの電圧値が12.0Vで変動していないにもかかわらず、電源Aの電圧値が11.9Vより下がり始めると、第1のNPNトランジスタのベース電位の変化は予想電源ノイズの値である0.05Vを超えることになる。よって、第1のNPNトランジスタQ3はオフし、他方、第2のNPNトランジスタQ4はオンする。これにより、アクティブな電源は、電源Aから電源Bへと切り替えられる。
その後、時刻t3及びt4において電源A及び電源Bの電圧値に変動があったものの、電源Aの電圧値が電源Bの電圧値を僅かにでも上回る状態には至らなかったため、電源切替はなされていない。
更にその後、時刻t5において、電源Bの出力電圧値が降下したことにより、電源Aの電圧値が電源Bの電圧値を僅かに上回る状態が生じ、それにより、第1のNPNトランジスタQ3がオンし、第2のNPNトランジスタQ4がオフして、第1のスイッチング素子Q1をオンさせる一方、第2のスイッチング素子Q2をオフにして電源Bから電源Aへの切替が行われる。
これにより、図2に示されるように、また0.05Vのヒステリシス電圧が発生している。よって、電源Aから電源Bへの切替は、電源Bの電圧値が電源Aの電圧値よりも0.1V以上高くなった時点まで行われないこととなる。電源Bの電圧値が電源Aの電圧値よりも0.1V以上高くなると、第2のNPNトランジスタQ4のベースに入力される電圧が第1のNPNトランジスタQ3のベースに入力される電圧よりも高くなり、再度、第1のNPNトランジスタQ3はオフし、他方、第2のNPNトランジスタQ4はオンすることにより、電源Bが選択されることになる。
これにより、図2に示されるように、また0.05Vのヒステリシス電圧が発生している。よって、電源Aから電源Bへの切替は、電源Bの電圧値が電源Aの電圧値よりも0.1V以上高くなった時点まで行われないこととなる。電源Bの電圧値が電源Aの電圧値よりも0.1V以上高くなると、第2のNPNトランジスタQ4のベースに入力される電圧が第1のNPNトランジスタQ3のベースに入力される電圧よりも高くなり、再度、第1のNPNトランジスタQ3はオフし、他方、第2のNPNトランジスタQ4はオンすることにより、電源Bが選択されることになる。
時刻t6及び時刻t7の時点では、電源Bの電位に変化があったものの、その変化は抵抗R7で設定されたヒステリシス電圧でカバーされた範囲内である。そのため、電源Aから電源Bへの切替は行われていない。時刻t8の時点で、電源Bの出力電圧値が上昇したことにより、電源Bの電圧値が電源Aの電圧値よりも0.1Vだけ上回る状態が生じ、それにより、第2のNPNトランジスタQ4がオンし、第1のNPNトランジスタQ3がオフして、第2のスイッチング素子Q2をオンさせる一方、第1のスイッチング素子Q1をオフにして、電源Aから電源Bへの切替が行われる。
上述した第1の実施の形態では、PチャネルMOSFETからなる第1及び第2のスイッチング素子Q1及びQ2のオン抵抗はダイオードと比較して小さく、従って、選択された電源から負荷に対して電源が供給される際に、無駄に電力をロスすることがない。
なお、図2に示されるタイミングチャートから明らかなように、第1の実施の形態においては、電源Aが正規の電源であり、電源Bが予備電源である。
<第2の実施の形態>
次に、本発明の第2の実施の形態を説明する。図3は、第2の実施の形態に係る電源切替装置の構成例を示した図であり、上述した第1の実施の形態の変形例にあたる。
次に、本発明の第2の実施の形態を説明する。図3は、第2の実施の形態に係る電源切替装置の構成例を示した図であり、上述した第1の実施の形態の変形例にあたる。
図1に示された構成では、電源Aから電源Bへの切替時に抵抗R7により設定されたヒステリシス電圧が効いていることから、電源Bの電圧値が電源Aの電圧値を僅かに超えた程度では、電源Aから電源Bへの切替は行われずに、電源Bの電圧値が電源Aの電圧値よりもヒステリシス電圧(0.05V)に対応する電圧(0.1V:R1及びR3の分圧比を考慮してヒステリシス電圧を2倍して得られる)分だけ余計に高くなってはじめて電源Aから電源Bへの切替は行われる。
一方、電源Bから電源Aへの切替時には、抵抗R7によるヒステリシス電圧は何ら機能しないことから、電源Aの電圧値が電源Bの電圧値を少しでも上回ると、電源Bから電源Aへの切替が行われることとなる。電源Bから電源Aへの切替時にも同様のヒステリシス効果を得たい場合には、図3に例示されるように、第1のNPNトランジスタQ3のコレクタと第2のNPNトランジスタQ4のベースとを接続する抵抗R9を付加的なヒステリシス電圧発生回路として追加すれば良い。
<第3の実施の形態>
次に、本発明の第3の実施の形態を説明する。この実施の形態による電源切替装置は、図4に示されるように、第1の実施の形態の変形例であり、その差異は、第1及び第2ゼナーダイオードCR1及びCR2の有無にある。
次に、本発明の第3の実施の形態を説明する。この実施の形態による電源切替装置は、図4に示されるように、第1の実施の形態の変形例であり、その差異は、第1及び第2ゼナーダイオードCR1及びCR2の有無にある。
詳しくは、第1ゼナーダイオードCR1が、第1のNPNトランジスタQ3のコレクタと第1のスイッチング素子Q1のソースとの間において第1コレクタ抵抗R5に並列に接続されている。また、第2ゼナーダイオードCR2が、第2のNPNトランジスタQ4のコレクタと第2のスイッチング素子Q2のソースとの間において第2コレクタ抵抗R6に並列に接続されている。
これらの第1及び第2ゼナーダイオードCR1及びCR2は、その定電圧特性により、第1及び第2のスイッチング素子Q1及びQ2のスイッチング素子制御に最適な電圧を保証するためのものである。この第1及び第2ゼナーダイオードCR1及びCR2により、電源電圧の変化に対する許容範囲がより広くなる効用がある。
以上説明した各実施の形態による電源切替装置は、種々変形が可能である。
例えば、上述した各実施の形態においては、第1及び第2分圧回路の分圧比は、いずれも1:1であったが、互いに同じ分圧比であれば、他の比率であっても構わない。また、第1及び第2コレクタ抵抗R5及びR6は互いに等しい抵抗値を有していたが、第1及び第2のNPNトランジスタQ3及びQ4がオンになったときに第1及び第2のスイッチング素子Q1及びQ2がオンになるような適切な電圧を発生させるのであれば、R5=R6でなくとも構わない。
更に、上述した各実施の形態では、トランジスタの具体的な極性を示して説明してきたが、すべての極性を変えて構成することとしても良い。
例えば、上述した各実施の形態においては、第1及び第2分圧回路の分圧比は、いずれも1:1であったが、互いに同じ分圧比であれば、他の比率であっても構わない。また、第1及び第2コレクタ抵抗R5及びR6は互いに等しい抵抗値を有していたが、第1及び第2のNPNトランジスタQ3及びQ4がオンになったときに第1及び第2のスイッチング素子Q1及びQ2がオンになるような適切な電圧を発生させるのであれば、R5=R6でなくとも構わない。
更に、上述した各実施の形態では、トランジスタの具体的な極性を示して説明してきたが、すべての極性を変えて構成することとしても良い。
R1〜R4 抵抗
R5 第1コレクタ抵抗
R6 第2コレクタ抵抗
R7 抵抗(ヒステリシス電圧発生回路)
R8 エミッタ抵抗
Q1 第1のスイッチング素子
Q2 第2のスイッチング素子
Q3 第1のNPNトランジスタ
Q4 第2のNPNトランジスタ
CR1 第1ゼナーダイオード
CR2 第2ゼナーダイオード
R5 第1コレクタ抵抗
R6 第2コレクタ抵抗
R7 抵抗(ヒステリシス電圧発生回路)
R8 エミッタ抵抗
Q1 第1のスイッチング素子
Q2 第2のスイッチング素子
Q3 第1のNPNトランジスタ
Q4 第2のNPNトランジスタ
CR1 第1ゼナーダイオード
CR2 第2ゼナーダイオード
Claims (7)
- 第1の電源及び第2の電源と負荷との間に接続され、これらの電源から出力される電圧値に基づき前記第1の電源及び第2の電源のいずれを前記負荷への供給電源とするかを選択的に切り替えるための装置であって、
該第1の電源と前記負荷との間には第1のスイッチング素子が直接間挿されており、
該第2の電源と前記負荷との間には第2のスイッチング素子が直接間挿されており、
該第1のスイッチング素子及び第2のスイッチング素子は、それぞれ、前記第1の電源及び前記第2の電源から出力される電圧値に応じて自動的にその一方をオン、他方をオフにする制御回路の一部をなす制御端子を有する、
電源切替装置。 - 前記制御回路は、前記第1の電源の出力電圧値に対応する第1電圧値と前記第2の電源の出力電圧値に対応する第2電圧値とを比較して、前記第1電圧値が前記第2電圧値よりも高い場合に前記第1のスイッチング素子をオンにするとともに前記第2のスイッチング素子をオフにし、逆の場合には前記第1のスイッチング素子をオフにするとともに前記第1のスイッチング素子をオンにするための電圧をそれぞれの制御端子に供給する電圧比較回路を備えている、
請求項1記載の電源切替装置。 - 前記制御回路は、前記電圧比較回路における前記第1電圧値と前記第2電圧値との比較に基づいて前記第1のスイッチング素子及び第2のスイッチング素子をオン又はオフにする際に、前記第1電圧値の電圧変化にヒステリシスをもたせるヒステリシス電圧発生回路を更に備えている、
請求項2記載の電源切替装置。 - 前記第1のスイッチング素子及び前記第2のスイッチング素子が、それぞれ、そのゲートを前記制御端子とし、そのドレインを入力端子とするMOSFETを含んで構成される半導体スイッチング素子である、
請求項3記載の電源切替装置。 - 前記MOSFETはPチャネルMOSFETであり、
前記電圧比較回路は、
前記第1の電源の出力電圧値を分圧して前記第1電圧値を生成する第1分圧回路と、
前記第1電圧値がそのベースに入力され、そのコレクタが前記第1のスイッチング素子のゲートに接続されると共に第1コレクタ抵抗を介して当該第1のスイッチング素子のソースに接続され、更にそのエミッタがエミッタ抵抗を介して接地された第1のNPNトランジスタと、
前記第1分圧回路における分圧比と同じ分圧比で前記第2の電源の出力電圧値を分圧して前記第2電圧値を生成する第2分圧回路と、
前記第2電圧値がそのベースに入力され、そのコレクタが前記第2のスイッチング素子のゲートに接続されると共に第2コレクタ抵抗を介して当該第2のスイッチング素子のソースに接続され、更にそのエミッタが前記エミッタ抵抗を介して接地された第2のNPNトランジスタと、
を備えており、
前記ヒステリシス電圧発生回路は、前記第1のNPNトランジスタのベースと前記第2のNPNトランジスタのコレクタとを接続する高抵抗を含んで構成されている、
請求項3記載の電源切替装置。 - 前記制御回路は、前記第2のNPNトランジスタのベースと前記第1のNPNトランジスタのコレクタとを接続するための付加的なヒステリシス電圧発生回路を更に備える、
請求項5記載の電源切替装置。 - 前記電圧比較回路は、
前記第1のNPNトランジスタのコレクタと前記第1のスイッチング素子のソースとの間に前記第1コレクタ抵抗とは並列に接続された第1ゼナーダイオードと、
前記第2のNPNトランジスタのコレクタと前記第2のスイッチング素子のソースとの間に前記第2コレクタ抵抗とは並列に接続された第2ゼナーダイオードと
を更に備える、請求項5又は6記載の電源切替装置。
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