JP2006204061A

JP2006204061A - 電源切替装置

Info

Publication number: JP2006204061A
Application number: JP2005015593A
Authority: JP
Inventors: Toshio Ozawa; 俊雄小澤; Masahiro Konno; 雅弘紺野
Original assignee: SPC Electronics Corp
Current assignee: SPC Electronics Corp
Priority date: 2005-01-24
Filing date: 2005-01-24
Publication date: 2006-08-03

Abstract

【課題】ダイオードほど電圧降下が大きく発生せず、機械式リレー回路よりも信頼性の遥かに高い電源切替装置を提供する。
【解決手段】電源切替装置は、電源Ａ及び電源Ｂと負荷との間に、夫々直接間挿される第１及び第２のスイッチング素子Ｑ１、Ｑ２と、電源Ａ及び電源Ｂの出力電圧値に従って第１及び第２のスイッチング素子Ｑ１、Ｑ２のいずれか一方をオンにすると共に他方をオフにするための電圧を各スイッチング素子Ｑ１，Ｑ２のゲートに供給する回路（Ｒ１〜Ｒ８、Ｑ３，Ｑ４）を備える。第１及び第２のスイッチング素子Ｑ１、Ｑ２は、例えばＰチャネルＭＯＳＦＥＴを含むものである。
【選択図】図１

Description

本発明は、正規の電源と予備電源のいずれかの電源を選択すると共に選択した電源で負荷を動作させるための電源切替装置に関する。

従来、電源切替装置としてはダイオードのＯＲ（論理和）回路や機械式リレー回路を利用したものや、特許文献１〜３に示されるように電源と負荷との間にダイオードを接続されてなるものが知られている。

特開２００１−１９００３４号公報特開２００４−１７３３５１号公報ＷＯ００／１３２９０号

ダイオードからなるＯＲ回路を利用するものも、特許文献１〜３に示されるように電源と負荷との間にダイオードを接続されてなるものも、ダイオードにおける電圧降下が大きいことから、電力損失が大きいという問題があった。

一方、機械式リレー回路を利用してなる電源切替装置の場合、故障発生率が高いという問題があった。

そこで本発明は、電源と負荷との間に、例えばダイオードほど電圧降下が大きく発生せず、機械式リレー回路よりも信頼性の遥かに高い電源切替装置を提供することを目的とする。

本発明の電源切替装置は、第１の電源及び第２の電源と負荷との間に接続され、これらの電源から出力される電圧値に基づき前記第１の電源及び第２の電源のいずれを前記負荷への供給電源とするかを選択的に切り替えるための装置であって、該第１の電源と前記負荷との間には第１のスイッチング素子が直接間挿されており、該第２の電源と前記負荷との間には第２のスイッチング素子が直接間挿されており、該第１のスイッチング素子及び第２のスイッチング素子は、それぞれ、前記第１の電源及び前記第２の電源から出力される電圧値に応じて自動的にその一方をオン、他方をオフにする制御回路の一部をなす制御端子を有するものである。

前記制御回路は、例えば、前記第１の電源の出力電圧値に対応する第１電圧値と前記第２の電源の出力電圧値に対応する第２電圧値とを比較して、前記第１電圧値が前記第２電圧値よりも高い場合に前記第１のスイッチング素子をオンにするとともに前記第２のスイッチング素子をオフにし、逆の場合には前記第１のスイッチング素子をオフにするとともに前記第１のスイッチング素子をオンにするための電圧をそれぞれの制御端子に供給する電圧比較回路を備えている回路である。好ましくは、前記制御回路は、前記電圧比較回路における前記第１電圧値と前記第２電圧値との比較に基づいて前記第１のスイッチング素子及び第２のスイッチング素子をオン又はオフにする際に、前記第１電圧値の電圧変化にヒステリシスをもたせるヒステリシス電圧発生回路を更に備えて構成する。

前記第１のスイッチング素子及び前記第２のスイッチング素子は、それぞれ、そのゲートを前記制御端子とし、そのドレインを入力端子とするＭＯＳＦＥＴを含んで構成される半導体スイッチング素子である。
ＭＯＳＦＥＴからなるスイッチング素子を採用して各電源と負荷とをＭＯＳＦＥＴで接続し、オンとする場合にはそのＭＯＳＦＥＴスイッチング素子を介して電源が負荷に供給される構成にすることにより、ＭＯＳＦＥＴのオン抵抗はダイオードと比較して遥かに小さいことから、電力損失の低減を図ることができる。また、ＭＯＳＦＥＴによるスイッチング素子は、機械式リレー回路の場合と比較して遥かに信頼性の高いものである。

ある実施の態様では、前記ＭＯＳＦＥＴをＰチャネルＭＯＳＦＥＴとする。そして、前記電圧比較回路を、前記第１の電源の出力電圧値を分圧して前記第１電圧値を生成する第１分圧回路と、前記第１電圧値がそのベースに入力され、そのコレクタが前記第１のスイッチング素子のゲートに接続されると共に第１コレクタ抵抗を介して当該第１のスイッチング素子のソースに接続され、更にそのエミッタがエミッタ抵抗を介して接地された第１のＮＰＮトランジスタと、前記第１分圧回路における分圧比と同じ分圧比で前記第２の電源の出力電圧値を分圧して前記第２電圧値を生成する第２分圧回路と、前記第２電圧値がそのベースに入力され、そのコレクタが前記第２のスイッチング素子のゲートに接続されると共に第２コレクタ抵抗を介して当該第２のスイッチング素子のソースに接続され、更にそのエミッタが前記エミッタ抵抗を介して接地された第２のＮＰＮトランジスタと、を備え、前記ヒステリシス電圧発生回路は、前記第１のＮＰＮトランジスタのベースと前記第２のＮＰＮトランジスタのコレクタとを接続する高抵抗を含んで構成するようにする。

この場合、前記制御回路は、前記第２のＮＰＮトランジスタのベースと前記第１のＮＰＮトランジスタのコレクタとを接続するための付加的なヒステリシス電圧発生回路を更に備えるようにする。また、前記電圧比較回路は、例えば、前記第１のＮＰＮトランジスタのコレクタと前記第１のスイッチング素子のソースとの間に前記第１コレクタ抵抗とは並列に接続された第１ゼナーダイオードと、前記第２のＮＰＮトランジスタのコレクタと前記第２のスイッチング素子のソースとの間に前記第２コレクタ抵抗とは並列に接続された第２ゼナーダイオードとを更に備えるようにする。

本発明の電源切替装置によれば、スイッチング素子がオンした場合にはそのスイッチング素子を介して電源が負荷に供給されるので、ダイオードを用いて供給電源を切り替える場合に比べてオン抵抗が小さくなり、電力損失が低減するという特有の効果が得られる。このような効果は、スイッチング素子としてＭＯＳＦＥＴを用いることで、より顕著になる。

以下、図面を参照して、本発明の実施の形態例を説明する。
＜第１の実施の形態＞
図１は、本発明の第１の実施の形態による電源切替装置の構成図である。この電源切替装置は、電源Ａ及び電源Ｂを切り替えるための装置である。電源Ａ及び電源Ｂの負端子は共に接地されている。一方、電源Ａの正端子と負荷との間には、ソース及びドレインを有し、且つゲートを制御端子とするＰチャネルＭＯＳＦＥＴからなる第１のスイッチング素子Ｑ１が直接間挿されている。他方、電源Ｂの正端子と負荷の間には、同じくＰチャネルＭＯＳＦＥＴからなる第２のスイッチング素子Ｑ２が直接間挿されている。

抵抗Ｒ１及びＲ３は、電源Ａの出力電圧値を分圧して第１電圧値を生成する第１分圧回路として機能する。また、抵抗Ｒ２及びＲ４は、電源Ｂの出力電圧値を分圧して第２の電圧値を生成する第２分圧回路として機能する。本例では、第１分圧回路における分圧比（即ち、Ｒ１：Ｒ３）と第２分圧回路における分圧比（即ち、Ｒ２：Ｒ４）は互いに等しいものとする。

第１分圧回路により生成される第１電圧値は、第１のＮＰＮトランジスタＱ３のベースに入力される。また、第２分圧回路により生成される第２電圧値は、第２のＮＰＮトランジスタＱ４のベースに入力される。

第１のＮＰＮトランジスタＱ３のコレクタは、第１のスイッチング素子Ｑ１のゲートに接続されると共に、第１コレクタ抵抗Ｒ５を介して第１のスイッチング素子Ｑ１のソースに接続されている。一方、第２のＮＰＮトランジスタＱ４のコレクタは、第２のスイッチング素子Ｑ２のゲートに接続されると共に、第２コレクタ抵抗Ｒ６を介して第２のスイッチング素子Ｑ２のソースに接続されている。

第１のＮＰＮトランジスタＱ３のベースと第２のＮＰＮトランジスタＱ４のコレクタとは、抵抗Ｒ７を介して互いに接続されている。この抵抗Ｒ７は、抵抗Ｒ１〜Ｒ４と比較して高い抵抗値を有するものであり、この抵抗Ｒ７を含む回路部分は、後述するようにヒステリシス電圧を発生するヒステリシス電圧発生回路として機能する。

第１及び第２のＮＰＮトランジスタＱ３及びＱ４のエミッタは、共通接続されエミッタ抵抗Ｒ８を介して接地されている。

このように構成される電源切替装置は、概略、抵抗１〜Ｒ４、第１及び第２コレクタ抵抗Ｒ５、Ｒ６及びエミッタ抵抗Ｒ８、並びに第１及び第２のＮＰＮトランジスタＱ３、Ｑ４を含む電圧比較回路により、電源Ａと電源Ｂとの出力電圧値を比較してその高い方を選択し、これにより電源切替のための動作を行うものであるが、出力電圧値の比較に際しては、抵抗Ｒ７によるヒステリシス電圧も考慮される。そのため、例えば、電源Ａが電源Ｂより少しでも高い電圧値を発生することとなれば、電源Ｂから電源Ａへの電源切替が行われる一方で、電源Ａがアクティブになった後は、抵抗Ｒ７によるヒステリシス電圧が第１電圧値に加算されてしまうことから、電源Ａの実際の電圧値が電源Ｂの電圧値よりもヒステリシス電圧に応じた分だけ下がらないと、電源Ａから電源Ｂへの電源切替は行われない。

この動作について、図２を用いて詳細に説明する。図２に示されるタイミングチャートは、図１に示される回路において、電源電圧１２Ｖ、負荷電流１０Ａ程度とした場合の主要部位における電圧変化を示したものである。
より具体的には、図２は、抵抗Ｒ１〜Ｒ４の抵抗値を１０ｋΩ、第１及び第２コレクタ抵抗Ｒ５及びＲ６の抵抗値を５ｋΩ、抵抗Ｒ７の抵抗値を５００ｋΩ、エミッタ抵抗Ｒ８を２〜５ｋΩとした場合における電圧変化を描いたものである。

ここで、抵抗Ｒ７の抵抗値は、予想電源ノイズを５０ｍＶとして、抵抗Ｒ７により発生させられたヒステリシス電圧で５０ｍＶのノイズを許容しうるように設定されている。より具体的には、第２のスイッチング素子Ｑ２をオンにする電圧は第２コレクタ抵抗Ｒ６に発生する電圧であり、この値は一般的に５Ｖ程度である。第２のＮＰＮトランジスタＱ４がオフのとき、この５Ｖが抵抗Ｒ７にかかることとなる。従って、ヒステリシス電圧は、この５Ｖを抵抗Ｒ１及びＲ３の並列抵抗と抵抗Ｒ７とで分圧した値となるから、計算上は４９５ｋΩ、すなわち、約５００ｋΩとなる。このＲ７の働きにより、上記のノイズ対策に加え、たとえ電源Ａと電源Ｂとが同じ電圧を発生する場合であっても、第１及び第２コレクタ抵抗Ｒ５及びＲ６に生じる電圧間に差を生じさせ、第１及び第２のスイッチング素子Ｑ１及びＱ２のいずれか一方のみが確実にオンし、他方は確実にオフするという効果も得られる。

図２を参照して、まず、時刻ｔ１までは電源Ａの電圧値の方が電源Ｂの電圧値よりも低く、従って、電源Ｂがアクティブとなっている。この状態においては、第１のＮＰＮトランジスタＱ３がオフであり、第２のＮＰＮトランジスタＱ４がオンとなっている。

時刻ｔ１において電源Ａと電源Ｂとが同じ電圧値となり、その後、電源Ａの電圧が電源Ｂの電圧よりも僅かに高くなると、第１のＮＰＮトランジスタＱ３のベースに入力される電圧が第２のＮＰＮトランジスタＱ４のベースに入力される電圧よりも高くなる。その結果、第１のＮＰＮトランジスタＱ３がオンし、第２のＮＰＮトランジスタＱ４がオフして、第１のスイッチング素子Ｑ１をオンさせる一方、第２のスイッチング素子Ｑ２をオフにして電源Ｂから電源Ａへの電源切替が行われる。

この際、抵抗Ｒ７に電流が流れ、それにより、第１のＮＰＮトランジスタＱ３のベース電位（抵抗Ｒ１と抵抗Ｒ３との接続点の電位）が０．０５Ｖだけ持ち上げられることになる。このヒステリシス電圧により、電源Ａにノイズが重畳したとしてもその変動が０．０５Ｖ以内であれば、第１のＮＰＮトランジスタＱ３のベース電位が第２のＮＰＮトランジスタＱ４のベース電位を下回ることはなくなる。

時刻ｔ２において、電源Ｂの電圧値が１２．０Ｖで変動していないにもかかわらず、電源Ａの電圧値が１１．９Ｖより下がり始めると、第１のＮＰＮトランジスタのベース電位の変化は予想電源ノイズの値である０．０５Ｖを超えることになる。よって、第１のＮＰＮトランジスタＱ３はオフし、他方、第２のＮＰＮトランジスタＱ４はオンする。これにより、アクティブな電源は、電源Ａから電源Ｂへと切り替えられる。

その後、時刻ｔ３及びｔ４において電源Ａ及び電源Ｂの電圧値に変動があったものの、電源Ａの電圧値が電源Ｂの電圧値を僅かにでも上回る状態には至らなかったため、電源切替はなされていない。

更にその後、時刻ｔ５において、電源Ｂの出力電圧値が降下したことにより、電源Ａの電圧値が電源Ｂの電圧値を僅かに上回る状態が生じ、それにより、第１のＮＰＮトランジスタＱ３がオンし、第２のＮＰＮトランジスタＱ４がオフして、第１のスイッチング素子Ｑ１をオンさせる一方、第２のスイッチング素子Ｑ２をオフにして電源Ｂから電源Ａへの切替が行われる。
これにより、図２に示されるように、また０．０５Ｖのヒステリシス電圧が発生している。よって、電源Ａから電源Ｂへの切替は、電源Ｂの電圧値が電源Ａの電圧値よりも０．１Ｖ以上高くなった時点まで行われないこととなる。電源Ｂの電圧値が電源Ａの電圧値よりも０．１Ｖ以上高くなると、第２のＮＰＮトランジスタＱ４のベースに入力される電圧が第１のＮＰＮトランジスタＱ３のベースに入力される電圧よりも高くなり、再度、第１のＮＰＮトランジスタＱ３はオフし、他方、第２のＮＰＮトランジスタＱ４はオンすることにより、電源Ｂが選択されることになる。

時刻ｔ６及び時刻ｔ７の時点では、電源Ｂの電位に変化があったものの、その変化は抵抗Ｒ７で設定されたヒステリシス電圧でカバーされた範囲内である。そのため、電源Ａから電源Ｂへの切替は行われていない。時刻ｔ８の時点で、電源Ｂの出力電圧値が上昇したことにより、電源Ｂの電圧値が電源Ａの電圧値よりも０．１Ｖだけ上回る状態が生じ、それにより、第２のＮＰＮトランジスタＱ４がオンし、第１のＮＰＮトランジスタＱ３がオフして、第２のスイッチング素子Ｑ２をオンさせる一方、第１のスイッチング素子Ｑ１をオフにして、電源Ａから電源Ｂへの切替が行われる。

上述した第１の実施の形態では、ＰチャネルＭＯＳＦＥＴからなる第１及び第２のスイッチング素子Ｑ１及びＱ２のオン抵抗はダイオードと比較して小さく、従って、選択された電源から負荷に対して電源が供給される際に、無駄に電力をロスすることがない。

なお、図２に示されるタイミングチャートから明らかなように、第１の実施の形態においては、電源Ａが正規の電源であり、電源Ｂが予備電源である。

＜第２の実施の形態＞
次に、本発明の第２の実施の形態を説明する。図３は、第２の実施の形態に係る電源切替装置の構成例を示した図であり、上述した第１の実施の形態の変形例にあたる。

図１に示された構成では、電源Ａから電源Ｂへの切替時に抵抗Ｒ７により設定されたヒステリシス電圧が効いていることから、電源Ｂの電圧値が電源Ａの電圧値を僅かに超えた程度では、電源Ａから電源Ｂへの切替は行われずに、電源Ｂの電圧値が電源Ａの電圧値よりもヒステリシス電圧（０．０５Ｖ）に対応する電圧（０．１Ｖ：Ｒ１及びＲ３の分圧比を考慮してヒステリシス電圧を２倍して得られる）分だけ余計に高くなってはじめて電源Ａから電源Ｂへの切替は行われる。

一方、電源Ｂから電源Ａへの切替時には、抵抗Ｒ７によるヒステリシス電圧は何ら機能しないことから、電源Ａの電圧値が電源Ｂの電圧値を少しでも上回ると、電源Ｂから電源Ａへの切替が行われることとなる。電源Ｂから電源Ａへの切替時にも同様のヒステリシス効果を得たい場合には、図３に例示されるように、第１のＮＰＮトランジスタＱ３のコレクタと第２のＮＰＮトランジスタＱ４のベースとを接続する抵抗Ｒ９を付加的なヒステリシス電圧発生回路として追加すれば良い。

＜第３の実施の形態＞
次に、本発明の第３の実施の形態を説明する。この実施の形態による電源切替装置は、図４に示されるように、第１の実施の形態の変形例であり、その差異は、第１及び第２ゼナーダイオードＣＲ１及びＣＲ２の有無にある。

詳しくは、第１ゼナーダイオードＣＲ１が、第１のＮＰＮトランジスタＱ３のコレクタと第１のスイッチング素子Ｑ１のソースとの間において第１コレクタ抵抗Ｒ５に並列に接続されている。また、第２ゼナーダイオードＣＲ２が、第２のＮＰＮトランジスタＱ４のコレクタと第２のスイッチング素子Ｑ２のソースとの間において第２コレクタ抵抗Ｒ６に並列に接続されている。

これらの第１及び第２ゼナーダイオードＣＲ１及びＣＲ２は、その定電圧特性により、第１及び第２のスイッチング素子Ｑ１及びＱ２のスイッチング素子制御に最適な電圧を保証するためのものである。この第１及び第２ゼナーダイオードＣＲ１及びＣＲ２により、電源電圧の変化に対する許容範囲がより広くなる効用がある。

以上説明した各実施の形態による電源切替装置は、種々変形が可能である。
例えば、上述した各実施の形態においては、第１及び第２分圧回路の分圧比は、いずれも１：１であったが、互いに同じ分圧比であれば、他の比率であっても構わない。また、第１及び第２コレクタ抵抗Ｒ５及びＲ６は互いに等しい抵抗値を有していたが、第１及び第２のＮＰＮトランジスタＱ３及びＱ４がオンになったときに第１及び第２のスイッチング素子Ｑ１及びＱ２がオンになるような適切な電圧を発生させるのであれば、Ｒ５＝Ｒ６でなくとも構わない。
更に、上述した各実施の形態では、トランジスタの具体的な極性を示して説明してきたが、すべての極性を変えて構成することとしても良い。

第１の実施の形態による電源切替装置を示す図である。図１に示される電源切替装置の動作を示すタイミングチャートである。第２の実施の形態による電源切替装置を示す図である。第３の実施の形態による電源切替装置を示す図である。

符号の説明

Ｒ１〜Ｒ４抵抗
Ｒ５第１コレクタ抵抗
Ｒ６第２コレクタ抵抗
Ｒ７抵抗（ヒステリシス電圧発生回路）
Ｒ８エミッタ抵抗
Ｑ１第１のスイッチング素子
Ｑ２第２のスイッチング素子
Ｑ３第１のＮＰＮトランジスタ
Ｑ４第２のＮＰＮトランジスタ
ＣＲ１第１ゼナーダイオード
ＣＲ２第２ゼナーダイオード

Claims

第１の電源及び第２の電源と負荷との間に接続され、これらの電源から出力される電圧値に基づき前記第１の電源及び第２の電源のいずれを前記負荷への供給電源とするかを選択的に切り替えるための装置であって、
該第１の電源と前記負荷との間には第１のスイッチング素子が直接間挿されており、
該第２の電源と前記負荷との間には第２のスイッチング素子が直接間挿されており、
該第１のスイッチング素子及び第２のスイッチング素子は、それぞれ、前記第１の電源及び前記第２の電源から出力される電圧値に応じて自動的にその一方をオン、他方をオフにする制御回路の一部をなす制御端子を有する、
電源切替装置。
前記制御回路は、前記第１の電源の出力電圧値に対応する第１電圧値と前記第２の電源の出力電圧値に対応する第２電圧値とを比較して、前記第１電圧値が前記第２電圧値よりも高い場合に前記第１のスイッチング素子をオンにするとともに前記第２のスイッチング素子をオフにし、逆の場合には前記第１のスイッチング素子をオフにするとともに前記第１のスイッチング素子をオンにするための電圧をそれぞれの制御端子に供給する電圧比較回路を備えている、
請求項１記載の電源切替装置。
前記制御回路は、前記電圧比較回路における前記第１電圧値と前記第２電圧値との比較に基づいて前記第１のスイッチング素子及び第２のスイッチング素子をオン又はオフにする際に、前記第１電圧値の電圧変化にヒステリシスをもたせるヒステリシス電圧発生回路を更に備えている、
請求項２記載の電源切替装置。
前記第１のスイッチング素子及び前記第２のスイッチング素子が、それぞれ、そのゲートを前記制御端子とし、そのドレインを入力端子とするＭＯＳＦＥＴを含んで構成される半導体スイッチング素子である、
請求項３記載の電源切替装置。
前記ＭＯＳＦＥＴはＰチャネルＭＯＳＦＥＴであり、
前記電圧比較回路は、
前記第１の電源の出力電圧値を分圧して前記第１電圧値を生成する第１分圧回路と、
前記第１電圧値がそのベースに入力され、そのコレクタが前記第１のスイッチング素子のゲートに接続されると共に第１コレクタ抵抗を介して当該第１のスイッチング素子のソースに接続され、更にそのエミッタがエミッタ抵抗を介して接地された第１のＮＰＮトランジスタと、
前記第１分圧回路における分圧比と同じ分圧比で前記第２の電源の出力電圧値を分圧して前記第２電圧値を生成する第２分圧回路と、
前記第２電圧値がそのベースに入力され、そのコレクタが前記第２のスイッチング素子のゲートに接続されると共に第２コレクタ抵抗を介して当該第２のスイッチング素子のソースに接続され、更にそのエミッタが前記エミッタ抵抗を介して接地された第２のＮＰＮトランジスタと、
を備えており、
前記ヒステリシス電圧発生回路は、前記第１のＮＰＮトランジスタのベースと前記第２のＮＰＮトランジスタのコレクタとを接続する高抵抗を含んで構成されている、
請求項３記載の電源切替装置。
前記制御回路は、前記第２のＮＰＮトランジスタのベースと前記第１のＮＰＮトランジスタのコレクタとを接続するための付加的なヒステリシス電圧発生回路を更に備える、
請求項５記載の電源切替装置。
前記電圧比較回路は、
前記第１のＮＰＮトランジスタのコレクタと前記第１のスイッチング素子のソースとの間に前記第１コレクタ抵抗とは並列に接続された第１ゼナーダイオードと、
前記第２のＮＰＮトランジスタのコレクタと前記第２のスイッチング素子のソースとの間に前記第２コレクタ抵抗とは並列に接続された第２ゼナーダイオードと
を更に備える、請求項５又は６記載の電源切替装置。