JP2006179563A - 半導体装置の製造方法、半導体装置、積層半導体装置、回路基板、及び電子機器 - Google Patents

半導体装置の製造方法、半導体装置、積層半導体装置、回路基板、及び電子機器 Download PDF

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Abstract

【課題】 貫通電極構造を有した半導体素子の抗折強度を向上した、半導体装置の製造方法、半導体装置、積層半導体装置、回路基板、及び電子機器を提供する。
【解決手段】 半導体素子１０と、この半導体素子１０を貫通し、この半導体素子１０の集積回路が形成された能動面１０Ａ側、及びその裏面１０Ｂ側に突出した貫通電極１２と、を備えた半導体装置１である。そして、この半導体装置１は、この半導体素子１０の側壁１０Ｃ、及び裏面１０Ｂから突出した貫通電極１２の周辺部を選択的に覆う樹脂層１５を備えている。
【選択図】 図１１

Description

本発明は、半導体装置の製造方法、半導体装置、積層半導体装置、回路基板、及び電子機器に関する。
近年、携帯電話機、ノート型パーソナルコンピュータ、ＰＤＡ（Personal data assistance）などの携帯型の電子機器では、小型化や軽量化への要求に伴い、内部に設けられている半導体装置などの各種の電子部品の小型化が図られている。このような背景の下に、半導体装置の三次元実装技術が提案されている。この三次元実装技術は、同様の機能を有した半導体装置同士、又は異なる機能を有する半導体装置を積層する技術である。
また、三次元実装をするための半導体装置はより小型で薄いものが望まれている。そこで、薄い半導体装置を製造する方法として、例えば複数の半導体装置が形成された半導体ウエハを途中までダイシングし、ダイシングされた半導体ウエハの面を樹脂で覆う。その後、バックグラインドによって薄型加工し、薄型化された半導体ウエハをダイシングテープに転写する。そして、ダイシングテープに転写した後、個々の半導体装置に個片化する半導体装置の製造方法がある（例えば、特許文献１参照）。ところが、この方法では半導体装置を個片化する際に、半導体ウエハをダイシングテープに転写する必要がある。しかし、半導体ウエハは薄型化されているため割れが生じるおそれがあり、したがって、転写時などのハンドリングが難しいといった問題があった。
ところで、両面を絶縁膜で覆った半導体素子と、この半導体素子を貫通する貫通電極とを備えた半導体装置を上下に複数積層する三次元実装技術がある（例えば、特許文献２参照）。また、樹脂層を用いることで半導体素子の全部の面を覆い、半導体素子の強度の向上を図った半導体装置がある（例えば、特許文献３参照）。
しかしながら、半導体素子の全面、及び両面を絶縁膜で覆った場合に、絶縁膜の膜厚を厳密に制御することは難しい。よって、各面上に形成された絶縁膜の膜厚が異なると、半導体素子の各面上に発生する膜応力に差が生じ、半導体素子が反ってしまう。したがって、半導体装置の信頼性を低下させてしまう。
特開２００１−１２７２０６号公報 特開２００１−２７７６８９号公報 特開２００１−２４４２８１号公報
ところで、前述したような貫通電極構造を有した半導体装置は、貫通電極構造を持たない半導体装置に比べて、貫通電極を形成するための貫通孔が半導体素子の割れの起点となりやすいため、半導体装置の抗折強度を大きく低下したものとなっている。特に、半導体ウエハ上に複数形成された半導体装置をダイシングを用いて個片化した場合には、半導体素子にはダイシングによって欠けやクラック等が形成されてしまう。すると、前記の欠けによって半導体素子の強度が低下し、前記のクラックが貫通孔に向かって進展することで半導体素子が割れやすくなるおそれがある。したがって、貫通電極を有した半導体装置は、その抗折強度が非常に低くなる問題があった。
本発明は前記事情に鑑みてなされたもので、その目的とするところは、貫通電極構造を有した半導体素子の抗折強度を向上した、半導体装置の製造方法、半導体装置、積層半導体装置、回路基板、及び電子機器を提供することにある。
本発明の半導体装置は、複数の半導体素子部を含む半導体ウエハにおける、前記各半導体素子部に貫通電極を形成した後、前記半導体素子部を個片化する半導体装置の製造方法において、前記半導体素子部の能動面側に穴部を形成し、該穴部に前記能動面から突出させるようにして導電材料を埋め込んだ後、前記半導体ウエハと支持体とを接着層を介して貼着し、前記能動面と反対側の裏面を薄厚化処理することで前記能動面、及び前記裏面から突出した貫通電極を形成する工程と、前記半導体ウエハをその裏面側から能動面側まで切断し、前記半導体素子部毎に分割する工程と、その後、前記半導体ウエハの裏面側に樹脂を配しつつ、前記半導体ウエハを切断して形成された各半導体素子の間隙に埋め込むとともに、前記裏面側から突出した貫通電極の周辺部を選択的に覆う樹脂層を形成する工程と、前記間隙に埋め込まれた前記樹脂層を分断する工程と、前記支持体から前記半導体素子を剥離する工程と、を備えたことを特徴とする。
本発明の半導体装置の製造方法によれば、半導体ウエハを半導体素子部毎に分割して形成される半導体素子の間隙に樹脂層を埋め込み、この樹脂層を分断しているので、半導体素子の側壁部は前記樹脂層で覆われた状態となる。よって、例えばダイシングを用いて半導体ウエハを切断した場合に、前記樹脂層が半導体素子の側壁面に形成されたクラックや、前記半導体素子の端縁部に生じた欠けを覆うようになる。したがって、半導体素子の割れの因子となる欠けを樹脂層で覆うことで、半導体素子の抗折強度の低下を防止できる。さらに、半導体素子の側壁部に形成されるクラックを樹脂層で覆っているので、クラックの進展を防止して半導体素子の抗折強度が向上するようになる。
また、前記樹脂層は半導体素子の裏面から突出した貫通電極の周辺部を覆っているので、半導体素子に設けられた貫通電極が前記半導体素子の割れの起点となることを防止し、貫通電極を備えた半導体素子の抗折強度を向上させることができる。
そして、前記樹脂層が貫通電極の周辺部を選択的に覆うことで、半導体ウエハの裏面全体を覆った場合に比べて、樹脂層の硬化する際の収縮圧力を小さくすることができ、半導体素子に与える負荷を軽減することができる。
したがって、支持体から半導体ウエハを剥離することで、抗折強度が高く、信頼性の高い半導体素子からなる半導体装置を得ることができる。
また、前記半導体装置の製造方法においては、前記樹脂としてポジ型の感光性樹脂を用い、露光、現像を行うことで前記樹脂層を分断することが好ましい。
このようにすれば、露光マスクを用いることで前記切断部に埋め込まれた樹脂層のみを露光した後、その樹脂層を現像することで前記露光された樹脂層のみを除去して前記樹脂層を分断するようになる。よって、基板の側壁部を覆う樹脂を直接露光させることなく、前記樹脂層を形成できる。
また、前記半導体装置の製造方法においては、前記接着層が、紫外線によって粘着性を低下することが好ましい。
このようにすれば、例えば半導体ウエハを支持している支持体に透光性のものを用いた場合、前記支持体側から紫外線を照射した際に、前記接着層が紫外線と反応して粘着性が低下するようになる。よって、前記支持体に貼着された半導体装置を容易に剥離することができ、半導体装置を個片化することができる。
本発明の半導体装置は、半導体素子と、該半導体素子を貫通し、前記半導体素子の集積回路が形成された能動面側、及びその裏面側に突出した貫通電極と、を備えた半導体装置において、前記半導体素子の側壁、及び裏面から突出した貫通電極の周辺部を選択的に覆う樹脂層を備えたことを特徴とする。
本発明の半導体装置によれば、例えば半導体ウエハの貫通電極を形成した半導体素子部をダイシングにより切断して前記半導体素子を形成した場合、前記半導体素子の側壁、及び裏面から突出した貫通電極の近傍を覆う樹脂層を備えているので、前記半導体素子の側壁に形成されたクラック、及び半導体素子の欠けが覆われたものとなる。よって、半導体素子の割れの因子となる基板の欠けを補強し、及びクラックの進展を防止することができ、半導体装置自体の抗折強度が高いものとなる。
また、前記半導体装置は、半導体ウエハの裏面側から突出した貫通電極の近傍を覆う樹脂を備えているので、半導体ウエハの裏面全体を覆う樹脂を備えた場合に比べ、樹脂の硬化時の収縮圧力を小さくすることができ、半導体素子への負荷が軽減されたものとなる。
また、前記半導体装置においては、前記半導体素子の能動面側の端縁部が、前記樹脂層で覆われていることが好ましい。
このようにすれば、例えばダイシングによって半導体ウエハを切断した際に、半導体素子の能動面の端縁部に生じる欠けを樹脂層で覆っているので、より抗折強度の高い半導体装置となる。
本発明の積層半導体装置においては、前記半導体装置が複数積層されてなることが好ましい。
本発明の積層半導体装置によれば、前述したように抗折強度の高い半導体装置が複数積層されているので、これを備えた積層半導体装置自体の抗折強度が高く、信頼性の高いものとなる。
本発明の回路基板においては、前記の半導体装置、又は前記の積層半導体装置を備えたことが好ましい。
本発明の回路基板によれば、前述した抗折強度が高い半導体装置、又は信頼性の高い積層半導体装置を備えているので、これを備えた回路基板自体の強度が高く、信頼性の高いものとなる。
本発明の電子機器においては、前記の回路基板を備えたことが好ましい。
本発明の電子機器によれば、前述した強度が高く、信頼性の高い回路基板を備えているので、これを備えた電子機器自体の強度が高く、信頼性の高いものとなる。
以下、本発明の半導体装置の製造方法、半導体装置、積層半導体装置、回路基板、及び電子機器について説明する。
まず、本発明の半導体装置１の製造方法における一実施形態について説明する。前記半導体装置１の製造方法を説明するに際して、半導体装置１を製造するために使用する半導体ウエハについて説明する。
図１は、本発明の半導体装置１を製造する際に用いる、例えばＳｉ（シリコン）からなるシリコンウエハ（半導体ウエハ）１００を示す平面図である。このシリコンウエハ１００の能動面１０Ａとなる面上には、複数の半導体素子部８０が設けられていて、この半導体素子部８０に、後述する工程において貫通電極を形成後切断することで、半導体素子１０を含む半導体装置１となる。各々の半導体素子部８０の能動面１０Ａには、トランジスタ、メモリ素子、その他の電子素子並びに電気配線及び電極パッド等からなる電子回路（図示せず）が形成されている。一方、前記能動面１０Ａの反対側となる裏面（図２参照）にはこれらの電子回路は形成されていない。よって、前記シリコンウエハ１００における能動面１０Ａ及びその反対側の裏面１０Ｂは、前記半導体素子部８０及び後述する半導体素子１０における能動面１０Ａ及び裏面１０Ｂと同じ面上を表すものとする。なお、前記半導体素子１０とは、半導体装置１を構成するための前記駆動回路等を含む素子基板である。
図２（ａ）〜図２（ｅ）は、本実施形態の半導体装置１の製造方法において、前記半導体素子部８０上に導電部を埋め込む工程を模式的に示す工程図である。また、図３〜図６は、本実施形態による半導体装置１の製造方法により処理される半導体素子部８０の表面部分の詳細を示す断面図である。よって、図２〜図７を用いて、半導体素子部８０上に貫通電極１２を形成する場合について説明する。
図２（ａ）は、図１に示した前記半導体素子部８０における概略断面図である。そして、図３（ａ）は、図２（ａ）中の符号Ｂを付して示した箇所の拡大図である。
はじめに、図３（ａ）に示すように、シリコンウエハ１００における前記半導体素子部８０上にＳｉＯ２からなる絶縁膜１３及び硼燐珪酸ガラス（ＢＰＳＧ）からなる層間絶縁膜１４を順に形成する。
そして、この層間絶縁膜１４上の一部に、電極パッド１６を形成する。この電極パッド１６は、Ｔｉ（チタン）からなる第１層１６ａ、ＴｉＮ（窒化チタン）からなる第２層１６ｂ、ＡｌＣｕ（アルミニウム／銅）からなる第３層１６ｃ、及びＴｉＮからなる第４層（キャップ層）１６ｄを順に積層して形成したものである。また、前記電極パッド１６は、図示しない箇所で半導体素子部８０の能動面１０Ａに形成された電子回路と電気的に接続されたものである。なお、電極パッド１６の下方には電子回路が形成されていない。
前記電極パッド１６は、例えばスパッタリングにより第１層１６ａ〜第４層１６ｄからなる積層構造を層間絶縁膜１４上の全面に形成し、レジスト等を用いて所定の形状（例えば、円形形状）にパターニングすることにより形成される。なお、本実施形態では、電極パッド１６が前記の積層構造により形成されている場合を例に挙げて説明するが、電極パッド１６が電気抵抗の低い銅のみの単層構造で形成されていても良い。また、電極パッド１６は、前記の構成に限られず、必要とされる電気的特性、物理的特性、及び化学的特性に応じて適宜変更しても良い。
また、前記層間絶縁膜１４上に、電極パッド１６の一部を覆うようにしてパッシベーション膜１９を形成する。このパッシベーション膜１９は、ＳｉＯ２（酸化珪素）、ＳｉＮ（窒化珪素）、ポリイミド樹脂等により形成され、又はＳｉＮ上にＳｉＯ２を積層した構成、あるいはその逆であることが好ましい。
そして、図２（ｂ）に示すように、半導体素子部８０の能動面１０Ａに穴部Ｈ３を形成する。ここで、穴部Ｈ３を形成する工程を図３〜図５を参照して詳細に説明する。
まず、スピンコート法、ディッピング法、スプレーコート法等の方法によりレジスト（図示せず）をパッシベーション膜１９上の全面に塗布する。
このようにして、パッシベーション膜１９上にレジストを塗布し、プリベークを行った後で、所定のパターンが形成されたマスクを用いて露光処理及び現像処理を行い、レジストを所定形状にパターニングする。なお、レジストの形状は、電極パッド１６の開口形状及び半導体素子部８０に形成する孔の断面形状に応じて設定される。レジストのパターニングが終了すると、ポストベークを行った後で、図３（ｂ）に示すように、電極パッド１６を覆うパッシベーション膜１９の一部を、例えばドライエッチングによって開口部Ｈ１を形成する。このパッシベーション膜１９に形成される開口部Ｈ１の断面形状は、後述する工程で形成される電極パッド１６の開口形状及び半導体素子部８０に形成される孔の断面形状に応じて設定される。
次の工程として、開口部Ｈ１を形成したパッシベーション膜１９上のレジストをマスクとして、ドライエッチングにより電極パッド１６を開口する。図３（ｃ）は、電極パッド１６を開口して開口部Ｈ２を形成した状態を示す断面図である。なお、図３（ａ）〜図３（ｃ）の図中においてレジストは省略してある。図３（ｃ）に示すように、パッシベーション膜１９に形成された開口部Ｈ１の径と電極パッド１６に形成された開口部Ｈ２の径は同程度となる。
そして、前記の工程で使用したレジストをマスクとして、次に層間絶縁膜１４及び絶縁膜１３をエッチングして、図４（ａ）に示すように半導体素子部８０を露出させる。図４（ａ）は、層間絶縁膜１４及び絶縁膜１３をエッチングして、半導体素子部８０の一部を露出させた状態を示す断面図である。この後、開口マスクとして使用してきたパッシベーション膜１９上に形成したレジストを、剥離液或いはアッシング等により剥離する。
なお、前記プロセスにおいては、同一のレジストマスクを用いてエッチングを繰り返したが、各エッチング工程終了後、レジストをパターニングし直してももちろんよい。
次の工程として、パッシベーション膜１９をマスクとして、ドライエッチングにより、図４（ｂ）に示すように半導体素子部８０を穿孔する。なお、ここでは、ドライエッチングとしてＲＩＥのほかにＩＣＰ（Inductively Coupled Plasma）を用いることができる。
図４（ｂ）に示すように、パッシベーション膜１９をマスクとして半導体素子部８０を穿孔しているため、半導体素子部８０に形成される穴部Ｈ３の径はパッシベーション膜１９に形成された開口部Ｈ１の径と同程度となる。その結果、パッシベーション膜１９に形成された開口部Ｈ１の径、電極パッド１６に形成された開口部Ｈ２の径、及び半導体素子部８０に形成された穴部Ｈ３の径は、ほぼ同一になる。なお、穴部Ｈ３の深さは、最終的に形成する半導体チップの厚みに応じて適宜設定される。
次に、図２（ｂ）に示すように、パッシベーション膜１９上並びに穴部Ｈ３の内壁及び底面に絶縁膜２０を形成する。図５（ａ）は、電極パッド１６の上方並びに穴部Ｈ３の内壁及び底面に絶縁膜２０を形成した状態を示す断面図である。この絶縁膜２０は、電流リークの発生、酸素及び水分等による半導体素子部８０の浸食等を防止するために設けられ、ＰＥＣＶＤ（Plasma Enhanced Chemical Vapor Deposition）を用いて形成した正珪酸四エチル（Tetra Ethyl Ortho Silicate：Ｓｉ（ＯＣ２Ｈ５）４：以下、ＴＥＯＳという）、即ちＰＥ−ＴＥＯＳ、及び、オゾンＣＶＤを用いて形成したＴＥＯＳ、即ちＯ３−ＴＥＯＳ、又はＣＶＤを用いて形成した酸化シリコンを用いることができる。
続いて、スピンコート法、ディッピング法、スプレーコート法等の方法によりレジスト（図示せず）をパッシベーション膜１９上の全面に塗布する。
パッシベーション膜１９上にレジストを塗布し、プリベークを行った後で、所定のパターンが形成されたマスクを用いて露光処理及び現像処理を行い、電極パッド１６の上方以外の部分並びに穴部Ｈ３及びその周辺部のみにレジストが残された形状、例えば穴部Ｈ３を中心とした円環形状にレジストをパターニングする。レジストのパターニングが終了すると、ポストベークを行った後で、例えばドライエッチングにより電極パッド１６の一部を覆う絶縁膜２０及びパッシベーション膜１９を除去し、電極パッド１６の一部を開口する。なお、このとき、電極パッド１６を構成する第４層１６ｄも併せて除去する。
図５（ｂ）は、電極パッド１６を覆う絶縁膜２０及びパッシベーション膜１９の一部を除去した状態を示す断面図である。図５（ｂ）に示すように、電極パッド１６の上方は開口部Ｈ４となり、電極パッド１６の一部が露出した状態となる。この開口部Ｈ４によって、後の工程で形成される貫通電極（電極部）２４と電極パッド１６とを接続することができる。従って、開口部Ｈ４は穴部Ｈ３が形成された部位以外の部位に形成されていればよい。また、隣接していても良い。
次に、図６（ａ）に示すように、半導体素子部８０の能動面１０Ａ上に下地膜２６を形成する。ここで、下地膜２６は半導体素子部８０の上面全面に形成されるため、図６（ａ）に示したように電極パッド１６の露出部並びに穴部Ｈ３の内壁及び底部にも下地膜２６が形成されるようになる。ここで、下地膜２６は、バリア層及びシード層からなり、まずバリア層を形成した後で、バリア層上にシード層を形成することで成膜される。バリア層は、例えばＴｉＷから形成され、シード層はＣｕから形成される。これらは、例えばＩＭＰ（イオンメタルプラズマ）法、又は、真空蒸着、スパッタリング、イオンプレーティング等のＰＶＤ（Physical Vapor Deposition）法を用いて形成される。前記下地膜２６は、電極パッド１６と絶縁膜２０との段差ＳＴを十分にカバーして、電極パッド１６上と絶縁膜２０上（穴部Ｈ３の内部を含む）に連続的に形成されるようになる。
下地膜２６の形成が終了すると、図２（ｃ）に示すように、半導体素子部８０の能動面１０Ａ上にメッキレジストを塗布し、導電部２４を形成する部分のみが開口した状態にパターニングしてメッキレジストパターン５６を形成する。なお、図２（ｃ）〜図２（ｅ）においては、前記下地膜２６の図示を省略している。その後、Ｃｕ電解メッキを行って、図２（ｄ）に示す通り半導体素子部８０の穴部Ｈ３及びメッキレジストパターン２８の開口部に導電材料としてＣｕ（銅）を埋め込むことで導電部２４を形成する。
前記導電部２４を形成した後、図２（ｅ）に示すように、半導体素子部８０上に形成されているメッキレジストパターン５６を剥離する。このとき、下地膜２４は導電性を有する膜であるため、図６（ａ）に示す状態では、下地膜２４によって基板１０に形成される全ての導電部２４が導通した状態になってしまう。このため、下地膜２４の不要部分を除去して個々の接続電極２８を電気的に絶縁させる。ここで、下地膜２４の不要部分とは、例えば表面に露出している部分である。また、図６（ｂ）は、前記導電部２４の構成の詳細を示す断面図である。この導電部２４は半導体素子部８０の能動面１０Ａに突出した突起状の形状であるとともに、その一部が半導体素子部８０内に埋め込まれた形状となる。また、図６（ｂ）に示す通り、符号Ｃを付した箇所において、導電部２４は電極パッド１６と電気的に接続されたものである。
（半導体ウエハの薄厚化工程）
次に、図７（ａ）に示すように、紫外線（ＵＶ光）に反応型の接着層１７で、前記半導体素子部８０を含むシリコンウエハ１００の能動面１０Ａ側をガラス板（支持体）２００を貼り付ける。なお、紫外線に反応型の前記接着層１７としては、紫外線を照射されることで粘着性を低下し、剥離可能となるものである。このような接着層１７を用いることで、シリコンウエハ１００を支持している透光性のあるガラス板２００側から紫外線を照射した際に、前記接着層１７が紫外線と反応して粘着性が低下し、前記ガラス板２００に貼着されたシリコンウエハ１００を容易に剥離できるようになっている。
前記ガラス板２００はＷＳＳ（Wafer SupportSystem）と呼ばれるものの一部であって、シリコンウエハ１００はガラス板２００に支持された状態となる。そして、シリコンウエハ１００をガラス板２００を貼り付けた状態で、前記シリコンウエハ１００に対して研削処理、ドライエッチング処理、あるいはウエットエッチング処理等の所定の薄型加工が施される。また、これらの処理を併用してもよい。
これにより、図７（ｂ）に示すように、シリコンウエハ１００が薄くされるとともに、裏面１０Ｂ側から絶縁膜２０に覆われた貫通電極１２の一端部が露出する。このとき、前記絶縁膜２０を、例えばドライエッチングによって除去することで、図７（ｃ）に示すように、前記絶縁膜２０から導電部２４を露出させる。したがって、前記半導体素子１０の裏面１０Ｂから突出する貫通電極１２を形成することができる。このとき、前記貫通電極１２は、前記絶縁膜２０から露出していれば十分であるが、図７（ｃ）に示したように、前記貫通電極１２の側面部の一部を前記絶縁層１３から露出させることで、貫通電極１２の導通面積を大きくするようにしてもよい。
このような工程の基に、各半導体素子部８０には能動面１０Ａ及び裏面１０Ｂから突出した貫通電極１２が形成される。
よって、１つのシリコンウエハ１００上には複数の半導体装置１を含んだ状態となる。なお、以下の説明において、前記能動面１０Ａ側に突出した貫通電極１２を第１電極部１２Ａとし、前記裏面１０Ｂ側に突出した貫通電極１２を第２電極部１２Ｂとする。
前述したように、各半導体素子部８０に貫通電極１２を形成した後、図８に示すように、シリコンウエハ１００をダイシングブレード１１０を用いることで、裏面１０Ｂ側から前記能動面１０Ａ側までダイシング（切断）する。
よって、前記シリコンウエハ１００を前記半導体素子部８０毎に分割することで、半導体素子１０とする。なお、前記シリコンウエハ１００を切断する際には、前記シリコンウエハ１００とガラス板２００とを貼着する接着層１７に到達した後、前記ガラス板２００を切断することなくダイシングブレード１１０を停止させるようにしている。このとき、前記半導体ウエハ１００は、前述したように接着層１７を介してガラス板２００に貼着されているので、前記ダイシングブレード１１０によって切断し、半導体素子１０毎に分割された後も、各半導体素子１０は前記ガラス板２００上に保持された状態となる。
そして、図９（ａ）に示すように、分割された半導体素子１０同士の間には、前記ガラス板２００を底部とする溝状の間隙１８が形成される。
ここで、図９（ｂ）は前記工程によって、半導体素子１０間に形成された間隙１８における要部拡大図である。
このようにダイシングを用いてシリコンウエハを切断した際には、図９（ｂ）に示すように、個片化した際に半導体素子１０の側壁面となる前記間隙１８には、ダイシングブレード１１０によって切断された際に、破砕層と呼ばれるクラック３０が形成される。また、前記ダイシングブレード１１０のシリコンウエハ１００に対する入口側（前記半導体素子１０の裏面１０Ｂ側の端縁部）及び出口側（前記半導体素子１０の能動面１０Ａ側の端縁部）には、チッピングと呼ばれる欠け３１が生じている。このようなクラック３０や欠け３１は、半導体素子１０に割れを生じさせる因子となり、前記半導体素子１０の抗折強度を低下させるようになる。
なお、前記裏面１０Ｂ側の端縁部（入口側）に生じる欠け３１Ｂよりも前記能動面１０Ａ側の端縁部（出口部）に生じる欠け３１Ａの方が大きくなっている。
そこで、次の工程としてシリコンウエハ（半導体素子１０）１００の裏面１０Ｂ側に、感光性樹脂からなる樹脂を、例えば塗布機(コータ)で薄く塗布する。この塗布機により、ノズルから供給された樹脂を、回転支持台に固定したウエハ表面に滴下し、それを高速回転させることによって均一な樹脂膜を作ることができる。このようにして、図１０（ａ）に示すように、前記間隙１８に前記樹脂層１５を埋め込むとともに、前記樹脂層１５によって、シリコンウエハ１００の裏面１０Ｂ全体を覆う。
ところで、感光性を備えた樹脂としては、光が照射された部分のパターンが残るネガ型タイプと、照射された部分が後の現像処理によって除去されるポジ型タイプがある。
本発明では、ポジ型タイプの感光性ポリイミド樹脂を用いている。その理由として、前記半導体素子１０の側壁部１０Ｃを覆う樹脂層１５を露光する際に、ネガ型の感光性樹脂層を用いた場合には、露光源の光を前記側壁部１０Ｃを覆う樹脂層１５に対して良好に照射できず、露光させることが難しくなるためである。
すなわち、本発明ではポジ型の樹脂層１５を用いることで、前記間隙１８に埋め込まれた樹脂層１５のうち所望の部分だけ露光し、現像することで分断する樹脂層１５部分だけを除去するようにしている。具体的には、図１０（ｂ）に示すように、前記樹脂層１５を露光マスク４０を用いて露光した後、現像処理をすることで所望のパターニングを行う。
現像処理工程には現像機(developper、デベロッパー)を用いて、強アルカリ性の現像液を、前記シリコンウエハ１００を回転しながら滴下して行う。すると、前記露光マスク４０を通った光が照射された部分の前記樹脂層１５は光化学反応によって、前記現像液に溶ける化学構造に変化させる。よって、図１０（ｃ）に示すように、前記間隙１８に埋め込まれた樹脂層１５を所望の部分のみ除去することで、前記樹脂層１５を分断するようになる。したがって、露光の難しい半導体素子１０の側壁部１０Ｃの露光を不要とすることができる。なお、前記露光マスク４０の開口は、前記間隙１８の幅よりも小さいものを用いている。
このようにして、前記樹脂層１５は前記側壁部１０Ｃから完全に除去されることなく、２つに分断することができるのである。
このとき、シリコンウエハ１００から分割された半導体素子１０は、その側壁部１０Ｃが分断された前記樹脂層１５によって覆われた状態となる。また、前記樹脂層１５は、半導体素子１０を平面視した状態では、前記露光マスク４０のパターニングに応じて、前記貫通電極１２の周辺部を選択的に覆う形状（図１１（ａ），（ｂ）参照）となっている。よって、前記樹脂層１５は、前記裏面１０Ｂ側の端縁部（入口側）に生じる欠け３１Ｂを覆うようになる
。また、前述したようにダイシングブレード１１０が能動面１０Ａ側まで切断しているので、前記半導体素子１０の能動面１０Ａ側の端縁部に生じた欠け３１Ａも前記樹脂層１５によって覆われるようになる。よって、ダイシング時のダイシングブレード１１０が半導体素子１０を切断した際に形成される能動面１０Ａ側の端縁部に生じた欠け３１Ａを樹脂層１５で覆うことで、抗折強度の高い半導体素子１０となる。
このようにして得られた樹脂層１５は、半導体素子１０の側壁面１０Ｃに形成されたクラック３０や、前記半導体素子１０の端縁部に生じた欠け３１Ａ，３１Ｂを前記樹脂層１５で覆うようになる。したがって、半導体素子１０の割れの因子となる前記の欠けを樹脂層１５で覆っているので、半導体素子１０の抗折強度の低下を防止できる。また、前記樹脂層１５は半導体素子１０の裏面から突出した貫通電極１２の周辺部を覆っているので、半導体素子１０に設けられた貫通孔１２Ｈが前記半導体素子１０の割れの起点となることを防止でき、半導体素子１０の抗折強度を向上できる。
また、半導体素子１０の裏面全体を覆った場合に比べて、樹脂層１５の硬化時の収縮圧力を小さくすることができ、半導体ウエハに与える負荷を軽減することができる。
次に、前記ガラス板２００から半導体素子１０を剥離する。まず、前記ガラス基板２００側から紫外線を照射する。このとき、前述したように前記ガラス基板２００と前記半導体素子１０とを貼着する接着層１７は、紫外線と反応して粘着性が低下するようになる。よって、前記ガラス板２００に貼着された前記半導体素子１０を容易に剥離することができる。よって、前記ガラス板２００から前記半導体素子１０を剥離することで、半導体素子１０上に貫通電極１２を備えてなる半導体装置（図１１参照）を個片化することができる。なお、本発明の半導体装置１の製造方法では、シリコンウエハ１００をガラス基板２００に保持したまま、半導体装置１を得る事ができるので、ダイシングテープへ転写する工程が不要となる。すなわち、薄いシリコンウエハ１００を貼りかえる工程が不要となるため、半導体装置の製造工程中でシリコンウエハ１００のハンドリングを容易にしている。
本発明の半導体装置の製造方法によれば、シリコンウエハ１００を分割した半導体素子１０の間隙に樹脂層１５を埋め込み、この樹脂層１５を分断しているので、半導体素子１０の側壁部１０Ｃは前記樹脂層１５によって覆われた状態になる。よって、ダイシングを用いてシリコンウエハ１００を切断した場合に、半導体素子１０の側壁面１０Ｃに形成されるクラック３０や、前記半導体素子１０の端縁部に生じる欠け３１を前記樹脂層１５によって覆うことができる。したがって、欠け３１による半導体素子１０の抗折強度の低下を防止できる。また、クラック３０の進展を防止して半導体素子１０の抗折強度を向上できる。
前記樹脂層１５は半導体素子１０の裏面から突出した第２電極部１２Ｂの周辺部を覆っているので、半導体素子１０に設けられた貫通孔となる穴部Ｈ３が前記半導体素子１０の割れの起点となることを防止し、半導体素子１０の抗折強度を向上できる。
よって、半導体素子１０の裏面１０Ｂ側の全体を樹脂層１５で覆った場合に比べ、樹脂層１５が硬化する際の収縮圧力を小さくでき、半導体素子１０に与える負荷を軽減することができる。
そして、前記樹脂層１５を分断した後、ガラス板２００から半導体素子１０を剥離することで、抗折強度が高く、信頼性の高い半導体装置１を得る事ができる。
なお、本発明の前記実施形態に限定されることなく、種々の変更が可能である。例えば、本実施形態では、貫通電極１２の形状について能動面１０Ａ側の第１電極部１２Ａと裏面１０Ｂ側の第２電極部１２Ｂとで大きさが異なる場合について説明したが、前記第１電極部１２Ａと前記第２電極部１２Ｂとが同一形状の貫通電極や、種々の貫通電極を備えた半導体装置についても適用することができる。
次に、前述した製造方法によって得られた本発明の半導体装置１について説明する。
図１１は、本発明の半導体装置１を示した平面図である。そして、図１１（ｂ）は、図１１（ａ）中Ａ−Ａ線矢視による前記半導体装置１の側断面図である。
図１１（ａ），（ｂ）に示すように、前記半導体装置１は、矩形の素子基板からなる半導体素子１０と、この半導体素子１０に設けられた貫通電極１２とを備えている。前記半導体素子１０は、シリコンウエハ１００（半導体ウエハ）をダイシングによって切断したシリコンからなるものである。前記貫通電極１２は、トランジスタやメモリ素子、その他の電子素子からなる集積回路（図示せず）が形成された前記半導体素子１０の能動面１０Ａと、この能動面１０Ａの反対側の裏面１０Ｂとを貫通するようになっている。
図１１（ａ）に示すように、本実施形態における前記貫通電極１２は、平面視した状態で前記半導体素子１０の四辺に沿って配列された状態に形成されている。なお、前記貫通電極１２は、半導体素子１０上の対向する２辺に沿って形成されていてもよいし、１辺のみに沿った形状で形成されていてもよいし、あるいは半導体素子１０上に１つのみ形成されていてもよい。
本実施形態においては、前記貫通電極１２は、能動面１０Ａ側の電極が裏面１０Ｂ側の電極に比べて大きく、平面視した状態で円形状、又は正方形状等に形成されたものである。また、前記半導体素子１０には、前記貫通電極１２を形成するための穴部Ｈ３が形成されている。
前記穴部Ｈ３には絶縁膜２０が設けられており、前記貫通電極１２と前記半導体素子１０とを電気的に絶縁するようにしている。
なお、前記貫通電極１２は、電極パッド１６に接続していて、半導体素子１０上に設けられた前記の集積回路に電気的に接続するようになっている。また、前記半導体装置１は前記貫通電極１２を介して、半導体素子１０の能動面１０Ａ側と裏面１０Ｂ側とを導通可能となっている。
前記半導体素子１０の裏面１０Ｂには、前記裏面１０Ｂから突出した貫通電極１２の周辺部のみを覆う、例えば感光性ポリイミド樹脂からなる樹脂層１５が設けられている。ここで、前記樹脂層１５は前記貫通電極１２が設けられていない半導体素子１０の中央部を覆っていないので、半導体素子１０の裏面１０Ｂ全体を樹脂層１５で覆った場合に比べ、樹脂層１５が硬化する際の収縮圧力を小さくすることができ、半導体素子１０への負荷を軽減することができる。
図１１（ｂ）に示すように、前記樹脂層１５は、前記貫通電極１２の周辺部から前記半導体素子１０の裏面１０Ｂ側の端縁部、そして前記半導体素子１０の側壁部１０Ｃから前記半導体素子１０の能動面１０Ａ側の端縁部までを連続的に覆うようになっている。なお、前記樹脂層１５は、前記裏面１０Ｂから突出した貫通電極１２の側部に密着するようになっている。よって、前記貫通電極１２は、前記樹脂層１５から露出する部分以外は前記半導体素子１０のシリコン部分と絶縁するようになっている。
前記樹脂層１５は半導体素子１０の裏面１０Ｂから突出した貫通電極（第２電極部１２Ｂ）１２の周辺部を覆うことで、半導体素子１０に設けられた前記穴部Ｈ３が前記半導体素子１０の割れの起点となることを防止し、貫通電極１２を備えた半導体素子１０の抗折強度を向上できる。
また、前記樹脂層１５は、シリコンウエハ１００からダイシングによって、半導体素子１０を分割する際に、前記半導体素子１０の側壁部１０Ｃに形成される、クラック３０や、前記半導体素子１０の能動面１０Ａ及び裏面１０Ｂの端縁部に生じる、欠け３１Ａ，３１Ｂを覆うようになっている。したがって、前記半導体素子１０は、前記の欠け３１Ａ，３１Ｂやクラック３０の進展を防止することで、前記半導体素子１０の抗折強度を向上したものである。
本発明の半導体装置１によれば、前記半導体素子１０の側壁部１０Ｃ、及び裏面側１０Ｂから突出した第２電極部１２Ｂの周辺部を覆う樹脂層１５を備えているので、ダイシングによるクラック３０、及び半導体素子１０の欠け３１Ａ，３１Ｂを補強することで、クラック３０の進展を防止できる。よって、半導体装置１の抗折強度を向上できる。
また、前記半導体装置１は、貫通電極１２の近傍をのみを覆う樹脂層１５を備えているので、前記樹脂層１５の硬化時の収縮圧力を抑え、半導体素子１０への負荷を軽減できる。
次に本発明の半導体装置１を複数積層された積層半導体装置２について説明する。
図１２は、前記積層半導体装置２を模式的に示した断面図である。
図１２に示すように、前記積層半導体装置２は、前記半導体装置１の能動面１０Ａ側を下にして、前記第１電極部１２Ａに設けられたハンダ層２６を介して、下層の第１電極部１２Ａと上層の第２電極部１２Ｂとを接続するようにして、前記半導体装置１を積層されたものである。
このように、半導体装置１を積層する方法としては、例えば熱源としてボンディングツールを用いることで、前記ハンダ層７０を溶融させた後、固化（硬化）させることで実装する方法が考えられる。
また、積層された半導体装置１の間に絶縁性のアンダーフィル（図示せず）を充填することで、積層半導体装置２の強度を増し、貫通電極１２間の接合箇所以外では絶縁された状態にしてもよい。
また、半導体装置１を積層する際に、半導体装置１を一層ずつ積層するようにしてもよいし、リフローを用いることで半導体装置１を一括して積層し前記積層半導体装置２を形成するようにしてもよい。
なお、前記積層半導体装置２を形成する際に、上層に積層する半導体装置１の第１電極部１２Ａに設けられたハンダ層７０が溶融して、下層の半導体装置１の半導体素子１０上に垂れ下がってくる場合がある。このとき、前記半導体素子１０の裏面１０Ｂ側から突出した貫通電極（第２電極部１２Ｂ）１２の周辺部が樹脂層１５によって覆われているので、半導体素子１０を構成するシリコンと前記ハンダ層７０とが直接接触することを防止して、ショートが起こることを防止することができる。
本発明の積層半導体装置２によれば、前述したように抗折強度の高い半導体装置１が複数積層されているので、これを備えた積層半導体装置２自体の抗折強度が高く、信頼性の高いものとなる。
なお、本実施形態では、前記半導体装置１が複数積層されているが、例えば前記半導体装置１上に他の半導体チップ等を積層した積層半導体装置としてもよい。
次に、本発明の半導体装置１を備えた回路基板について説明する。図１３は、本発明の一実施形態による回路基板の概略構成を示す斜視図である。図１３に示すように、本実施形態の回路基板１５０には、半導体装置１上に半導体チップ等が積層された積層体２が搭載されている。回路基板１５０は、例えばガラスエポキシ基板等の有機系基板からなるもので、例えば銅等からなる配線パターン（図示せず）が所望の回路となるように形成され、更にこれら配線パターンに電極パッド（図示せず）が設けられている。
そして、この電気パッドに前記積層体２の最下層となる半導体装置１の第１電極部１２Ａが電気的に接続されることにより、前記積層体２は回路基板１５０上に実装されている。
本発明の回路基板１５０によれば、前述したように抗折強度が高い半導体装置１や、信頼性の高い積層体２を備えているので、これを備えた回路基板１５０自体の強度が高く、信頼性が高いものとなる。
次に、前記回路基板１５０を備えた本発明の電子機器について説明する。図１４は、本発明の一実施形態を示す電子機器としての、携帯電話３００を示したものである。なお、前記回路基板１５０は、前記携帯電話３００の内部に設けられている。
本発明の携帯電話３００によれば、前述したように強度があり、信頼性の高い回路基板１５０を備えているので、これを備えた携帯電話３００自体の信頼性が高いものとなる。
なお、電子機器は、前記携帯電話３００に限られる訳ではなく、種々の電子機器に適用することができる。例えば、液晶プロジェクタ、マルチメディア対応のパーソナルコンピュータ（ＰＣ）及びエンジニアリング・ワークステーション（ＥＷＳ）、ページャ、ワードプロセッサ、テレビ、ビューファインダ型又はモニタ直視型のビデオテープレコーダ、電子手帳、電子卓上計算機、カーナビゲーション装置、ＰＯＳ端末、タッチパネルを備えた装置等の電子機器に適用することが可能である。
本発明の半導体装置の製造に用いる半導体ウエハの平面図である。 半導体素子に導電部を埋め込む際の工程を模式的に説明する図である。 導電部の製造工程を詳細に説明する図である。 図３に続く、前記導電部の工程説明図である。 図４に続く、前記導電部の工程説明図である。 図５に続く、前記導電部の工程説明図である。 （ａ）〜（ｃ）は第１の実施形態における半導体装置の工程説明図である。 半導体ウエハのダイシング工程を説明する図である。 （ａ）はダイシングによる間隙、（ｂ）は前記間隙の要部拡大図である。 （ａ）〜（ｃ）は図９に続く、半導体装置の工程説明図である。 （ａ）は半導体装置の平面図、（ｂ）は前記半導体装置の断面図である。 本発明の積層体の一例を示す側断面図である。 本発明の回路基板の一例を示す斜視図である。 本発明の電子機器の一例を示す斜視図である。
符号の説明
１…半導体装置、２…積層体（積層半導体装置）、１０…半導体素子、１０Ａ…能動面、１０Ｂ…裏面、１０Ｃ…側壁部（側壁）、１２…貫通電極、１５…樹脂層、１７…接着層、１８…間隙、２４…導電部、８０…半導体素子部、１００…シリコンウエハ（半導体ウエハ）、２００…ガラス板（支持体）、２５０…回路基板、３００…携帯電話（電子機器）、Ｈ３…穴部

Claims (8)

  1. 複数の半導体素子部を含む半導体ウエハにおける、前記各半導体素子部に貫通電極を形成した後、前記半導体素子部を個片化する半導体装置の製造方法において、
    前記半導体素子部の能動面側に穴部を形成し、該穴部に前記能動面から突出させるようにして導電材料を埋め込んだ後、前記半導体ウエハと支持体とを接着層を介して貼着し、前記能動面と反対側の裏面を薄厚化処理することで前記能動面、及び前記裏面から突出した貫通電極を形成する工程と、
    前記半導体ウエハをその裏面側から能動面側まで切断し、前記半導体素子部毎に分割する工程と、
    その後、前記半導体ウエハの裏面側に樹脂を配しつつ、前記半導体ウエハを切断して形成された各半導体素子の間隙に埋め込むとともに、前記裏面側から突出した貫通電極の周辺部を選択的に覆う樹脂層を形成する工程と、
    前記間隙に埋め込まれた前記樹脂層を分断する工程と、
    前記支持体から前記半導体素子を剥離する工程と、
    を備えたことを特徴とする半導体装置の製造方法。
  2. 前記樹脂としてポジ型の感光性樹脂を用い、露光、現像を行うことで前記樹脂層を分断することを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記接着層が、紫外線によって粘着性を低下することを特徴とする請求項１又は２に記載の半導体装置の製造方法。
  4. 半導体素子と、該半導体素子を貫通し、前記半導体素子の集積回路が形成された能動面側、及びその裏面側に突出した貫通電極と、を備えた半導体装置において、
    前記半導体素子の側壁、及び裏面から突出した貫通電極の周辺部を選択的に覆う樹脂層を備えたことを特徴とする半導体装置。
  5. 前記半導体素子の能動面側の端縁部が、前記樹脂層で覆われていることを特徴とする請求項４に記載の半導体装置。
  6. 請求項４又は５に記載の半導体装置が、複数積層されてなることを特徴とする積層半導体装置。
  7. 請求項４又は５に記載の半導体装置、又は請求項６に記載の積層半導体装置を備えたことを特徴とする回路基板。
  8. 請求項７に記載の回路基板を備えたことを特徴とする電子機器。
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