JP2006148840A

JP2006148840A - 半導体集積回路およびクロック生成用電子部品

Info

Publication number: JP2006148840A
Application number: JP2004339866A
Authority: JP
Inventors: Kenichi Nakano; 健一中野; Hideo Ishii; 秀雄石井
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2004-11-25
Filing date: 2004-11-25
Publication date: 2006-06-08

Abstract

【課題】ノイズの発生が少なく周辺回路や電子部品の誤動作を減少させることができるクロック生成回路を内蔵した半導体集積回路およびクロック生成用電子部品（ＳＳＣＧモジュール）を提供する。
【解決手段】周波数可変な発振器（１１６）を有し基準となる信号と発振器の出力発振信号を分周したフィードバック信号の位相を比較して前記発振器の発振周波数を制御するＰＬＬ回路を備え、出力発振信号の周波数を所定の周期で変調させる機能を有するクロック生成回路を内蔵した半導体集積回路において、フィードバック経路上の分周回路（１１７）の分周比を切り替えて変調波形の大きな変化を決定するとともに、前記発振器の出力発振信号の位相をシフトした複数の信号を生成もしくは選択可能にしてフィードバックされる信号の位相を切り替えることで変調波形の細かな制御を行なうようにした。
【選択図】図１

Description

本発明は、発振器を備えたクロック生成回路さらにはスペクトラム拡散機能を備えたＰＬＬ（フェーズ・ロックド・ループ）回路からなるクロック生成回路を内蔵した半導体集積回路に適用して有効な技術に関し、例えばマイクロコンピュータやシステムＬＳＩなど内部回路の動作クロック信号を生成するクロック生成回路を内蔵した半導体集積回路に利用して有効な技術に関する。

マイクロコンピュータ等の論理ＬＳＩに内蔵され動作クロック信号を生成するクロック生成回路として、水晶発振器の発振信号を基準クロックとしてそれを逓倍した高周波数のクロック信号を生成するＰＬＬ回路を使用したものがある。かかるＰＬＬ回路を使用したクロック生成回路を内蔵したＬＳＩでは、ＬＳＩの高速化に伴って動作クロックの周波数が高くされ、それに伴って発振回路からの放射ノイズによりコンピュータ本体や、周辺回路、外部機器等の誤動作が誘発されるという不具合が生じるようになってきている。このような事態への対策として、ＰＬＬ回路にスペクトラム拡散機能を設けてクロックの周波数を変動させるようにしたＳＳＣＧと呼ばれるクロック生成用ＩＣが提供されている。

３にはＳＳＣＧ回路における周波数制御の説明図が、また図４にはそれによるスペクトラム拡散効果を表わす特性図が示されている。従来の一般的なＳＳＣＧ回路における周波数制御は、ＶＣＯ（電圧制御発振器）の出力発振信号を位相比較器へ帰還させるフィードバック経路の途中に設けられた分周回路の分周比を所定の周期で変化させることで、図３（Ｃ）に示されているように、生成するクロックの周期よりも充分に長い所定の周期Ｔを有する三角波に従ってクロック信号の周波数を変調させるというものである。
特開２００３−１２４８０５号公報

しかしながら、フィードバック経路の途中に設けられた分周回路の分周比を所定の周期で変化させるだけの周波数変調によるスペクトラム拡散では、周波数制御の精度が粗いため、変調波形が目的とする図３（Ｃ）に示されているような三角波にならず、図３（Ｂ）に示されているサイン波のようななまった波形になってしまう。そのため、図４（Ｂ）に示すようにスペクトラム特性が２つのピークを有するような分布になってしまい、理想的な三角波になるように周波数変調した場合における図４（Ｃ）に示すようなスペクトラム特性のＳＳＣＧに比べてピーク値の抑制効果が小さくなる。その結果、システムで使用されている他のクロック信号との配線間複合ノイズやＥＭＩ（電磁干渉）ノイズを十分に減らすことができないことが明らかになった。図３（Ａ）はスペクトラム拡散をしないクロック生成回路により生成されるクロックの周波数、図４（Ａ）はそのスペクトラム特性を示す。

なお、本発明に関連する技術して、特許文献１に開示されている発明がある。この先願発明は、ＶＣＯにより位相の異なる複数のクロックを生成して順次位相の異なるクロックを選択して位相比較器にフィードバックすることでクロックの周波数変調を行なうようにしている。しかしながら、この先願発明は、クロックの位相シフトのみで周期を変化させており、ＰＬＬのフィードバックパス上の分周回路の分周比を所定の周期で変化させることは行なっていないとともに、ＲＯＭを使用しないでクロックの周波数変調を達成することを目的としているため、本願発明とは思想が異なっている。

本発明の目的は、ノイズの発生が少なく周辺回路や電子部品の誤動作を減少させることができるクロック生成回路を内蔵した半導体集積回路およびクロック生成用電子部品（ＳＳＣＧモジュール）を提供することにある。
この発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち代表的なものの概要を説明すれば、下記のとおりである。
すなわち、周波数可変な発振器を有し基準となる信号と発振器の出力発振信号を分周したフィードバック信号の位相を比較して前記発振器の発振周波数を制御するＰＬＬ回路を備え、出力発振信号の周波数を所定の周期で変調させる機能を有するクロック生成回路を内蔵した半導体集積回路において、フィードバック経路上の分周回路の分周比を切り替えて変調波形の大きな変化を決定するとともに、前記発振器の出力発振信号の位相をシフトした複数の信号を生成もしくは選択可能に構成して、フィードバックされる信号の位相を切り替えることで変調波形の細かな制御を行なうように構成したものである。

上記した手段によれば、発振信号の周波数を所定の波形に従って精度良く変調させることができるようになり、それによって生成されるクロック信号の周波数の周波数スペクトラム分布をより平坦して周波数スペクトラムのピーク値を小さくすることができ、これによって、特定周波数の放射ノイズを抑え、システムで使用されている他のクロック信号との配線間複合ノイズやＥＭＩノイズを低減することができるようになる。

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
すなわち、本願発明に従うと、ノイズの発生が少なく周辺回路や電子部品の誤動作を減少させることができるクロック生成回路を内蔵した半導体集積回路およびクロック生成用電子部品（ＳＳＣＧモジュール）を実現することができる。

以下、本発明の好適な実施例を図面に基づいて説明する。
図１は本発明に係るスペクトラム拡散機能を有するＰＬＬ型クロック生成回路の第１の実施の形態を示す回路ブロック図である。この実施例のクロック生成回路は、特に制限されるものでないが、単結晶シリコンのような１個の半導体チップに半導体集積回路として形成されている。Ｐ１〜Ｐ４は該半導体チップに設けられた外部端子（電極パッド）であり、このうちＰ１，Ｐ２は水晶振動子等の振動子１０１が接続される端子、Ｐ３は生成されたクロックφ０を出力するための端子、Ｐ４は出力するクロックφ０の周波数を指定する制御信号を入力するための端子である。

この実施例では、上記クロック生成用の半導体集積回路と上記外部端子Ｐ１，Ｐ２に接続された振動子１０１とが、絶縁基板上やパッケージ内に実装されてモジュールとして構成されている。なお、本明細書においては、表面や内部にプリント配線が施されたセラミック基板のような絶縁基板上やパッケージ内に複数の半導体チップとディスクリート部品が実装されて、上記プリント配線やボンディングワイヤで各部品が所定の役割を果たすように結合されることであたかも一つの電子部品として扱えるように構成されたものをモジュールと称する。

この実施例のクロック生成回路１１０は、振動子１０１が接続される端子Ｐ１，Ｐ２に結合され振動子１０１にバイアス電圧を与えて該振動子の固有振動数に応じた周波数で変化する発振信号を出力する発振回路（ＯＳＣ）１１１、該発振回路１１１の出力発振信号を１／Ｍの周波数の信号に分周する固定分周回路１１２、該固定分周回路１１２の分周信号とフィードバック信号との位相差を検出する位相比較回路１１３、位相差に応じた電流を出力するチャージポンプ１１４、チャージポンプ１１４の出力を平滑するループフィルタ１１５、平滑電圧に応じた周波数で発振する電圧制御発振回路（ＶＣＯ）１１６、該ＶＣＯ１１６の出力を１／Ｎに分周して前記位相比較回路１１３へフィードバックする可変分周回路１１７からなるＰＬＬ回路により構成されている。

そして、ＶＣＯ１１６の発振出力が分周回路１１８により分周され、バッファ１１９により増幅されて生成クロックφ０として外部端子Ｐ３よりチップ外部へ出力されるようにされている。分周回路１１８は、外部より端子Ｐ４に入力される信号に応じて分周比が切り替えられて、出力するクロックφ０の周波数を２倍あるいは４倍，８倍……のように整数比で切り替えることができるようにされている。

また、この実施例のクロック生成回路１１０は、可変分周回路１１７の分周比Ｎを変化させることで生成クロックφ０の周波数を変調させることができるようにされている。可変分周回路１１７はカウンタ回路などにより構成され、その分周比Ｎが分数あるいは小数点以下を含むような値を取ることができるようにされている。

さらに、本実施例のクロック生成回路１１０においては、互いに位相が９０度異なる４つの発振信号を生成できるようにＶＣＯ１１６が構成されているとともに、該ＶＣＯ１１６の後段には、生成された４つの発振信号の中からいずれか１つの信号を選択して前記可変分周回路１１７に供給するセレクタ回路１２１が設けられている。また、この実施例のクロック生成回路１１０には、前記発振回路１１１の発振信号を計数して変調周期を生成するカウンタ回路１２２と、該カウンタ回路１２２のカウント値をコード変換して前記セレクタ回路１２１の選択信号ＳＥＬや前記可変分周回路１１７の分周比Ｎを生成するコード変換回路１３０が設けられている。

コード変換回路１３０は、所定のパターンデータが格納され前記カウンタ回路１２２の出力をアドレス信号として順次データが読み出されるようにされたＳＳＣパターンＲＯＭ１３１と、該パターンＲＯＭ１３１から読み出されたデータをアドレスとして予め格納されているデータを出力するＲＯＭ１３２，１３３とにより構成されている。このうちＲＯＭ１３２は、入力に応じた信号を出力するデコーダ回路に置き換えることができる。ＲＯＭ１３１〜１３３は、マスクＲＯＭのような書き替え不能なものでも良いが、ＥＥＰＲＯＭのような書き替え可能なものが有効である。そうする事により、ＳＳＣパターンを生成するためのＲＯＭデータの書き換えを簡単に行うことができ、新たなＳＳＣパターンへの変更や不具合の修正を簡単に行う事ができる。

本実施例のクロック生成回路１１０においては、フィードバック経路上の可変分周回路１１７の分周比Ｎを切り替えて変調周期を大まかに変化させるとともに、前記ＶＣＯ１１６から出力される互いに位相の異なる複数の発振信号の中から１つを順次選択して可変分周回路１１７へ供給することで変調周期を細かく変化させることができるように構成されている。具体的には、図３（Ｃ）の三角波の波形全体は可変分周回路１１７の分周比Ｎを切り替えることで制御し、三角波の下の頂点に近い部分ではＶＣＯ１１６から可変分周回路１１７へ供給される発振信号の位相を、例えば０°，９０°，１８０°，２７０°，３６０°（０°），２７０°，１８０°，９０°，０°のような順序で切り替えることにより補正し、三角波の上の頂点に近い部分では供給される発振信号の位相を、例えば０°，−９０°，−１８０°，−２７０°，−３６０°（０°），−２７０°，−１８０°，−９０°，０°のような順序で切り替えることにより補正するように構成されている。

図５（Ａ）には可変分周回路１１７へ供給される信号として位相が互いに９０°異なる４つの信号を順次切り替えたときの位相比較回路１１３に入力されるフィードバック信号の位相シフト量が、図５（Ｂ）には可変分周回路１１７へ供給される信号の位相を固定して可変分周回路１１７の分周比Ｎを順次切り替えたときの位相比較回路１１３に入力されるフィードバック信号の位相シフト量が示されている。図５より、可変分周回路１１７の分周比Ｎを順次切り替える場合よりも、可変分周回路１１７へ供給される信号の位相を順次切り替えたときの方が、位相シフト量が少ないので、より細かな周波数変調が行なえることが分かる。

従って、可変分周回路１１７の分周比Ｎの切替えのみでは、図３（Ｂ）のように、三角波の頂点に近い部分がなまってサイン波のような波形に従った周波数変調になってしまうものが、実施例の回路のように、分周比Ｎの切替えと位相の切替えとを組み合わせることにより図３（Ｃ）の三角波のような波形に従った周波数変調を正確に実現することができるようになる。

また、この実施例では、可変分周回路１１７の分周比Ｎの切替え信号とセレクタ１２１の選択信号ＳＥＬを生成するコード変換回路１２２がＲＯＭにより構成されているため、ＲＯＭに格納するパターンデータを変更することで、例えば図３（Ｄ）に示すＬｅｘｍａｒｋ社の特許であるハーシーキス波（Hershey kiss signal）と呼ばれるような波形など任意の波形に従った周波数変調を行なわせることができ、使用されるシステムに最適な周波数変調を容易に実現したり途中で変更したりすることができるようになる。

さらに、ＲＯＭ１３１〜１３３を１つのＲＯＭで構成して、１つのＲＯＭから可変分周回路１１７の分周比Ｎの切替え信号とセレクタ１２１の選択信号ＳＥＬを生成するための制御データを出力させるように構成することも可能である。ただし、実施例のように、ＲＯＭ１３１とその読み出しデータでアクセスされるＲＯＭ１３２，１３３の２段構成のメモリによりコード変換回路を構成することによって、共通化できるところは共通化した効率の良いパターンデータを作成して格納することでＲＯＭの容量を小さくして、ＩＣのチップサイズの低減を図ることができる。

なお、この実施例では、ＶＣＯ１１６は互いに位相が９０度異なる４つの発振信号を生成できるように構成され、その後段にいずれかの信号を選択するセレクタ回路１２１が設けられているが、ＶＣＯ１１６は１つの発振信号のみを生成し、その後段のセレクタ回路１２１の代わりに位相シフト回路を設けて、ＲＯＭ１３１からの信号に応じてＶＣＯ１１６の発振信号を位相シフトした信号を生成して可変分周回路１１７へ供給するように構成しても良い。また、図１の実施例では、外部端子Ｐ４が１つだけ設けられているが、複数個の外部端子を設けて、分周回路１１８の分周比を複数段階に設定できるように構成しても良い。位相シフト回路は、例えば特開平８−３０７２０８号や特開２００４−２５３９１９号など従来より種々の回路形式のものが提案されており、本実施例においてもそのような公知の位相シフト回路を用いることができるので、具体的な回路例の図示と説明は省略する。

さらに、この実施例では、発振回路１１１により生成された基準クロックを計数するカウンタ１２２により上記ＲＯＭ１３１の入力を生成するようにしているが、このカウンタ１２２は可変分周回路１１７で分周された信号をクロックとして動作するようにしても構成しても良い。発振回路１１１により生成される基準クロックは固定された周波数を有するが、可変分周回路１１７で分周された信号は分周比によって周波数が変化するためＲＯＭ１３１の読出し周期が変動することになり、それによって生成されるクロックの周波数スペクトラムがより拡散されるようになる。

また、実施例では分周比を切り替える信号とセレクタ１２１を切り替える信号を生成するパターンデータを３個のＲＯＭで構成しているが、１個のＲＯＭで構成するようにしても良い。また、上記ＲＯＭ１３１〜１３３には、前記三角波やハーシーキス波など複数の波形に従った周波数変調を実行させることができる複数の制御データ群（変調パターンと称する）を格納しておいて、外部から供給される変調パターン指定信号（モード信号）に応じていずれかの変調パターンを指定してその変調パターンに対応した制御データを所定の順序で読み出すように構成することができる。

図２には、ＶＣＯ１１６の具体例を示す。この実施例のＶＣＯ１１６は、図２に示されているように、複数のインバータ回路ＩＮＶ１，ＩＮＶ２，ＩＮＶ３，ＩＮＶ４を従属接続し、最終段のインバータ回路ＩＮＶ４の出力を初段のインバータ回路ＩＮＶ１の入力に帰還させるようにしたリングオシレータにより構成されている。そして、各インバータ回路ＩＮＶ１〜ＩＮＶ４から互いに位相が９０度ずつずれた４つの発振信号φ０，φ１，φ２，φ３がバッファＢＦＦ１〜ＢＦＦ４により取り出されるように構成されており、この実施例ではインバータ回路ＩＮＶ１〜ＩＮＶ４の共通の電流源ＣＩの制御電圧として、図１のループフィルタ１１５により平滑された電圧Ｖｃが用いられている。そして、電圧Ｖｃに応じて電流源ＣＩに流れる電流が変化されると、各インバータ回路ＩＮＶ１〜ＩＮＶ４の伝達遅延時間が変化され、それによってＶＣＯ１１６の発振周波数が変化されるようになっている。

なお、ループフィルタ１１５からの電圧Ｖｃにより電流源ＣＩの電流を変化させて発振周波数を変化させる代わりに、リングオシレータを構成するインバータ回路ＩＮＶ１〜ＩＮＶ４に共通の電源電圧源を設け、インバータの電源電圧をループフィルタ１１５からの電圧Ｖｃにより変化させて発振周波数を変化させるように構成しても良い。また、図２には、４個のインバータ回路ＩＮＶ１〜ＩＮＶ４が従属接続されたリングオシレータが示されているが、これはイメージを示したものであり、実際の回路においては、図２の各インバータ回路ＩＮＶ１〜ＩＮＶ４は、それぞれが従属接続された複数のＣＭＯＳインバータやＮＡＮＤゲートやＮＯＲゲートなどの論理ゲート回路によって構成される。

次に、上記実施例のクロック生成回路を内部動作クロックを生成する回路として内蔵した半導体集積回路の一例としてシステムＬＳＩの構成例を、図６を用いて説明する。図６においては、図１に示されているクロック生成回路１１０を構成する回路ブロックのうち発振回路１１１を除いたものが１つのブロック１１０'として示されている。

この実施例のシステムＬＳＩ２００は、例えば携帯型の電子機器に搭載されてシステム全体の制御や動画像のデータ処理等を行なうものある。この実施例のシステムＬＳＩには、プログラムを実行するプロセッサ２１０、外部接続されるＳＤＲＡＭ（Synchronous DRAM）等の主記憶に対してデータアクセス制御を行うメモリインターフェース２２０、動画像データのエンコードやデコードに必要な演算処理を行うコプロセッサ２３０、動画像の伸縮や符号化復号化に必要なデータ処理等を行なうビデオスケーラ２４０、外部接続される入出力機器とのデータのやり取りを行なうＩＯユニット２５０、プロセッサ２１０を介さずに直接周辺モジュール・主記憶間等のデータ転送を行なうＤＭＡ（Direct Memory Access）コントローラ２６０、プロセッサ２１０に対するタイマ割込み信号を生成したり現在時刻の計時を行なったりするタイマ回路２７０、外部デバイスとの間のシリアル通信を行なうシリアル通信インタフェース２８０などが設けられている。

この実施例のシステムＬＳＩ２００においては、クロック生成回路１１０'により生成された周波数可変なクロック信号φ０が、周期すなわち動作速度が多少変動してもかまわないプロセッサ２１０やコプロセッサ２３０、ＤＭＡコントローラ２６０に供給される一方、周期が変動すると都合の悪いタイマ回路２７０やシリアル通信インタフェース２８０には、発振回路（ＯＳＣ）１１１で生成されたクロック生成回路１１０'により周波数が変更される前のクロック信号φｓが供給されるようにされている。

ビデオスケーラ２４０に供給されるクロック信号もその周波数が変動すると画像の揺れのような現象として人間の目に見えてしまうおそれがあるので、発振回路（ＯＳＣ）１１１で生成されたクロック信号φｓを供給するのが望ましい。図６のシステムＬＳＩ２００においては、プロセッサ２１０やコプロセッサ２３０に供給される動作クロックφ０の周波数が変化されてスペクトラムが拡散されるため、特定周波数の放射ノイズを抑えることができるようになる。

さらに、この実施例においては、クロック生成回路１１０'がオンチップの回路であるため、クロック生成回路１１０'内のパターンＲＯＭ１３１に、前述したように、複数のパターンデータが格納されている場合、プロセッサ２１０がプログラムに従ってパターンＲＯＭ１３１内のいずれかのパターンデータを指定するための制御信号Ｃ０を供給することで、生成クロックの変調波形を変更することができ、それによって周波数スペクトラムのピーク値を一層小さくすることができる。また、プロセッサ２１０が出力側の分周回路１１８の分周比を切り替える制御信号Ｃ１を与えるように構成することができ、これによって、本発明を適用したいシステムの仕様や動作モードに応じてクロックの周波数を変えるようなことができるようになる。

以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、前記実施例においては、振動子を接続する外部端子を有するクロック生成回路に適用したものを説明したが、マイクロコンピュータやＳＳＣ方式のクロック生成用ＩＣの中には水晶振動子を接続する外部端子を有するとともにその外部端子に水晶振動子を接続せずに外部で生成されたクロック信号が入力された場合にも所望の内部クロック信号を生成することができるクロック生成回路を備えているものがあり、本発明のクロック生成回路においてもそのような回路として構成することが可能である。

また、前記実施例においては、電圧制御発振回路（ＶＣＯ）１１６としてリングオシレータを用いているが、インダクタと容量素子を有するＬＣ型の電圧制御発振回路を用いるようにしても良い。

以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるシステムＬＳＩを例にとって説明したが、本発明はそれに限定されるものでなく、マイクロコンピュータやマイクロプロセッサ、ＤＳＰ（ディジタルシグナルプロセッサ）その他クロック信号によって動作する論理回路を内蔵する半導体集積回路に広く利用することができる。

本発明に係るスペクトラム拡散機能を有するＰＬＬ型クロック生成回路の第１の実施の形態を示す回路ブロック図である。発振周波数が可変な発振回路の一例を示す回路構成図である。（Ａ）は周波数変調をしないクロック生成回路における周波数の変化、（Ｂ）は三角波変調を行なう従来のクロック生成回路における周波数の変化、（Ｃ）は本発明を適用して三角波変調を行なうクロック生成回路における周波数の変化、（Ｄ）は本発明を適用して他の波形に従った変調を行なうクロック生成回路における周波数の変化の様子をそれぞれ示すタイミングチャートである。図３の（Ａ），（Ｂ），（Ｃ）に対応した生成クロックのスペクトラム分布を示す特性図である。図５（Ａ）は可変分周回路へ供給される信号の位相を順次切り替えたときの位相比較回路に入力される信号の位相シフト量を、図５（Ｂ）は可変分周回路の分周比を順次切り替えたときの位相比較回路に入力される信号の位相シフト量を示すタイミングチャートである。実施例のクロック生成回路を、内部動作クロックを生成する回路として内蔵した半導体集積回路の一例としてのシステムＬＳＩの構成例を示すブロック図である。

符号の説明

１０１振動子
１１０クロック生成回路
１１１発振回路
１１２固定分周回路
１１３位相比較回路
１１４チャージポンプ
１１５ループフィルタ
１１６発振回路（ＶＣＯ）
１１７可変分周回路
１１８分周回路
１１９バッファ
１２１セレクタ
１２２変調周期用カウンタ回路
１３０コード変換回路
１３１〜１３２ＲＯＭ（読み出し専用メモリ）

Claims

所定の回路に供給する為のクロック信号の周波数を所定の周期で変調させる機能を有するクロック生成回路を内蔵した半導体集積回路であって、
上記クロック生成回路は、発振周波数が可変な第一発振回路と、該第一発振回路の出力発振信号を分周する分周比可変な分周回路と、該分周回路で分周されたフィードバック信号の位相と基準となる信号の位相とを比較する位相比較回路とを有し、該位相比較回路により検出された位相差に応じて上記第一発振回路の発振周波数を制御するＰＬＬ回路を備え、
上記第一発振回路は互いに位相の異なる複数の発振信号を出力可能に構成され、該複数の発振信号の中からいずれか１つの第一発振信号を選択して上記分周回路に供給し、
上記分周回路の分周比の変更と、選択される上記第一発信信号を順次変更して上記分周回路に供給することとによって、上記第一発振回路が生成するクロック信号の周波数を変調させるように構成されていることを特徴とする半導体集積回路。
上記第一発振回路は互いに位相の異なる上記複数の発振信号を生成する発振器とセレクタとを備え、該セレクタによって上記複数の発振信号の中から所望の位相を有する上記第一発振信号が選択されて上記分周回路に供給されるように構成されていることを特徴とする請求項１に記載の半導体集積回路。
上記第一発振回路は発振器と該発振器の出力の位相をシフト可能な位相シフト回路とを備え、該位相シフト回路により位相シフトされた所望の位相を有する上記第一発振信号が上記分周回路に供給されるように構成されていることを特徴とする請求項１に記載の半導体集積回路。
入力に応じて上記分周回路における分周比を指定する第一制御コードおよび上記セレクタにおける上記第一発振信号の信号選択動作を制御する第二制御コードもしくは上記位相シフト回路における位相シフト量を制御する第三制御コードを生成するコード変換回路を備えることを特徴とする請求項２に記載の半導体集積回路。
上記コード変換回路は、上記第一及び第二又は第三制御コードをそれぞれ複数個格納した不揮発性のメモリ回路により構成され、入力に応じて上記第一及び第二又は第三のそれぞれの複数の制御コードの中からいずれかを読み出して出力することを特徴とする請求項４に記載の半導体集積回路。
上記不揮発性のメモリ回路は、上記基準となる信号または上記分周回路により上記第一発振信号を分周した信号に基づいて読み出し動作を行なうことを特徴とする請求項５に記載の半導体集積回路。
上記基準となる信号または上記分周回路により上記第一発振信号を分周した信号により計数動作をするカウンタ回路を備え、上記不揮発性のメモリ回路は前記カウンタ回路の計数値を入力として読み出し動作を行なうことを特徴とする請求項６に記載の半導体集積回路。
上記不揮発性のメモリ回路には複数の変調波形に応じた複数の制御コード群が予め格納されており、指定された変調波形に応じて上記複数の制御コード群の中からいずれかが選択され、選択された上記制御コード群に属する上記第一及び第二又は第三のそれぞれの複数の制御コードが所定の順序で読み出されるように構成されていることを特徴とする請求項５に記載の半導体集積回路。
固有振動数を有する振動子が接続可能な外部端子と、該外部端子に接続された上記振動子の上記固有振動数に応じた周波数を有する第二発振信号を出力する第二発振回路とを備え、前記基準となる信号は、前記第二発振回路から出力される上記第二発振信号であることを特徴とする請求項１に記載の半導体集積回路。
所定の回路に供給する為のクロック信号の周波数を所定の周期で変調させる機能を有するクロック生成回路と、
固有振動数を有する振動子が接続可能な外部端子と、
上記外部端子に接続された上記振動子とを有するクロック生成用電子部品であり、
上記クロック生成回路は、発振周波数が可変な第一発振回路と、該外部端子に接続された上記振動子の上記固有振動数に応じた周波数を有する第二発振信号を出力する第二発振回路と、上記第一発振回路の出力発振信号を分周する分周比可変な分周回路と、該分周回路で分周されたフィードバック信号の位相と基準となる信号の位相とを比較する位相比較回路とを有し、該位相比較回路により検出された位相差に応じて上記第一発振回路の発振周波数を制御するＰＬＬ回路を備え、
上記第一発振回路は互いに位相の異なる複数の発振信号を出力可能に構成され、該複数の発振信号の中からいずれか１つの第一発振信号を選択して上記分周回路に供給し、
上記分周回路の分周比の変更と、選択される上記第一発信信号を順次変更して上記分周回路に供給することとによって、上記第一発振回路が生成する上記クロック信号の周波数を変調させ、
前記基準となる信号は、前記第二発振回路から出力される上記第二発振信号であることを特徴とするクロック生成用電子部品。
請求項１に記載のクロック生成回路と、該クロック生成回路により生成された上記クロック信号により動作するプロセッサとを内蔵することを特徴とする半導体集積回路。