JP3560997B2 - マイクロプロセッサ回路 - Google Patents
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Description
【０００１】
【発明の背景】
この発明はマイクロプロセッサ回路に関し、より特定的には内部マイクロプロセッサクロック信号の発生に関する。
【０００２】
【関連技術の説明】
マイクロプロセッサ回路は、マイクロプロセッサ内の作業を制御するためのタイミング基準を与えるためのクロック信号を要求する。マイクロプロセッサは典型的には、水晶発振器または他の外部クロック源によって発生された外部クロック信号を受取り、この外部クロック信号を用いて、デューティサイクルが５０％で安定度の高い内部クロック信号を発生する。内部で発生されたクロック信号の周波数は外部クロック信号の周波数と同じでもよいし、または外部クロック信号周波数の分数倍または整数倍でもよい。
【０００３】
ＣＭＯＳ集積回路マイクロプロセッサは、その適切な動作のために、一般に、各クロックサイクル周期について第１の位相および第２の位相を有する内部クロック信号によってクロック動作されなくてはならない。クロック信号の第１の位相は第１の実行時間期間の間はハイレベルにあり、第２の位相は第２の実行時間期間の間はローレベルにあり、これで各クロックサイクルが完了する。このクロック方式をとる理由は、ＣＭＯＳ集積回路が、回路の第１の部分がクロック信号のハイレベルにある第１の位相の間は活性状態にあり、回路の他の部分がクロック信号のローレベルにある第２の位相の間は活性状態にある回路を含むからである。この理由のために、マイクロプロセッサは典型的には１８０度位相がずれている一対の内部クロック信号を発生し、一方は回路構成の第１の部分に与えられ、第２の信号は回路構成の他の部分に与えられる。
【０００４】
各クロック信号サイクルの第１および第２の位相は、マイクロプロセッサの回路構成の両方の部分がその実行を完了することができるような十分な持続時間を持たなくてはならない。このような部分の各々は、内部速度経路から生じる内部マイクロプロセッサ遅延のために、ある有限な最小実行時間を必要とする。内部クロック信号の周波数を最大にする一方で、マイクロプロセッサの回路構成の両方の部分に対して最小実行時間を確保するために、内部クロック信号のデューティサイクルは典型的には５０％に調整され、維持される。
【０００５】
上記に加えて、内部速度経路ならびに結果として生じる第１および第２の最小実行時間期間は、集積回路処理パラメータ、マイクロプロセッサ動作温度、およびマイクロプロセッサ動作電源電圧によって大きく影響される。たとえば、マイクロプロセッサは動作温度が上昇するにつれて実行が遅くなる。マイクロプロセッサはまた、動作電源電圧が減少するにつれて実行が遅くなる。これらのうちのいずれかの場合または両方の場合に、第１および第２のクロック信号の位相の持続時間は、増加した第１および第２の最小実行時間期間を含むのに十分な第１および第２の実行時間を与えるように延長されなくてはならない。
【０００６】
このようなクロック信号を与えるためのクロックジェネレータは一般に、ＣＭＯＳマイクロプロセッサ装置において「オンチップ」に設けられる。しかしながら、上述のように、これらは外部クロック源によって発生される入力クロック信号に応答してクロック信号を発生する。外部クロック源がクロック信号を常に正確に与えると信頼できるわけではないので、オンチップクロックジェネレータはクロック信号の第１および第２の位相を与えるように構成されなくてはならない。実際に、外部クロック源は通常、そのデューティサイクルが広い範囲にわたる入力クロック信号を与える。したがって、オンチップクロックジェネレータは、広い範囲のデューティサイクルを有する入力クロック信号に応答してマイクロプロセッサをクロック動作させるためのクロック信号を導出する必要がある。
【０００７】
そのデューティサイクルが５０％である、１８０度位相のずれた内部クロック信号を与えるのに加えて、このようなクロック信号の発生に関連していくつかの他の重要な考慮すべき点がある。半導体のダイ自体の上に、単一オンチップクロックジェネレータが、典型的にはマイクロプロセッサチップの中央付近に位置される。この内部クロックジェネレータがどれほどの駆動力を必要とするかの要件は、マイクロプロセッサのダイ上に製造される他の回路構成の型および量ならびにクロック信号の伝達経路に依存する。一般的に、マイクロプロセッサのダイ上に組込まれる回路構成が複雑かつ大規模になるにつれて、内部クロックジェネレータに要求される駆動力は大きくなる。これは電磁妨害雑音（ＥＭＩ）に悪影響を与え得る。
【０００８】
電磁妨害雑音は、ほぼすべての電気回路によって発生される。マイクロプロセッサ回路によって放射されるＥＭＩの量は、クロックおよびクロックによって駆動される他の論理回路によって発生される電流の遷移を含む多くのファクタに基づく。一般に、半導体チップ上の回路は過渡電流の源であり、装置のパッケージ、プリント回路基板、およびプリント回路基板に取付けられるケーブル等の周りの構成要素は、過渡電流の高周波成分を放射するアンテナとして作用する。
【０００９】
ＥＭＩは２つのモード、すなわち通常モードおよび差動モードのうちの１つで放射し得る。差動モードの放射は、ＰＣ基板または類似する構造上に時間的に変化する電流ループが存在するときにおこる。通常モードの放射は、基本的には、たとえば単極アンテナを通る電流の均一な流れである。
【００１０】
高周波電流の電流ループは、オンチップクロック回路のため、マイクロプロセッサの付近に設けられる。これは、電流のための帰路（これはクロック信号の負荷を通り、分布容量である）がより均一に分布されている一方で、クロックドライバのための電流駆動源はしばしば集中配置されるからである。電流駆動源が一般に均一でないのは、クロックドライバがチップ上の分離された電源上にあることがあるため、クロックドライバがチップの一方側により近いため、または他に、マイクロプロセッサに対して電源ピンが対称でないことがあるためである。
【００１１】
マイクロプロセッサの内部クロックジェネレータによって発生される過渡電流、したがってＥＭＩは、いくつかの理由で大きくなりすぎることがある。第１に、マイクロプロセッサの回路が過去数年にわたって複雑になるにつれ、内部クロックジェネレータの駆動要件も複雑になったためである。内部クロックジェネレータ内のドライバトランジスタは、したがってますます大きい電流レベルを充放電することが要求されている。これは、半導体のダイ上の所与の位置で充放電される大きな電流のために発生されるＥＭＩが大きく増加することに繋がっている。
【００１２】
電磁妨害雑音が大きくなりすぎる別の理由は、内部クロックジェネレータが最悪の場合の状況においても駆動要件を満たすように設計されることである。結果として、クロックジェネレータは通常の動作状況においてはかなりオーバドライブされ、その結果電磁妨害雑音が増すことになる。
【００１３】
チップ製造業者は典型的には、パッケージ設計技術によってＥＭＩの輻射を制御する。これらの技術は、バイパスコンデンサのためのレール、接地される密閉蓋、パッケージ内の電源／接地プレーンを含む。システムの製造業者は典型的には、ＰＣ基板におけるモーティング、別個の電源−接地プレーン、チョーク、デカップリングコンデンサ、およびシールドを含む基板レベルおよびエンクロージャの技術を用いる。これらの技術の多くは、利用するのに比較的費用がかかる。
【００１４】
ＥＭＩの低減は、ＦＣＣクラスＢおよび他の要件を満たしたい製造業者にとってはかなり重要な特徴である。ＦＣＣクラスＢを満たせば、住宅または商業用に装置を用いることができるが、クラスＡは工業用のみに制限されている。したがって、クラスＢを満たす製品は、はるかに大きな市場を含む。
【００１５】
内部クロック周波数もまた、内部マイクロプロセッサクロック信号の発生に関して考慮するべき重要な点である。一般に、内部マイクロプロセッサクロックの速度が増すにつれて、特定のプログラムを実行するのに必要な時間は減少する。ゆえに、比較的高い内部クロック周波数を有するマイクロプロセッサが、高性能および計算集約型のアプリケーションには望ましい。その一方、比較的高速のマイクロプロセッサは通常、設計および製造の両方において、より低速のマイクロプロセッサよりも費用がかかる。さらに、より高速で動作するマイクロプロセッサは典型的には、より低速のものと比較して、より多くの電力を消費する。内部クロック信号の周波数およびエッジレート（スルーレート）もまたＥＭＩ輻射に大きく影響する。
【００１６】
発生されるＥＭＩ、性能およびコストのこれらのトレードオフの結果、マイクロプロセッサの製造業者は通常、さまざまなＥＭＩ、電力および速度の目標を満たす、同じマイクロプロセッサファミリーの複数のバージョンを提供する。すなわち、あるバージョンは、高性能および計算集約型のアプリケーションのために、比較的高速で動作し、別のバージョンは、低ＥＭＩおよび低電力アプリケーションのためにより低速で動作する。これらの異なるバージョンを提供するために、マイクロプロセッサは典型的には、半導体ダイ上に組み入れられる２つの別個のクロックジェネレータを備えて製造される。マスクプログラミング方法がマイクロプロセッサの製造中に用いられて、クロックジェネレータの一方を可能化し、他方のクロックジェネレータを不能化してもよい。残念ながら、この技術は、マイクロプロセッサのさまざまなバージョンのためにさまざまなの組のマスクが用いられなくてはならないためにいくぶん高価であり、加えて半導体のダイ上のクロックジェネレータのうちの一方が永久的に不能化されるので、かなりのダイの空間が無駄になる。さらに、予め定められた最大周波数の水晶発振器とともに用いられるために、マイクロプロセッサのチップが一旦製造されると、内部最大クロック周波数を変更することはできない。
【００１７】
【発明の概要】
この発明に従えば、ソフトウェアによってプログラムされ得るレジスタに依存して内部マイクロプロセッサ回路の速度を変えることを可能にするマイクロプロセッサが提供される。さらに、内部クロックジェネレータの駆動力も、同様にソフトウェアのプログラミングによって変えることができる。マイクロプロセッサのプログラマまたはユーザは、マイクロプロセッサが性能に対する要件に依存して第１の周波数または第２の周波数で動作するように内部クロック速度を変更することができる。低電力消費および低ＥＭＩのためにはより低い動作周波数が選択され、一方計算集約型および高性能のアプリケーションにはより高い動作周波数が選択され得る。
【００１８】
これらのおよび他の利点がこの発明で達成され、これに従えば、マイクロプロセッサ回路は、第１の周波数を有する第１のタイミング信号および第２の周波数を有する第２のタイミング信号を与えるためのタイミング信号源を含む。マイクロプロセッサの第１の回路領域内の回路構成をクロック動作するための内部クロック信号を発生するクロックジェネレータ回路もまた設けられる。タイミング分散回路がクロックジェネレータ回路に結合され、タイミング信号源から第１および第２のタイミング信号を受取る。タイミング分散回路は、選択信号に依存してクロックジェネレータ回路に第１のタイミング信号または第２のタイミング信号を与えるための切換手段を含む。クロック選択回路がさらにタイミング分散回路に結合され、クロック選択回路は、選択信号が第１の状態にあるときにはクロックジェネレータ回路によって発生された内部クロック信号が第１のタイミング信号から導出され、選択信号が第２の状態にあるときには内部クロック信号が第２のタイミング信号から導出されるように、タイミング分散回路に選択信号を与える。クロック選択信号は、選択信号が第１の状態にあるか、または第２の状態にあるかを制御する、レジスタ等のソフトウェアでプログラム可能な手段を含む。
【００１９】
この発明は、詳細な説明および図面を参照して、より容易に理解されるであろう。当業者によって認められるように、この発明はマイクロプロセッサ一般に応用可能であり、開示される特定の実施例に制限されるものではない。
【００２０】
【詳細な説明】
下記は現在最良と企図される、この発明を実行するための態様の詳細な説明を含む。この説明は、この発明の単なる例示であると意図され、限定する意味に取られるべきではない。
【００２１】
図１を参照すると、分散クロック発生機構を含むマイクロプロセッサ回路１０のブロック図が示される。マイクロプロセッサ回路１０は、タイミング信号源１２、クロック選択回路１３、マスタタイミング分散回路１４、および複数個の分散クロックジェネレータ回路１６−１８を含む。分散クロックジェネレータ回路１６−１８の各々は、ブロック２０−２５によって表される、マイクロプロセッサの別個の回路領域にクロック動作させる信号を与える。ブロック２０−２５と示される回路領域は、プログラムカウンタ、内部レジスタ、算術論理演算装置（ＡＬＵ）、内部キャッシュ、乗算器、および加算器等のマイクロプロセッサの種々のサブセクション内の回路構成を表わす。この実施例においては、分散クロックジェネレータ回路１６は、回路領域２０および回路領域２１にクロック動作させる信号を与える。同様に、クロックジェネレータ回路１７は回路領域２２および２３にクロック動作させる信号を与え、分散クロックジェネレータ回路１８は回路領域２４および２５にクロック動作させる信号を与える。
【００２２】
外部クロック信号は、外部クロック入力ライン２６でマイクロプロセッサ回路１０に受取られ、タイミング信号源１２に結合される。外部クロック信号は、水晶発振器または他のクロック源から与えられてもよい。以下の説明から認められるように、タイミング信号源１２はマスタタイミング分散回路１４に一対のタイミング信号を与え、その第１のものは外部クロック信号と等しい周波数を有し、その他方は外部クロック信号の半分の周波数を有する。タイミング信号源１２は、２分周回路およびデューティサイクル制御回路構成を含み、両方のタイミング信号が５０％のデューティサイクルで確実に維持されるようにする。
【００２３】
クロック選択回路１３もまた、マスタタイミング分散回路１４に結合され、ユーザが選択可能な種々の周波数でマイクロプロセッサ１０が動作することを可能にするクロック速度切換機能を持つように設けられる。クロック速度はソフトウエアのプログラミングによって指定されてもよいし、プログラムの実行中に変更されてもよい。分散クロックジェネレータ回路１６−１８の各々の駆動力が、選択される動作周波数に基づいて可変であることもまた認められるであろう。このクロック速度選択機能およびクロック選択回路１３の他の特徴は、以下に詳細に説明される。
【００２４】
マスタタイミング分散回路１４は、タイミング信号源１２から一対のタイミング信号を受取り、クロック選択回路１３から与えられるクロック選択信号に依存して、指定された周波数のマスタタイミング信号を分散クロックジェネレータ回路１６−１８の各々に与える。分散クロックジェネレータ回路１６−１８の各々は、それに対応して互いに関して１８０度位相のずれた一対のクロック信号を発生し、関連する回路領域２０−２５を駆動する。この回路構成の詳細は以下にさらに説明される。
【００２５】
回路領域２０−２５は、分散クロックジェネレータ回路１６−１８の各々がその他に関して概ね等しく負荷をかけられるような設計によって規定される。さらに、マスタタイミング分散回路１４を分散クロックジェネレータ回路１６−１８に接続するラインは、概ね等しい長さを有するように構成される。これらの特徴の結果として、分散クロックジェネレータ１６−１８の各々によって発生されるクロック信号間のスキューを低減する。
【００２６】
複数個の分散クロックジェネレータ回路１６−１８がマイクロプロセッサのダイ上の種々の位置に分散され、その各々が別個の回路領域２０−２５を駆動するので、このクロックジェネレータ回路の結果として半導体のダイ上の所与の位置で充放電される電流の量は、マイクロプロセッサ回路全体を駆動するように設けられる単一のクロックジェネレータ回路によって所与の位置で充放電されるであろう量と比較するとより少ない。同様に、分散クロックジェネレータ１６−１８はそれぞれの回路領域２０−２５に比較的近く位置され得るので、クロック信号を回路領域に結合する信号伝達線の平均の長さが減じられる。したがって、クロックジェネレータにかかる負荷もまた減じられる。結果として、電力消費および電磁妨害雑音が低減され、信号対雑音比が最大になる。
【００２７】
さらに、クロックジェネレータが分散されるので、クロックジェネレータへの電流がプロセッサの種々の電源ピンの間でより均一に分散される。これにより、設計者はクロックジェネレータに他のチップ電源と共通の（それから分離されない）電源を供給することができ、クロック駆動源電流がさらに均一に分散されるのを助ける。電源電流がより均一に分散されれば、差動モード電流がより起こりにくくなる。
【００２８】
次に、図１のブロックの各々を実現する例示的な回路構成を図２−７を参照して考察する。まず図２−３を参照すると、タイミング信号源１２の概略図が示される。この回路は、同期化回路３０、分周回路５０、およびデューティサイクル制御回路７０を含む。外部クロック信号がライン２６で受取られ、同期化回路３０、分周回路５０、およびデューティサイクル制御回路７０に結合される。リセット信号がライン２７で受取られ、同期化回路３０および分周回路５０に結合される。ライン５１は分周回路５０の出力に結合されて、ライン２６で与えられる外部クロック信号の周波数の半分の周波数を有する、ＥＰＨ１と符号を付される第１のタイミング信号を与える。別のライン７５がデューティサイクル制御回路７０の出力に設けられ、外部クロック信号と同じ周波数を有する、ＤＭＰＨ１と符号を付される第２のタイミング信号を与える。それぞれライン５１および７５から与えられる第１および第２のタイミング信号ＥＰＨ１およびＤＭＰＨ１の両方が、ライン２６での外部クロック信号のデューティサイクルにばらつきがあったとしても、５０％のデューティサイクルを有する。
【００２９】
同期化回路３０は、リセット信号の立下りエッジをライン５１での第１のタイミング信号ＥＰＨ１の立上りエッジと同期させるように設けられる。同期化回路３０は、ラッチ３１−３５、インバータ３７−４４およびＮＯＲゲート４５を含む。ラッチ３１−３４の各々は、一対のＣＭＯＳ転送ゲート、順方向インバータ、およびフィードバックインバータを備えて実現される。ラッチ３５は、ＣＭＯＳ転送ゲート、順方向インバータ、および抵抗性フィードバックインバータを備えて実現される。
【００３０】
ライン２７のリセット信号がハイであれば、マイクロプロセッサシステムはリセットモードにある。リセット信号の立下りエッジで、ライン５１で与えられる第１のクロック信号の立上りエッジはそれと同期されなくてはならない。当業者によって認められるであろうように、リセット信号の立下りエッジが起こる４クロックサイクル後に、同期化回路３０の出力ライン４８でローのパルスが発生され、ＮＯＲゲート４９の入力に与えられる。このパルスは、その間外部クロックパルスがローである持続時間中ずっとローのままである。同期化回路３０は、典型的な同期回路であり、当業者には既知である。
【００３１】
分周回路５０も同様に当業者には既知であり、ＮＡＮＤゲート５２、インバータ５３−６２、ＣＭＯＳ転送ゲート６３、および転送ゲート６５と順方向インバータ６６と、抵抗性フィードバックインバータ６７とを用いて実現されるラッチ６４を含む。分周回路５０は、ライン２６で与えられる外部クロック信号の周波数の半分の周波数を有する第１のタイミング信号ＥＰＨ１をライン５１で与える。当業者には、リセット信号がローになりかつライン４８で同期化回路３０から与えられるパルス信号がローになれば、第１のタイミング信号ＥＰＨ１がリセット信号の立下りエッジと同期されるように、ライン５１の第１のタイミング信号ＥＰＨ１は移相されることが認められるであろう。
【００３２】
デューティサイクル制御回路７０は、インバータ７１−７４およびクロック遅延回路９０を含む。デューティサイクル制御回路７０は、ライン２６で入来する外部クロック信号を受取り、第２のタイミング信号ＤＭＰＨ１をライン７５で与える。クロック遅延回路９０の以下の説明からよりよく理解されるように、第２のタイミング信号ＤＭＰＨ１は、ライン２６で受取られる外部クロック信号と同じ周波数および５０％のデューティサイクルを有する。
【００３３】
ここで、図４を参照すると、クロック遅延回路９０は一般に、ラッチ１０２、バッファ手段１０４、遅延手段１０６および入力調整手段１０８を含む。ラッチ１０２は、セット入力１１２、リセット入力１１４、および出力１１６を含む。セット入力１１２がハイであり、かつリセット入力１１４がローであれば、ラッチ１０２はセットされ、出力１１６がハイレベルになる。逆に、セット入力１１２がローであり、かつリセット入力１１４がハイであれば、ラッチはリセットされ、出力１１６がローになる。このようなラッチは当該分野では周知である。
【００３４】
遅延手段１０６は複数個の直列結合されるインバータ１１８を含む。各インバータは、クロック遅延回路９０が用いられる集積回路の平均ゲート遅延に正比例する遅延に対応する。遅延手段１０６は、ラッチ１０２の出力１１６とラッチのリセット入力１１４との間に入力調整手段１０８を介して結合される。バッファ手段１０４は、インバータ１２２の出力１２４でマスタタイミング分散回路１４に与えられるべきタイミング信号を与える一対のインバータ１２０および１２２を含む。遅延手段は、ラッチ１０２の出力１１６での出力タイミング信号をラッチ１０２のリセット入力１１４に与えることを遅延するように機能する。５０％のデューティサイクルを伴なう出力タイミング信号を与えるために、遅延手段１０６の遅延は入力信号の周期の半分に選択される。
【００３５】
入力調整手段１０８は、ＡＮＤゲート１２６およびＮＯＲゲート１２８を含む。図４において認められるように、ＮＯＲゲート１２８の第１の入力１３０はＡＮＤゲート１２６の第１の入力１３４に結合される。ＮＯＲゲート１２８の第２の入力１３２は、ＡＮＤゲート１２６の第２の入力１３６に結合される。ＡＮＤゲート１２６の第１の入力１３４およびＮＯＲゲート１２８の第１の入力１３０は、広い範囲のデューティサイクルのうち、そこから出力タイミング信号が導出されるデューティサイクルを有する外部クロック信号を受取るように結合される。遅延手段１０６は、ＡＮＤゲート１２６の第２の入力１３６およびＮＯＲゲート１２８の第２の入力１３２にインバータ１４０を介して結合される。この目的のため、インバータ１４０の入力１４２は遅延手段１０６に結合される。
【００３６】
上述のように、内部クロック信号によってクロック動作されるべきマイクロプロセッサは、内部クロック信号がハイレベルにあるときに内部クロック信号の第１の位相の間活性状態にある第１の回路部分、および内部クロック信号がローレベルにあるときに内部クロック信号の第２の位相の間活性状態にある第２の回路部分を含む。各回路部分は、結果として第１および第２の位相の間の第１および第２の最小実行時間となる、内部ゲート遅延によって形成される速度経路を含み、各回路部分がそのそれぞれの内部クロック信号の位相の間にその実行を完了することを可能にする。
【００３７】
外部クロック信号はラッチ１０２をセットおよびリセットして、ラッチ１０２が第２のタイミング信号ＤＭＰＨ１を与えることを引起こす。しかしながら、外部クロック信号は、遅延手段１０６の出力によって可能化されてラッチがセットまたはリセットされるときにのみラッチ１０２をセットおよびリセットする。ゆえに、遅延手段１０６のために選択されるインバータ１１８の数は、少なくとも第１および第２の最小実行時間の長いほうに等しい遅延時間を表わすべきである。そうすることによって、第２のタイミング信号ＤＭＰＨ１の各位相は、両方の回路部分の速度経路を受入れるのに十分な実行時間を与えることになるだろう。
【００３８】
したがって、遅延手段１０６の遅延時間は、内部クロック信号の各位相のための最小実行時間をとる。各位相の実際の持続時間がプロセッサによって要求される最小実行時間よりも長くてもよいのは、外部クロック信号が遅延手段１０６の遅延時間よりも長い第１および第２の位相を規定し得るからである。外部クロック信号によって規定される位相のうちの１つが遅延時間よりも長ければ、遅延手段１０６は、外部クロック信号が次の位相に変わるときまでにはこれがラッチ１０２をセットまたはリセットされるように可能化してしまっているであろうため、効果を持たない。
【００３９】
クロック遅延回路９０はまた自己調整することが認められるであろう。自己調整を行なうのは、遅延手段がマイクロプロセッサの速度経路によって表される遅延時間に直接関係してその遅延時間を変化するように構成されるからである。これが起こるのは、各インバータがマイクロプロセッサの平均ゲート遅延に正比例する遅延を表わす複数個の直列結合されるインバータを遅延手段１０６が含むからである。したがって、速度経路の遅延時間を変える処理パラメータ、温度、および電源電圧の大きさ等のパラメータは、遅延手段１０６の遅延時間に対して同じ効果を有する。
【００４０】
動作において、外部クロック信号がハイであり、かつインバータ１４０の入力１４２がローであれば、ラッチ１０２のセット入力１１２は、これに対応してハイであり、ラッチ１０２をセットして出力１１６をハイにする。外部クロック信号がローレベルにあり、かつインバータ１４０の入力１４２がハイであれば、ラッチ１０２のセット入力１１２は、これに対応してローであり、ラッチ１０２のリセット入力１１４はこれに対応してハイであり、ラッチ１０２をリセットしてラッチ１０２の出力１１６をローにする。
【００４１】
タイミング信号源１２の上記の説明より、外部クロック信号の半分の周波数を有する第１のタイミング信号ＥＰＨ１、および外部クロック信号と同じ周波数を有する第２のタイミング信号ＤＭＰＨ１が、マスタタイミング分散回路１４に与えられることが明らかである。信号ＥＰＨ１およびＤＭＰＨ１は、各々デューティサイクルが調整され、リセット信号と位相同期されている。
【００４２】
ここで図５を参照すると、クロック選択回路１３が次に考慮される。クロック選択回路１３は、マイクロプロセッサのプログラマまたはユーザがマイクロプロセッサの内部作業を制御するために第１の内部タイミング信号ＥＰＨ１または第２の内部タイミング信号ＤＭＰＨ１のいずれかを選択することを可能にするように設けられる。代替的に、外部の第３のタイミング信号が選択されて内部クロック信号を導出してもよい。この回路は、ラッチ１５０、インバータ１５１−１６１、ＮＡＮＤゲート１６５−１６８、およびＮＯＲゲート１６９を含む。
【００４３】
マイクロプロセッサ回路が初めにターンオンされれば、ライン１７０の周波数選択信号は初めはローである。マイクロプロセッサの内部レジスタ１７１からライン１７０で周波数選択信号が与えられ、内部クロック速度のソフトウエアによるプログラミングが可能となる。周波数選択信号がローであれば、ＮＡＮＤゲート１６６の出力は、信号ＥＰＨ１、ＤＭＰＨ１、およびＤＲＶＰＨ２に関係なく、ハイである。分散クロックジェネレータ回路の図から明らかになるように、信号ＤＲＶＰＨ２は、それぞれの回路領域２０−２５を駆動するのに用いられる出力クロック信号である。ＮＡＮＤゲート１６６の出力がハイであるため、インバータ１５４の出力はローになる。ライン１８０のテスト信号がハイであれば、ＮＡＮＤゲート１６７の出力はローであり、ＮＡＮＤゲート１６８の出力はハイである。その結果、信号セレクト１はハイになり、信号／セレクト１（本明細書中のセレクトの前の／は本来は上付バーである）はローになる。同様に、信号セレクト２はローになり、信号／セレクト２はハイになる。さらに、信号セレクト３はローになり、信号／セレクト３はハイになる。マスタタイミング分散回路１４の以下の説明から認められるように、これらの信号は、マスタタイミング分散回路１４が分散クロックジェネレータ回路１６−１８の各々への分配のためにタイミング信号源１２から第１のタイミング信号ＥＰＨ１を選択することを引起こす。分散クロックジェネレータ回路１６−１８の各々は、これに応答して、それぞれの回路領域２０−２５に与えられるべき、１８０度位相のずれた一対のクロック信号（ＤＲＶＰＨ１およびＤＲＶＰＨ２）を発生する。
【００４４】
マイクロプロセッサの速度は内部レジスタ１７１をハイにセットすることによって変えることができる。このレジスタ位置がセットされれば、ＮＯＲゲート１６９の出力が信号ＥＰＨ１およびＤＭＰＨ１の立上りエッジでハイになる。ＮＡＮＤゲート１６６の出力は、信号ＤＲＶＰＨ２もハイであれば、これに続いてローになる。ＮＡＮＤゲート１６６の出力がローになれば、ラッチ１５０がセットされ、インバータ１５６の出力はローになり、インバータ１５７の出力はハイになる。このことは、これに対応してマスタクロック分散回路１４が第１のクロック信号ＥＰＨ１の２倍の周波数を有する第２の内部クロック信号ＤＭＰＨ１を選択することを引起こす。
【００４５】
以下の説明からわかるように、ライン１８０のテスト信号がローにアサートされて、第１または第２のタイミング信号ＥＰＨ１およびＤＭＰＨ１のどちらも選択されないように回路を無効にしてもよい。その代わりに、一対のテスト信号（テストＰＨ１およびテストＰＨ２）がテストする目的のためにマスタタイミング分散回路に与えられてもよい。
【００４６】
クロック選択回路１３のラッチ１５０は、マイクロプロセッサの内部クロック動作が第１のタイミング信号ＥＰＨ１によって制御され、その後に２倍の周波数を有する第２のタイミング信号ＤＭＰＨ１に変えられることができるように構成されることが認められる。一旦第２のタイミング信号ＤＭＰＨ１が選択されれば、マイクロプロセッサシステムは第１のタイミング信号ＥＰＨ１の、より低い周波数での動作に戻るようにリセットされなくてはならない。内部クロック動作は、第１のタイミング信号ＥＰＨ１の周波数から第２のタイミング信号ＤＭＰＨ１の周波数に、両方のクロック信号がハイであるときのみ、さらに分散クロックジェネレータ回路１６−１８から与えられるクロック出力信号ＤＲＶＰＨ２もハイであるときのみ、切換えることができることもまた認められる。これらの条件は、適切なタイミングを確実に維持し、信号のグリッチの発生を防ぐ。
【００４７】
さらに、第１のタイミング信号ＥＰＨ１が選択されれば、イネーブル信号はローである。第１のタイミング信号の２倍の周波数を有する第２のタイミング信号ＤＭＰＨ１が選択されれば、イネーブル信号はハイにセットされる。以下の説明からわかるように、イネーブル信号は、各分散クロックジェネレータ回路を、より高い周波数で動作するときに内部クロック信号の駆動力が増すように制御するために用いられる。
【００４８】
次に、図６を参照すると、マスタタイミング分散回路１４の概略図が示される。マスタタイミング分散回路は、インバータ２０１−２０４、反転バッファ２０６−２１１、ならびにＮＡＮＤゲート２１３および２１４を含む。マスタタイミング分散回路は、タイミング信号源１２から信号ＥＰＨ１およびＤＭＰＨ１を受取る信号切換回路であり、クロック選択信号に依存して信号ＥＰＨ１またはＤＭＰＨ１のいずれかに対応する周波数を有する、出力タイミング信号ＮＰＨ１およびＮＰＨ２をライン２１５および２１６で与える。その代わりに、一対のテスト信号テストＰＨ１およびテストＰＨ２が、信号セレクト３がアサートされれば、マスタタイミング分散回路１４の出力ラインに切換えられる。これらのテスト信号は、マイクロプロセッサのテスト動作の間制御されてもよい。
【００４９】
次に、図７のブロック図を参照して、分散クロックジェネレータ回路１６−１８を検討する。図７の回路は、分散クロックジェネレータ回路１６−１８の各々を表わし、ドライバイネーブル回路２５０および２７５、ロードライバ論理ブロック３００および３５０、ハイドライバ論理ブロック３２５および３７５、ならびにドライバ出力トランジスタ段４００、４０５、４１０および４１５を含む。ドライバ出力トランジスタ段の各々は、Ｐチャネル電界効果トランジスタおよびＮチャネル電界効果トランジスタを含む。マスタタイミング分散回路１４からのタイミング信号ＮＰＨ１は、ライン５０１で受取られ、ロードライバ論理３００およびハイドライバ論理３２５に与えられる。マスタクロック分散回路１４からのクロック信号ＮＰＨ２も同様に、ライン５０２で受取られ、インバータ５０４によって反転され、ロードライバ論理３５０およびハイドライバ論理３７５に与えられる。信号ＤＲＶＰＨ１およびＤＲＶＰＨ２はこれらの信号から導出され、マイクロプロセッサの他の回路構成を駆動することのできる内部クロック信号として用いられる。信号ＤＲＶＰＨ１およびＤＲＶＰＨ２は、クロックジェネレータ回路におけるフィードバックループの結果、１８０度位相がずれている。イネーブル信号もまた、クロックイネーブルブロック２５０および２７５でクロック選択１３から受取られ、これに対応してこれらがハイドライバ論理ブロック３２５および３７５を制御する。イネーブル信号がハイであれば、ドライバ出力トランジスタ段４０５および４１５が動作モードにおいて可能化されるように、ドライバイネーブルブロック２５０および２７５はハイドライバ論理ブロック３２５および３７５を可能化する。イネーブル信号がローであれば、ドライバトランジスタ出力段４０５および４１５が非動作モードにおいて不能化されるように、ドライバイネーブルブロック２５０および２７５はハイドライバ論理ブロック３２５および３７５を不能化する。結果として、第１のタイミング信号ＥＰＨ１が選択される、マイクロプロセッサの低周波数動作の間、出力段４０５および４１５は不能化され、それによって電磁妨害雑音を減じる。タイミング信号ＤＭＰＨ１が選択される、高周波数モードで動作すれば、より大きな駆動力が必要である。結果として、出力段４０５および４１５は可能化され、それによりそれぞれの回路領域２０−２５を駆動するのに十分な駆動力を与える。
【００５０】
図８は分散クロックジェネレータ回路を示す概略図である。図７の回路要素に対応するものは同一の符号が付される。回路は、複数個のＰチャネル電界効果トランジスタ５１０−５３７および複数個のＮチャネル電界効果トランジスタ５４０−５６７を含む。電圧ＶＣＣが各Ｐチャネルトランジスタの接続されていない端子に与えられ、一方Ｎチャネルトランジスタの接続されていない端子の各々は接地に接続される。イネーブル信号がローであれば、ドライブイネーブル回路２７５はハイドライバ回路３７５を不能化し、ドライブイネーブル回路２５０はハイドライバ３２５を不能化する。たとえば、ハイドライバ回路３７５を不能化するために、トランジスタ５１３はターンオンし、それによってトランジスタ５２４および５５８によって形成されるインバータの出力をローに駆動する。このことは、結果としてトランジスタ５３３および５６７によって形成されるインバータの出力をハイに駆動する。出力トランジスタ５３６は、これにより非動作状態に保持される。同様に、トランジスタ５４９がターンオンされているため、トランジスタ５２５および５５９によって形成されるインバータの出力はハイである。この結果、トランジスタ５３４および５６６によって形成されるインバータの出力はローである。出力トランジスタ５６３は、したがって非動作状態に保持される。
【００５１】
一方、ロードライバ回路３００および３５０は、これらのそれぞれの入力タイミング信号ＮＰＨ１およびＮＰＨ２が出力クロック信号ＤＲＶＰＨ１およびＤＲＶＰＨ２の状態を制御するように、常に可能化されることが明らかである。たとえば、タイミング信号ＮＰＨ２がローであれば、トランジスタ５１５および５５１によって形成されるインバータの出力はハイであることが認められる。トランジスタ５１６および５５２によって形成されるインバータ、ならびにトランジスタ５１７および５５３によって形成されるインバータの出力は、したがってローである。出力クロック信号ＤＲＶＰＨ１は、この結果ローである。同様に、タイミング信号ＮＰＨ２がハイになれば、クロック信号ＤＲＶＰＨ１もまたハイになる。
【００５２】
クロック出力信号ＤＲＶＰＨ１およびＤＲＶＰＨ２は、互いに関して１８０度位相がずれており、それぞれの回路領域２０−２５に与えられる。クロック信号ＤＲＶＰＨ１およびＤＲＶＰＨ２の位相が１８０度ずれることを確実にするために、フィードバックライン５８１およびフィードバックライン５８２が設けられることが認められる。たとえば、フィードバックライン５８１は、クロック信号ＤＲＶＰＨ１がしきい値ロー電圧レベルに達するまでクロック信号ＤＲＶＰＨ２がハイにならないことを確実にする。
【００５３】
最後に図９を参照すると、図５のクロック選択と類似したクロック選択１３の第２の実施例が示される。しかしながら、この実施例では、リセット信号をアサートすることなく第１のタイミング信号ＥＰＨ１と第２のタイミング信号ＤＭＰＨ１との間で回路が切換わることを可能にする異なるラッチ回路４００が用いられる。このように構成されると、ユーザがプログラム実行中に信号ＥＰＨ１のより低い周波数から信号ＤＭＰＨ１のより高い周波数に切換えることができるだけでなく、マイクロプロセッサ回路をリセットすることなく信号ＤＭＰＨ１の高い周波数から信号ＥＰＨ１のより低い周波数に周波数をまた変えることができる。
【００５４】
上記の開示が十分に解されれば、当業者には種々の変更および変形が明らかになるであろう。好ましい実施例の上記の詳細な説明は、この発明の精神および範囲を単に例示するものとして意図されることが解され、制限する意味に取られるべきではない。クレームされる発明の範囲は、前掲の特許請求の範囲を参照してより適切に規定される。
【図面の簡単な説明】
【図１】分散クロックジェネレータを含むマイクロプロセッサ回路ダイのブロック図である。
【図２】タイミング信号源の概略図である。
【図３】タイミング信号源の概略図である。
【図４】クロック遅延回路の概略図である。
【図５】クロック選択回路の概略図である。
【図６】マスタタイミング分散回路のブロック図である。
【図７】分散クロックジェネレータ回路のブロック図である。
【図８】分散クロックジェネレータ回路の概略図である。
【図９】クロック選択回路の第２の実施例の概略図である。
【符号の説明】
１２ タイミング信号源
１４ マスタタイミング分散回路
１６ 分散クロックジェネレータ
１７ 分散クロックジェネレータ
１８ 分散クロックジェネレータ
【発明の背景】
この発明はマイクロプロセッサ回路に関し、より特定的には内部マイクロプロセッサクロック信号の発生に関する。
【０００２】
【関連技術の説明】
マイクロプロセッサ回路は、マイクロプロセッサ内の作業を制御するためのタイミング基準を与えるためのクロック信号を要求する。マイクロプロセッサは典型的には、水晶発振器または他の外部クロック源によって発生された外部クロック信号を受取り、この外部クロック信号を用いて、デューティサイクルが５０％で安定度の高い内部クロック信号を発生する。内部で発生されたクロック信号の周波数は外部クロック信号の周波数と同じでもよいし、または外部クロック信号周波数の分数倍または整数倍でもよい。
【０００３】
ＣＭＯＳ集積回路マイクロプロセッサは、その適切な動作のために、一般に、各クロックサイクル周期について第１の位相および第２の位相を有する内部クロック信号によってクロック動作されなくてはならない。クロック信号の第１の位相は第１の実行時間期間の間はハイレベルにあり、第２の位相は第２の実行時間期間の間はローレベルにあり、これで各クロックサイクルが完了する。このクロック方式をとる理由は、ＣＭＯＳ集積回路が、回路の第１の部分がクロック信号のハイレベルにある第１の位相の間は活性状態にあり、回路の他の部分がクロック信号のローレベルにある第２の位相の間は活性状態にある回路を含むからである。この理由のために、マイクロプロセッサは典型的には１８０度位相がずれている一対の内部クロック信号を発生し、一方は回路構成の第１の部分に与えられ、第２の信号は回路構成の他の部分に与えられる。
【０００４】
各クロック信号サイクルの第１および第２の位相は、マイクロプロセッサの回路構成の両方の部分がその実行を完了することができるような十分な持続時間を持たなくてはならない。このような部分の各々は、内部速度経路から生じる内部マイクロプロセッサ遅延のために、ある有限な最小実行時間を必要とする。内部クロック信号の周波数を最大にする一方で、マイクロプロセッサの回路構成の両方の部分に対して最小実行時間を確保するために、内部クロック信号のデューティサイクルは典型的には５０％に調整され、維持される。
【０００５】
上記に加えて、内部速度経路ならびに結果として生じる第１および第２の最小実行時間期間は、集積回路処理パラメータ、マイクロプロセッサ動作温度、およびマイクロプロセッサ動作電源電圧によって大きく影響される。たとえば、マイクロプロセッサは動作温度が上昇するにつれて実行が遅くなる。マイクロプロセッサはまた、動作電源電圧が減少するにつれて実行が遅くなる。これらのうちのいずれかの場合または両方の場合に、第１および第２のクロック信号の位相の持続時間は、増加した第１および第２の最小実行時間期間を含むのに十分な第１および第２の実行時間を与えるように延長されなくてはならない。
【０００６】
このようなクロック信号を与えるためのクロックジェネレータは一般に、ＣＭＯＳマイクロプロセッサ装置において「オンチップ」に設けられる。しかしながら、上述のように、これらは外部クロック源によって発生される入力クロック信号に応答してクロック信号を発生する。外部クロック源がクロック信号を常に正確に与えると信頼できるわけではないので、オンチップクロックジェネレータはクロック信号の第１および第２の位相を与えるように構成されなくてはならない。実際に、外部クロック源は通常、そのデューティサイクルが広い範囲にわたる入力クロック信号を与える。したがって、オンチップクロックジェネレータは、広い範囲のデューティサイクルを有する入力クロック信号に応答してマイクロプロセッサをクロック動作させるためのクロック信号を導出する必要がある。
【０００７】
そのデューティサイクルが５０％である、１８０度位相のずれた内部クロック信号を与えるのに加えて、このようなクロック信号の発生に関連していくつかの他の重要な考慮すべき点がある。半導体のダイ自体の上に、単一オンチップクロックジェネレータが、典型的にはマイクロプロセッサチップの中央付近に位置される。この内部クロックジェネレータがどれほどの駆動力を必要とするかの要件は、マイクロプロセッサのダイ上に製造される他の回路構成の型および量ならびにクロック信号の伝達経路に依存する。一般的に、マイクロプロセッサのダイ上に組込まれる回路構成が複雑かつ大規模になるにつれて、内部クロックジェネレータに要求される駆動力は大きくなる。これは電磁妨害雑音（ＥＭＩ）に悪影響を与え得る。
【０００８】
電磁妨害雑音は、ほぼすべての電気回路によって発生される。マイクロプロセッサ回路によって放射されるＥＭＩの量は、クロックおよびクロックによって駆動される他の論理回路によって発生される電流の遷移を含む多くのファクタに基づく。一般に、半導体チップ上の回路は過渡電流の源であり、装置のパッケージ、プリント回路基板、およびプリント回路基板に取付けられるケーブル等の周りの構成要素は、過渡電流の高周波成分を放射するアンテナとして作用する。
【０００９】
ＥＭＩは２つのモード、すなわち通常モードおよび差動モードのうちの１つで放射し得る。差動モードの放射は、ＰＣ基板または類似する構造上に時間的に変化する電流ループが存在するときにおこる。通常モードの放射は、基本的には、たとえば単極アンテナを通る電流の均一な流れである。
【００１０】
高周波電流の電流ループは、オンチップクロック回路のため、マイクロプロセッサの付近に設けられる。これは、電流のための帰路（これはクロック信号の負荷を通り、分布容量である）がより均一に分布されている一方で、クロックドライバのための電流駆動源はしばしば集中配置されるからである。電流駆動源が一般に均一でないのは、クロックドライバがチップ上の分離された電源上にあることがあるため、クロックドライバがチップの一方側により近いため、または他に、マイクロプロセッサに対して電源ピンが対称でないことがあるためである。
【００１１】
マイクロプロセッサの内部クロックジェネレータによって発生される過渡電流、したがってＥＭＩは、いくつかの理由で大きくなりすぎることがある。第１に、マイクロプロセッサの回路が過去数年にわたって複雑になるにつれ、内部クロックジェネレータの駆動要件も複雑になったためである。内部クロックジェネレータ内のドライバトランジスタは、したがってますます大きい電流レベルを充放電することが要求されている。これは、半導体のダイ上の所与の位置で充放電される大きな電流のために発生されるＥＭＩが大きく増加することに繋がっている。
【００１２】
電磁妨害雑音が大きくなりすぎる別の理由は、内部クロックジェネレータが最悪の場合の状況においても駆動要件を満たすように設計されることである。結果として、クロックジェネレータは通常の動作状況においてはかなりオーバドライブされ、その結果電磁妨害雑音が増すことになる。
【００１３】
チップ製造業者は典型的には、パッケージ設計技術によってＥＭＩの輻射を制御する。これらの技術は、バイパスコンデンサのためのレール、接地される密閉蓋、パッケージ内の電源／接地プレーンを含む。システムの製造業者は典型的には、ＰＣ基板におけるモーティング、別個の電源−接地プレーン、チョーク、デカップリングコンデンサ、およびシールドを含む基板レベルおよびエンクロージャの技術を用いる。これらの技術の多くは、利用するのに比較的費用がかかる。
【００１４】
ＥＭＩの低減は、ＦＣＣクラスＢおよび他の要件を満たしたい製造業者にとってはかなり重要な特徴である。ＦＣＣクラスＢを満たせば、住宅または商業用に装置を用いることができるが、クラスＡは工業用のみに制限されている。したがって、クラスＢを満たす製品は、はるかに大きな市場を含む。
【００１５】
内部クロック周波数もまた、内部マイクロプロセッサクロック信号の発生に関して考慮するべき重要な点である。一般に、内部マイクロプロセッサクロックの速度が増すにつれて、特定のプログラムを実行するのに必要な時間は減少する。ゆえに、比較的高い内部クロック周波数を有するマイクロプロセッサが、高性能および計算集約型のアプリケーションには望ましい。その一方、比較的高速のマイクロプロセッサは通常、設計および製造の両方において、より低速のマイクロプロセッサよりも費用がかかる。さらに、より高速で動作するマイクロプロセッサは典型的には、より低速のものと比較して、より多くの電力を消費する。内部クロック信号の周波数およびエッジレート（スルーレート）もまたＥＭＩ輻射に大きく影響する。
【００１６】
発生されるＥＭＩ、性能およびコストのこれらのトレードオフの結果、マイクロプロセッサの製造業者は通常、さまざまなＥＭＩ、電力および速度の目標を満たす、同じマイクロプロセッサファミリーの複数のバージョンを提供する。すなわち、あるバージョンは、高性能および計算集約型のアプリケーションのために、比較的高速で動作し、別のバージョンは、低ＥＭＩおよび低電力アプリケーションのためにより低速で動作する。これらの異なるバージョンを提供するために、マイクロプロセッサは典型的には、半導体ダイ上に組み入れられる２つの別個のクロックジェネレータを備えて製造される。マスクプログラミング方法がマイクロプロセッサの製造中に用いられて、クロックジェネレータの一方を可能化し、他方のクロックジェネレータを不能化してもよい。残念ながら、この技術は、マイクロプロセッサのさまざまなバージョンのためにさまざまなの組のマスクが用いられなくてはならないためにいくぶん高価であり、加えて半導体のダイ上のクロックジェネレータのうちの一方が永久的に不能化されるので、かなりのダイの空間が無駄になる。さらに、予め定められた最大周波数の水晶発振器とともに用いられるために、マイクロプロセッサのチップが一旦製造されると、内部最大クロック周波数を変更することはできない。
【００１７】
【発明の概要】
この発明に従えば、ソフトウェアによってプログラムされ得るレジスタに依存して内部マイクロプロセッサ回路の速度を変えることを可能にするマイクロプロセッサが提供される。さらに、内部クロックジェネレータの駆動力も、同様にソフトウェアのプログラミングによって変えることができる。マイクロプロセッサのプログラマまたはユーザは、マイクロプロセッサが性能に対する要件に依存して第１の周波数または第２の周波数で動作するように内部クロック速度を変更することができる。低電力消費および低ＥＭＩのためにはより低い動作周波数が選択され、一方計算集約型および高性能のアプリケーションにはより高い動作周波数が選択され得る。
【００１８】
これらのおよび他の利点がこの発明で達成され、これに従えば、マイクロプロセッサ回路は、第１の周波数を有する第１のタイミング信号および第２の周波数を有する第２のタイミング信号を与えるためのタイミング信号源を含む。マイクロプロセッサの第１の回路領域内の回路構成をクロック動作するための内部クロック信号を発生するクロックジェネレータ回路もまた設けられる。タイミング分散回路がクロックジェネレータ回路に結合され、タイミング信号源から第１および第２のタイミング信号を受取る。タイミング分散回路は、選択信号に依存してクロックジェネレータ回路に第１のタイミング信号または第２のタイミング信号を与えるための切換手段を含む。クロック選択回路がさらにタイミング分散回路に結合され、クロック選択回路は、選択信号が第１の状態にあるときにはクロックジェネレータ回路によって発生された内部クロック信号が第１のタイミング信号から導出され、選択信号が第２の状態にあるときには内部クロック信号が第２のタイミング信号から導出されるように、タイミング分散回路に選択信号を与える。クロック選択信号は、選択信号が第１の状態にあるか、または第２の状態にあるかを制御する、レジスタ等のソフトウェアでプログラム可能な手段を含む。
【００１９】
この発明は、詳細な説明および図面を参照して、より容易に理解されるであろう。当業者によって認められるように、この発明はマイクロプロセッサ一般に応用可能であり、開示される特定の実施例に制限されるものではない。
【００２０】
【詳細な説明】
下記は現在最良と企図される、この発明を実行するための態様の詳細な説明を含む。この説明は、この発明の単なる例示であると意図され、限定する意味に取られるべきではない。
【００２１】
図１を参照すると、分散クロック発生機構を含むマイクロプロセッサ回路１０のブロック図が示される。マイクロプロセッサ回路１０は、タイミング信号源１２、クロック選択回路１３、マスタタイミング分散回路１４、および複数個の分散クロックジェネレータ回路１６−１８を含む。分散クロックジェネレータ回路１６−１８の各々は、ブロック２０−２５によって表される、マイクロプロセッサの別個の回路領域にクロック動作させる信号を与える。ブロック２０−２５と示される回路領域は、プログラムカウンタ、内部レジスタ、算術論理演算装置（ＡＬＵ）、内部キャッシュ、乗算器、および加算器等のマイクロプロセッサの種々のサブセクション内の回路構成を表わす。この実施例においては、分散クロックジェネレータ回路１６は、回路領域２０および回路領域２１にクロック動作させる信号を与える。同様に、クロックジェネレータ回路１７は回路領域２２および２３にクロック動作させる信号を与え、分散クロックジェネレータ回路１８は回路領域２４および２５にクロック動作させる信号を与える。
【００２２】
外部クロック信号は、外部クロック入力ライン２６でマイクロプロセッサ回路１０に受取られ、タイミング信号源１２に結合される。外部クロック信号は、水晶発振器または他のクロック源から与えられてもよい。以下の説明から認められるように、タイミング信号源１２はマスタタイミング分散回路１４に一対のタイミング信号を与え、その第１のものは外部クロック信号と等しい周波数を有し、その他方は外部クロック信号の半分の周波数を有する。タイミング信号源１２は、２分周回路およびデューティサイクル制御回路構成を含み、両方のタイミング信号が５０％のデューティサイクルで確実に維持されるようにする。
【００２３】
クロック選択回路１３もまた、マスタタイミング分散回路１４に結合され、ユーザが選択可能な種々の周波数でマイクロプロセッサ１０が動作することを可能にするクロック速度切換機能を持つように設けられる。クロック速度はソフトウエアのプログラミングによって指定されてもよいし、プログラムの実行中に変更されてもよい。分散クロックジェネレータ回路１６−１８の各々の駆動力が、選択される動作周波数に基づいて可変であることもまた認められるであろう。このクロック速度選択機能およびクロック選択回路１３の他の特徴は、以下に詳細に説明される。
【００２４】
マスタタイミング分散回路１４は、タイミング信号源１２から一対のタイミング信号を受取り、クロック選択回路１３から与えられるクロック選択信号に依存して、指定された周波数のマスタタイミング信号を分散クロックジェネレータ回路１６−１８の各々に与える。分散クロックジェネレータ回路１６−１８の各々は、それに対応して互いに関して１８０度位相のずれた一対のクロック信号を発生し、関連する回路領域２０−２５を駆動する。この回路構成の詳細は以下にさらに説明される。
【００２５】
回路領域２０−２５は、分散クロックジェネレータ回路１６−１８の各々がその他に関して概ね等しく負荷をかけられるような設計によって規定される。さらに、マスタタイミング分散回路１４を分散クロックジェネレータ回路１６−１８に接続するラインは、概ね等しい長さを有するように構成される。これらの特徴の結果として、分散クロックジェネレータ１６−１８の各々によって発生されるクロック信号間のスキューを低減する。
【００２６】
複数個の分散クロックジェネレータ回路１６−１８がマイクロプロセッサのダイ上の種々の位置に分散され、その各々が別個の回路領域２０−２５を駆動するので、このクロックジェネレータ回路の結果として半導体のダイ上の所与の位置で充放電される電流の量は、マイクロプロセッサ回路全体を駆動するように設けられる単一のクロックジェネレータ回路によって所与の位置で充放電されるであろう量と比較するとより少ない。同様に、分散クロックジェネレータ１６−１８はそれぞれの回路領域２０−２５に比較的近く位置され得るので、クロック信号を回路領域に結合する信号伝達線の平均の長さが減じられる。したがって、クロックジェネレータにかかる負荷もまた減じられる。結果として、電力消費および電磁妨害雑音が低減され、信号対雑音比が最大になる。
【００２７】
さらに、クロックジェネレータが分散されるので、クロックジェネレータへの電流がプロセッサの種々の電源ピンの間でより均一に分散される。これにより、設計者はクロックジェネレータに他のチップ電源と共通の（それから分離されない）電源を供給することができ、クロック駆動源電流がさらに均一に分散されるのを助ける。電源電流がより均一に分散されれば、差動モード電流がより起こりにくくなる。
【００２８】
次に、図１のブロックの各々を実現する例示的な回路構成を図２−７を参照して考察する。まず図２−３を参照すると、タイミング信号源１２の概略図が示される。この回路は、同期化回路３０、分周回路５０、およびデューティサイクル制御回路７０を含む。外部クロック信号がライン２６で受取られ、同期化回路３０、分周回路５０、およびデューティサイクル制御回路７０に結合される。リセット信号がライン２７で受取られ、同期化回路３０および分周回路５０に結合される。ライン５１は分周回路５０の出力に結合されて、ライン２６で与えられる外部クロック信号の周波数の半分の周波数を有する、ＥＰＨ１と符号を付される第１のタイミング信号を与える。別のライン７５がデューティサイクル制御回路７０の出力に設けられ、外部クロック信号と同じ周波数を有する、ＤＭＰＨ１と符号を付される第２のタイミング信号を与える。それぞれライン５１および７５から与えられる第１および第２のタイミング信号ＥＰＨ１およびＤＭＰＨ１の両方が、ライン２６での外部クロック信号のデューティサイクルにばらつきがあったとしても、５０％のデューティサイクルを有する。
【００２９】
同期化回路３０は、リセット信号の立下りエッジをライン５１での第１のタイミング信号ＥＰＨ１の立上りエッジと同期させるように設けられる。同期化回路３０は、ラッチ３１−３５、インバータ３７−４４およびＮＯＲゲート４５を含む。ラッチ３１−３４の各々は、一対のＣＭＯＳ転送ゲート、順方向インバータ、およびフィードバックインバータを備えて実現される。ラッチ３５は、ＣＭＯＳ転送ゲート、順方向インバータ、および抵抗性フィードバックインバータを備えて実現される。
【００３０】
ライン２７のリセット信号がハイであれば、マイクロプロセッサシステムはリセットモードにある。リセット信号の立下りエッジで、ライン５１で与えられる第１のクロック信号の立上りエッジはそれと同期されなくてはならない。当業者によって認められるであろうように、リセット信号の立下りエッジが起こる４クロックサイクル後に、同期化回路３０の出力ライン４８でローのパルスが発生され、ＮＯＲゲート４９の入力に与えられる。このパルスは、その間外部クロックパルスがローである持続時間中ずっとローのままである。同期化回路３０は、典型的な同期回路であり、当業者には既知である。
【００３１】
分周回路５０も同様に当業者には既知であり、ＮＡＮＤゲート５２、インバータ５３−６２、ＣＭＯＳ転送ゲート６３、および転送ゲート６５と順方向インバータ６６と、抵抗性フィードバックインバータ６７とを用いて実現されるラッチ６４を含む。分周回路５０は、ライン２６で与えられる外部クロック信号の周波数の半分の周波数を有する第１のタイミング信号ＥＰＨ１をライン５１で与える。当業者には、リセット信号がローになりかつライン４８で同期化回路３０から与えられるパルス信号がローになれば、第１のタイミング信号ＥＰＨ１がリセット信号の立下りエッジと同期されるように、ライン５１の第１のタイミング信号ＥＰＨ１は移相されることが認められるであろう。
【００３２】
デューティサイクル制御回路７０は、インバータ７１−７４およびクロック遅延回路９０を含む。デューティサイクル制御回路７０は、ライン２６で入来する外部クロック信号を受取り、第２のタイミング信号ＤＭＰＨ１をライン７５で与える。クロック遅延回路９０の以下の説明からよりよく理解されるように、第２のタイミング信号ＤＭＰＨ１は、ライン２６で受取られる外部クロック信号と同じ周波数および５０％のデューティサイクルを有する。
【００３３】
ここで、図４を参照すると、クロック遅延回路９０は一般に、ラッチ１０２、バッファ手段１０４、遅延手段１０６および入力調整手段１０８を含む。ラッチ１０２は、セット入力１１２、リセット入力１１４、および出力１１６を含む。セット入力１１２がハイであり、かつリセット入力１１４がローであれば、ラッチ１０２はセットされ、出力１１６がハイレベルになる。逆に、セット入力１１２がローであり、かつリセット入力１１４がハイであれば、ラッチはリセットされ、出力１１６がローになる。このようなラッチは当該分野では周知である。
【００３４】
遅延手段１０６は複数個の直列結合されるインバータ１１８を含む。各インバータは、クロック遅延回路９０が用いられる集積回路の平均ゲート遅延に正比例する遅延に対応する。遅延手段１０６は、ラッチ１０２の出力１１６とラッチのリセット入力１１４との間に入力調整手段１０８を介して結合される。バッファ手段１０４は、インバータ１２２の出力１２４でマスタタイミング分散回路１４に与えられるべきタイミング信号を与える一対のインバータ１２０および１２２を含む。遅延手段は、ラッチ１０２の出力１１６での出力タイミング信号をラッチ１０２のリセット入力１１４に与えることを遅延するように機能する。５０％のデューティサイクルを伴なう出力タイミング信号を与えるために、遅延手段１０６の遅延は入力信号の周期の半分に選択される。
【００３５】
入力調整手段１０８は、ＡＮＤゲート１２６およびＮＯＲゲート１２８を含む。図４において認められるように、ＮＯＲゲート１２８の第１の入力１３０はＡＮＤゲート１２６の第１の入力１３４に結合される。ＮＯＲゲート１２８の第２の入力１３２は、ＡＮＤゲート１２６の第２の入力１３６に結合される。ＡＮＤゲート１２６の第１の入力１３４およびＮＯＲゲート１２８の第１の入力１３０は、広い範囲のデューティサイクルのうち、そこから出力タイミング信号が導出されるデューティサイクルを有する外部クロック信号を受取るように結合される。遅延手段１０６は、ＡＮＤゲート１２６の第２の入力１３６およびＮＯＲゲート１２８の第２の入力１３２にインバータ１４０を介して結合される。この目的のため、インバータ１４０の入力１４２は遅延手段１０６に結合される。
【００３６】
上述のように、内部クロック信号によってクロック動作されるべきマイクロプロセッサは、内部クロック信号がハイレベルにあるときに内部クロック信号の第１の位相の間活性状態にある第１の回路部分、および内部クロック信号がローレベルにあるときに内部クロック信号の第２の位相の間活性状態にある第２の回路部分を含む。各回路部分は、結果として第１および第２の位相の間の第１および第２の最小実行時間となる、内部ゲート遅延によって形成される速度経路を含み、各回路部分がそのそれぞれの内部クロック信号の位相の間にその実行を完了することを可能にする。
【００３７】
外部クロック信号はラッチ１０２をセットおよびリセットして、ラッチ１０２が第２のタイミング信号ＤＭＰＨ１を与えることを引起こす。しかしながら、外部クロック信号は、遅延手段１０６の出力によって可能化されてラッチがセットまたはリセットされるときにのみラッチ１０２をセットおよびリセットする。ゆえに、遅延手段１０６のために選択されるインバータ１１８の数は、少なくとも第１および第２の最小実行時間の長いほうに等しい遅延時間を表わすべきである。そうすることによって、第２のタイミング信号ＤＭＰＨ１の各位相は、両方の回路部分の速度経路を受入れるのに十分な実行時間を与えることになるだろう。
【００３８】
したがって、遅延手段１０６の遅延時間は、内部クロック信号の各位相のための最小実行時間をとる。各位相の実際の持続時間がプロセッサによって要求される最小実行時間よりも長くてもよいのは、外部クロック信号が遅延手段１０６の遅延時間よりも長い第１および第２の位相を規定し得るからである。外部クロック信号によって規定される位相のうちの１つが遅延時間よりも長ければ、遅延手段１０６は、外部クロック信号が次の位相に変わるときまでにはこれがラッチ１０２をセットまたはリセットされるように可能化してしまっているであろうため、効果を持たない。
【００３９】
クロック遅延回路９０はまた自己調整することが認められるであろう。自己調整を行なうのは、遅延手段がマイクロプロセッサの速度経路によって表される遅延時間に直接関係してその遅延時間を変化するように構成されるからである。これが起こるのは、各インバータがマイクロプロセッサの平均ゲート遅延に正比例する遅延を表わす複数個の直列結合されるインバータを遅延手段１０６が含むからである。したがって、速度経路の遅延時間を変える処理パラメータ、温度、および電源電圧の大きさ等のパラメータは、遅延手段１０６の遅延時間に対して同じ効果を有する。
【００４０】
動作において、外部クロック信号がハイであり、かつインバータ１４０の入力１４２がローであれば、ラッチ１０２のセット入力１１２は、これに対応してハイであり、ラッチ１０２をセットして出力１１６をハイにする。外部クロック信号がローレベルにあり、かつインバータ１４０の入力１４２がハイであれば、ラッチ１０２のセット入力１１２は、これに対応してローであり、ラッチ１０２のリセット入力１１４はこれに対応してハイであり、ラッチ１０２をリセットしてラッチ１０２の出力１１６をローにする。
【００４１】
タイミング信号源１２の上記の説明より、外部クロック信号の半分の周波数を有する第１のタイミング信号ＥＰＨ１、および外部クロック信号と同じ周波数を有する第２のタイミング信号ＤＭＰＨ１が、マスタタイミング分散回路１４に与えられることが明らかである。信号ＥＰＨ１およびＤＭＰＨ１は、各々デューティサイクルが調整され、リセット信号と位相同期されている。
【００４２】
ここで図５を参照すると、クロック選択回路１３が次に考慮される。クロック選択回路１３は、マイクロプロセッサのプログラマまたはユーザがマイクロプロセッサの内部作業を制御するために第１の内部タイミング信号ＥＰＨ１または第２の内部タイミング信号ＤＭＰＨ１のいずれかを選択することを可能にするように設けられる。代替的に、外部の第３のタイミング信号が選択されて内部クロック信号を導出してもよい。この回路は、ラッチ１５０、インバータ１５１−１６１、ＮＡＮＤゲート１６５−１６８、およびＮＯＲゲート１６９を含む。
【００４３】
マイクロプロセッサ回路が初めにターンオンされれば、ライン１７０の周波数選択信号は初めはローである。マイクロプロセッサの内部レジスタ１７１からライン１７０で周波数選択信号が与えられ、内部クロック速度のソフトウエアによるプログラミングが可能となる。周波数選択信号がローであれば、ＮＡＮＤゲート１６６の出力は、信号ＥＰＨ１、ＤＭＰＨ１、およびＤＲＶＰＨ２に関係なく、ハイである。分散クロックジェネレータ回路の図から明らかになるように、信号ＤＲＶＰＨ２は、それぞれの回路領域２０−２５を駆動するのに用いられる出力クロック信号である。ＮＡＮＤゲート１６６の出力がハイであるため、インバータ１５４の出力はローになる。ライン１８０のテスト信号がハイであれば、ＮＡＮＤゲート１６７の出力はローであり、ＮＡＮＤゲート１６８の出力はハイである。その結果、信号セレクト１はハイになり、信号／セレクト１（本明細書中のセレクトの前の／は本来は上付バーである）はローになる。同様に、信号セレクト２はローになり、信号／セレクト２はハイになる。さらに、信号セレクト３はローになり、信号／セレクト３はハイになる。マスタタイミング分散回路１４の以下の説明から認められるように、これらの信号は、マスタタイミング分散回路１４が分散クロックジェネレータ回路１６−１８の各々への分配のためにタイミング信号源１２から第１のタイミング信号ＥＰＨ１を選択することを引起こす。分散クロックジェネレータ回路１６−１８の各々は、これに応答して、それぞれの回路領域２０−２５に与えられるべき、１８０度位相のずれた一対のクロック信号（ＤＲＶＰＨ１およびＤＲＶＰＨ２）を発生する。
【００４４】
マイクロプロセッサの速度は内部レジスタ１７１をハイにセットすることによって変えることができる。このレジスタ位置がセットされれば、ＮＯＲゲート１６９の出力が信号ＥＰＨ１およびＤＭＰＨ１の立上りエッジでハイになる。ＮＡＮＤゲート１６６の出力は、信号ＤＲＶＰＨ２もハイであれば、これに続いてローになる。ＮＡＮＤゲート１６６の出力がローになれば、ラッチ１５０がセットされ、インバータ１５６の出力はローになり、インバータ１５７の出力はハイになる。このことは、これに対応してマスタクロック分散回路１４が第１のクロック信号ＥＰＨ１の２倍の周波数を有する第２の内部クロック信号ＤＭＰＨ１を選択することを引起こす。
【００４５】
以下の説明からわかるように、ライン１８０のテスト信号がローにアサートされて、第１または第２のタイミング信号ＥＰＨ１およびＤＭＰＨ１のどちらも選択されないように回路を無効にしてもよい。その代わりに、一対のテスト信号（テストＰＨ１およびテストＰＨ２）がテストする目的のためにマスタタイミング分散回路に与えられてもよい。
【００４６】
クロック選択回路１３のラッチ１５０は、マイクロプロセッサの内部クロック動作が第１のタイミング信号ＥＰＨ１によって制御され、その後に２倍の周波数を有する第２のタイミング信号ＤＭＰＨ１に変えられることができるように構成されることが認められる。一旦第２のタイミング信号ＤＭＰＨ１が選択されれば、マイクロプロセッサシステムは第１のタイミング信号ＥＰＨ１の、より低い周波数での動作に戻るようにリセットされなくてはならない。内部クロック動作は、第１のタイミング信号ＥＰＨ１の周波数から第２のタイミング信号ＤＭＰＨ１の周波数に、両方のクロック信号がハイであるときのみ、さらに分散クロックジェネレータ回路１６−１８から与えられるクロック出力信号ＤＲＶＰＨ２もハイであるときのみ、切換えることができることもまた認められる。これらの条件は、適切なタイミングを確実に維持し、信号のグリッチの発生を防ぐ。
【００４７】
さらに、第１のタイミング信号ＥＰＨ１が選択されれば、イネーブル信号はローである。第１のタイミング信号の２倍の周波数を有する第２のタイミング信号ＤＭＰＨ１が選択されれば、イネーブル信号はハイにセットされる。以下の説明からわかるように、イネーブル信号は、各分散クロックジェネレータ回路を、より高い周波数で動作するときに内部クロック信号の駆動力が増すように制御するために用いられる。
【００４８】
次に、図６を参照すると、マスタタイミング分散回路１４の概略図が示される。マスタタイミング分散回路は、インバータ２０１−２０４、反転バッファ２０６−２１１、ならびにＮＡＮＤゲート２１３および２１４を含む。マスタタイミング分散回路は、タイミング信号源１２から信号ＥＰＨ１およびＤＭＰＨ１を受取る信号切換回路であり、クロック選択信号に依存して信号ＥＰＨ１またはＤＭＰＨ１のいずれかに対応する周波数を有する、出力タイミング信号ＮＰＨ１およびＮＰＨ２をライン２１５および２１６で与える。その代わりに、一対のテスト信号テストＰＨ１およびテストＰＨ２が、信号セレクト３がアサートされれば、マスタタイミング分散回路１４の出力ラインに切換えられる。これらのテスト信号は、マイクロプロセッサのテスト動作の間制御されてもよい。
【００４９】
次に、図７のブロック図を参照して、分散クロックジェネレータ回路１６−１８を検討する。図７の回路は、分散クロックジェネレータ回路１６−１８の各々を表わし、ドライバイネーブル回路２５０および２７５、ロードライバ論理ブロック３００および３５０、ハイドライバ論理ブロック３２５および３７５、ならびにドライバ出力トランジスタ段４００、４０５、４１０および４１５を含む。ドライバ出力トランジスタ段の各々は、Ｐチャネル電界効果トランジスタおよびＮチャネル電界効果トランジスタを含む。マスタタイミング分散回路１４からのタイミング信号ＮＰＨ１は、ライン５０１で受取られ、ロードライバ論理３００およびハイドライバ論理３２５に与えられる。マスタクロック分散回路１４からのクロック信号ＮＰＨ２も同様に、ライン５０２で受取られ、インバータ５０４によって反転され、ロードライバ論理３５０およびハイドライバ論理３７５に与えられる。信号ＤＲＶＰＨ１およびＤＲＶＰＨ２はこれらの信号から導出され、マイクロプロセッサの他の回路構成を駆動することのできる内部クロック信号として用いられる。信号ＤＲＶＰＨ１およびＤＲＶＰＨ２は、クロックジェネレータ回路におけるフィードバックループの結果、１８０度位相がずれている。イネーブル信号もまた、クロックイネーブルブロック２５０および２７５でクロック選択１３から受取られ、これに対応してこれらがハイドライバ論理ブロック３２５および３７５を制御する。イネーブル信号がハイであれば、ドライバ出力トランジスタ段４０５および４１５が動作モードにおいて可能化されるように、ドライバイネーブルブロック２５０および２７５はハイドライバ論理ブロック３２５および３７５を可能化する。イネーブル信号がローであれば、ドライバトランジスタ出力段４０５および４１５が非動作モードにおいて不能化されるように、ドライバイネーブルブロック２５０および２７５はハイドライバ論理ブロック３２５および３７５を不能化する。結果として、第１のタイミング信号ＥＰＨ１が選択される、マイクロプロセッサの低周波数動作の間、出力段４０５および４１５は不能化され、それによって電磁妨害雑音を減じる。タイミング信号ＤＭＰＨ１が選択される、高周波数モードで動作すれば、より大きな駆動力が必要である。結果として、出力段４０５および４１５は可能化され、それによりそれぞれの回路領域２０−２５を駆動するのに十分な駆動力を与える。
【００５０】
図８は分散クロックジェネレータ回路を示す概略図である。図７の回路要素に対応するものは同一の符号が付される。回路は、複数個のＰチャネル電界効果トランジスタ５１０−５３７および複数個のＮチャネル電界効果トランジスタ５４０−５６７を含む。電圧ＶＣＣが各Ｐチャネルトランジスタの接続されていない端子に与えられ、一方Ｎチャネルトランジスタの接続されていない端子の各々は接地に接続される。イネーブル信号がローであれば、ドライブイネーブル回路２７５はハイドライバ回路３７５を不能化し、ドライブイネーブル回路２５０はハイドライバ３２５を不能化する。たとえば、ハイドライバ回路３７５を不能化するために、トランジスタ５１３はターンオンし、それによってトランジスタ５２４および５５８によって形成されるインバータの出力をローに駆動する。このことは、結果としてトランジスタ５３３および５６７によって形成されるインバータの出力をハイに駆動する。出力トランジスタ５３６は、これにより非動作状態に保持される。同様に、トランジスタ５４９がターンオンされているため、トランジスタ５２５および５５９によって形成されるインバータの出力はハイである。この結果、トランジスタ５３４および５６６によって形成されるインバータの出力はローである。出力トランジスタ５６３は、したがって非動作状態に保持される。
【００５１】
一方、ロードライバ回路３００および３５０は、これらのそれぞれの入力タイミング信号ＮＰＨ１およびＮＰＨ２が出力クロック信号ＤＲＶＰＨ１およびＤＲＶＰＨ２の状態を制御するように、常に可能化されることが明らかである。たとえば、タイミング信号ＮＰＨ２がローであれば、トランジスタ５１５および５５１によって形成されるインバータの出力はハイであることが認められる。トランジスタ５１６および５５２によって形成されるインバータ、ならびにトランジスタ５１７および５５３によって形成されるインバータの出力は、したがってローである。出力クロック信号ＤＲＶＰＨ１は、この結果ローである。同様に、タイミング信号ＮＰＨ２がハイになれば、クロック信号ＤＲＶＰＨ１もまたハイになる。
【００５２】
クロック出力信号ＤＲＶＰＨ１およびＤＲＶＰＨ２は、互いに関して１８０度位相がずれており、それぞれの回路領域２０−２５に与えられる。クロック信号ＤＲＶＰＨ１およびＤＲＶＰＨ２の位相が１８０度ずれることを確実にするために、フィードバックライン５８１およびフィードバックライン５８２が設けられることが認められる。たとえば、フィードバックライン５８１は、クロック信号ＤＲＶＰＨ１がしきい値ロー電圧レベルに達するまでクロック信号ＤＲＶＰＨ２がハイにならないことを確実にする。
【００５３】
最後に図９を参照すると、図５のクロック選択と類似したクロック選択１３の第２の実施例が示される。しかしながら、この実施例では、リセット信号をアサートすることなく第１のタイミング信号ＥＰＨ１と第２のタイミング信号ＤＭＰＨ１との間で回路が切換わることを可能にする異なるラッチ回路４００が用いられる。このように構成されると、ユーザがプログラム実行中に信号ＥＰＨ１のより低い周波数から信号ＤＭＰＨ１のより高い周波数に切換えることができるだけでなく、マイクロプロセッサ回路をリセットすることなく信号ＤＭＰＨ１の高い周波数から信号ＥＰＨ１のより低い周波数に周波数をまた変えることができる。
【００５４】
上記の開示が十分に解されれば、当業者には種々の変更および変形が明らかになるであろう。好ましい実施例の上記の詳細な説明は、この発明の精神および範囲を単に例示するものとして意図されることが解され、制限する意味に取られるべきではない。クレームされる発明の範囲は、前掲の特許請求の範囲を参照してより適切に規定される。
【図面の簡単な説明】
【図１】分散クロックジェネレータを含むマイクロプロセッサ回路ダイのブロック図である。
【図２】タイミング信号源の概略図である。
【図３】タイミング信号源の概略図である。
【図４】クロック遅延回路の概略図である。
【図５】クロック選択回路の概略図である。
【図６】マスタタイミング分散回路のブロック図である。
【図７】分散クロックジェネレータ回路のブロック図である。
【図８】分散クロックジェネレータ回路の概略図である。
【図９】クロック選択回路の第２の実施例の概略図である。
【符号の説明】
１２ タイミング信号源
１４ マスタタイミング分散回路
１６ 分散クロックジェネレータ
１７ 分散クロックジェネレータ
１８ 分散クロックジェネレータ
Claims (20)
- マイクロプロセッサ回路であって、
第１の周波数を有する第１のタイミング信号および第２の周波数を有する第２のタイミング信号を与えるためのタイミング信号源と、
マイクロプロセッサの第１の回路領域内の回路構成をクロック動作するための内部クロック信号を発生するためのクロックジェネレータ回路と、
前記クロックジェネレータ回路に結合され、前記タイミング信号源から前記第１および第２のタイミング信号を受けるように結合されるタイミング分散回路とを含み、前記タイミング分散回路は、前記第１のタイミング信号を選択するための第１の状態および前記第２のタイミング信号を選択するための第２の状態を有する選択信号に依存して、前記クロックジェネレータ回路に前記第１のタイミング信号または第２のタイミング信号を与えるための切換手段を含み、さらに
前記タイミング分散回路に結合されるクロック選択回路を含み、前記クロック選択回路は、前記選択信号が第１の状態にあるときには前記クロックジェネレータ回路によって発生された前記内部クロック信号が前記第１のタイミング信号から導出され、かつ前記選択信号が第２の状態にあるときには前記内部クロック信号が前記第２のタイミング信号から導出されるように、前記選択信号を前記タイミング分散回路に与え、前記クロック選択回路は前記第１のタイミング信号および前記第２のタイミング信号を受けるように前記タイミング信号源に結合され、かつ前記内部クロック信号を受けるように前記クロックジェネレータ回路に結合され、前記クロック選択回路は、前記第１のタイミング信号、前記第２のタイミング信号、および前記内部クロック信号が予め定められた状態で前記選択信号を切換えて、それにより、内部クロック信号が発振し続け、かつ内部クロック信号上でのタイミンググリッチを発生させずに前記第１および第２のタイミング信号の間の切換が達成されるためのラッチを含み、前記クロック選択回路は、前記選択信号が第１の状態にあるか、または第２の状態にあるかを制御する、前記マイクロプロセッサのユーザがソフトウェアでプログラミングして設定される制御手段を含む、マイクロプロセッサ回路。 - 前記ソフトウェアでプログラミング設定される、前記クロック選択回路の前記制御手段がレジスタである、請求項１に記載のマイクロプロセッサ回路。
- 前記タイミング信号源が前記外部クロック源によって発生された外部クロック信号を受け、前記外部クロック信号を用いて前記第１および第２のタイミング信号を発生する、請求項１に記載のマイクロプロセッサ回路。
- 前記タイミング信号源が、前記外部クロック信号から前記第１および第２のタイミング信号を発生するためのタイミング信号経路内で結合されたデューティサイクル制御回路を含む、請求項３に記載のマイクロプロセッサ回路。
- 前記タイミング信号源が前記タイミング信号経路内で前記デューティサイクル制御回路に結合された分周回路をさらに含む、請求項４に記載のマイクロプロセッサ回路。
- 前記クロックジェネレータ回路が、前記第１および第２のタイミング信号を受けるように前記タイミング分散回路に結合された駆動力可変ドライバ回路を含む、請求項１に記載のマイクロプロセッサ回路。
- 前記クロックジェネレータ回路が、第１のドライバ回路および前記第１のドライバ回路に並列に接続された第２のドライバ回路を含み、前記第１および第２のドライバ回路の両者は、前記選択信号に従って前記第１および第２のタイミング信号から選択されたタイミング信号を受けるように前記タイミング分散回路に結合され、イネーブル回路は前記選択信号を受けるように前記クロック選択回路に結合され、かつ第２のドライバ回路に結合されて、前記選択信号が第１の状態にあるときには第２のドライバ回路を可能化し、前記選択信号が第２の状態にあるときには前記第２のドライバ回路を不能化する、請求項１に記載のマイクロプロセッサ回路。
- マイクロプロセッサ回路であって、
第１の周波数を有する第１のタイミング信号および第２の周波数を有する第２のタイミング信号を与えるためのタイミング信号源と、
複数の分散回路領域とを含み、前記領域は複数の内部クロック信号の内部クロック信号によって駆動される回路構成を含み、さらに
複数の分散クロックジェネレータ回路を含み、前記クロックジェネレータ回路は前記マイクロプロセッサの複数の回路領域の回路領域内の回路構成をクロック動作するための内部クロック信号を発生するためのものであり、さらに
前記複数のクロックジェネレータ回路に結合され、前記タイミング信号源から前記第１および第２のタイミング信号を受けるように結合されたタイミング分散回路を含み、前記タイミング分散回路は、前記第１のタイミング信号を選択するための第１の状態および前記第２のタイミング信号を選択するための第２の状態を有する選択信号に依存して、前記複数のクロックジェネレータ回路に前記第１のタイミング信号または前記第２のタイミング信号を与えるための切換手段を含み、さらに
前記タイミング分散回路に結合されたクロック選択回路を含み、前記クロック選択回路は、前記選択信号が第１の状態にあるときには前記複数のクロックジェネレータ回路によって発生された前記内部クロック信号が前記第１のタイミング信号から導出され、かつ前記選択信号が第２の状態にあるときには前記内部クロック信号が前記第２のタイミング信号から導出されるように前記選択信号を前記タイミング分散回路に与え、前記クロック選択回路は前記第１のタイミング信号および前記第２のタイミング信号を受けるように前記タイミング信号源に結合され、かつ前記内部クロック信号を受けるように前記クロックジェネレータ回路に結合され、前記クロック選択回路は、前記第１のタイミング信号、前記第２のタイミング信号、および前記内部クロック信号が予め定められた状態で前記選択信号を切換え、それにより、内部クロック信号が発振し続け、かつ内部クロック信号上でのタイミンググリッチを発生させずに前記第１および第２のタイミング信号の間の切換が達成されるためのラッチを含み、前記クロック選択回路は、前記選択信号が前記第１の状態にあるか、または前記第２の状態にあるかを制御する、マイクロプロセッサのユーザがソフトウェアでプログラミングして設定される制御手段を含む、マイクロプロセッサ回路。 - ソフトウェアでプログラミング設定される、前記クロック選択回路の制御手段がレジスタである、請求項８に記載のマイクロプロセッサ回路。
- 前記タイミング信号源が、前記外部クロック源によって発生された外部クロック信号を受け、この外部クロック信号を用いて前記第１および第２のタイミング信号を発生する、請求項８に記載のマイクロプロセッサ回路。
- 前記タイミング信号源が、前記外部クロック信号から前記第１および第２のタイミング信号を発生するためにタイミング信号経路内に結合されたデューティサイクル制御回路を含む、請求項１０に記載のマイクロプロセッサ回路。
- 前記タイミング信号源が、前記タイミング信号経路内で前記デューティサイクル制御回路に結合された分周回路をさらに含む、請求項１１に記載のマイクロプロセッサ回路。
- 前記クロックジェネレータ回路が、前記第１および第２のタイミング信号を受けるように前記タイミング分散回路に結合された駆動力可変ドライバ回路を含む、請求項８に記載のマイクロプロセッサ回路。
- 前記複数のクロックジェネレータ回路のクロックジェネレータ回路が、第１のドライバ回路および前記第１のドライバ回路と並列に接続された第２のドライバ回路を含み、前記第１および第２のドライバ回路の両者は、前記選択信号に従って前記第１および第２のタイミング信号から選択されたタイミング信号を受けるように前記タイミング分散回路に結合され、イネーブル回路は前記選択信号を受けるように前記クロック選択回路に結合され、かつ前記第２のドライバ回路に結合されて、前記選択信号が前記第１の状態にあるときには前記第２のドライバ回路を可能化し、前記選択信号が前記第２の状態にあるときには前記第２のドライバ回路を不能化する、請求項８に記載のマイクロプロセッサ回路。
- 前記複数の分散クロックジェネレータ回路の各々のクロックジェネレータ回路が、１８０度位相がずれている１対のクロック信号を発生する、請求項８に記載のマイクロプロセッサ回路。
- 前記タイミング信号源が外部クロック信号を受け、前記複数の分散クロックジェネレータ回路の各々のクロックジェネレータ回路にマスタタイミング信号を発生する、請求項８に記載のマイクロプロセッサ回路。
- 前記タイミング信号源から前記複数の分散クロックジェネレータ回路に前記マスタタイミング信号を結合する複数の信号伝達線をさらに含み、前記複数の信号伝達線は実質的に長さが等しい、請求項１６に記載のマイクロプロセッサ回路。
- マイクロプロセッサ回路であって、
第１の周波数を有する第１のタイミング信号および第２の周波数を有する第２のタイミング信号を発生するタイミング信号源と、
前記マイクロプロセッサの回路領域内の回路構成をクロック動作するための内部クロック信号を発生するクロックジェネレータ回路と、
前記クロックジェネレータ回路に結合され、前記タイミング信号源から前記第１および第２のタイミング信号を受けるように結合されたタイミング分散回路とを含み、前記タイミング分散回路は、前記第１のタイミング信号を選択するための第１の状態および前記第２のタイミング信号を選択するための第２の状態を有する選択信号に依存して、前記クロックジェネレータ回路に前記第１のタイミング信号または前記第２のタイミング信号を与えるためのスイッチを含み、さらに
前記クロック選択回路が前記タイミング分散回路に前記選択信号を与え、前記選択信号が第１の状態にあるときには前記クロックジェネレータ回路によって発生された前記内部クロック信号が前記第１のタイミング信号から導出され、かつ前記選択信号が第２の状態にあるときには前記内部クロック信号が前記第２のタイミング信号から導出されるように、前記タイミング分散回路に結合されたクロック選択回路を含み、前記クロック選択回路は前記第１のタイミング信号および前記第２のタイミング信号を受けるように前記タイミング信号源に結合され、かつ前記内部クロック信号を受けるように前記クロックジェネレータ回路に結合され、前記クロック選択回路は、前記第１のタイミング信号、前記第２のタイミング信号、および前記内部クロック信号が予め定められた状態で前記選択信号を切換え、それにより、内部クロック信号が発振し続け、かつ内部クロック信号上でのタイミンググリッチを発生させずに前記第１および第２のタイミング信号の間の切換が達成されるためのラッチを含む、マイクロプロセッサ回路。 - マイクロプロセッサ回路であって、
第１の周波数で第１のタイミング信号を与え、第２の周波数で第２のタイミング信号を与えるタイミング信号源と、
前記マイクロプロセッサの回路領域内の回路構成を駆動するための内部クロック信号を発生するクロックジェネレータ回路と、
前記第１および第２のタイミング信号を受けるように前記タイミング信号源に結合され、前記内部クロック信号を受けるように前記クロックジェネレータ回路に結合されたクロック選択回路とを含み、前記クロック選択回路は、選択信号が前記第１のタイミング信号を選択するための第１の状態にあるかまたは前記第２のタイミング信号を選択するための第２の状態にあるかを制御する、マイクロプロセッサのユーザがソフトウェアでプログラミングして設定される制御手段とを含み、前記クロック選択回路は、前記第１のタイミング信号、前記第２のタイミング信号、および前記内部クロック信号が予め定められた状態であることに応じて前記選択信号を切換え、それにより、前記内部クロック信号が発振し続けながら、前記第１および第２のタイミング信号の間の切換が達成されるためのラッチをさらに含み、さらに
タイミング分散回路を含み、前記タイミング分散回路は、
前記第１および第２のタイミング信号を受けるように前記タイミング信号源に結合され、前記選択信号を受けるように前記クロック選択回路に結合され、かつ前記タイミング分散回路内のスイッチによって選択されたタイミング信号を与えるように前記クロックジェネレータ回路に結合され、前記スイッチは、前記選択信号が前記第１の状態にあるときには前記クロックジェネレータ回路によって発生された前記内部クロック信号が前記第１のタイミング信号から導出され、前記選択信号が前記第２の状態にあるときには前記内部クロック信号が前記第２のタイミング信号から導出されるように、前記第１のタイミング信号または前記第２のタイミング信号を選択する、マイクロプロセッサ回路。 - 外部クロック信号周波数の外部クロック信号を発生する外部クロック信号源に接続するための外部クロック入力ラインを有するマイクロプロセッサ回路であって、前記回路は、
前記外部クロック入力ラインに結合され、前記外部クロック信号周波数と実質的に等しい周波数を有する第１のタイミング信号および前記第１のタイミング信号周波数から分周された周波数を有する第２のタイミング信号を発生するタイミング信号源と、
前記マイクロプロセッサ回路の回路領域内の回路構成を駆動するための内部クロック信号を発生するクロックジェネレータ回路と、
前記第１および第２のタイミング信号を受けるように前記タイミング信号源に結合され、前記内部クロック信号を受けるように前記クロックジェネレータ回路に結合されたクロック選択回路とを含み、前記クロック選択回路は、選択信号が第１のタイミング信号を選択するための第１の状態にあるか、または前記第２のタイミング信号を選択するための第２の状態にあるかを制御する、マイクロプロセッサのユーザがソフトウェアでプログラミングして設定される制御手段とを含み、前記クロック選択回路は、前記第１のタイミング信号、前記第２のタイミング信号、および前記内部クロック信号が予め定められた状態であることに応じて前記選択信号を切換え、それにより、前記内部クロック信号が発振し続けながら、前記第１および第２のタイミング信号の間の切換が達成されるためのラッチをさらに含み、さらに
タイミング分散回路を含み、前記タイミング分散回路は、
前記第１および第２のタイミング信号を受けるように前記タイミング信号源に結合され、前記選択信号を受けるように前記クロック選択回路に結合され、かつ前記タイミング分散回路内のスイッチによって選択されたタイミング信号を与えるように前記クロックジェネレータ回路に結合され、前記スイッチは、前記選択信号が前記第１の状態にあるときには前記クロックジェネレータ回路によって発生された内部クロック信号が第１のタイミング信号から導出され、前記選択信号が前記第２の状態にあるときには前記内部クロック信号が第２のタイミング信号から導出されるように第１のタイミング信号または第２のタイミング信号を選択する、マイクロプロセッサ回路。
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