JP2006148190A

JP2006148190A - 差動増幅回路

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Publication number: JP2006148190A
Application number: JP2004331479A
Authority: JP
Inventors: Masaaki Ishimaru; 昌晃石丸
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2004-11-16
Filing date: 2004-11-16
Publication date: 2006-06-08

Abstract

【課題】簡単な構成で安定化定数のＫ値を大きくでき、Ｋ値が１以下の周波数範囲が減少して広い周波数範囲で発振のない安定した動作が可能な差動増幅回路を提供する。
【解決手段】第１のトランジスタ１０５の出力端子と第１の差動出力端子１０３との間に第１のインダクタンス素子１１２を接続し、第２のトランジスタ１０６の出力端子と第２の差動出力端子１０４との間に第２のインダクタンス素子１１４を接続する。上記第１のトランジスタ１０５の入力端子に第１の差動入力端子１０１を接続し、第２のトランジスタ１０６の入力端子に第２の差動入力端子１０２を接続する。そして、上記第１の差動入力端子１０１と第２の差動出力端子１０４との間に第１の容量素子１０７を接続し、第２の差動入力端子１０２と第１の差動出力端子１０３との間に第２の容量素子１０８を接続する。
【選択図】図１

Description

この発明は、差動信号を増幅するための差動増幅回路に関する。

従来の第１の差動増幅回路としては、差動トランジスタ対に、電界効果トランジスタの一種のＳＩＴ(Static Induction Transistor：静電誘導トランジスタ)対を用いたものがある(例えば、米国特許第４,６４７,８６７号明細書(特許文献１)参照)。上記従来の第１の差動増幅回路は、ＳＩＴ対の入力端子であるゲート端子と出力端子であるドレイン端子との間にブリッジ状に容量素子を付加し、トランジスタの入出力間に存在する寄生容量による帰還信号をキャセルすることで、利得の向上と安定化ができることが知られている。ここで安定化とは、安定化定数のＫ値(Stability Factor)が１以上となることを意味し、入出力の負荷によらず増幅器が発振しない条件とすることである。

また、従来の第２の差動増幅回路としては、差動トランジスタ対にｎＭＯＳ(Metal Oxide Semiconductor：メタル・オキサイド・セミコンダクタ)対を用いて、同様に、入出力端子間(ゲート-ドレイン端子間)にブリッジ状に容量素子を付加しているものもある(例えば、非特許文献１参照)。この従来の第２の差動増幅回路では、トランジスタのゲート端子とソース端子を短絡接続してダイオードとし、それを容量素子として用いることで、トランジスタの入出力間に存在する寄生容量と同じ容量を正確に形成する例が示されている。

また、従来の第３の差動増幅回路としては、差動トランジスタ対にバイポーラトランジスタ対を用いて、同様に、入力端子であるベース端子と出力端子であるコレクタ端子との間に、ブリッジ状に容量素子を付加しているものもある(例えば、非特許文献２参照)。この従来の第３の差動増幅回路では、容量として、通常の平行平板型の容量素子と、トランジスタをダイオードとして、それを容量素子として用いる例が示されている。この場合、トランジスタのベース端子とエミッタ端子を短絡接続してダイオードとしている。

上記の構成により、差動増幅回路の高利得化と安定化を図り、その差動増幅回路を用いた電気回路設計が容易になる。特に従来の第２の差動増幅回路(非特許文献１)においては、安定化の効果を生かして、広帯域(広い周波数範囲)に対応した増幅回路への応用が示されている。

図１２に上記従来の差動増幅回路の基本回路図を示している。図１２に示すように、差動入力端子１１０１,１１０２と差動出力端子１１０３,１１０４に接続されたトランジスタ対１１０５,１１０６に、ブリッジ状に容量素子１１０７,１１０８を接続している。このとき、差動増幅回路の利得が向上し、かつ、差動増幅回路が安定化する。

図１３は、電気回路シミュレータによって計算を行った場合の、差動利得としてのＭＡＧ(Maximum Available Gain：最大有能利得)、或いは、ＭＳＧ(Maximum Stable Gain：最大安定利得)を示している。図１２の容量素子１１０７,１１０８がない場合の利得２０１に対して、図１２の容量素子１１０７,１１０８がある場合の利得２０２が向上していることがわかる。以下、利得は、Ｋ値が１以上の場合はＭＡＧを表記し、Ｋ値が１未満の場合はＭＳＧを表記するものとする。このとき、ブリッジ状に接続する容量素子の容量値を、トランジスタ対の入出力間の寄生容量と一致させることで、理想的なトランジスタのモデルにおいては、全周波数範囲において、Ｋ値を１以上とすることができる。

図１４は理想的なトランジスタのモデルの場合のＫ値のグラフを示している。図１２の容量素子１１０７,１１０８がない場合、グラフ３０１のようにＫ値が１以下の周波数範囲を有する。それに対し、図１２の容量素子１１０７,１１０８の容量値がトランジスタ対の入出力間の寄生容量と一致した場合、グラフ３０２のようにＫ値が理想的に１以上となる。

また、容量素子１１０７,１１０８の容量値が、トランジスタ対の入出力間の寄生容量より小さいと、グラフ３０３に示すように低周波数側にＫ値が１未満の周波数範囲が生じ、あるいは、容量値が大きいとグラフ３０４示すように低周波数側にＫ値が１未満の周波数範囲が生じてしまう。これに関しては、非特許文献２にも記載があり、Ｋ値が１未満の周波数範囲が大きく広がるグラフ３０４の状況を避けて、容量値をトランジスタ対の入出力間の寄生容量より若干小さめに設定して、最初からグラフ３０３のように幾分、低周波数側のＫ値が１以下になることを犠牲にした特性となるように設計する場合もある。

しかし、実際に回路を構成してみると、後述する図２のグラフ３０５に示すようにＫ値が１未満の周波数領域ができてしまう場合がある。このとき、低周波数領域にＫ値が１以下の領域を有する図１４のグラフ３０３,３０４とは現象が明らかに異なっており、容量素子の容量値を調整することによる改善ができない場合があった。
米国特許第４,６４７,８６７号明細書ボブ・ステンゲル(Bob Stengel)とブルース・トンプソン(Bruce Thompson)著、「ミックスド−モード−Ｓ−パラメーターズを用いたニュートラライズド差動増幅器(Neutralized Differential Amplifiers using Mixed−Mode−s−parameters)」、米国、アイトリプルイー・エムテーテー−エス・ダイジェスト(ＩＥＥＥＭＴＴ−Ｓ Digest)、２００３年６月７日、Ｐ．A197―A199 エム・ピー・バン・デル・ヘイデン(M．P．van der Heijden)著、外４名、「高ＩＰ３に適した２ＧＨz 高ゲイン差動ＩnＧaＰＨＢＴドライバー増幅器(A ２GHz High−Gain Differential InGaP HBT Driver Amplifier Matched for High IP3)」、米国、アイトリプルイー・エムテーテー−エス・ダイジェスト(ＩＥＥＥＭＴＴ−Ｓ Digest)、２００３年６月７日、Ｐ．235―238

そこで、この発明の目的は、簡単な構成で安定化定数のＫ値を大きくでき、広い周波数範囲で発振のない安定した動作が可能な差動増幅回路を提供することにある。

上記目的を達成するため、この発明の差動増幅回路は、第１のトランジスタと第２のトランジスタからなるトランジスタ対を有する差動増幅回路において、上記第１のトランジスタの出力端子と第１の差動出力端子との間に接続された第１のインダクタンス素子と、上記第２のトランジスタの出力端子と第２の差動出力端子との間に接続された第２のインダクタンス素子と、上記第１のトランジスタの入力端子に接続された第１の差動入力端子と、上記第２のトランジスタの入力端子に接続された第２の差動入力端子と、上記第１の差動入力端子と上記第２の差動出力端子との間に接続された第１の容量素子と、上記第２の差動入力端子と上記第１の差動出力端子との間に接続された第２の容量素子とを備えたことを特徴とする。

上記構成の差動増幅回路によれば、簡単な構成で安定化定数のＫ値を大きくでき、広い周波数範囲でＫ値を１以上にして発振のない安定した動作が可能となる。

また、一実施形態の差動増幅回路は、上記第１のインダクタンス素子と上記第２のインダクタンス素子が、スパイラル形のインダクタンス素子またはメアンダ形のインダクタンス素子であることを特徴とする。

上記実施形態の差動増幅回路によれば、上記第１のインダクタンス素子と第２のインダクタンス素子に、スパイラル形のインダクタンス素子またはメアンダ形のインダクタンス素子を用いることによって、大きなインダクタンス値を実現でき、Ｋ値を大幅に改善することができる。

また、一実施形態の差動増幅回路は、上記第１,第２のインダクタンス素子と上記第１,第２の容量素子が同一平面上に配置され、上記第１のインダクタンス素子と上記第２のインダクタンス素子が伝送線路によって構成され、上記第１のトランジスタと上記第２のトランジスタとの間の中間点を通り、かつ、上記第１のトランジスタと上記第２のトランジスタの配列方向に対して直交する直線により、上記第１のトランジスタ側の領域と上記第２のトランジスタ側の領域に区切られ、上記第１の容量素子と上記第１の差動入力端子と上記第２の差動出力端子とが、上記第１のトランジスタ側の領域に配置され、上記第２の容量素子と上記第２の差動入力端子と上記第１の差動出力端子とが、上記第２のトランジスタ側の領域に配置されていることを特徴とする。

上記実施形態の差動増幅回路によれば、上記第１の容量素子と第１の差動入力端子と第２の差動出力端子とが、第１のトランジスタ側の領域に配置され、上記第２の容量素子と第２の差動入力端子と第１の差動出力端子とが、第２のトランジスタ側の領域に配置された構成によって、ブリッジ状に接続するために必須の交差する配線が、第１,第２のトランジスタの出力端子と第１,第２の差動出力端子との間の伝送線路によって構成される。そのために、それ以外の配線は接続する端子が隣接して最短で接続することが可能となる。このような配置と配線の構成によって、トランジスタ対の各出力端子から第１,第２の差動出力端子までの伝送線路は、他の配線より自然と長くなってインダクタンスが大きくなり、Ｋ値を増加させる効果を発揮する。また、上記伝送線路の長さは他の配線長を変化させることなく自由に設定できる。

また、一実施形態の差動増幅回路は、上記第１のトランジスタ側の領域と上記第２のトランジスタ側の領域に区切る上記直線に対して、上記第１の容量素子が上記第１のトランジスタより遠い位置に配置され、上記直線に対して、上記第２の容量素子が上記第２のトランジスタより遠い位置に配置されていることを特徴とする。

上記実施形態の差動増幅回路によれば、トランジスタ対(第１,第２のトランジスタ)の第１,第２の差動出力端子から第１,第２の差動出力端子までの伝送線路を、より長くしてインダクタンスを大きくできる。また、上記第１,第２の容量素子がトランジスタ対(第１,第２のトランジスタ)の内側にある構造に比べて、トランジスタ対の間に第１,第２の容量素子を配置する間隔が必要ないので、トランジスタ対を構成するトランジスタを近接して位置することが可能となり、トランジスタ対のエミッタ端子間を最短で接続することができる。

以上より明らかなように、この発明の差動増幅回路によれば、従来、Ｋ値が１未満であった周波数範囲が減少し、また、Ｋ値が１未満の周波数範囲においても、Ｋ値の数値が大きくなり、差動増幅回路をより発振しにくくする効果を有する。そのため、差動増幅回路の外部に損失回路、または、負帰還回路を付加して、回路全体のＫ値を１以上にする場合でも、回路全体の利得の低下を少なくできる利点がある。また、より広い周波数範囲が安定化されるので、従来技術で述べられているような広周波数帯域の増幅回路への応用にも、より適した差動増幅回路を提供することができる。

以下、この発明の差動増幅回路を図示の実施の形態により詳細に説明する。

(第１実施形態)
図１はこの発明の第１実施形態の差動増幅回路の構成を示す回路図である。この第１実施形態の差動増幅回路を構成するトランジスタ対のそれぞれの出力端子と、それぞれの出力端子が接続される差動出力端子の間にインダクタンス素子を追加した図１に示す回路構成により、Ｋ値が１未満となる周波数領域でのＫ値を大きくすることができ、Ｋ値が１以下の周波数範囲を減少させることができる。

つまり、図１に示すように、第１のトランジスタ１０５の出力端子であるコレクタ端子１１１と第１の差動出力端子１０３が第１のインダクタンス素子１１２によって接続され、第２のトランジスタ１０６の出力端子であるコレクタ端子１１３と第２の差動出力端子１０４が第２のインダクタンス素子１１４によって接続されている。

また、第１のトランジスタ１０５の入力端子であるベース端子１１５が第１の差動入力端子１０１に接続され、第２のトランジスタ１０６の入力端子であるベース端子１１６が第２の差動入力端子１０２に接続されている。

そして、第１の差動入力端子１０１と第２の差動出力端子１０４が第１の容量素子１０７によって接続され、第２の差動入力端子１０２と第１の差動出力端子１０３が第２の容量素子１０８によって接続されている構成となっている。

図２の理想的に安定化された場合のＫ値のグラフ３０２から、不安定なＫ値のグラフ３０５のように変化する原因としては、配線や素子に起因する寄生インダクタンス成分が原因である可能性が考えられる。しかし、図１２に示す従来の差動増幅回路を実現するためには、ブリッジ状の配線が必須であり、交差する配線のために配線長が長くなることが避けられない。

本来、図１２の差動増幅回路のように容量素子をブリッジ状に接続する目的は、上記に述べたように、トランジスタの入出力間の寄生容量に起因する帰還信号をキャンセルすることで特性の改善を行うことである。当然、配線に起因する寄生インダクタンスは回路の特性劣化につながると考えられ、できるだけ短い距離で容量素子とトランジスタ素子を接続することが好ましいと考えられる。ところが、実際に回路を構成して検討してみると、逆に、トランジスタ対を構成するトランジスタの出力端子に長い配線などの大きなインダクタンスが接続されているほうが、Ｋ値が大きくなり、好ましい結果が得られた。ここで、トランジスタの出力端子とは、バイポーラトランジスタのエミッタ接地回路であればコレクタ端子であり、電界効果トランジスタのソース接地回路であればドレイン端子である。

シミュレーション計算で確認すると、たとえば、図１に示す差動増幅回路のトランジスタ対(１０５,１０６)のコレクタ端子１１１,１１３と第１,第２の差動出力端子１０３との間にスパイラル形などのインダクタンス素子１１２,１１４を追加すると、インダクタンス素子１１２,１１４のインダクタンス値を大きくするのに応じて、順次、図３に示すグラフ３１１,３１２,３１３のように、Ｋ値が１未満の周波数範囲でＫ値が大きくなり、Ｋ値が１未満の周波数範囲が減少することがわかった。

ここで、トランジスタは、上記の理想モデルではなく、小信号特性のＳパラメータをトランジスタモデルとして用いて、上記の課題(Ｋ値が１以下となってしまう課題)を含むようにしている。また、容量素子は、容量値を正確にトランジスタの寄生容量に一致させるために、トランジスタ対と同じサイズのトランジスタを、ベース−エミッタ間を短絡させてダイオードとし、それを容量素子として用いている。図３に示すグラフ３１１,３１２,３１３は、それぞれスパイラル形のインダクタンス素子の巻き線長として１００,２００,３００μｍのモデルを用いた場合のシミュレーション結果である。

更に、容量素子をブリッジ状に接続するために生じてしまう全ての配線のＫ値への影響を調べるために、各配線の長さを変化させた場合のＫ値をシミュレーションにより計算した。全ての配線を伝送線路４０１〜４０８として、図１の差動増幅回路に加えた回路図を図４に示している。

各伝送線路４０１〜４０８は、差動対として対応する伝送線路の長さを同時に変化させ、それ以外の伝送線路の長さは、理想的な場合として、長さを０μｍとして計算した。例えば配線４０１と４０２を同時に変化させ、それ以外の配線(４０３,４０４,４０５,４０６,４０７,４０８)を０μｍとして計算する。

また、伝送線路４０１〜４０８は、１０μｍ幅のマイクロストリップ線路とし、基板は、厚さ７０μｍの半絶縁性のガリウム砒素基板とした。

各伝送線路４０１〜４０８のＫ値への影響を見るために、１ＧＨｚから２０ＧＨｚまでのＫ値の最小値を図５に示している。図５の横軸は変化させた伝送線路の線路長である。

また、トランジスタのモデルは、上記と同じくＳパラメータを用いており、Ｋ値への悪影響を及ぼす要素が含まれている。そのため全ての伝送線路の長さを０μｍとして計算した場合にＫ値の最小値が１未満となっている。

図４の伝送線路４０１と４０２を変化させた場合のＫ値の最小値を図５のグラフ５０１に、図４の伝送線路４０３と４０４を変化させた場合のＫ値の最小値を図５のグラフ５０２に、図４の伝送線路４０５と４０６を変化させた場合のＫ値の最小値を図５のグラフ５０３に、図４の伝送線路４０７と４０８を変化させた場合のＫ値の最小値を図５のグラフ５０４に示している。

図５より、伝送線路(４０１,４０２,４０３,４０４,４０７,４０８)では、線路長を増加させるとＫ値の最小値が小さくなり、不安定な要因が増加するが、トランジスタの出力端子であるコレクタ端子と差動出力端子を接続する伝送線路(４０５,４０６)に限っては線路長が増加したとき、Ｋ値の最小値が増加することがわかった。

また、ベース端子に接続された伝送線路(４０１,４０２)の線路長を増加させたときのＫ値の減少が特に顕著であることがわかった。

上記の検討結果から、コレクタ端子に接続された伝送線路(４０５,４０６)の線路長を長くして、他の配線をできるだけ短い伝送線路となるようにし、とりわけ、ベース端子に接続された伝送線路(４０１,４０２)の線路長を短くすることが好ましいことがわかった。

つまり、全ての配線(伝送線路)を短くすることを目指さず、ブリッジ状の接続を実現するために配線が長くなる配線がコレクタ端子と差動出力端子を接続する配線によって構成されるように各素子を配置して配線することによって、Ｋ値を大きくすることができる。すなわち、コレクタ端子に接続される配線をブリッジ接続に必須の交差配線となるように構成することが好ましい。Ｋ値が大きくなることにより、Ｋ値が１以下の周波数範囲が減少する効果が生じる。それは、図３からも読み取ることができる。

(第２実施形態)
図６はこの発明の第２実施形態の差動増幅回路の構成を示す平面図である。ここで、この第２実施形態の差動増幅回路のトランジスタは、図７Ａに示すように、トランジスタ素子領域７０１に、ベース端子７０２,コレクタ端子７０３,エミッタ端子７０４が形成されているものを用いている。上記トランジスタを回路に用いるときは、エミッタ端子は上層配線７０５を用いて引き出し、ビアホール７０６を介して基板裏面の接地電位に接続して用いるものとする。

また、容量素子は、図７Ｂに示すように、トランジスタ対のトランジスタと同じサイズのトランジスタ素子７０７のベース端子７０８とエミッタ端子７０９を短絡させたダイオードを用いている。上記ダイオードは、ベース端子７０８から引き出した配線７１０と、エミッタ端子７０９から上層配線を使用して引き出した配線７１１をコンタクト部７１２で接続し、配線７１０とコレクタ端子７１３から引き出した配線７１４を接続端子とする。上記ダイオードを回路に用いるときには、ダイオードのベース端子側の配線７１０側をトランジスタ対のベース側に、ダイオードのコレクタ端子側の配線７１４をトランジスタ対のコレクタ側に接続することでダイオードが逆バイアスとなり、ダイオードとしたトランジスタ素子７０７のベースコレクタ電極間の容量値の容量素子として働く。

図６では、トランジスタ対(６０７,６０８)のコレクタ端子６０１,６０２と第１,第２の差動出力端子６０３,６０４の間にスパイラル形のインダクタンス素子６０５,６０６を接続していることが特徴である。

つまり、第１のトランジスタ６０７の出力端子であるコレクタ端子６０１と第１の差動出力端子６０３を、スパイラル形の第１のインダクタンス素子６０５を介して接続し、第２のトランジスタ６０８の出力端子であるコレクタ端子６０２と第２の差動出力端子６０４を、スパイラル形の第２のインダクタンス素子６０６を介して接続した構成とする。

また、第１のトランジスタ６０７のベース端子６０９は、第１の差動入力端子６１１に接続され、第２のトランジスタ６０８のベース端子６１０は、第２の差動入力端子６１２に接続されている。

また、第１の差動入力端子６１１と第２の差動出力端子６０４を第１の容量素子６１３によって接続し、第２の差動入力端子６１２と第１の差動出力端子６０３を第２の容量素子６１４によって接続する構成としている。

また、第１,第２のトランジスタ６０７,６０８のエミッタ端子を、上層配線７０５(破線で示す)によってビアホール６１５,６１６にそれぞれ接続し、基板裏面の接地電位に接続している。ここで、第１,第２の差動出力端子６０３,６０４、第１,第２の差動入力端子６１１,６１２は、回路と周辺回路との接続部を指すが、例えば、第１の差動出力端子６０３であれば、第１のインダクタンス素子６０５と、第２の容量素子６１４からの配線６１９と外部回路への引き出し配線６１８の接合点を指すものとする。

また、配線間の立体交差部分は図６では、例えば交差部分６２１として示している。

実際の素子の配置では、図４に示す伝送線路で示された各配線の長さはいずれの配線も全くなくすことはできない。そのため、どうしても、配線長の影響でＫ値が小さくなる悪影響が生じてしまうことが、図５から読み取ることができる。そこで、第１,第２のトランジスタ６０７,６０８のコレクタ端子６０１,６０２と第１,第２の差動出力端子６０３,６０４との間のインダクタンス値を大きくし、Ｋ値の減少を補償できるこの第２実施形態の構成が好ましい。

図６のレイアウトにおいて、図４の各伝送線路に対応する配線の長さは、線路４０１,４０２が２０μｍ、線路４０３,４０４が５０μｍ、線路４０７,４０８が１４０μｍである。このとき、スパイラル形のインダクタンス素子の巻き線長を変化させた場合のＫ値を図８に示している。巻き線長が１００,２００,３００μｍとした場合のＫ値はグラフ３２１,３２２,３２３とスパイラル形のインダクタンス素子のインダクタンス値を大きくすることでＫ値が大きくなり改善が見られた。

また、インダクタンス素子としてスパイラル形のインダクタンス素子を用いたが、伝送線路を折り曲げて配置したメアンダ形のインダクタンス素子を用いることもできる。

(第３実施形態)
図９はこの発明の第３実施形態の差動増幅回路の構成を示す平面図である。この第３実施形態の差動増幅回路は、インダクタンス素子として伝送線路を用いている。図９に素子配置および配線の好ましい配置・接続を示している。トランジスタ、容量素子は、第２実施形態と同じく図７に示す構造を用いている。

図９では、第２実施形態の図６と比べて、差動出力端子の中心線６１７に対する位置関係が変わっていることが大きな特徴である。

つまり、第１のトランジスタ６０７と第２のトランジスタ６０８との間の中間点を通り、かつ、第１のトランジスタ６０７から第２のトランジスタ６０８の配列方向に対して直交する直線を中心線６１７により、第１のトランジスタ６０７側の領域と上記第２のトランジスタ６０８側の領域に区切り、第１の容量素子６１３と第１の差動入力端子６１１と第２の差動出力端子６０４を、第１のトランジスタ６０７側の領域に配置し、第２の容量素子６１４と、第２の差動入力端子６１２と第１の差動出力端子６０３を、第２のトランジスタ６０８側の領域に配置している。

そして、第１のトランジスタ６０７の出力端子であるコレクタ端子６０１と第１の差動出力端子６０３を第１のインダクタンス素子である伝送線路８０１によって接続し、第２のトランジスタ６０８の出力端子であるコレクタ端子６０２と第２の差動出力端子６０４を第２のインダクタンス素子である伝送線路８０２によって接続した構成とする。

その他の素子、端子間の配線の接続は第２実施形態と同じである。

上記第２実施形態の図６に示す差動増幅回路の場合では、例えば第１,第２の容量素子６１３,６１４の接続配線６１９,６２０が長くなっている。これは、ブリッジ状に接続するために必須の交差部６２１を含む配線が上記接続配線６１９,６２０であるためである。一方、図９に示すこの第３実施形態の差動増幅回路の構成では、第１,第２の容量素子６１３,６１４、第１,第２の差動入力端子６１１,６１２、第１,第２の差動出力端子６０３,６０４の中心線６１７に対する上記の位置関係によって、ブリッジ状に接続するために必須の交差する配線が、第１,第２のトランジスタ６０７,６０８の出力端子(コレクタ端子６０１,６０２)と第１,第２の差動出力端子６０３,６０４との間の伝送線路８０１,８０２によって構成されている。そのために、それ以外の配線は、接続する端子が隣接して最短で接続することができ、配線長の増加によってＫ値が小さくなってしまうことが少ない。また、上記の素子・端子の配置とその配線の構成によって、トランジスタ対(６０７,６０８)のコレクタ端子６０１,６０２から第１,第２の差動出力端子６０３,６０４までの伝送線路８０１,８０２は、他の配線より自然と長くなり伝送線路の働きを示し、インダクタンスが大きくなってＫ値を増加させる効果を発揮する。

上記の配置で配線を行った場合の配線において、伝送線路８０１,８０２の長さは他の配線長を変化させることなく自由に設定できる。例えば、トランジスタ対(６０７,６０８)の間隔を広くすれば伝送線路８０１,８０２が長くなる。そのとき、トランジスタ対(６０７,６０８)にあわせて隣接するダイオード(６１３,６１４)を移動させれば、伝送線路８０１,８０２以外の配線が長くなることはない。そのため、伝送線路８０１,８０２の配線長の設計を自由に設計できる利点を有している。

図９のレイアウトにおいて図４に示す各伝送線路に対応する配線の長さは、線路４０１,４０２が２０μｍ、線路４０３,４０４が５０μｍ、線路４０７,４０８が２０μｍである。このとき、伝送線路８０１,８０２の線路長を変化させた場合のＫ値を図１０に示している。線路長が２２０,３２０,４２０μｍとした場合のＫ値は、グラフ３３１,３３２,３３３と線路長を大きくすることでＫ値が大きくなり改善が見られた。

(第４実施形態)
図１１はこの発明の第４実施形態の差動増幅回路の構成を示す平面図である。この第４実施形態の差動増幅回路は、より適した素子の配置と接続の例を示している。

上記第３実施形態の図９に示す差動増幅回路では、第１,第２の容量素子６１３,６１４がトランジスタ対である第１,第２のトランジスタ６０７,６０８の間に位置しているが、この第４実施形態の図１１に示す差動増幅回路では、第１,第２の容量素子６１３,６１４をトランジスタ対の外側に配置していることに特徴がある。

つまり、第１のトランジスタ６０７と第２のトランジスタ６０８との間の中間点を通り、かつ、第１のトランジスタ６０７から第２のトランジスタ６０８の配列方向に対して直交する直線である中心線６１７に対して、第１の容量素子６１３が第１のトランジスタ６０７より遠い位置に配置され、第２の容量素子６１４が第２のトランジスタ６０８より遠い位置に配置された構成となっている。

また、図１１では、トランジスタ６０７,６０８のエミッタを上層配線８０３で引き出して共通のビアホール８０４に接続し、基板裏面の接地電位に接続するようにしている。

その他の素子、端子間の配線の接続は第３実施形態と同じである。

通常、配線をできるだけ短くすることを考えれば、交差させて接続する第１,第２の容量素子６１３,６１４をトランジスタ対の内側に位置させる図９の配置が妥当で、容量素子をトランジスタ対の外側に位置させる配置は、交差するための不要な長い配線を用いる不適切な構成となるところである。

しかし、第４実施形態の構成では、交差するための長い配線が、トランジスタのコレクタ端子から差動出力端子までの配線によって構成されているため、配線が長くなることが特性の劣化につながらず、むしろそのほうが好ましい。そのため、図１１に示す第４実施形態の構成・配置は、第３実施形態の構成の効果をより大きく引き出すことができる構成となる。

また、容量素子がトランジスタ対の内側にある図９の構造に比べて、図１１では、トランジスタ対の間に容量素子を配置する間隔が必要ないので、トランジスタ対を構成するトランジスタを近接して位置することが可能となる。そのため、トランジスタ対のエミッタ端子間を最短で接続することができる。図１１では、上層配線８０３で接続されている。この第４実施形態の差動増幅回路では、エミッタ端子間の中点は差動増幅回路の仮想接地として働くので、トランジスタ対のエミッタ端子間の距離が小さくなることで、トランジスタの接地インダクタンスが小さくなる効果がある。これにより、トランジスタの接地インダクタンスの低減は利得の向上、動作可能周波数の向上をもたらし特性の向上につながる。

上記の配置で配線を行った場合の配線長は、伝送線路８０１,８０２以外は、第３実施形態の図９の差動増幅回路と同じく最短に接続することができることは明らかである。また、伝送線路８０１,８０２の長さは他の配線長を変化させることなく自由に設定できる利点も同じである。

以上、第１〜第４実施形態の差動増幅回路では、通常の差動増幅回路と同様に、差動対を構成する素子は、それぞれ互いに概略同じ形状の同じ特性の素子を用いることが好ましい。また、できるだけ互いに対称に配置されることが好ましい。上記第２〜第４実施形態の図６,図９,図１１に示す差動増幅回路では、中心線６１７に対してほぼ対称に配置した構成を示している。また、容量素子は、ＭＩＭ(Metal Insulator Metal:メタル・インシュレータ・メタル)構造のキャパシタ素子など、ダイオード以外の容量素子を用いることも可能である。また、トランジスタは、バイポーラトランジスタに限らず電界効果トランジスタを用いてもよい。

図１はこの発明の第１実施形態の差動増幅回路の構成を示す回路図である。図２はこの発明の課題を示すグラフである。図３はこの発明の効果を説明するためのグラフである。図４は端子間の配線を伝送線路として示す回路図である。図５は配線長の特性に与える影響を説明するためのグラフである。図６はこの発明の第２実施形態の差動増幅回路の構成を示す平面図である。図７Ａはトランジスタの形状を示す平面図である。図７Ｂは容量素子として用いるダイオードの形状を示す平面図である。図８は上記差動増幅回路の効果を説明するためのグラフである。図９はこの発明の第３実施形態の差動増幅回路の構成を示す平面図である。図１０は上記差動増幅回路の効果を説明するためのグラフである。図１１はこの発明の第４実施形態の差動増幅回路の構成を示す平面図である。図１２は従来の差動増幅回路の構成を説明するための回路図である。図１３は従来技術の利得の向上効果を説明するためのグラフである。図１４は従来技術でのＫ値が１以上となる効果を説明するためのグラフである。

符号の説明

１０１…第１の差動入力端子
１０２…第２の差動入力端子
１０３…第１の差動出力端子
１０４…第２の差動出力端子
１０５…第１のトランジスタ
１０６…第２のトランジスタ
１０７…第１の容量素子
１０８…第２の容量素子
１１１,１１３…コレクタ端子
１１５,１１６…ベース端子
１１２…第１のインダクタンス素子
１１４…第１のインダクタンス素子
６０１,６０２…コレクタ端子
６０３…第１の差動出力端子
６０４…第２の差動出力端子
６０５…第１のインダクタンス素子
６０６…第２のインダクタンス素子
６０７…第１のトランジスタ
６０８…第２のトランジスタ
６０９,６１０…ベース端子
６１１…第１の差動入力端子
６１２…第２の差動入力端子
６１３…第１の容量素子
６１４…第２の容量素子
６１５,６１６…ビアホール
６１７…中心線
６１８…引き出し配線
６１９,６２０…接続配線
６２１…交差部分
８０１,８０２…伝送線路
８０３…上層配線
８０４…ビアホール

Claims

第１のトランジスタと第２のトランジスタからなるトランジスタ対を有する差動増幅回路であって、
上記第１のトランジスタの出力端子と第１の差動出力端子との間に接続された第１のインダクタンス素子と、
上記第２のトランジスタの出力端子と第２の差動出力端子との間に接続された第２のインダクタンス素子と、
上記第１のトランジスタの入力端子に接続された第１の差動入力端子と、
上記第２のトランジスタの入力端子に接続された第２の差動入力端子と、
上記第１の差動入力端子と上記第２の差動出力端子との間に接続された第１の容量素子と、
上記第２の差動入力端子と上記第１の差動出力端子との間に接続された第２の容量素子とを備えたことを特徴とする差動増幅回路。
請求項１に記載の差動増幅回路において、
上記第１のインダクタンス素子と上記第２のインダクタンス素子が、スパイラル形のインダクタンス素子またはメアンダ形のインダクタンス素子であることを特徴とする差動増幅回路。
請求項１に記載の差動増幅回路において、
上記第１,第２のインダクタンス素子と上記第１,第２の容量素子が同一平面上に配置され、
上記第１のインダクタンス素子と上記第２のインダクタンス素子が伝送線路によって構成され、
上記第１のトランジスタと上記第２のトランジスタとの間の中間点を通り、かつ、上記第１のトランジスタと上記第２のトランジスタの配列方向に対して直交する直線により、上記第１のトランジスタ側の領域と上記第２のトランジスタ側の領域に区切られ、
上記第１の容量素子と上記第１の差動入力端子と上記第２の差動出力端子とが、上記第１のトランジスタ側の領域に配置され、
上記第２の容量素子と上記第２の差動入力端子と上記第１の差動出力端子とが、上記第２のトランジスタ側の領域に配置されていることを特徴とする差動増幅回路。
請求項３に記載の差動増幅回路において、
上記第１のトランジスタ側の領域と上記第２のトランジスタ側の領域に区切る上記直線に対して、上記第１の容量素子が上記第１のトランジスタより遠い位置に配置され、
上記直線に対して、上記第２の容量素子が上記第２のトランジスタより遠い位置に配置されていることを特徴とする差動増幅回路。