JP2006148190A - 差動増幅回路 - Google Patents
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Abstract
【課題】簡単な構成で安定化定数のK値を大きくでき、K値が1以下の周波数範囲が減少して広い周波数範囲で発振のない安定した動作が可能な差動増幅回路を提供する。
【解決手段】 第1のトランジスタ105の出力端子と第1の差動出力端子103との間に第1のインダクタンス素子112を接続し、第2のトランジスタ106の出力端子と第2の差動出力端子104との間に第2のインダクタンス素子114を接続する。上記第1のトランジスタ105の入力端子に第1の差動入力端子101を接続し、第2のトランジスタ106の入力端子に第2の差動入力端子102を接続する。そして、上記第1の差動入力端子101と第2の差動出力端子104との間に第1の容量素子107を接続し、第2の差動入力端子102と第1の差動出力端子103との間に第2の容量素子108を接続する。
【選択図】図1
【解決手段】 第1のトランジスタ105の出力端子と第1の差動出力端子103との間に第1のインダクタンス素子112を接続し、第2のトランジスタ106の出力端子と第2の差動出力端子104との間に第2のインダクタンス素子114を接続する。上記第1のトランジスタ105の入力端子に第1の差動入力端子101を接続し、第2のトランジスタ106の入力端子に第2の差動入力端子102を接続する。そして、上記第1の差動入力端子101と第2の差動出力端子104との間に第1の容量素子107を接続し、第2の差動入力端子102と第1の差動出力端子103との間に第2の容量素子108を接続する。
【選択図】図1
Description
この発明は、差動信号を増幅するための差動増幅回路に関する。
従来の第1の差動増幅回路としては、差動トランジスタ対に、電界効果トランジスタの一種のSIT(Static Induction Transistor:静電誘導トランジスタ)対を用いたものがある(例えば、米国特許第4,647,867号明細書(特許文献1)参照)。上記従来の第1の差動増幅回路は、SIT対の入力端子であるゲート端子と出力端子であるドレイン端子との間にブリッジ状に容量素子を付加し、トランジスタの入出力間に存在する寄生容量による帰還信号をキャセルすることで、利得の向上と安定化ができることが知られている。ここで安定化とは、安定化定数のK値(Stability Factor)が1以上となることを意味し、入出力の負荷によらず増幅器が発振しない条件とすることである。
また、従来の第2の差動増幅回路としては、差動トランジスタ対にnMOS(Metal Oxide Semiconductor:メタル・オキサイド・セミコンダクタ)対を用いて、同様に、入出力端子間(ゲート-ドレイン端子間)にブリッジ状に容量素子を付加しているものもある(例えば、非特許文献1参照)。この従来の第2の差動増幅回路では、トランジスタのゲート端子とソース端子を短絡接続してダイオードとし、それを容量素子として用いることで、トランジスタの入出力間に存在する寄生容量と同じ容量を正確に形成する例が示されている。
また、従来の第3の差動増幅回路としては、差動トランジスタ対にバイポーラトランジスタ対を用いて、同様に、入力端子であるベース端子と出力端子であるコレクタ端子との間に、ブリッジ状に容量素子を付加しているものもある(例えば、非特許文献2参照)。この従来の第3の差動増幅回路では、容量として、通常の平行平板型の容量素子と、トランジスタをダイオードとして、それを容量素子として用いる例が示されている。この場合、トランジスタのベース端子とエミッタ端子を短絡接続してダイオードとしている。
上記の構成により、差動増幅回路の高利得化と安定化を図り、その差動増幅回路を用いた電気回路設計が容易になる。特に従来の第2の差動増幅回路(非特許文献1)においては、安定化の効果を生かして、広帯域(広い周波数範囲)に対応した増幅回路への応用が示されている。
図12に上記従来の差動増幅回路の基本回路図を示している。図12に示すように、差動入力端子1101,1102と差動出力端子1103,1104に接続されたトランジスタ対1105,1106に、ブリッジ状に容量素子1107,1108を接続している。このとき、差動増幅回路の利得が向上し、かつ、差動増幅回路が安定化する。
図13は、電気回路シミュレータによって計算を行った場合の、差動利得としてのMAG(Maximum Available Gain:最大有能利得)、或いは、MSG(Maximum Stable Gain:最大安定利得)を示している。図12の容量素子1107,1108がない場合の利得201に対して、図12の容量素子1107,1108がある場合の利得202が向上していることがわかる。以下、利得は、K値が1以上の場合はMAGを表記し、K値が1未満の場合はMSGを表記するものとする。このとき、ブリッジ状に接続する容量素子の容量値を、トランジスタ対の入出力間の寄生容量と一致させることで、理想的なトランジスタのモデルにおいては、全周波数範囲において、K値を1以上とすることができる。
図14は理想的なトランジスタのモデルの場合のK値のグラフを示している。図12の容量素子1107,1108がない場合、グラフ301のようにK値が1以下の周波数範囲を有する。それに対し、図12の容量素子1107,1108の容量値がトランジスタ対の入出力間の寄生容量と一致した場合、グラフ302のようにK値が理想的に1以上となる。
また、容量素子1107,1108の容量値が、トランジスタ対の入出力間の寄生容量より小さいと、グラフ303に示すように低周波数側にK値が1未満の周波数範囲が生じ、あるいは、容量値が大きいとグラフ304示すように低周波数側にK値が1未満の周波数範囲が生じてしまう。これに関しては、非特許文献2にも記載があり、K値が1未満の周波数範囲が大きく広がるグラフ304の状況を避けて、容量値をトランジスタ対の入出力間の寄生容量より若干小さめに設定して、最初からグラフ303のように幾分、低周波数側のK値が1以下になることを犠牲にした特性となるように設計する場合もある。
しかし、実際に回路を構成してみると、後述する図2のグラフ305に示すようにK値が1未満の周波数領域ができてしまう場合がある。このとき、低周波数領域にK値が1以下の領域を有する図14のグラフ303,304とは現象が明らかに異なっており、容量素子の容量値を調整することによる改善ができない場合があった。
米国特許第4,647,867号明細書
ボブ・ステンゲル(Bob Stengel)とブルース・トンプソン(Bruce Thompson)著、「ミックスド−モード−S−パラメーターズを用いたニュートラライズド差動増幅器(Neutralized Differential Amplifiers using Mixed−Mode−s−parameters)」、米国、アイトリプルイー・エムテーテー−エス・ダイジェスト(IEEE MTT−S Digest)、2003年6月7日、P.A197―A199
エム・ピー・バン・デル・ヘイデン(M.P.van der Heijden)著、外4名、「高IP3に適した2GHz 高ゲイン差動InGaP HBT ドライバー増幅器(A 2GHz High−Gain Differential InGaP HBT Driver Amplifier Matched for High IP3)」、米国、アイトリプルイー・エムテーテー−エス・ダイジェスト(IEEE MTT−S Digest)、2003年6月7日、P.235―238
そこで、この発明の目的は、簡単な構成で安定化定数のK値を大きくでき、広い周波数範囲で発振のない安定した動作が可能な差動増幅回路を提供することにある。
上記目的を達成するため、この発明の差動増幅回路は、第1のトランジスタと第2のトランジスタからなるトランジスタ対を有する差動増幅回路において、上記第1のトランジスタの出力端子と第1の差動出力端子との間に接続された第1のインダクタンス素子と、上記第2のトランジスタの出力端子と第2の差動出力端子との間に接続された第2のインダクタンス素子と、上記第1のトランジスタの入力端子に接続された第1の差動入力端子と、上記第2のトランジスタの入力端子に接続された第2の差動入力端子と、上記第1の差動入力端子と上記第2の差動出力端子との間に接続された第1の容量素子と、上記第2の差動入力端子と上記第1の差動出力端子との間に接続された第2の容量素子とを備えたことを特徴とする。
上記構成の差動増幅回路によれば、簡単な構成で安定化定数のK値を大きくでき、広い周波数範囲でK値を1以上にして発振のない安定した動作が可能となる。
また、一実施形態の差動増幅回路は、上記第1のインダクタンス素子と上記第2のインダクタンス素子が、スパイラル形のインダクタンス素子またはメアンダ形のインダクタンス素子であることを特徴とする。
上記実施形態の差動増幅回路によれば、上記第1のインダクタンス素子と第2のインダクタンス素子に、スパイラル形のインダクタンス素子またはメアンダ形のインダクタンス素子を用いることによって、大きなインダクタンス値を実現でき、K値を大幅に改善することができる。
また、一実施形態の差動増幅回路は、上記第1,第2のインダクタンス素子と上記第1,第2の容量素子が同一平面上に配置され、上記第1のインダクタンス素子と上記第2のインダクタンス素子が伝送線路によって構成され、上記第1のトランジスタと上記第2のトランジスタとの間の中間点を通り、かつ、上記第1のトランジスタと上記第2のトランジスタの配列方向に対して直交する直線により、上記第1のトランジスタ側の領域と上記第2のトランジスタ側の領域に区切られ、上記第1の容量素子と上記第1の差動入力端子と上記第2の差動出力端子とが、上記第1のトランジスタ側の領域に配置され、上記第2の容量素子と上記第2の差動入力端子と上記第1の差動出力端子とが、上記第2のトランジスタ側の領域に配置されていることを特徴とする。
上記実施形態の差動増幅回路によれば、上記第1の容量素子と第1の差動入力端子と第2の差動出力端子とが、第1のトランジスタ側の領域に配置され、上記第2の容量素子と第2の差動入力端子と第1の差動出力端子とが、第2のトランジスタ側の領域に配置された構成によって、ブリッジ状に接続するために必須の交差する配線が、第1,第2のトランジスタの出力端子と第1,第2の差動出力端子との間の伝送線路によって構成される。そのために、それ以外の配線は接続する端子が隣接して最短で接続することが可能となる。このような配置と配線の構成によって、トランジスタ対の各出力端子から第1,第2の差動出力端子までの伝送線路は、他の配線より自然と長くなってインダクタンスが大きくなり、K値を増加させる効果を発揮する。また、上記伝送線路の長さは他の配線長を変化させることなく自由に設定できる。
また、一実施形態の差動増幅回路は、上記第1のトランジスタ側の領域と上記第2のトランジスタ側の領域に区切る上記直線に対して、上記第1の容量素子が上記第1のトランジスタより遠い位置に配置され、上記直線に対して、上記第2の容量素子が上記第2のトランジスタより遠い位置に配置されていることを特徴とする。
上記実施形態の差動増幅回路によれば、トランジスタ対(第1,第2のトランジスタ)の第1,第2の差動出力端子から第1,第2の差動出力端子までの伝送線路を、より長くしてインダクタンスを大きくできる。また、上記第1,第2の容量素子がトランジスタ対(第1,第2のトランジスタ)の内側にある構造に比べて、トランジスタ対の間に第1,第2の容量素子を配置する間隔が必要ないので、トランジスタ対を構成するトランジスタを近接して位置することが可能となり、トランジスタ対のエミッタ端子間を最短で接続することができる。
以上より明らかなように、この発明の差動増幅回路によれば、従来、K値が1未満であった周波数範囲が減少し、また、K値が1未満の周波数範囲においても、K値の数値が大きくなり、差動増幅回路をより発振しにくくする効果を有する。そのため、差動増幅回路の外部に損失回路、または、負帰還回路を付加して、回路全体のK値を1以上にする場合でも、回路全体の利得の低下を少なくできる利点がある。また、より広い周波数範囲が安定化されるので、従来技術で述べられているような広周波数帯域の増幅回路への応用にも、より適した差動増幅回路を提供することができる。
以下、この発明の差動増幅回路を図示の実施の形態により詳細に説明する。
(第1実施形態)
図1はこの発明の第1実施形態の差動増幅回路の構成を示す回路図である。この第1実施形態の差動増幅回路を構成するトランジスタ対のそれぞれの出力端子と、それぞれの出力端子が接続される差動出力端子の間にインダクタンス素子を追加した図1に示す回路構成により、K値が1未満となる周波数領域でのK値を大きくすることができ、K値が1以下の周波数範囲を減少させることができる。
図1はこの発明の第1実施形態の差動増幅回路の構成を示す回路図である。この第1実施形態の差動増幅回路を構成するトランジスタ対のそれぞれの出力端子と、それぞれの出力端子が接続される差動出力端子の間にインダクタンス素子を追加した図1に示す回路構成により、K値が1未満となる周波数領域でのK値を大きくすることができ、K値が1以下の周波数範囲を減少させることができる。
つまり、図1に示すように、第1のトランジスタ105の出力端子であるコレクタ端子111と第1の差動出力端子103が第1のインダクタンス素子112によって接続され、第2のトランジスタ106の出力端子であるコレクタ端子113と第2の差動出力端子104が第2のインダクタンス素子114によって接続されている。
また、第1のトランジスタ105の入力端子であるベース端子115が第1の差動入力端子101に接続され、第2のトランジスタ106の入力端子であるベース端子116が第2の差動入力端子102に接続されている。
そして、第1の差動入力端子101と第2の差動出力端子104が第1の容量素子107によって接続され、第2の差動入力端子102と第1の差動出力端子103が第2の容量素子108によって接続されている構成となっている。
図2の理想的に安定化された場合のK値のグラフ302から、不安定なK値のグラフ305のように変化する原因としては、配線や素子に起因する寄生インダクタンス成分が原因である可能性が考えられる。しかし、図12に示す従来の差動増幅回路を実現するためには、ブリッジ状の配線が必須であり、交差する配線のために配線長が長くなることが避けられない。
本来、図12の差動増幅回路のように容量素子をブリッジ状に接続する目的は、上記に述べたように、トランジスタの入出力間の寄生容量に起因する帰還信号をキャンセルすることで特性の改善を行うことである。当然、配線に起因する寄生インダクタンスは回路の特性劣化につながると考えられ、できるだけ短い距離で容量素子とトランジスタ素子を接続することが好ましいと考えられる。ところが、実際に回路を構成して検討してみると、逆に、トランジスタ対を構成するトランジスタの出力端子に長い配線などの大きなインダクタンスが接続されているほうが、K値が大きくなり、好ましい結果が得られた。ここで、トランジスタの出力端子とは、バイポーラトランジスタのエミッタ接地回路であればコレクタ端子であり、電界効果トランジスタのソース接地回路であればドレイン端子である。
シミュレーション計算で確認すると、たとえば、図1に示す差動増幅回路のトランジスタ対(105,106)のコレクタ端子111,113と第1,第2の差動出力端子103との間にスパイラル形などのインダクタンス素子112,114を追加すると、インダクタンス素子112,114のインダクタンス値を大きくするのに応じて、順次、図3に示すグラフ311,312,313のように、K値が1未満の周波数範囲でK値が大きくなり、K値が1未満の周波数範囲が減少することがわかった。
ここで、トランジスタは、上記の理想モデルではなく、小信号特性のSパラメータをトランジスタモデルとして用いて、上記の課題(K値が1以下となってしまう課題)を含むようにしている。また、容量素子は、容量値を正確にトランジスタの寄生容量に一致させるために、トランジスタ対と同じサイズのトランジスタを、ベース−エミッタ間を短絡させてダイオードとし、それを容量素子として用いている。図3に示すグラフ311,312,313は、それぞれスパイラル形のインダクタンス素子の巻き線長として100,200,300μmのモデルを用いた場合のシミュレーション結果である。
更に、容量素子をブリッジ状に接続するために生じてしまう全ての配線のK値への影響を調べるために、各配線の長さを変化させた場合のK値をシミュレーションにより計算した。全ての配線を伝送線路401〜408として、図1の差動増幅回路に加えた回路図を図4に示している。
各伝送線路401〜408は、差動対として対応する伝送線路の長さを同時に変化させ、それ以外の伝送線路の長さは、理想的な場合として、長さを0μmとして計算した。例えば配線401と402を同時に変化させ、それ以外の配線(403,404,405,406,407,408)を0μmとして計算する。
また、伝送線路401〜408は、10μm幅のマイクロストリップ線路とし、基板は、厚さ70μmの半絶縁性のガリウム砒素基板とした。
各伝送線路401〜408のK値への影響を見るために、1GHzから20GHzまでのK値の最小値を図5に示している。図5の横軸は変化させた伝送線路の線路長である。
また、トランジスタのモデルは、上記と同じくSパラメータを用いており、K値への悪影響を及ぼす要素が含まれている。そのため全ての伝送線路の長さを0μmとして計算した場合にK値の最小値が1未満となっている。
図4の伝送線路401と402を変化させた場合のK値の最小値を図5のグラフ501に、図4の伝送線路403と404を変化させた場合のK値の最小値を図5のグラフ502に、図4の伝送線路405と406を変化させた場合のK値の最小値を図5のグラフ503に、図4の伝送線路407と408を変化させた場合のK値の最小値を図5のグラフ504に示している。
図5より、伝送線路(401,402,403,404,407,408)では、線路長を増加させるとK値の最小値が小さくなり、不安定な要因が増加するが、トランジスタの出力端子であるコレクタ端子と差動出力端子を接続する伝送線路(405,406)に限っては線路長が増加したとき、K値の最小値が増加することがわかった。
また、ベース端子に接続された伝送線路(401,402)の線路長を増加させたときのK値の減少が特に顕著であることがわかった。
上記の検討結果から、コレクタ端子に接続された伝送線路(405,406)の線路長を長くして、他の配線をできるだけ短い伝送線路となるようにし、とりわけ、ベース端子に接続された伝送線路(401,402)の線路長を短くすることが好ましいことがわかった。
つまり、全ての配線(伝送線路)を短くすることを目指さず、ブリッジ状の接続を実現するために配線が長くなる配線がコレクタ端子と差動出力端子を接続する配線によって構成されるように各素子を配置して配線することによって、K値を大きくすることができる。すなわち、コレクタ端子に接続される配線をブリッジ接続に必須の交差配線となるように構成することが好ましい。K値が大きくなることにより、K値が1以下の周波数範囲が減少する効果が生じる。それは、図3からも読み取ることができる。
上記構成の差動増幅回路によれば、簡単な構成で安定化定数のK値を大きくでき、広い周波数範囲でK値を1以上にして発振のない安定した動作が可能となる。
(第2実施形態)
図6はこの発明の第2実施形態の差動増幅回路の構成を示す平面図である。ここで、この第2実施形態の差動増幅回路のトランジスタは、図7Aに示すように、トランジスタ素子領域701に、ベース端子702,コレクタ端子703,エミッタ端子704が形成されているものを用いている。上記トランジスタを回路に用いるときは、エミッタ端子は上層配線705を用いて引き出し、ビアホール706を介して基板裏面の接地電位に接続して用いるものとする。
図6はこの発明の第2実施形態の差動増幅回路の構成を示す平面図である。ここで、この第2実施形態の差動増幅回路のトランジスタは、図7Aに示すように、トランジスタ素子領域701に、ベース端子702,コレクタ端子703,エミッタ端子704が形成されているものを用いている。上記トランジスタを回路に用いるときは、エミッタ端子は上層配線705を用いて引き出し、ビアホール706を介して基板裏面の接地電位に接続して用いるものとする。
また、容量素子は、図7Bに示すように、トランジスタ対のトランジスタと同じサイズのトランジスタ素子707のベース端子708とエミッタ端子709を短絡させたダイオードを用いている。上記ダイオードは、ベース端子708から引き出した配線710と、エミッタ端子709から上層配線を使用して引き出した配線711をコンタクト部712で接続し、配線710とコレクタ端子713から引き出した配線714を接続端子とする。上記ダイオードを回路に用いるときには、ダイオードのベース端子側の配線710側をトランジスタ対のベース側に、ダイオードのコレクタ端子側の配線714をトランジスタ対のコレクタ側に接続することでダイオードが逆バイアスとなり、ダイオードとしたトランジスタ素子707のベースコレクタ電極間の容量値の容量素子として働く。
図6では、トランジスタ対(607,608)のコレクタ端子601,602と第1,第2の差動出力端子603,604の間にスパイラル形のインダクタンス素子605,606を接続していることが特徴である。
つまり、第1のトランジスタ607の出力端子であるコレクタ端子601と第1の差動出力端子603を、スパイラル形の第1のインダクタンス素子605を介して接続し、第2のトランジスタ608の出力端子であるコレクタ端子602と第2の差動出力端子604を、スパイラル形の第2のインダクタンス素子606を介して接続した構成とする。
また、第1のトランジスタ607のベース端子609は、第1の差動入力端子611に接続され、第2のトランジスタ608のベース端子610は、第2の差動入力端子612に接続されている。
また、第1の差動入力端子611と第2の差動出力端子604を第1の容量素子613によって接続し、第2の差動入力端子612と第1の差動出力端子603を第2の容量素子614によって接続する構成としている。
また、第1,第2のトランジスタ607,608のエミッタ端子を、上層配線705(破線で示す)によってビアホール615,616にそれぞれ接続し、基板裏面の接地電位に接続している。ここで、第1,第2の差動出力端子603,604、第1,第2の差動入力端子611,612は、回路と周辺回路との接続部を指すが、例えば、第1の差動出力端子603であれば、第1のインダクタンス素子605と、第2の容量素子614からの配線619と外部回路への引き出し配線618の接合点を指すものとする。
また、配線間の立体交差部分は図6では、例えば交差部分621として示している。
実際の素子の配置では、図4に示す伝送線路で示された各配線の長さはいずれの配線も全くなくすことはできない。そのため、どうしても、配線長の影響でK値が小さくなる悪影響が生じてしまうことが、図5から読み取ることができる。そこで、第1,第2のトランジスタ607,608のコレクタ端子601,602と第1,第2の差動出力端子603,604との間のインダクタンス値を大きくし、K値の減少を補償できるこの第2実施形態の構成が好ましい。
図6のレイアウトにおいて、図4の各伝送線路に対応する配線の長さは、線路401,402が20μm、線路403,404が50μm、線路407,408が140μmである。このとき、スパイラル形のインダクタンス素子の巻き線長を変化させた場合のK値を図8に示している。巻き線長が100,200,300μmとした場合のK値はグラフ321,322,323とスパイラル形のインダクタンス素子のインダクタンス値を大きくすることでK値が大きくなり改善が見られた。
また、インダクタンス素子としてスパイラル形のインダクタンス素子を用いたが、伝送線路を折り曲げて配置したメアンダ形のインダクタンス素子を用いることもできる。
(第3実施形態)
図9はこの発明の第3実施形態の差動増幅回路の構成を示す平面図である。この第3実施形態の差動増幅回路は、インダクタンス素子として伝送線路を用いている。図9に素子配置および配線の好ましい配置・接続を示している。トランジスタ、容量素子は、第2実施形態と同じく図7に示す構造を用いている。
図9はこの発明の第3実施形態の差動増幅回路の構成を示す平面図である。この第3実施形態の差動増幅回路は、インダクタンス素子として伝送線路を用いている。図9に素子配置および配線の好ましい配置・接続を示している。トランジスタ、容量素子は、第2実施形態と同じく図7に示す構造を用いている。
図9では、第2実施形態の図6と比べて、差動出力端子の中心線617に対する位置関係が変わっていることが大きな特徴である。
つまり、第1のトランジスタ607と第2のトランジスタ608との間の中間点を通り、かつ、第1のトランジスタ607から第2のトランジスタ608の配列方向に対して直交する直線を中心線617により、第1のトランジスタ607側の領域と上記第2のトランジスタ608側の領域に区切り、第1の容量素子613と第1の差動入力端子611と第2の差動出力端子604を、第1のトランジスタ607側の領域に配置し、第2の容量素子614と、第2の差動入力端子612と第1の差動出力端子603を、第2のトランジスタ608側の領域に配置している。
そして、第1のトランジスタ607の出力端子であるコレクタ端子601と第1の差動出力端子603を第1のインダクタンス素子である伝送線路801によって接続し、第2のトランジスタ608の出力端子であるコレクタ端子602と第2の差動出力端子604を第2のインダクタンス素子である伝送線路802によって接続した構成とする。
その他の素子、端子間の配線の接続は第2実施形態と同じである。
上記第2実施形態の図6に示す差動増幅回路の場合では、例えば第1,第2の容量素子613,614の接続配線619,620が長くなっている。これは、ブリッジ状に接続するために必須の交差部621を含む配線が上記接続配線619,620であるためである。一方、図9に示すこの第3実施形態の差動増幅回路の構成では、第1,第2の容量素子613,614、第1,第2の差動入力端子611,612、第1,第2の差動出力端子603,604の中心線617に対する上記の位置関係によって、ブリッジ状に接続するために必須の交差する配線が、第1,第2のトランジスタ607,608の出力端子(コレクタ端子601,602)と第1,第2の差動出力端子603,604との間の伝送線路801,802によって構成されている。そのために、それ以外の配線は、接続する端子が隣接して最短で接続することができ、配線長の増加によってK値が小さくなってしまうことが少ない。また、上記の素子・端子の配置とその配線の構成によって、トランジスタ対(607,608)のコレクタ端子601,602から第1,第2の差動出力端子603,604までの伝送線路801,802は、他の配線より自然と長くなり伝送線路の働きを示し、インダクタンスが大きくなってK値を増加させる効果を発揮する。
上記の配置で配線を行った場合の配線において、伝送線路801,802の長さは他の配線長を変化させることなく自由に設定できる。例えば、トランジスタ対(607,608)の間隔を広くすれば伝送線路801,802が長くなる。そのとき、トランジスタ対(607,608)にあわせて隣接するダイオード(613,614)を移動させれば、伝送線路801,802以外の配線が長くなることはない。そのため、伝送線路801,802の配線長の設計を自由に設計できる利点を有している。
図9のレイアウトにおいて図4に示す各伝送線路に対応する配線の長さは、線路401,402が20μm、線路403,404が50μm、線路407,408が20μmである。このとき、伝送線路801,802の線路長を変化させた場合のK値を図10に示している。線路長が220,320,420μmとした場合のK値は、グラフ331,332,333と線路長を大きくすることでK値が大きくなり改善が見られた。
(第4実施形態)
図11はこの発明の第4実施形態の差動増幅回路の構成を示す平面図である。この第4実施形態の差動増幅回路は、より適した素子の配置と接続の例を示している。
図11はこの発明の第4実施形態の差動増幅回路の構成を示す平面図である。この第4実施形態の差動増幅回路は、より適した素子の配置と接続の例を示している。
上記第3実施形態の図9に示す差動増幅回路では、第1,第2の容量素子613,614がトランジスタ対である第1,第2のトランジスタ607,608の間に位置しているが、この第4実施形態の図11に示す差動増幅回路では、第1,第2の容量素子613,614をトランジスタ対の外側に配置していることに特徴がある。
つまり、第1のトランジスタ607と第2のトランジスタ608との間の中間点を通り、かつ、第1のトランジスタ607から第2のトランジスタ608の配列方向に対して直交する直線である中心線617に対して、第1の容量素子613が第1のトランジスタ607より遠い位置に配置され、第2の容量素子614が第2のトランジスタ608より遠い位置に配置された構成となっている。
また、図11では、トランジスタ607,608のエミッタを上層配線803で引き出して共通のビアホール804に接続し、基板裏面の接地電位に接続するようにしている。
その他の素子、端子間の配線の接続は第3実施形態と同じである。
通常、配線をできるだけ短くすることを考えれば、交差させて接続する第1,第2の容量素子613,614をトランジスタ対の内側に位置させる図9の配置が妥当で、容量素子をトランジスタ対の外側に位置させる配置は、交差するための不要な長い配線を用いる不適切な構成となるところである。
しかし、第4実施形態の構成では、交差するための長い配線が、トランジスタのコレクタ端子から差動出力端子までの配線によって構成されているため、配線が長くなることが特性の劣化につながらず、むしろそのほうが好ましい。そのため、図11に示す第4実施形態の構成・配置は、第3実施形態の構成の効果をより大きく引き出すことができる構成となる。
また、容量素子がトランジスタ対の内側にある図9の構造に比べて、図11では、トランジスタ対の間に容量素子を配置する間隔が必要ないので、トランジスタ対を構成するトランジスタを近接して位置することが可能となる。そのため、トランジスタ対のエミッタ端子間を最短で接続することができる。図11では、上層配線803で接続されている。この第4実施形態の差動増幅回路では、エミッタ端子間の中点は差動増幅回路の仮想接地として働くので、トランジスタ対のエミッタ端子間の距離が小さくなることで、トランジスタの接地インダクタンスが小さくなる効果がある。これにより、トランジスタの接地インダクタンスの低減は利得の向上、動作可能周波数の向上をもたらし特性の向上につながる。
上記の配置で配線を行った場合の配線長は、伝送線路801,802以外は、第3実施形態の図9の差動増幅回路と同じく最短に接続することができることは明らかである。また、伝送線路801,802の長さは他の配線長を変化させることなく自由に設定できる利点も同じである。
以上、第1〜第4実施形態の差動増幅回路では、通常の差動増幅回路と同様に、差動対を構成する素子は、それぞれ互いに概略同じ形状の同じ特性の素子を用いることが好ましい。また、できるだけ互いに対称に配置されることが好ましい。上記第2〜第4実施形態の図6,図9,図11に示す差動増幅回路では、中心線617に対してほぼ対称に配置した構成を示している。また、容量素子は、MIM(Metal Insulator Metal:メタル・インシュレータ・メタル)構造のキャパシタ素子など、ダイオード以外の容量素子を用いることも可能である。また、トランジスタは、バイポーラトランジスタに限らず電界効果トランジスタを用いてもよい。
101…第1の差動入力端子
102…第2の差動入力端子
103…第1の差動出力端子
104…第2の差動出力端子
105…第1のトランジスタ
106…第2のトランジスタ
107…第1の容量素子
108…第2の容量素子
111,113…コレクタ端子
115,116…ベース端子
112…第1のインダクタンス素子
114…第1のインダクタンス素子
601,602…コレクタ端子
603…第1の差動出力端子
604…第2の差動出力端子
605…第1のインダクタンス素子
606…第2のインダクタンス素子
607…第1のトランジスタ
608…第2のトランジスタ
609,610…ベース端子
611…第1の差動入力端子
612…第2の差動入力端子
613…第1の容量素子
614…第2の容量素子
615,616…ビアホール
617…中心線
618…引き出し配線
619,620…接続配線
621…交差部分
801,802…伝送線路
803…上層配線
804…ビアホール
102…第2の差動入力端子
103…第1の差動出力端子
104…第2の差動出力端子
105…第1のトランジスタ
106…第2のトランジスタ
107…第1の容量素子
108…第2の容量素子
111,113…コレクタ端子
115,116…ベース端子
112…第1のインダクタンス素子
114…第1のインダクタンス素子
601,602…コレクタ端子
603…第1の差動出力端子
604…第2の差動出力端子
605…第1のインダクタンス素子
606…第2のインダクタンス素子
607…第1のトランジスタ
608…第2のトランジスタ
609,610…ベース端子
611…第1の差動入力端子
612…第2の差動入力端子
613…第1の容量素子
614…第2の容量素子
615,616…ビアホール
617…中心線
618…引き出し配線
619,620…接続配線
621…交差部分
801,802…伝送線路
803…上層配線
804…ビアホール
Claims (4)
- 第1のトランジスタと第2のトランジスタからなるトランジスタ対を有する差動増幅回路であって、
上記第1のトランジスタの出力端子と第1の差動出力端子との間に接続された第1のインダクタンス素子と、
上記第2のトランジスタの出力端子と第2の差動出力端子との間に接続された第2のインダクタンス素子と、
上記第1のトランジスタの入力端子に接続された第1の差動入力端子と、
上記第2のトランジスタの入力端子に接続された第2の差動入力端子と、
上記第1の差動入力端子と上記第2の差動出力端子との間に接続された第1の容量素子と、
上記第2の差動入力端子と上記第1の差動出力端子との間に接続された第2の容量素子とを備えたことを特徴とする差動増幅回路。 - 請求項1に記載の差動増幅回路において、
上記第1のインダクタンス素子と上記第2のインダクタンス素子が、スパイラル形のインダクタンス素子またはメアンダ形のインダクタンス素子であることを特徴とする差動増幅回路。 - 請求項1に記載の差動増幅回路において、
上記第1,第2のインダクタンス素子と上記第1,第2の容量素子が同一平面上に配置され、
上記第1のインダクタンス素子と上記第2のインダクタンス素子が伝送線路によって構成され、
上記第1のトランジスタと上記第2のトランジスタとの間の中間点を通り、かつ、上記第1のトランジスタと上記第2のトランジスタの配列方向に対して直交する直線により、上記第1のトランジスタ側の領域と上記第2のトランジスタ側の領域に区切られ、
上記第1の容量素子と上記第1の差動入力端子と上記第2の差動出力端子とが、上記第1のトランジスタ側の領域に配置され、
上記第2の容量素子と上記第2の差動入力端子と上記第1の差動出力端子とが、上記第2のトランジスタ側の領域に配置されていることを特徴とする差動増幅回路。 - 請求項3に記載の差動増幅回路において、
上記第1のトランジスタ側の領域と上記第2のトランジスタ側の領域に区切る上記直線に対して、上記第1の容量素子が上記第1のトランジスタより遠い位置に配置され、
上記直線に対して、上記第2の容量素子が上記第2のトランジスタより遠い位置に配置されていることを特徴とする差動増幅回路。
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Publication number | Priority date | Publication date | Assignee | Title |
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JP2017130805A (ja) * | 2016-01-20 | 2017-07-27 | 国立大学法人広島大学 | 能動バラン回路および電力増幅回路 |
WO2022180762A1 (ja) * | 2021-02-26 | 2022-09-01 | 三菱電機株式会社 | 差動増幅装置 |
-
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- 2004-11-16 JP JP2004331479A patent/JP2006148190A/ja active Pending
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WO2022180762A1 (ja) * | 2021-02-26 | 2022-09-01 | 三菱電機株式会社 | 差動増幅装置 |
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