JP4425755B2 - 差動増幅回路 - Google Patents
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Description
図1は、この発明の実施の形態1に係る差動増幅回路の構成を示す回路図である。図1に示す差動増幅回路は、高周波差動入力端子51,52から入力される入力電圧の差を増幅して高周波差動出力端子55,56から出力する1対のnpnトランジスタ53,54を備え、この1対のnpnトランジスタ53,54のベース電極には、ベースバイアス印加抵抗57,58を介して電源60が接続され、ベースバイアス印加抵抗57,58が接続される仮想接地点59がコンデンサ66を介して接地されて、ベースバイアス回路を構成している。
さらに、1対のnpnトランジスタ53,54のコレクタ電極には、コレクタバイアス印加インダクタ61,62を介して高周波差動出力端子55,56が接続され、コレクタバイアス印加インダクタ61,62の仮想接地点63が電源64に接続されると共に、コンデンサ67を介して接地されて、コレクタバイアス回路を構成している。
実施の形態2では、図1に示す差動増幅回路と同一な回路構成を有し、高周波半導体集積回路に用いられる差動増幅回路の多層基板の積層構造を説明する。図7は、図1に示すコレクタバイアス回路部のレイアウトを模式的に示した図であり、また、図8は、図7のA−B線の断面構造を模式的に示した図である。なお、図7において、実線は最上層を含む線路、斜線は下層線路を表している。
Claims (1)
- 入力電圧の差を増幅して出力する1対のトランジスタを備え、各トランジスタのコレクタまたはベース端子が少なくとも線路を用いて接続され、接続された後の電源端子までが少なくとも他の線路を用いて接続されている差動増幅回路において、
各トランジスタのコレクタまたはベース端子が接続されるまでの線路の線路幅を、接続された後の電源端子までの他の線路の線路幅よりも太くすると共に、
前記各トランジスタのコレクタまたはベース端子が接続されるまでの線路を少なくとも多層基板の最上層に形成し、接続された後の電源端子までの他の線路を多層基板の下層に形成した
ことを特徴とする差動増幅回路。
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