JP2006148078A - 平滑な側面を有する導電層を一部として使用する回路基板、その製造方法、ならびにこの回路基板を使用する電気組立体および情報処理システム - Google Patents

平滑な側面を有する導電層を一部として使用する回路基板、その製造方法、ならびにこの回路基板を使用する電気組立体および情報処理システム Download PDF

Info

Publication number
JP2006148078A
JP2006148078A JP2005299079A JP2005299079A JP2006148078A JP 2006148078 A JP2006148078 A JP 2006148078A JP 2005299079 A JP2005299079 A JP 2005299079A JP 2005299079 A JP2005299079 A JP 2005299079A JP 2006148078 A JP2006148078 A JP 2006148078A
Authority
JP
Japan
Prior art keywords
circuit board
conductive layers
insulating layer
smooth
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2005299079A
Other languages
English (en)
Inventor
John M Lauffer
エム． ロウファー ジョン
Voya R Markovich
アール． マルコビッチ ボーヤ
Wozniak, (Nmn) Michael
（エヌエムエヌ） ウオズニアック マイケル
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Endicott Interconnect Technologies Inc
Original Assignee
Endicott Interconnect Technologies Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Endicott Interconnect Technologies Inc filed Critical Endicott Interconnect Technologies Inc
Publication of JP2006148078A publication Critical patent/JP2006148078A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4857—Multilayer substrates
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/38—Improvement of the adhesion between the insulating substrate and the metal
    • H05K3/382—Improvement of the adhesion between the insulating substrate and the metal by special treatment of the metal
    • H05K3/383—Improvement of the adhesion between the insulating substrate and the metal by special treatment of the metal by microetching
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4611—Manufacturing multilayer circuits by laminating two or more circuit boards
    • H05K3/4641—Manufacturing multilayer circuits by laminating two or more circuit boards having integrally laminated metal sheets or special power cores
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00011—Not relevant to the scope of the group, the symbol of which is combined with the symbol of this group
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01021—Scandium [Sc]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01046—Palladium [Pd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01087—Francium [Fr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/1615—Shape
    • H01L2924/16195—Flat cap [not enclosing an internal cavity]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/03—Conductive materials
    • H05K2201/0332—Structure of the conductor
    • H05K2201/0335—Layered conductors or foils
    • H05K2201/0355—Metal foils
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/0929—Conductive planes
    • H05K2201/09318—Core having one signal plane and one power plane
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/03—Metal processing
    • H05K2203/0353—Making conductive layer thin, e.g. by etching
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S428/00—Stock material or miscellaneous articles
    • Y10S428/901—Printed circuit
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49126—Assembling bases
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49155—Manufacturing circuit on or in base
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49155—Manufacturing circuit on or in base
    • Y10T29/49156—Manufacturing circuit on or in base with selective destruction of conductive paths
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T428/00—Stock material or miscellaneous articles
    • Y10T428/12—All metal or with adjacent metals
    • Y10T428/12493—Composite; i.e., plural, adjacent, spatially distinct metal components [e.g., layers, joint, etc.]
    • Y10T428/12535—Composite; i.e., plural, adjacent, spatially distinct metal components [e.g., layers, joint, etc.] with additional, spatially distinct nonmetal component
    • Y10T428/12556—Organic component
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T428/00—Stock material or miscellaneous articles
    • Y10T428/12—All metal or with adjacent metals
    • Y10T428/12993—Surface feature [e.g., rough, mirror]

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Ceramic Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Manufacturing Of Printed Wiring (AREA)

Abstract

【課題】導電層と絶縁層の接着を確実にすると共に、信号減衰を減少させる回路基板とその製造方法を提供する。
【解決手段】２つの導電層２３（例えば、電気メッキを施した銅箔）が中間絶縁層１７に接合（例えば積層）されている回路基板。この絶縁層に物理的に接合されたこれら箔１１の２つの表面は平滑（好ましくは化学処理によって）であって、それらの上に薄い有機質層を備えており、一方両方の箔１１の外側の表面もまた平滑（好ましくは化学処理ステップを用いることによって）である。これらの導電層２３の１つはグラウンド層または電源層として機能することができ、もう一方の導電層２３は複数の信号ラインを一部として有する信号層として機能することができる。
【選択図】図５

Description

本発明は、導電シートを一部として使用する回路基板と、この基板の製造方法、ならびにこの基板を使用した電気組立体および情報処理システムに関する。かかる回路基板の主要な実施例の１つは印刷回路（もしくは配線）基板（またはカード）であり、別の実施例はチップキャリヤ基板である。
複数の引用した特許文献（特許文献１〜特許文献１４）の説明から明示されるように、印刷回路基板およびカード、チップキャリア、ならびにこれらに類似する基板の製造に関する様々な方法が存在する。このことは、高速基板および他の最終構造体においても当てはまる。前記の種類の回路基板上に載置された半導体チップ等の複合電子部品に対する作動要件が高まっているが、そのホスト基板もこの作動要件に対処することができなければならない。特に高まりつつある要件の１つは、載置された2つ以上の部品間の高周波数（高速）接続の必要性であり、この接続は、前述のように部品の下にあるホスト基板を介してなされる。本明細書において使用される「高速」という用語は、約３．０ギガビット／秒〜１０．０ギガビット／秒の周波数の範囲における信号であると理解される。
かかる高速接続は、周知の基板回路配線の固有特性によって生じる、信号劣化（信号減衰(signal attenuation)とも呼ばれる）といった様々な有害な影響を受ける。特定の信号劣化のケースにおいて、この影響は、段階的変化に対する信号の反応の「立ち上がり時間」と「立ち下がり時間」のどちらにおいても現れる。この信号の劣化は伝送線特性インピーダンスがZ0である公式（Z0 ×C）／２によって定量化することができ、Cはバイアの静電容量である（「バイア」とは、異なる導電層を接続するために基板内に配置された公知のメッキスルーホールである）。一般的な５０オームの伝送線インピーダンスを有する信号ライン（配線またはトレースとも呼ばれる）において、４ピコ・ファラドの静電容量を有するメッキスルホール「バイア」は、１００ピコ秒の立ち上がり時間（または立ち下がり時間）の劣化を呈する。これに比べ、上記に引用した特許出願で教示される様々な実施例である０．５ピコ・ファラドの埋め込み「バイア」では、１２．５ピコ秒となる。この差は、信号遷移速度（signal transition rate）が２００ピコ秒以上になるような、８００MHz以上で作動するシステム（今日の業界において「標準」になりつつある）においては大きな意味を持つ。
信号減衰の原因となる要因の１つは、信号が通過する導電層の表面の粗度である。最終基板構造体を形成するために複数の絶縁層および導電層を積層する印刷回路基板製造業者にとって、それら２つの物質間の接着が促進されるようにこれらの表面がいくぶん粗くなっていることが望まれる。しかしながら、その粗度が過剰である場合には、信号経路に悪影響を与えうる。本明細書の教示から理解されるように、本発明は、導電層と絶縁層を接合する際の強固な接着のために最適な粗度を有すると共にその層の表面不整が信号通過を著しく妨げることがない程度に平滑である導電層を提供することが可能である。
本発明の教示は印刷回路基板などの高速基板の製造に制限されることなく、高速信号接続の他の目的に使用される基板の製造に適用することが可能である。一般的に、本明細書における教示は、銅などの一以上の導電層がその隣接する絶縁層に接合（積層）されるいかなる基板および基板として用いられる複合体に適用することが可能であって、特により厚く層を重ねた構造体を形成するために他の絶縁層および導電層に結合する際に有効である。本発明は、効果的に導電層と絶縁層の接着を確実にすると共に、信号減衰を減少する最終構造体を提供することが可能である。
高速基板および他の基板を含む多くの種類の印刷回路基板の上に形成された回路（配線）パターンに関して、そのラインの幅は現在僅か１０ミクロンあまりとなっている。したがって、その導電層（当該産業において金属「箔」とも呼ばれるものもある）は、以前の基板においてより幅の広いラインを有する導電層よりもかなり薄くなってきている。
例えば、ラインの幅が約１００ミクロンの従来の配線パターンの形成に使用する金属箔の指定された厚みが約１５ミクロン〜３５ミクロンの範囲である場合に、１０ミクロンの配線パターンの形成に用いられる金属箔の厚みはそれに対応して減少させる必要がある。これを達成するためには、アルミニウム箔または銅箔を使用することができる。望ましくは、ドラム面上に銅を電着させることによって生じた銅（電着された銅箔）が用いられる。この電着銅箔に関して、銅の析出が始まった表面（ドラムと接触する銅の析出物の形成が始まる表面）は「光沢面(shiny side)」と呼ばれ、銅の析出が完了する表面は「無光沢面（matte side）」と呼ばれる。光沢面の表面状態は、実質的にドラムの表面状態と同じである。
すなわち、ドラムの二乗平均平方根（RMS）表面粗度（印刷回路基板に使用される層の金属表面粗度の従来の測定値（後述を参照））は、凸部の最も高い頂部から凹部の最も深い底部までが約１．０〜２．０ミクロンの粗度を有する約０．１ミクロン〜０．５ミクロンである。（凸部の最も高い頂部から凹部の最も深い底部の距離を出すことは、印刷回路基板に使用される銅箔などの金属層の表面の粗さを示す別の方法である。）その結果、このドラム上に（すなわちドラムの外部表面に対して）形成される電着銅の「光沢」面は、それに類似した粗度を有する。一方では、形成された銅層の外側の無光沢面に関しては、その表面粗度は光沢面の表面粗度より大きく、凸部の最も高い頂部から凹部の最も深い底部までが約３．０〜１０ミクロンの範囲の粗度を有する約１．０ミクロン〜約２．０ミクロンのＲＭＳ値を一般的に有する。
当該産業においては表面粗度を示す様々な方法があり、例えば、Ra（平均粗度、すなわち一区分における中心線の上下の相加平均）、Rq（すなわち翼形中心線からの表面状態の二乗絶対距離の平均の二乗根であるRMS）、Rt（凸部の最も高い頂部から凹部の最も深い底部、すなわち一区分における最上部と最下部間の比高）およびRz（１０ポイントの平均面粗度）などがある。本明細書においては、ＲＭＳ（Rq）値を用いており、説明を容易にするために単に「ＲＭＳ粗度」と呼ばれる。
従来の電着銅箔の場合、誘電−導電層複合体（または、多層に重ねられた最終的な基板を形成するために他の半複合体と結合して使用される半複合体）の一部として組み込む前にこれらの箔に処理を施す様々な方法が知られており、それは最終構造体の箔と絶縁層との間の接着力を増強するためにこの箔を処理する方法を含む。例えば、機械研摩は、通常はバッファの形で、機械的手段を用いて銅箔の表層を平滑にする方法である。しかしながら、箔があまりに薄い場合には、この処理の間にこの銅箔上に与えられた比較的高いストレスにより、断片に切断または裂けてしまうなどの損傷を受ける可能性がある。従って、機械研摩は、比較的厚い銅箔のみの表面を処理することに適しているとみなされる。それと比較として、化学研磨および電解研磨処理は、実質的に銅箔に対して高いストレスをあまり与えないので、これらの処理の一方または両方を使用して比較的薄い箔を好適に処理することができると考えられる。しかしながら、これらの処理は一般的に高額な費用がかかり、多くの場合比較的高価な装置や高価な薬浴が必要となるのに加え、この箔が処理される時間が長くなり、結果として最終製品の製造総時間が長くなってしまう。
特許文献１において、電着銅箔を表面処理を施して製造する工程が記載されており、前記処理は無光沢面の平均表面粗度（Rz）が１．５ミクロン〜３．０ミクロンの範囲となるように、光沢面および無光沢面を有する箔に少なくとも１つの機械的研磨を施すステップを含んでいる。無光沢面は次に、無光沢面の平均表面粗度（Rz）が０．８ミクロン〜２．５ミクロンの範囲となるように選択的な化学研摩が施される。発明者によると、後に化学研摩が施される無光沢面の機械研摩によって、箔が優れた特性を呈することを可能にするとされる。
特許文献２において、電解銅箔を製造する処理が記載されており、この処理は、光沢面および無光沢面を有する電着銅箔に第１の機械研摩を施し、次にこの無光沢面に更なる機械研摩を施すステップを含む。優れた表面特性を有する平坦で非常によく研磨された表面が得られるとしている。さらに、凹んだ部分は研磨されないので、この研磨ステップによって失われる銅の量は極めて微量である。
特許文献３において、印刷配線基板の製造に用いられる電着銅箔が記載されており、この基板において無光沢面の元の表面は、好ましくはバフ研摩によって、完全に除去され、直線の線条およびある程度の粗度を有する表面を残す。新しい表面は次に、第２の表面粗度を形成する処理であるこぶ状メッキが施され、その後、耐腐食処理が施される。特許文献４において、軽微な変更態様と考えられる類似する処理が記載される。
特許文献５において、銅張積層板（copper-clad laminate）であって、銅電着が形成される光沢面上の電解銅箔が基板の片面または両面にその光沢面で接合されており、この基板はファインピッチ配線（回路）パターンを有すると共に高いエッチング率を呈することを特徴とする銅張積層板が記載されている。この特許は、下記の特許文献６の一部継続出願である。
特許文献７において、銅箔の両面上に形成された逆鱗傷形の微細なこぶ状めっきを有する印刷回路内層銅箔が記載されており、このこぶ状メッキは特定の長さおよび最大直径を有する。
特許文献８において、銅電着が形成される光沢面上の電解銅箔が基板の片面または両面にこの光沢面で接合されることを特徴とする銅張積層板が記載されている。
特許文献９において、パラジウム、プラチナ、ルテニウム、金および銀からなる群から選択される貴金属を含む触媒液体を有する伝導キャリアの表面を接触させるステップと、その後に銅の電気メッキにより処理面上に銅箔層を形成するステップと、加熱プレス接合によって銅箔層上に絶縁基体を積層するステップと、その次に伝導キャリアを積層体から分離するステップとを含む銅張積層板を製造する処理が記載されている。結果として生じる銅張積層板の銅箔層は、より少ないピンホールを有するとされ、等方性の機械特性を呈する。
「液体処理装置」が意味するものに関しては、下で引用する４つの米国特許において、近くの材料の表面上の指定された箇所への液体の正確な直接加圧噴射を印加するために特に設計された液体処理装置/組立体の様々な実施例が記載されている。これらの特許において明記されるように、かかる材料は一般的に、両側に配置された噴霧器からこの材料の両側に向けられた液体を浴びてこの装置／組立体を通過する。これらの構造体を用いて達成し得る様々な圧力が、これらの特許の多くにおいて詳細に明記されている。
特許文献１０において、無光沢面の全体が研磨された電着銅箔から形成されるリードパターンを有するテープキャリヤが開示されている。この公報においては、無光沢面が化学的に１〜２ミクロン研磨された電着銅箔の使用を記載している。所望のリードの強度を有する、信頼性が非常に高いキャリアテープは、無光沢面全体が化学的に十分研磨された銅箔の使用によって形成することができると記載されている。
本発明の教示において、導電層（例えば電気メッキを施した銅箔）が別の導電層と組み合わされて中間絶縁層に接合（例えば積層）される回路基板が示される。絶縁体に物理的に接合する２つの箔面は平滑であり、これらの箔面を有する２つの箔の外面も、向かい合う平滑な箔面よりは粗いが平滑である。これらの導電層の１つはグラウンド層または電源層として機能することができ、もう一方の導電層は複数の信号ラインを一部として有する信号層として機能することができる。この信号ラインの厚みは極めて薄くできると共に幅を極めて細くすることができ、その場合にもこのラインにおける高速信号の伝送が可能である。しかしながら、本発明は、前述したような極めて薄くて細い信号ラインを有する基板に限定せず、本明細書において定められるよりも厚くて幅の広いラインを有する基板をも好適に製造することができることは本明細書の教示により明白である。
こうした基板およびこの基板の製造方法ならびにこの基板を利用した電気組立体および情報処理システムは、従来技術において著しい進歩をもたらすであろう。
米国特許第６，４７５，６３８号（ミツハシ他） 米国特許第６，２９１，０８１号（クラベ他） 米国特許第５，８９７，７６１号（タグサリ他） 米国特許第５，８５８，５１７号（タグサリ他） 米国特許第５，５４５，４６６号（サイダ他） 米国特許第５，４３７，９１４号（サイダ他） 米国特許第５，４８２，７８４号（オハラ他） 米国特許第５，４３７，９１４号（サイダ他） 米国特許第５，０９６，５２２号（カワチ他） 特開平５−１６０２０８号公報 米国特許第５，５１２，３３５号（ミラー他） 米国特許第５，３７８，３０７号（バード他） 米国特許第５，２８９，６３９号（バード他） 米国特許第５，０６３，９５１号（バード他）
従って、本発明の主要な目的は、本明細書において教示される有益な特徴を有する回路基板を提供することによって、当該回路基板技術を高めることである。
本発明の別の目的は、比較的安易な方法かつ比較的安価に回路基板を製造する方法を提供することである。
本発明のさらに別の目的は、上記回路基板を使用することができてその複数の有益な特徴から利益を得ることができる電気組立体を提供することである。
本発明の更に別の目的は、回路基板を一部として利用することができてその複数の有益な特徴から利益を得ることができる情報処理システムを提供することである。
本発明の一態様によると、回路基板の製造方法が提供され、この製造方法は、少なくとも１つの絶縁層を形成する工程と、第1の比較的低い粗度を有する第１側面および該第１側面の粗度より高い粗度を有する第２側面を有している第1および第２導電層を形成する工程と、前記第１および第２導電層の前記第１側面の前記粗度を必要最小限増加させるために該第１側面に化学処理を施す工程と、前記第１側面の前記処理の後に、前記絶縁層が前記第1導電層と第２導電層の間に実質的に配置されるように前記第１および第２導電層の前記第１側面に前記絶縁層を接合する工程と、 前記第１側面の粗度よりも高い前記粗度を有している前記第１および第２導電層の前記第２側面に、該第２側面の前記粗度ならびに前記第１および第２導電層の厚みを減少させるために化学処理を施す工程と、少なくとも１つの前記導電層において回路パターンを形成する工程と、を有することを特徴とする。
本発明の別の態様によると、回路基板が提供され、この回路基板は、第１および第２の側面を有する少なくとも１つの絶縁層と、薄い有機質層を有すると共に前記少なくとも１つの絶縁層の互いに対向する前記第１および第２側面に接合された平滑な第１側面と、この第１側面と対向するエッチングされた平滑な第２側面と、を有する第１および第２導電層と、平滑な前記第１側面およびエッチングされた平滑な前記第２側面を有する少なくとも１つの前記導電層において形成された回路パターンと、を有することを特徴とする。
本発明の更に別の態様によると、電気組立体が提供され、この電気組立体は、回路基板と、電子部品とを有しており、前記回路基板は、第１および第２側面を有する少なくとも１つの絶縁層と、薄い有機質層を有すると共に前記少なくとも１つの絶縁層の前記第１および第２側面に結合された平滑な第１側面ならびにこの第1側面に対向するエッチングされた平滑な第２側面を有する第１および第２導電層と、平滑な該第１側面およびエッチングされた平滑な該第２側面を有する前記導電層の少なくとも１つにおいて形成された回路パターンとを有する回路基板であって、前記少なくとも１つの電子部品は、前記基板上に配置されると共にこの基板に電気的に結合されることを特徴とする。
本発明の更に別の態様によると、情報処理システムが提供され、この情報処理システムは、筐体と、回路基板と、少なくとも１つの電子部品を含んでおり、該回路基板は、第１および第２側面を有する少なくとも１つの絶縁層と、薄い有機質層を有すると共に前記少なくとも１つの絶縁層の前記第１および第２側面に結合された平滑な第１側面ならびにこの第１側面に対向するエッチングされた平滑な第２側面を有する第１および第２導電層と、平滑な該第１側面およびエッチングされた平滑な該第２側面を有する前記導電層の少なくとも１つにおいて形成された回路パターンとを有しており、前記少なくとも１つの電子部品は、前記回路基板に配置されると共に電気的に結合されていることを特徴とする。
すなわち、本発明は、
「回路基板の製造方法であって、
少なくとも１つの絶縁層を形成する工程と、
第1の比較的低い粗度を有する第１側面および該第１側面の粗度より高い粗度を有する第２側面を有している第1および第２導電層を形成する工程と、
前記第１および第２導電層の前記第１側面の前記粗度を必要最小限増加させるために該第１側面に化学処理を施す工程と、
前記第１側面の前記処理の後に、前記絶縁層が前記第1導電層と第２導電層の間に実質的に配置されるように前記第１および第２導電層の前記第１側面に前記絶縁層を接合する工程と、
前記第１側面の粗度よりも高い前記粗度を有している前記第１および第２導電層の前記第２側面に、該第２側面の前記粗度ならびに前記第１および第２導電層の厚みを減少させるために化学処理を施す工程と、少なくとも１つの前記導電層において回路パターンを形成する工程と、
を有することを特徴とする回路基板の製造方法」
であり、」この方法は、
「前記第１および第２導電層を形成する工程は、前記第１側面に前記処理を施す前に前記第１の比較的低い粗度が約０．１RMS粗度〜約０．５RMS粗度の範囲内である前記第１および第２導電層を形成する工程を含むこと」
さらには、
「前記第１および第２の導電層を形成する工程は、前記第２側面の粗度が１．０RMS粗度〜３．０RMS粗度の範囲内である前記第１および第２の導電層を形成する工程を含むこと」
そして、
「前記第１側面に前記化学処理を施す工程は、酸を含む溶液に前記第１側面をさらす工程を含むこと」、さらには、「前記第１側面を処理する工程は、前記第１および第２導電層の前記側面上に薄い有機質層を配置する工程を含むこと」
とすることができる。
そして、この方法は、「前記薄い有機質層は、前記第１および第２導電層が前記絶縁層に接合される時に、前記第１および第２導電層の前記第１側面上に残ること」あるいは「前記第１および第２導電層の前記第１側面を前記絶縁層に接合する工程は、積層処理を用いることによって達成されること」とのなされるのであり、さらには、「前記第１および第２の導電層の前記第２側面に前記処理を施す工程は、液体処理装置を使用して達成される」のであり、「前記導電層を前記絶縁層に接合する前記工程の後に前記第２導電層に複数の開口部を形成する工程をさらに含むこと」
もあるものである。
そして、以上の製造方法は、「前記導電層のうちの前記少なくとも１つの導電層において前記回路パターンを形成する前記工程は、該導電層をエッチング液にさらす工程を含む化学処理を施すことによって達成されること」あるいは「前記少なくとも１つの絶縁層ならびに前記第１および第２の導電層を有する前記回路基板の両側に付加的な絶縁層および導電層を加える工程と、前記付加的な導電層のうち選択された導電層において回路パターンを形成する工程とを、更に含むこと」、さらには、「前記回路基板において絶縁層および導電層の総数は、１１以上であること」
もあるものである。
また、本発明は、
「回路基板であって、
第１および第２の側面を有する少なくとも１つの絶縁層と、
薄い有機質層を有すると共に前記少なくとも１つの絶縁層の互いに対向する前記第１および第２側面に接合された平滑な第１側面と、この第１側面と対向するエッチングされた平滑な第２側面と、を有する第１および第２導電層と、
平滑な前記第１側面およびエッチングされた平滑な前記第２側面を有する少なくとも１つの前記導電層において形成された回路パターンと、
を有することを特徴とする回路基板」をも含むものであり、この場合、「前記少なくとも１つの絶縁層は、ガラス繊維で補強したエポキシ樹脂、ポリテトラフルオロエチレン、ポリイミド、ポリアミド、シアン酸塩樹脂、ポリフェニレンエーテル樹脂、感光作画性材料ならびにこれらの組合せからなる高分子材料の群から選択される有機絶縁材料であること」及び「前記第１および第２の導電層は、銅または銅の合金材料からなること」、さらには、「前記銅または銅の合金材料は、電着した
銅であること」そして「前記薄い有機質層は、ベンゾトリアゾールからなると共に、約５０オングストローム〜約５００オングストロームの厚みを有すること」になるものでもある。
また、この回路基板は、「前記少なくとも１つの絶縁層ならびに前記第１および第２の導電層を有する前記回路基板の両側に配置された付加的な絶縁層および導電層と、前記付加的な導電層のうち選択された導電層において形成された回路パターンと、を更に含む」ことがあるし、「前記回路基板における絶縁層および導電層の総数は、１１以上である」
こともあるものである。
さらに、この発明は、
「電気組立体であって、
回路基板と、電子部品とを有しており、
前記回路基板は、第１および第２側面を有する少なくとも１つの絶縁層と、薄い有機質層を有すると共に前記少なくとも１つの絶縁層の前記第１および第２側面に結合された平滑な第１側面ならびにこの第1側面に対向するエッチングされた平滑な第２側面を有する第１および第２導電層と、平滑な該第１側面およびエッチングされた平滑な該第２側面を有する前記導電層の少なくとも１つにおいて形成された回路パターンとを有する回路基板であって、
前記少なくとも１つの電子部品は、前記基板上に配置されると共にこの基板に電気的に結合されることを特徴とする電気組立体」
であり、この場合、「前記少なくとも１つの電子部品は半導体チップを有しており、前記回路基板はチップキャリア基板であること」があり、また、「前記第１および第２導電層の平滑な前記第１側面上の前記薄い有機質層は、ベンゾトリアゾールからなると共に、約５０オングストローム〜約５００オングストロームの厚みを有すること」、そして、「前記少なくとも１つの絶縁層は、ガラス繊維で補強したエポキシ樹脂、ポリテトラフルオロエチレン、ポリイミド、ポリアミド、シアン酸塩樹脂、ポリフェニレンエーテル樹脂、感光作画性材料ならびにこれらの組合せからなる高分子材料の群から選択される有機絶縁材料であること」を特徴とする電気組立体ともなるものである。
この電気組立体は、「前記第１および第２の導電層は、銅または銅の合金材料からなること」としたり、「前記銅または銅の合金材料は、電着した銅であること」としたりすることができる。
さらに、この電気組立体は、
「前記少なくとも１つの絶縁層および前記第１および第２導電層を有する前記回路基板の両側に配置された付加的な絶縁層および導電層と、前記付加的な導電層のうち選択された導電層において形成された回路パターンと、を更に含む」ものとされ、「前記回路基板における絶縁層および導電層の総数は、１１以上である」ともされる。
そして、発明は、
「情報処理システムであって、
筐体と、回路基板と、少なくとも１つの電子部品を含んでおり、
該回路基板は、第１および第２側面を有する少なくとも１つの絶縁層と、薄い有機質層を有すると共に前記少なくとも１つの絶縁層の前記第１および第２側面に結合された平滑な第１側面ならびにこの第１側面に対向するエッチングされた平滑な第２側面を有する第１および第２導電層と、平滑な該第１側面およびエッチングされた平滑な該第２側面を有する前記導電層の少なくとも１つにおいて形成された回路パターンとを有しており、
前記少なくとも１つの電子部品は、前記回路基板に配置されると共に電気的に結合されていることを特徴とする情報処理システム」をも含むものであり、この情報処理システムは、パーソナルコンピュータを含むし、メインフレームコンピュータやコンピュータサーバも含むものである。
本発明は、２つの導電層（例えば、電気メッキを施した銅箔）が中間絶縁層に接合（例えば積層）されている回路基板を主たるものとするものである。この絶縁層に物理的に接合されたこれら箔の２つの表面は平滑（好ましくは化学処理によって）であって、それらの上に薄い有機質層を備えており、一方両方の箔の外側の表面もまた平滑（好ましくは化学処理ステップを用いることによって）である。これらの導電層の１つはグラウンド層または電源層として機能することができ、もう一方の導電層は複数の信号ラインを一部として有する信号層として機能することができる。かかる回路基板を製造する方法と、更にこの回路基板を使用する電気組立体および情報処理システムもまた提供される。
以上の各発明によれば、
・本明細書において教示される有益な特徴を有する回路基板を提供することによって、当該回路基板技術を高めることができる。
・比較的安易な方法かつ比較的安価に回路基板を製造する方法を提供することができる。
・上記回路基板を使用することができてその複数の有益な特徴から利益を得ることができる電気組立体を提供することができる。
・回路基板を一部として利用することができてその複数の有益な特徴から利益を得ることができる情報処理システムを提供することができる。
といった優れた効果を発揮するのである。
本発明のより良好な理解と、他の更なる目的、効果、およびその機能の理解のために、上記の図面と関連する以下の開示および添付の請求の範囲を参照する。図面中、同一数字は類似部分を示すものである。
本明細書中において使用される「回路基板」という用語は、少なくとも１つの絶縁層および少なくとも２つの冶金による導電層を有する基板を含む。実施例では、例えばガラス繊維で補強したエポキシ樹脂（「FR-４」絶縁材料と呼ばれるものも含む）、ポリテトラフルオロエチレン、ポリイミド、ポリアミド類、シアン酸塩樹脂、感光作画性（フォトイメージ可能な）材料、およびこれらに類似する材料などの絶縁材料から形成される構造体を含んでおり、導電層は、銅のような適切な冶金の材料からなる金属層（例えば電源層、信号層またはグランド層）であるが、他の金属（例えばニッケル、アルミニウム等）もしくはそれらの合金からなるかまたはそれらを含んでいてもよい。更なる例は以下により詳細に記載されている。この構造体の絶縁材料が感光作画性(フォトイメージ可能な)材料である場合、この材料は、必要であれば本明細書で定義されるように所望の開口部を備え、所望の回路パターンを形成するために、感光作画され、感光パターン化され、現像される。絶縁材料はカーテンコート処理またはスクリーン処理されても、あるいは乾燥膜として提供されても構わない。感光作画性材料の最終硬化によって、所望の電子回路がその上に形成されるための硬化したベースが提供される。特定の感光作画性絶縁組成物の一実施例は約８６．５％〜約８９%の固体物を含み、この固体物は、約２７．４４%のPKHC（フェノキシ樹脂）と、４１．１６%のEpirez ５１８３（四ブロモ・ビスフェノールA）と、２２．８８%のEpirez SU-８（８官能性エポキシ・ビスフェノールAホルムアルデヒド・ノボラック樹脂）と、４．８５%のUVE １０１４光重合開始剤と、０．０７%のエチルバイオレット染料と、０．０３%のFC ４３０（３Ｍ社のフッ化ポリエーテル・ノニオン界面活性剤）と、３．８５%のAerosil ３８０（固形にするためのデグッサのアモルファス二酸化ケイ素）と、を含む。溶媒は、感光作画性絶縁組成物全体の約１１%〜約１３．５%である。本明細書において教示される絶縁層は、一般的に約２ミル〜約４ミル厚であるが、必要に応じてこれより厚くてもよい。回路基板の実施例は、印刷回路基板（またはカード）と、チップキャリアとを含む。本発明の教示は「フレックス」回路（ポリイミドなどの絶縁材料を使用する）として知られるものにも適用できると考えられる。
本願明細書において使用する「電子部品」という用語は、半導体チップ、レジスタ、コンデンサなどのような部品を意味し、これらは、印刷回路基板やチップキャリアといった基板の外部導電表面上に配置されるとともに、印刷回路基板やチップキャリア等の少なくとも内部回路または外部回路のいずれか一方を使用して互いに更には他の部品に電気的に接続することができる。
「電気組立体」という用語は、本明細書で明記されるように、組立体に結合されてその一部として形成された少なくとも１つの電子部品を組み合わせた少なくとも１つの回路基板である。公知のそうした組立体の実施例は、電子部品である半導体チップを有するチップキャリアを含んでおり、このチップは通常、基板上に配置されると共に、基板の外面上の配線（例えばパッド）または一以上のスルーホールを用いて内部導体に結合（カップリング）される。おそらく最もよく知られる組立体は、レジスタ、コンデンサ、モジュール（一以上のチップキャリアを含む）等の複数の外部部品を有する従来の印刷回路基板であって、これらの部品はこの印刷回路基板に載置されると共に内部回路に結合される。
本願明細書における「情報処理システム」という用語は、ビジネス、科学、制御、または他の目的のための、いかなる形の情報またはデータを、計算、分類、処理、送信、受信、読み出し、形成、切り替え、保存、表示、明示、測定、検出、記録、再生、処理、または利用するために主として設計されたいかなる手段または手段の集合を意味する。実施例は、パソコンおよび、サーバ、メインフレーム等のより大きなプロセッサを含む。かかるシステムは、その一体部分として一般的に一以上の印刷回路基板やチップキャリア等を含む。例えば、一般的に使用される印刷回路基板は、その上に搭載された、チップキャリア、コンデンサ、レジスタ、モジュール等といった複数の各種部品を有する。こうした印刷回路基板の１つは、「マザーボード」と呼ばれ、適切な電気コネクタを使用して様々な他の基板（またはカード）をその上に搭載することができる。
電着銅箔等の導電層の側面の表面粗度を定義するために本明細書において用いられる「平滑（smooth）」という用語は、約０．１〜約０．６ミクロンのRMS表面粗度を有する層の側面を意味する。
本明細書において用いられる「液体処理装置」という用語は、加圧された液体の噴射を材料の表面に正確に当てるように調整された加圧液体スプレー装置／組立体を意味しており、この材料は、前記噴射が材料の両側からなされてこの材料の両側面に当たるように、または最も単純な態様においては前記装置／組立体が材料の一側面のみに前記噴射を用いてこの一側面にのみ液体が当たるように処理される。この種類の装置/組立体は、特許文献１１、特許文献１２、特許文献１３および特許文献１４において記載され、これらの特許の教示は本願明細書に引用されている。最も簡単な形態においては、特許文献１４および特許文献１３に示されるように、その装置は下方または上方に向けられた複数のかかる噴射口を含んでおり、処理される材料はエッチング液やすすぎ水等の加圧した液体を浴びて通過する。特許文献１１において記載されているように、複数の液体処理装置に沿って間隔を置いて配置されたオーバーフロー液溜めや、振動手段といった付加的な構造も用いられる。この後者の装置/組立体の例は、特許文献１２において記載されている。
図１を参照すると、導電性材料の箔１１（好ましくは「標準的な」または「平坦かつ安定している」電着銅箔）が、まず最初に形成される。この形態において、箔１１は第１側面１３およびそれに対向する第２側面１５を有している。例えば、側面１３（「ドラム」側面（それがドラム表面に対して形成されたことを意味する））は、好ましくは約０．１〜約０．５ミクロンのRMS粗度を有しており、上記の「平滑」な範囲に入るとされる。この側面の凸部の最も高い頂点から凹部の最も深い底部までの粗度（maximum peak-to-valley roughness、以後はPTV粗度とする）の値は、好ましくは約１．０ミクロン〜約２．０ミクロンであって、その最適値は１．５ミクロンである。側面１５（電着銅箔の「無光沢」側面（ドラムに対面していないことを意味する）と呼ばれる）は、側面１３に比べて粗度がより高いと共に、この同じ例において、好ましくは、約２．５〜約１０．０ミクロンの最大PTV粗度を有する約１．０〜約３．０ミクロンの同じRMS基準を用いた粗度を有する。このように、この元々の形状における側面１５は、本明細書に記載されるような「平滑」の定義にそぐわない。電着銅箔を説明する時の「平坦かつ安定している」という用語は、公知の化学的防錆処理が施されていてもよいが表面を粗くする付加的な処理（例えば第２のこぶ状メッキ処理）を施してはいない銅箔を意味する。 加えて、電着銅箔を説明する時の「基準」という用語は、表面を粗くする付加的な処理（例えば第２のこぶ状メッキ処理）を無光沢面に施され更に周知の化学的防錆処理を両面に施された銅箔を意味する。かかる電着箔のいずれの種類も本発明における使用にうまく適応するように形成され、従来技術において周知である他の種類の箔も同様である。図面において示される表面の微細形状は、説明の便宜上拡大されており、前記表面の実際の粗度を表していない。
前述のように、本発明の鍵となる態様は、以下の導電層の提供であって、すなわち、この導電層は、信号がそれを通過する時に、実質的に信号減衰を防ぐために機能する一方、積層といった比較的激しい印刷回路基板製造工程において絶縁層に接合される時に確実な接着を促進させるのに十分な”粗さ”をも有しているのである。この積層接着に必要な値は、銅の表面の直線インチ（liner inch）につき少なくとも３ポンドであると考えられる。本明細書の新規で独特な教示を用いてこれを達成するために、層１１の側面１３には、酸、過酸化物および金属（好ましくは銅の）を含んだ溶液にさらす化学処理が施される。好適な処理の１つとしては、Atotech Deutschland社（サウスカロライナ ロックヒル １７５０に米国住所を置く）より販売される「ボンフィルム（BondFilm）」溶液を本発明の箔に用いる処理が含まれる。「ボンフィルム（BondFilm）」という用語は、Atotech Deutschland社の商標である。このボンフィルム溶液は、主に３つの構成要素から成っており、それらは(１)硫酸、(２)過酸化水素、(３)銅であって、さらに付加的なAtotechドイツ社専売の構成要素が含まれる。この処理はまた、酸化代替処理（oxide alternative process）と呼ばれ、それは、その処理を施した材料に酸化層を形成しないことを意味する。
本発明で使用する銅の導電層（図２で示した箔１１の少なくとも２つ）は、このボンドフィルム溶液を用いて、例えば摂氏約２５〜４５度の溶液温度で約３０〜約２００秒間浸漬することによって処理される。この処理の一部として、それぞれの導電層はまず最初に洗浄され、脱脂され、そして活性化のステップが続き、さらに側面１３および１５にマイクロエッチングが施される。最後に、薄い有機コーティングがこの両面に施される。注目すべきことは、層１１が中間絶縁層１７（以下を参照）に接合されて側面１３は絶縁層の両面に直接接合される場合に、この薄い有機物はそれぞれの層１１の側面１３上に残留することである。一実施例において、好適な有機材料は、僅か約５０オングストローム〜約５００オングストロームの厚みを有するベンゾトリアゾールである。下記に記載されるように、この膜(フィルム)は後の箔１１の処理において表面１５から除去される。銅箔に上記の処理を用いることによって、銅の表面１３のRMS粗度の増加は０．２ミクロン未満となり、それは必要最小限の増加であると考えられる。上記のことから理解されるように、側面１３にこの「酸化代替」処理を施す目的は、表面粗度を著しく増加させることなく積層接合強度を強化するためである。この最終的な表面もまた「平滑」である。なぜならその最終的なRMS粗度は０．１５〜約０．６ミクロン（元々は約０．１〜約０．５ミクロン）であって、約１．０〜２．０ミクロンの元の凸部の頂点（つまりPTV粗度）と比較した場合、約１．２〜約２．２ミクロン（最適値は１．７ミクロン）のPTV粗度範囲を有するであるからである。特筆すべきことに、この平滑性によって、特に高速信号を含む信号がこの表面の近くを通過するときに信号減衰を実質的に防ぐことができる完成した導電層表面が出来上がる。
本発明で最も単純な実施例において、上述したように、図２に示す箔１１の２つが必要である。両方の箔はボンドフィルム溶液で処理され、それぞれの側面１３はドラムに電着された時の最初の粗度の値から僅かに増加する。従って、外側のより粗い表面１５も、ボンドフィルム溶液処理によって僅かに粗度が増す。具体例として、約１．０ミクロン〜約３．０ミクロンの元のRMS粗度は、僅かに増加し約１．０５ミクロン〜約３．０５ミクロンとなる。２．５ミクロン〜約１０ミクロンの元の凸部の頂部の差異（つまりPTV粗度）は、僅かに増加し約２．５５ミクロン〜約１０．０５ミクロンとなる。以下に更に詳細に記載されるように、この増加は、この表面１５の最終的な処理によって取るに足らないものとなる。前述の有機フィルムは、表面１５上にも形成されるが、後述するように後に除去される。
図２において、２つの箔１１は、平滑な側面１３が互いに向かうように配列されて、中間絶縁層１７に接合される（好ましくは従来の印刷回路基板積層処理を用いる）。層１７の絶縁材料の好適な例は、ガラス繊維で補強されたエポキシ樹脂、ポリテトラフルオロエチレン（テフロン（E. I. DuPont deNemours and Companyの商標））、ポリイミド、ポリアミド、シアン酸塩樹脂、ポリフェニレン・エーテル樹脂、感光作画性材料を含んでおり、これらのうち最も好適なものは、印刷回路基板技術において「FR-4」としても知られるガラス繊維で強化されたエキポシ樹脂材料である。上記の例において、それぞれの銅の導電層１１は約１ミル（１インチの１，０００分の１）〜約３ミルの最初の厚さを有しており、一方で、層１７の最初の厚みは約２ミル〜約１５ミルである。接合（例えば、従来の積層の圧力および温度を用いる）に引き続いて、図２に示される３層に積層された基板の厚みは好ましくは約３ミル〜約１９ミルより薄く、この厚みの減少は積層の圧力による中間絶縁材料の圧縮から生じる。しかしながら、箔１１の銅は、その最初の厚みを保持する。
図３において、元々は表面１３よりも粗度が高い外側の表面１５は、ボンドフィルム処理によって約１．０５ミクロン〜約３．０５ミクロンのRMS粗度まで僅かに粗度が高くなっており、上述の種類の液体処理装置を用いてエッチング液（塩化第２銅が好ましい）を外面上に噴霧する液体エッチング処理が施される。そうした装置の代表例は、上で引用した４つの特許のうち１以上の特許において明記されていると共に図示されている。かかる処理の間、エッチング液は露出した表面１５上に1平方インチにつき約５ポンド〜約２０ポンドの圧力で噴霧され、これらの表面粗度および箔１１の全体の厚みを減少させる。上で引用した特許において示されるように、液体の流れは表面全体を横切るようにして流れ、それは最も速い割合で表面上の高い箇所を侵食するように作用し、よって著しく粗度を減少して表面を完成させる。結果として生じる表面の粗度は、上述の最初の粗度の値から著しく減少する。具体例として、約１．０５〜約３．０５ミクロンのRMS粗度は僅か約０．１５〜約０．６ミクロンに減少し、元の頂部は２．５５〜約１０．０５ミクロンから僅か約１．２〜約２．２ミクロン（最適な頂部は約１．７ミクロン）に減少する。注目すべきことは、これらの値は、層１７に接する表面１３の表面粗度の値と実質的に同一であることである。よって、表面１５（この時点では１５’として示される）も、上で定義された値に従って「平滑」となる。形成された有機フィルムはこの液体処理工程によって除去され、特筆すべきことに、箔１１の全体の厚みは液体処理前の約１．０ミル〜約３．０ミルの厚さから約０．３ミル〜２．７ミルに減少する。従って、この液体処理工程は、その粗度を所望の”平滑”な値まで減少させる一方、上述の機械的な手順によって引き起こされる損傷を被ることなしに銅箔の厚みも同時に減少させる。さらに上記同様重要なことは、この厚みの正確な減少は、平滑となった表面１５に沿った信号減衰を実質的に防ぐことを確実にする一方、絶縁層に効果的に接合（積層）するための適切な粗度を提供する。
平滑な内部表面１３の接合の後に平滑な外部表面１５’を形成することが図３に示されているが、このことは、接合に先立ってそうした平滑な外部表面を形成することも可能であるため、本発明を限定することを意味しない。このことは、露出したその表面に液体処理を施している間、適所にその箔を保持するための適切な保持手段によって達成することができる。液体処理装置の特許において明記されているように、かかる保持は、適切なローラー等を使用することにより可能となり、どの装置がどのように使用されるかによって、材料シートをその装置の上方で処理されるか下方で処理されるかまたは全体にわたって処理されるように方向付けする。箔材料が上方または下方を通る場合には、この露出された箔の表面は噴霧機に近接して通過することのみが必要となる。これらの装置の１つのみにその箔を通過させることによっても、両面の同時処理は可能であって、必要に応じて、例えば少なくとも噴霧液の化学調合または噴霧の衝撃力を調整することによって、片面を他面よりも粗くもしくは平滑にすることもできることは理解されよう。
その最も単純な形態において、図３に示される構造体（少なくとも２つの導電層と１つの中間絶縁層を含む）は、一回路基板として機能することができる。好ましくは、図３の基板は２つの導電層および１つの絶縁層を有する「核（core）」として機能し、この基板は、単独で用いられるかより好適には図５の分解された形態で示されるような多層回路基板の一部として他の類似する「核」と共に用いられる。一例において、この最終構造体は１０以上の絶縁層および導電層を有することができ、情報処理システムといった製品のための印刷回路基板等の複雑な最終基板製品においては、この最終構造体は合計３０以上の導電層および絶縁層を有することができる。
本発明の一実施例において、下側の導電層は、基板の電源層またはグラウンド層として機能することができ、従って絶縁層１７の厚みによって上部の信号層から間隔を置いて配置される。なお、スルーホールが要求される、更に大きな製品においては、そうした孔の形成を可能にするために、複数のクリアランス開口部１８（図３に隠れて示される）をこの層に形成することが望ましい。かかる開口部１８を形成する場合は、好ましくは中間絶縁層１７に箔１１を接合した後に、好ましくはエッチングまたは機械による穿孔によって形成される。
図４において、上部の導電層１１は複数の信号導体（コンダクター）１９（簡略化のために図４では１つのみ示される）を形成するために更に処理される。これは、フォトレジスト（図示されず）が上部の導電層上に適用され、パターン化され、露出され、更にこの層内下部の金属の選択された部分の除去をして複数の導体１９の形成を可能にするために”現像”される、従来の写真平板処理を用いることによって達成される。好適な一実施例において、導体１９は、僅か約３ミルの幅および約０．５ミルの厚みを有する非常に細い信号ラインである。このラインは、中心から中心の間隔が僅か６ミルの間隔を置いて配置されており、このことから、本明細書の教示を利用することによって非常に密度の高い回路パターンが達成できることが理解される。上部の導電層が信号層のみに使われない場合は、この導体はパッドであってもよく、このパッドはその基板の上面上に形成されて半田接続を形成するために用いられる。なお、導体１９の他の構造体もまた可能である。
図５おいて、図４に示される３つの回路基板（図４にてそれぞれSCとして示される）は、これらの基板と基板の間に２つの絶縁層２１と、外側の基板の更に外側に配置された２つの絶縁層２１’とに整合して配置される。これらの層２１および２１’は、好ましくはB段階のガラス繊維で補強されたエキポシ樹脂（印刷回路基板技術において「FR-４」材料としても呼ばれる）であって、その最初の厚みは僅か約１ミル〜５ミルである。上記のように、かかる層は従来技術において公知であって、更なる説明は必要でないと思われる。更に、これらに加えて、少なくとも１つの導電層２３（好ましくは約０．５ミルの厚みを有する銅）が、最も外側の一対の絶縁層２１’の外側に配置される。これら外側の導電層は、好適には従来の印刷回路基板積層処理を用いて上記複数の層および基板を積層した後に、図５に示される完成した多層回路基板の外側の導体（コンダクター）として機能する。
図６は、本明細書の教示を用いて達成することができる２つの電気組立体３３および３５を示す。この組立体３３は、好適には複数の半田ボール９５”を使用して少なくとも１つの半導体チップ３７を上に配置するチップキャリアまたはそれに類似する構造体として理解され、一方、組立体３５は、好適には半田ボール９５”に用いられるものと同じもしくは異なる半田合成物を使用して前記のチップキャリアを通常は配置して電気的に結合する一般的により大きな印刷回路基板またはそれに類似する構造体として理解される。注目すべきことは、これらの組立体３３および３５は、好ましくは本明細書において形成される種類の少なくとも１つ（多くの場合複数）の基板を有する。半田ボールを使用してチップ、キャリアおよび印刷回路基板を結合するために、２つ一組の配置で結合される様々な導電（例えば銅）パッド９６が用いられる。かかる半田ボールとパッドの接続は、従来技術において周知である。パッド９６は末端（上部面）基板の一部として形成されることが可能である。
図７は先に説明した構造体の例を示しており、構造体１０５は図６の組立体３３に類似するチップキャリアであって、一方、構造体１０７は図６の組立体３５に類似する印刷回路基板である。前記のように、かかる印刷回路基板およびチップキャリア組立体は、本発明の譲受人によって販売される。図７の実施例（組立体）において、チップキャリア１０５は、複数の前記半田ボール９５’を使用して印刷回路基板１０７に載置され、さらにこのチップキャリアの上に、第２の複数の半田ボール９５”を使用して半導体チップ１０９（チップ３７に類似する）が配置されると共に電気的に結合される。更にこの図７の組立体は、ヒーシンク１１０を含んでいてもよく、このヒートシンクは、例えば導電ペースト１１１を使用してチップ１０９に熱的に結合されていると共にキャリア１０５の上面に配置されている従来技術において公知である適切な支持体１１３によって支持される。なお、実質的にチップを覆うためカプセル材料を用い、更にはこのカプセル材料が使用される場合にヒートシンクを除去することもまた、当業者が想到することは可能である。なお、カプセルの材料は、下層の半田ボール９５’においても使用可能である。複数の微細なワイヤ（図示されず）が基板上のチップコンダクタの箇所とそれに対応する導電パッドとの間に接合される、従来のワイヤ・ボンディングを用いてチップ１０９を結合することも本発明の範囲内である。
図８において、好ましくはパーソナルコンピュータ、メインフレームコンピュータまたはコンピュータ・サーバである、情報処理システム１２１が示される。この種の公知技術の情報処理システムの他の種類もまた、本発明の教示を利用することができる。情報処理システム１２１内において、本願明細書の教示に従って形成される回路基板または基板は、少なくとも印刷回路基板 １０７（隠れて示される）またはチップキャリア１０５（隠れて示される）のいずれか一方として使用することができる。当該回路基板は、システム１２１のマザーボードとして、またはこうしたシステムで一般的に利用される一以上の独立した印刷回路基板として利用することができる。既に知られているように、システム１２１は通常、システム操作のためにシステムの所定のオペレータによって外部にアクセスできる装置を備えると共に１２３に示されるような適切な通気性を備えた金属または絶縁の筐体に収容される。これらの種類の情報処理システムの残りの要素は周知技術であるため、更なる説明は必要ではないと思われる。
このように、高速信号および他の信号の送達を高めるために新規で独特な方法で形成された少なくとも１つの導電層を両側に伴う少なくとも１つの絶縁層を利用する回路基板を図示するとともに記載してきた。本明細書の教示に従って、表面が実質的に「平滑」に処理された導体箔は、１．５ギガヘルツの範囲において著しく信号損失（減衰）を減少したことを示した。加えて、周波数が増加するにつれて（例えば、約１ギガヘルツから約１０ギガヘルツまで）、損失率（１インチにおけるデシベルの値）はより粗度の高い銅層と比較して著しく低下した。本発明の１実施例において、２つの別々の基板が用意された。一方は、５ミルの幅で１．４ミルの厚みを有する回路ラインを有して形成された。銅の表面のRMS粗度は、この基板の片面は０．３ミクロンであって、もう片面は１．５ミクロンであった。ポリクラッド（Polyclad） LD-６２１（ニューハンプシャー、ロンドンデリー、１４４ハービーロードに事務所を有するクックソン・エレクトロニクス社が販売するガラス繊維布で補強されたポリフェニレンエーテル樹脂絶縁材料ガラス繊維布）が、絶縁材料として使用された。約１．５ギガヘルツの周波数で２０センチメートルの信号ライン長において測定された信号減衰は、１．５デシベル（dB）であった。これと比較して、第２の基板は、同じ絶縁材料および銅を使用すると共に、同じ厚みを用い、本発明の教示に従って、箔の両側に０．３ミクロンのRMS表面粗度を有する銅箔を使用した。この第２の基板の信号ラインのための測定された信号減衰は著しく低く、僅か約１．２デシベルであった。
従って、本願明細書で教示される１以上の回路基板を利用することができる様々な構造体もまた、この構造体の有利な特徴を備える。この回路基板は、公知の少なくとも印刷回路基板もしくはチップキャリアのいずれか一方を用いるかまたはそれに類似する製造工程を用いて製造されることによって比較的低コストで生産でき、これらの基板を利用する組立体も結果的に低コストで生産することができる。
現時点における本発明の好ましい実施例を図と共に記載したが、さまざまな変更及び変形が添付の請求の範囲に記載の本発明の範囲内においてなされることは当業者にとって明らかである。
本発明の一実施例による回路基板を製造するために使われる１番目のステップを示す、断面における拡大した部分的な側面図である。 本発明の一実施例による回路基板を製造するために使われる２番目のステップを示す、断面における拡大した部分的な側面図である。 本発明の一実施例による回路基板を製造するために使われる３番目のステップを示す、断面における拡大した部分的な側面図である。 本発明の一実施例による回路基板を製造するために使われる４番目のステップを示す、断面における拡大した部分的な側面図である。 図１〜４に示される回路基板の上に複数の層を付加した多層回路基板を示す分解側面図であって、この多層構造体のサブコンポーネント（半複合体（subcomposite)）として図１〜４において形成された３つの基板の使用を含んでいる。 一態様ではチップキャリヤとして機能し別の態様では印刷回路基板として機能する図５の多層基板を示し、従って本発明の一以上の回路基板を使用する２つの異なる電気組立体を示す部分的な側面図である。 上記種類の２つの電気組立体をより詳細に示す側面図である。 本明細書において教示される一以上の電気組立体および回路基板を使用する情報処理システムを縮小して示した透視図である。
符号の説明
１１ 箔
１３ 第１側面
１５ 第２側面
１７ 中間絶縁層
１８ クリアランス開口部
１９ （信号）導体
２１ 絶縁層
２３ 導電層
３、３５ 電気組立体
３７ 半導体チップ
９５ 半田ボール
９６ 導電パッド
１０５ チップキャリア
１０７ 印刷回路基板
１０９ 半導体チップ
１１０ ヒートシンク
１１３ 支持体
１２１ 情報処理システム
１２３ 筺体

Claims (22)

  1. 回路基板の製造方法であって、
    少なくとも１つの絶縁層を形成する工程と、
    第1の比較的低い粗度を有する第１側面および該第１側面の粗度より高い粗度を有する第２側面を有している第1および第２導電層を形成する工程と、
    前記第１および第２導電層の前記第１側面の前記粗度を必要最小限増加させるために該第１側面に化学処理を施す工程と、
    前記第１側面の前記処理の後に、前記絶縁層が前記第1導電層と第２導電層の間に実質的に配置されるように前記第１および第２導電層の前記第１側面に前記絶縁層を接合する工程と、
    前記第１側面の粗度よりも高い前記粗度を有している前記第１および第２導電層の前記第２側面に、該第２側面の前記粗度ならびに前記第１および第２導電層の厚みを減少させるために化学処理を施す工程と、少なくとも１つの前記導電層において回路パターンを形成する工程と、
    を有することを特徴とする回路基板の製造方法。
  2. 前記第１および第２導電層を形成する工程は、前記第１側面に前記処理を施す前に前記第１の比較的低い粗度が約０．１RMS粗度〜約０．５RMS粗度の範囲内である前記第１および第２導電層を形成する工程を含むことを特徴とする請求項１記載の回路基板の製造方法。
  3. 前記第１および第２の導電層を形成する工程は、前記第２側面の粗度が１．０RMS粗度〜３．０RMS粗度の範囲内である前記第１および第２の導電層を形成する工程を含むことを特徴とする請求項２に記載の回路基板の製造方法。
  4. 前記第１側面に前記化学処理を施す工程は、酸を含む溶液に前記第１側面をさらす工程を含むことを特徴とする請求項１に記載の回路基板の製造方法。
  5. 前記第１側面を処理する工程は、前記第１および第２導電層の前記側面上に薄い有機質層を配置する工程を含むことを特徴とする請求項４に記載の回路基板の製造方法。
  6. 前記薄い有機質層は、前記第１および第２導電層が前記絶縁層に接合される時に、前記第１および第２導電層の前記第１側面上に残ることを特徴とする請求項５に記載の回路基板の製造方法。
  7. 前記少なくとも１つの絶縁層ならびに前記第１および第２の導電層を有する前記回路基板の両側に付加的な絶縁層および導電層を加える工程と、前記付加的な導電層のうち選択された導電層において回路パターンを形成する工程とを、更に含む請求項１に記載の回路基板の製造方法。
  8. 回路基板であって、
    第１および第２の側面を有する少なくとも１つの絶縁層と、
    薄い有機質層を有すると共に前記少なくとも１つの絶縁層の互いに対向する前記第１および第２側面に接合された平滑な第１側面と、この第１側面と対向するエッチングされた平滑な第２側面と、を有する第１および第２導電層と、
    平滑な前記第１側面およびエッチングされた平滑な前記第２側面を有する少なくとも１つの前記導電層において形成された回路パターンと、
    を有することを特徴とする回路基板。
  9. 前記第１および第２の導電層は、銅または銅の合金材料からなる請求項８に記載の回路基板。
  10. 前記銅または銅の合金材料は、電着した銅であることを特徴とする請求項９に記載の回路基板。
  11. 前記薄い有機質層は、ベンゾトリアゾールからなると共に、約５０オングストローム〜約５００オングストロームの厚みを有することを特徴とする請求項８に記載の回路基板。
  12. 前記少なくとも１つの絶縁層ならびに前記第１および第２の導電層を有する前記回路基板の両側に配置された付加的な絶縁層および導電層と、前記付加的な導電層のうち選択された導電層において形成された回路パターンと、を更に含む請求項８に記載の回路基板。
  13. 電気組立体であって、
    回路基板と、電子部品とを有しており、
    前記回路基板は、第１および第２側面を有する少なくとも１つの絶縁層と、薄い有機質層を有すると共に前記少なくとも１つの絶縁層の前記第１および第２側面に結合された平滑な第１側面ならびにこの第1側面に対向するエッチングされた平滑な第２側面を有する第１および第２導電層と、平滑な該第１側面およびエッチングされた平滑な該第２側面を有する前記導電層の少なくとも１つにおいて形成された回路パターンとを有する回路基板であって、
    前記少なくとも１つの電子部品は、前記基板上に配置されると共にこの基板に電気的に結合されることを特徴とする電気組立体。
  14. 前記少なくとも１つの電子部品は半導体チップを有しており、前記回路基板はチップキャリア基板であることを特徴とする請求項１３に記載の電気組立体。
  15. 前記第１および第２導電層の平滑な前記第１側面上の前記薄い有機質層は、ベンゾトリアゾールからなると共に、約５０オングストローム〜約５００オングストロームの厚みを有することを特徴とする請求項１３に記載の電気組立体。
  16. 前記第１および第２の導電層は、銅または銅の合金材料からなることを特徴とする請求項１３に記載の電気組立体。
  17. 前記銅または銅の合金材料は、電着した銅であることを特徴とする請求項１６に記載の電気組立体。
  18. 前記少なくとも１つの絶縁層および前記第１および第２導電層を有する前記回路基板の両側に配置された付加的な絶縁層および導電層と、前記付加的な導電層のうち選択された導電層において形成された回路パターンと、を更に含む請求項１３に記載の電気組立体。
  19. 情報処理システムであって、
    筐体と、回路基板と、少なくとも１つの電子部品を含んでおり、
    該回路基板は、第１および第２側面を有する少なくとも１つの絶縁層と、薄い有機質層を有すると共に前記少なくとも１つの絶縁層の前記第１および第２側面に結合された平滑な第１側面ならびにこの第１側面に対向するエッチングされた平滑な第２側面を有する第１および第２導電層と、平滑な該第１側面およびエッチングされた平滑な該第２側面を有する前記導電層の少なくとも１つにおいて形成された回路パターンとを有しており、
    前記少なくとも１つの電子部品は、前記回路基板に配置されると共に電気的に結合されていることを特徴とする情報処理システム。
  20. 前記情報処理システムは、パーソナルコンピュータを含むことを特徴とする請求項１９記載の情報処理システム。
  21. 前記情報処理システムは、メインフレームコンピュータを含むことを特徴とする請求項１９記載の情報処理システム。
  22. 前記情報処理システムは、コンピュータサーバを含むことを特徴とする請求項１９記載の情報処理システム。
JP2005299079A 2004-11-19 2005-10-13 平滑な側面を有する導電層を一部として使用する回路基板、その製造方法、ならびにこの回路基板を使用する電気組立体および情報処理システム Pending JP2006148078A (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US10/991,532 US7383629B2 (en) 2004-11-19 2004-11-19 Method of making circuitized substrates utilizing smooth-sided conductive layers as part thereof

Publications (1)

Publication Number Publication Date
JP2006148078A true JP2006148078A (ja) 2006-06-08

Family

ID=36461448

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005299079A Pending JP2006148078A (ja) 2004-11-19 2005-10-13 平滑な側面を有する導電層を一部として使用する回路基板、その製造方法、ならびにこの回路基板を使用する電気組立体および情報処理システム

Country Status (4)

Country Link
US (3) US7383629B2 (ja)
JP (1) JP2006148078A (ja)
CN (1) CN1805125A (ja)
TW (1) TW200634910A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI651807B (zh) * 2014-05-16 2019-02-21 日商東京威力科創股份有限公司 Ｃｕ配線之製造方法
JP2019518330A (ja) * 2016-05-18 2019-06-27 イソラ・ユーエスエイ・コーポレイションＩｓｏｌａ ＵＳＡ Ｃｏｒｐ． 回路基板の製造方法

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4569428B2 (ja) * 2005-09-12 2010-10-27 株式会社デンソー 液晶表示装置
US20080142249A1 (en) * 2006-12-13 2008-06-19 International Business Machines Corporation Selective surface roughness for high speed signaling
US20100282504A1 (en) * 2009-05-08 2010-11-11 Sony Ericsson Mobile Communications Ab High impedance trace
US8572840B2 (en) 2010-09-30 2013-11-05 International Business Machines Corporation Method of attaching an electronic module power supply
US8998384B2 (en) 2011-03-31 2015-04-07 Hewlett-Packard Development Company, L.P. Circuits and methods using a non-gold corrosion inhibitor
KR20140060767A (ko) * 2012-11-12 2014-05-21 삼성전기주식회사 회로 기판 및 그 제조 방법
JP2016149475A (ja) * 2015-02-13 2016-08-18 イビデン株式会社 回路基板及びその製造方法
JP6159904B2 (ja) * 2015-05-01 2017-07-05 株式会社フジクラ 配線体、配線基板、及びタッチセンサ
CA2931245C (en) * 2015-05-26 2023-07-25 National Research Council Of Canada Metallic surface with karstified relief, forming same, and high surface area metallic electrochemical interface
US10903543B2 (en) 2016-12-06 2021-01-26 Hewlett Packard Enterprise Development Lp PCB transmission lines having reduced loss
FR3060845B1 (fr) * 2016-12-19 2019-05-24 Institut Vedecom Circuits electroniques de puissance equipes de bus barres formant dissipateurs thermiques et procede d’integration
SG11202008179PA (en) 2018-03-21 2020-10-29 Rohm & Haas Method for preparing acrolein
SG11202008430RA (en) 2018-03-21 2020-10-29 Rohm & Haas Method for preparing acrylic acid

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5463373A (en) * 1977-10-31 1979-05-22 Matsushita Electric Works Ltd Preparation of multilayer printed circuit board
JPH08158074A (ja) * 1994-12-05 1996-06-18 Mitsui Mining & Smelting Co Ltd 有機防錆処理銅箔
JP2003025489A (ja) * 2001-07-13 2003-01-29 Nippon Mining & Metals Co Ltd 積層板用銅合金箔
JP2003198104A (ja) * 2001-12-26 2003-07-11 Sony Chem Corp フレキシブル配線板の製造方法

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4788766A (en) * 1987-05-20 1988-12-06 Loral Corporation Method of fabricating a multilayer circuit board assembly
EP0405369B1 (en) * 1989-06-23 1996-02-28 Toagosei Co., Ltd. Process for producing copperclad laminate
US5063951A (en) * 1990-07-19 1991-11-12 International Business Machines Corporation Fluid treatment device
JPH05160208A (ja) 1991-12-09 1993-06-25 Toshiba Corp キャリアテープおよびその製造方法
US5289639A (en) * 1992-07-10 1994-03-01 International Business Machines Corp. Fluid treatment apparatus and method
US5545466A (en) * 1993-03-19 1996-08-13 Mitsui Mining & Smelting Co., Ltd. Copper-clad laminate and printed wiring board
JP2762386B2 (ja) * 1993-03-19 1998-06-04 三井金属鉱業株式会社 銅張り積層板およびプリント配線板
US5378307A (en) * 1993-04-28 1995-01-03 International Business Machines Corporation Fluid treatment apparatus
US5482784A (en) * 1993-12-24 1996-01-09 Mitsui Mining And Smelting Co., Ltd. Printed circuit inner-layer copper foil and process for producing the same
US5512335A (en) * 1994-06-27 1996-04-30 International Business Machines Corporation Fluid treatment device with vibrational energy means
JP3155920B2 (ja) * 1996-01-16 2001-04-16 三井金属鉱業株式会社 プリント配線板用電解銅箔及びその製造方法
US6322904B1 (en) * 1996-06-17 2001-11-27 Mitsui Mining & Smelting Co., Ltd. Copper foil for printed circuit boards
US5729896A (en) * 1996-10-31 1998-03-24 International Business Machines Corporation Method for attaching a flip chip on flexible circuit carrier using chip with metallic cap on solder
JP2000277913A (ja) * 1999-03-25 2000-10-06 Kyocera Corp 多層配線基板及びその製造方法
JP3291482B2 (ja) * 1999-08-31 2002-06-10 三井金属鉱業株式会社 整面電解銅箔、その製造方法および用途
JP3291486B2 (ja) * 1999-09-06 2002-06-10 三井金属鉱業株式会社 整面電解銅箔、その製造方法およびその用途
KR20030014168A (ko) * 2001-08-10 2003-02-15 닛코 킨조쿠 가부시키가이샤 적층판용 구리합금박
US6828514B2 (en) * 2003-01-30 2004-12-07 Endicott Interconnect Technologies, Inc. High speed circuit board and method for fabrication
US20050067378A1 (en) * 2003-09-30 2005-03-31 Harry Fuerhaupter Method for micro-roughening treatment of copper and mixed-metal circuitry

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5463373A (en) * 1977-10-31 1979-05-22 Matsushita Electric Works Ltd Preparation of multilayer printed circuit board
JPH08158074A (ja) * 1994-12-05 1996-06-18 Mitsui Mining & Smelting Co Ltd 有機防錆処理銅箔
JP2003025489A (ja) * 2001-07-13 2003-01-29 Nippon Mining & Metals Co Ltd 積層板用銅合金箔
JP2003198104A (ja) * 2001-12-26 2003-07-11 Sony Chem Corp フレキシブル配線板の製造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI651807B (zh) * 2014-05-16 2019-02-21 日商東京威力科創股份有限公司 Ｃｕ配線之製造方法
JP2019518330A (ja) * 2016-05-18 2019-06-27 イソラ・ユーエスエイ・コーポレイションＩｓｏｌａ ＵＳＡ Ｃｏｒｐ． 回路基板の製造方法
JP2022008960A (ja) * 2016-05-18 2022-01-14 イソラ・ユーエスエイ・コーポレイション 回路基板の製造方法
JP7034946B2 (ja) 2016-05-18 2022-03-14 イソラ・ユーエスエイ・コーポレイション 回路基板の製造方法

Also Published As

Publication number Publication date
US20080259581A1 (en) 2008-10-23
US7838776B2 (en) 2010-11-23
US8242376B2 (en) 2012-08-14
US20060110898A1 (en) 2006-05-25
US20100328868A1 (en) 2010-12-30
CN1805125A (zh) 2006-07-19
TW200634910A (en) 2006-10-01
US7383629B2 (en) 2008-06-10

Similar Documents

Publication Publication Date Title
JP2006148079A (ja) 平滑な側面を有する３つの導電層を一部として使用する回路基板、その製造方法、ならびにこの回路基板を使用する電気組立体および情報処理システム
JP2006148078A (ja) 平滑な側面を有する導電層を一部として使用する回路基板、その製造方法、ならびにこの回路基板を使用する電気組立体および情報処理システム
US10993331B2 (en) High-speed interconnects for printed circuit boards
KR100834591B1 (ko) 양면 배선기판과, 양면 배선기판 제조방법 및 다층배선기판
KR100733253B1 (ko) 고밀도 인쇄회로기판 및 그 제조방법
KR100688864B1 (ko) 인쇄회로기판, 플립칩 볼 그리드 어레이 기판 및 그 제조방법
JP4609074B2 (ja) 配線板及び配線板の製造方法
US7307022B2 (en) Method of treating conductive layer for use in a circuitized substrate and method of making said substrate having said conductive layer as part thereof
JP2005236067A (ja) 配線基板と配線基板の製造方法、および半導パッケージ
JP2004260164A (ja) 多層回路基板とその製造方法
JPH11298104A (ja) 半導体搭載用回路基板
JP2004111915A (ja) 多層配線基板およびその製造方法
JPH11163525A (ja) 多層配線基板の製造方法
JP2006080424A (ja) 配線基板およびその製造方法
JP2005150552A (ja) 配線基板の製造方法
KR100547349B1 (ko) 반도체 패키지 기판 및 그 제조 방법
JP2005236220A (ja) 配線基板と配線基板の製造方法、および半導パッケージ
JP4549807B2 (ja) 多層プリント配線板の製造方法、多層プリント配線板及び電子装置
JP2000353776A (ja) 導電性接続ピンおよびパッケージ基板
JP2001144398A (ja) 配線基板および配線基板の製造方法
JP2004111544A (ja) 多層配線基板
JPH1168308A (ja) 配線基板の製造方法
JP2001217539A (ja) 配線板の製造法
JP2006173650A (ja) 多層配線基板
JP2005093513A (ja) 配線基板とその製造方法およびそれを用いた電子部品の実装体

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080924

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20080924

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20091104

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20101207

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20110428