JP2006145307A - スキャンテスト回路 - Google Patents
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Abstract
【課題】スキャンテスト回路において、スキャンテストに要する時間を縮小しテストコストを削減する。
【解決手段】スキャンテスト回路において、シフト動作時のクロックの周期をキャプチャ動作時のクロックの周期に比して短くする。例えば、シフト動作時のクロックの周期は、20ナノ秒に設定され、キャプチャ動作時のクロックの周期は100ナノ秒に設定される。ここで、クロックはクロック端子CLKを介してLSIの外部のLSIテスターから供給されるが、クロックの周期はLSIテスター側で、スキャンイネーブル信号SCANENの変化に同期して切り換えればよい。本発明によれば、シフト動作が占める時間が縮小され、スキャンテストに要する時間の短縮を図ることができる。
【選択図】図1
【解決手段】スキャンテスト回路において、シフト動作時のクロックの周期をキャプチャ動作時のクロックの周期に比して短くする。例えば、シフト動作時のクロックの周期は、20ナノ秒に設定され、キャプチャ動作時のクロックの周期は100ナノ秒に設定される。ここで、クロックはクロック端子CLKを介してLSIの外部のLSIテスターから供給されるが、クロックの周期はLSIテスター側で、スキャンイネーブル信号SCANENの変化に同期して切り換えればよい。本発明によれば、シフト動作が占める時間が縮小され、スキャンテストに要する時間の短縮を図ることができる。
【選択図】図1
Description
本発明は、大規模集積回路のテストを容易化するためのスキャンテスト回路に関する。
一般に大規模集積回路(以下、LSIという)の市場出荷時にはLSIテスタによる良否判定テストが行われる。この際に使用されるテストパターンは、LSIを構成する複数の論理回路の中で、できる限り多くの故障箇所を見つけ出すことが必要である。
しかしながら、LSIの大規模化に伴い、全ての論理回路をテストしようとするとテストベクタ量やテスト時間が膨大になる。そこで、この問題を解決するために、いわゆるテスト容易化設計(Design For Testability)が行われている。
テスト容易化設計は、LSIのテストの方針をLSIの設計の段階で固め、LSIの中にテスト回路を組み込んでおく設計手法である。LSIのテストを容易に行えるかどうかの基本的な指標として、観測性(Observability)と制御性(Controllability)という概念がある。「観測性が良い」回路とは、回路内のあるノードについて、その論理値を外部から観測しやすいものをいい、「制御性が良い」回路とは、回路内のあるノードの論理値を外部からのデータ入力によって設定しやすいものをいう。回路の観測性と制御性が良いほど、有効なテストパターンを容易に作成でき、その結果LSIを構成する論理回路の故障検出率も向上する。この観測性と制御性を高めたテスト回路の1つにスキャンテスト回路がある。
スキャンテスト回路とは、LSI内の各論理回路に対応して、フリップフロップ回路を配置した回路であり、複数のフリップフロップ回路をチェーン状に接続してシフトレジスタを構成し、各フリップフロップに取り込まれたデータを次々とシフトするシフト動作と、各論理回路の出力を各フリップフロップに取り込むキャプチャ動作とを行うものである。
即ち、最初のシフト動作によって、各フリップフロップのデータをテスト信号として各論理回路に与え、次にキャプチャ動作によって各論理回路の出力データを各フリップフロップに取り込む。そして、次のシフト動作によって各フリップフロップに取り込まれた各論理回路の出力データを最終段のフリップフロップから時系列的に得る。そして、そのようにして得られた各論理回路の出力データとその期待値とを比較することにより、各論理回路の良否判定が行われる。
特開2001−59856号公報
しかしながらスキャンテスト回路は、上述のようなシフト動作とキャプチャ動作を繰り返すため、テスト時間が長くなりテストコストが増大するという問題があった。特に、シフト動作は、シフトレジスタを構成するフリップフロップの段数分だけ、データのシフトを繰り返すため、テスト時間の大半を占めていた。
本発明は、シフト動作時のシフトレジスタの動作は、キャプチャ動作に比べて高速で行うことが可能である点に着目し、シフト動作時のクロックの周期をキャプチャ動作時のクロックの周期に比して短くしたことを特徴とするものである。
本発明のスキャンテスト回路によれば、テスト時間の大半を占めるシフト動作におけるクロック周期を短縮したため、スキャンテストのテスト時間を大幅に削減することが可能になり、またテストコストの削減が可能となる。
以下、本発明の実施形態に係るスキャンテスト回路について、図面を参照しながら説明する。
図1は、このスキャンテスト回路を示す回路図である。第1、第2、第3、第4の論理回路LG1,LG2,LG3,LG4の間に、第1、第2、第3のスキャンフリップフロップ回路SFF1,SFF2,SFF3が配置されている。第1、第2、第3、第4の論理回路LG1,LG2,LG3,LG4は、アンド回路やナンド回路を含む組み合わせ論理回路によって構成されている。
第1のスキャンフリップフロップ回路SFF1は、第1のマルチプレクサMPX1と第1のD型フリップフロップ回路FF1(遅延フリップフロップ回路)を備えており、第1のマルチプレクサMPX1は、スキャンイネーブル信号SCANENに応じて、データ入力端子DINからのスキャンテスト信号か、前記スキャンテスト信号に応じた第1の論理回路LG1の出力のいずれかを選択し、Dフリップフロップ回路FF1の入力端子Dへと選択した信号を出力する。
また、第2のスキャンフリップフロップ回路SFF2は第2のマルチプレクサMPX2と第2のDフリップフロップ回路FF2を備えており、第2のマルチプレクサMPX2は、スキャンイネーブル信号SCANENに応じて、前段の第1のスキャンフリップフロップ回路SFF1からのスキャンテスト信号か、前記スキャンテスト信号に応じた第2の論理回路LG2の出力のいずれかを選択し、第2のD型フリップフロップ回路FF2の入力端子Dへと選択した信号を出力する。
また、第3のスキャンフリップフロップ回路SFF3は第3のマルチプレクサMPX3と第3のD型フリップフロップ回路FF3を備えており、第3のマルチプレクサMPX3は、スキャンイネーブル信号SCANENに応じて、前段の第2のスキャンフリップフロップ回路SFF2からのスキャンテスト信号か、前記スキャンテスト信号に応じた第3の論理回路LG3の出力のいずれかを選択し、第3のD型フリップフロップ回路FF3の入力端子Dへと選択した信号を出力する。
第1、第2、第3のD型フリップフロップ回路FF1,FF2,FF3のクロック入力端子Cには、クロック端子CLKから共通のクロックが入力される。なお、図1では3つの論理回路及び3つのスキャンフリップフロップ回路を示したが、実際のLSIでは論理回路及びこれに対応したスキャンフリップフロップの数は、数千個から数万個に及ぶ。
また、セレクタSEL1はスキャンイネーブル信号に応じて、前段の第3のスキャンフリップフロップ回路SFF3からのスキャンテスト信号か前記スキャンテスト信号に応じた第3の論理回路LG3の出力のいずれかを選択し、データ出力端子Doutへ選択した信号を出力する。
次に、上述したスキャンテスト回路の動作について図2を参照しながら説明する。スキャンイネーブル信号SCANENがハイレベルの時、スキャンテスト回路はシフトモードに設定される。即ち、第1のマルチプレクサMPX1はデータ入力端子DIN1からのスキャンテスト信号を選択し、第2のマルチプレクサMPX2は第1のスキャンフリップフロップ回路SFF1からのスキャンテスト信号を選択し、第3のマルチプレクサMPX3は第2のスキャンフリップフロップ回路SFF2からのスキャンテスト信号を選択し、セレクタSEL1は第3のスキャンフリップフロップ回路SFF3からのスキャンテスト信号を選択する。
これにより、第1、第2、第3のDフリップフロップ回路FF1,FF2,FF3はチェーン状に接続されてシフトレジスタを構成する。よって、クロック入力端子から入力される1クロック毎にD型フリップフロップ回路の出力端子Qから次段のD型フリップフロップ回路の入力端子Dへと、データ入力端子DIN1からのスキャンテスト信号が順次送り込まれる。つまり、3段数分のクロック相当の時間でシフトが行われる。
次に、スキャンイネーブル信号SCANENがローレベルに変化すると、スキャンテスト回路はキャプチャモードに設定される。即ち、第1のマルチプレクサMPX1は第1の論理回路LG1からの出力データを選択し、第2のマルチプレクサMPX2は第2の論理回路LG2からの出力データを選択し、第3のマルチプレクサMPX3は第3の論理回路LG3からの出力データを選択し、セレクタSEL1は第4の論理回路LG4からのデータ信号を選択する。
このキャプチャ動作では、第1、第2、第3の論理回路LG1,LG2,LG3からの出力データが、それぞれ第1、第2、第3のD型フリップフロップ回路FF1,FF2,FF3に取り込まれ、かつ保持される。この際、第1、第2、第3のD型フリップフロップ回路FF1,FF2,FF3には同時に各出力データが取り込まれるため、1クロック相当の時間で全てのデータ保持動作が行われる。
次に、再びスキャンイネーブル信号SCANENがハイレベルに変化すると、スキャンテスト回路は再びシフトモードに設定される。すると、第1、第2、第3のDフリップフロップ回路FF1,FF2,FF3は再びチェーン状に接続されてシフトレジスタを構成する。そして、クロック入力端子CLKから入力される1クロック毎に第1、第2、第3のD型フリップフロップ回路FF1,FF2,FF3に保持された第1、第2、第3の論理回路LG1,LG2,LG3からの出力データがシフトされ、データ出力端子Doutにおいて、それらの各出力データを時系列的に観測することができる。そして、そのようにして得られた各論理回路の出力データとその期待値とを比較することにより、各論理回路の良否判定が行われる。
本発明の特徴とする点は、シフト動作時のクロックの周期をキャプチャ動作時のクロックの周期に比して短くしたことである。従来のスキャンテスト回路では、図3に示すように、シフト動作時のクロックの周期は、キャプチャ動作時のクロックの周期と同じであった。この場合、クロックの周期は、キャプチャ動作に必要な時間を確保するために必要な周期、例えば100ナノ秒に設定されていた。
これに対して、本発明では、シフト動作時にシフトレジスタを動作させるために必要なクロックの周期が、キャプチャ動作に必要なクロックの周期よりも短いことを利用して、図4に示すように、シフト動作時のクロックの周期をキャプチャ動作時のクロックの周期に比して短くしたのである。例えば、シフト動作時のクロックの周期は、20ナノ秒に設定され、キャプチャ動作時のクロックの周期は100ナノ秒に設定される。
ここで、クロックはクロック端子CLKを介してLSIの外部のLSIテスターから供給されるが、クロックの周期はLSIテスター側で、スキャンイネーブル信号SCANENの変化に同期して切り換えればよい。このように、本発明によれば、シフト動作が占める時間が縮小され、スキャンテストに要する時間の短縮を図ることができる。
SFF1 第1のスキャンフリップフロップ回路
SFF2 第2のスキャンフリップフロップ回路
SFF3 第3のスキャンフリップフロップ回路
MPX1 第1のマルチプレクサ
MPX2 第2のマルチプレクサ
MPX3 第3のマルチプレクサ
FF1 第1のD型フリップフロップ回路
FF2 第2のD型フリップフロップ回路
FF3 第3のD型フリップフロップ回路
LG1 第1の論理回路
LG2 第2の論理回路
LG3 第3の論理回路
SEL1 セレクタ
SFF2 第2のスキャンフリップフロップ回路
SFF3 第3のスキャンフリップフロップ回路
MPX1 第1のマルチプレクサ
MPX2 第2のマルチプレクサ
MPX3 第3のマルチプレクサ
FF1 第1のD型フリップフロップ回路
FF2 第2のD型フリップフロップ回路
FF3 第3のD型フリップフロップ回路
LG1 第1の論理回路
LG2 第2の論理回路
LG3 第3の論理回路
SEL1 セレクタ
Claims (3)
- 複数の論理回路と、各論理回路に対応して配置された複数のスキャンフリップフロップ回路を備え、前記スキャンフリップフロップ回路は、スキャンイネーブル信号が第1のレベルの時にシフトレジスタを構成して、クロックに応じたシフト動作を行い、前記スキャンイネーブル信号が第2のレベルの時に前記クロックに応じて前記論理回路の出力データを取り込むキャプチャ動作を行うスキャンテスト回路であって、
前記シフト動作時のクロックの周期をキャプチャ動作時のクロックの周期に比して短くしたことを特徴とするスキャンテスト回路。 - 前記キャプチャ動作に必要なクロックの数が1つであることを特徴とする請求項1に記載のスキャンテスト回路。
- 前記スキャンフリップフロップ回路は、前記スキャンイネーブル信号が前記第2のレベルの時に前記論理回路の出力を選択し、前記スキャンイネーブル信号が前記第1のレベルの時に前段のスキャンフリップフロップ回路の出力を選択するマルチプレクサを備えることを特徴とする請求項1に記載のスキャンテスト回路。
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