JP2006145307A

JP2006145307A - スキャンテスト回路

Info

Publication number: JP2006145307A
Application number: JP2004333913A
Authority: JP
Inventors: Satoru Koishikawa; 悟小石川; Tadashi Watanabe; 正渡辺
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 2004-11-18
Filing date: 2004-11-18
Publication date: 2006-06-08
Also published as: US20060156132A1; TWI279569B; KR20060055393A; TW200626919A; CN1808159A

Abstract

【課題】スキャンテスト回路において、スキャンテストに要する時間を縮小しテストコストを削減する。
【解決手段】スキャンテスト回路において、シフト動作時のクロックの周期をキャプチャ動作時のクロックの周期に比して短くする。例えば、シフト動作時のクロックの周期は、２０ナノ秒に設定され、キャプチャ動作時のクロックの周期は１００ナノ秒に設定される。ここで、クロックはクロック端子ＣＬＫを介してＬＳＩの外部のＬＳＩテスターから供給されるが、クロックの周期はＬＳＩテスター側で、スキャンイネーブル信号ＳＣＡＮＥＮの変化に同期して切り換えればよい。本発明によれば、シフト動作が占める時間が縮小され、スキャンテストに要する時間の短縮を図ることができる。
【選択図】図１

Description

本発明は、大規模集積回路のテストを容易化するためのスキャンテスト回路に関する。

一般に大規模集積回路（以下、ＬＳＩという）の市場出荷時にはＬＳＩテスタによる良否判定テストが行われる。この際に使用されるテストパターンは、ＬＳＩを構成する複数の論理回路の中で、できる限り多くの故障箇所を見つけ出すことが必要である。

しかしながら、ＬＳＩの大規模化に伴い、全ての論理回路をテストしようとするとテストベクタ量やテスト時間が膨大になる。そこで、この問題を解決するために、いわゆるテスト容易化設計（Design For Testability）が行われている。

テスト容易化設計は、ＬＳＩのテストの方針をＬＳＩの設計の段階で固め、ＬＳＩの中にテスト回路を組み込んでおく設計手法である。ＬＳＩのテストを容易に行えるかどうかの基本的な指標として、観測性（Observability）と制御性（Controllability）という概念がある。「観測性が良い」回路とは、回路内のあるノードについて、その論理値を外部から観測しやすいものをいい、「制御性が良い」回路とは、回路内のあるノードの論理値を外部からのデータ入力によって設定しやすいものをいう。回路の観測性と制御性が良いほど、有効なテストパターンを容易に作成でき、その結果ＬＳＩを構成する論理回路の故障検出率も向上する。この観測性と制御性を高めたテスト回路の１つにスキャンテスト回路がある。

スキャンテスト回路とは、ＬＳＩ内の各論理回路に対応して、フリップフロップ回路を配置した回路であり、複数のフリップフロップ回路をチェーン状に接続してシフトレジスタを構成し、各フリップフロップに取り込まれたデータを次々とシフトするシフト動作と、各論理回路の出力を各フリップフロップに取り込むキャプチャ動作とを行うものである。

即ち、最初のシフト動作によって、各フリップフロップのデータをテスト信号として各論理回路に与え、次にキャプチャ動作によって各論理回路の出力データを各フリップフロップに取り込む。そして、次のシフト動作によって各フリップフロップに取り込まれた各論理回路の出力データを最終段のフリップフロップから時系列的に得る。そして、そのようにして得られた各論理回路の出力データとその期待値とを比較することにより、各論理回路の良否判定が行われる。
特開２００１−５９８５６号公報

しかしながらスキャンテスト回路は、上述のようなシフト動作とキャプチャ動作を繰り返すため、テスト時間が長くなりテストコストが増大するという問題があった。特に、シフト動作は、シフトレジスタを構成するフリップフロップの段数分だけ、データのシフトを繰り返すため、テスト時間の大半を占めていた。

本発明は、シフト動作時のシフトレジスタの動作は、キャプチャ動作に比べて高速で行うことが可能である点に着目し、シフト動作時のクロックの周期をキャプチャ動作時のクロックの周期に比して短くしたことを特徴とするものである。

本発明のスキャンテスト回路によれば、テスト時間の大半を占めるシフト動作におけるクロック周期を短縮したため、スキャンテストのテスト時間を大幅に削減することが可能になり、またテストコストの削減が可能となる。

以下、本発明の実施形態に係るスキャンテスト回路について、図面を参照しながら説明する。

図１は、このスキャンテスト回路を示す回路図である。第１、第２、第３、第４の論理回路ＬＧ１，ＬＧ２，ＬＧ３，ＬＧ４の間に、第１、第２、第３のスキャンフリップフロップ回路ＳＦＦ１，ＳＦＦ２，ＳＦＦ３が配置されている。第１、第２、第３、第４の論理回路ＬＧ１，ＬＧ２，ＬＧ３，ＬＧ４は、アンド回路やナンド回路を含む組み合わせ論理回路によって構成されている。

第１のスキャンフリップフロップ回路ＳＦＦ１は、第１のマルチプレクサＭＰＸ１と第１のＤ型フリップフロップ回路ＦＦ１（遅延フリップフロップ回路）を備えており、第１のマルチプレクサＭＰＸ１は、スキャンイネーブル信号ＳＣＡＮＥＮに応じて、データ入力端子ＤＩＮからのスキャンテスト信号か、前記スキャンテスト信号に応じた第１の論理回路ＬＧ１の出力のいずれかを選択し、Ｄフリップフロップ回路ＦＦ１の入力端子Ｄへと選択した信号を出力する。

また、第２のスキャンフリップフロップ回路ＳＦＦ２は第２のマルチプレクサＭＰＸ２と第２のＤフリップフロップ回路ＦＦ２を備えており、第２のマルチプレクサＭＰＸ２は、スキャンイネーブル信号ＳＣＡＮＥＮに応じて、前段の第１のスキャンフリップフロップ回路ＳＦＦ１からのスキャンテスト信号か、前記スキャンテスト信号に応じた第２の論理回路ＬＧ２の出力のいずれかを選択し、第２のＤ型フリップフロップ回路ＦＦ２の入力端子Ｄへと選択した信号を出力する。

また、第３のスキャンフリップフロップ回路ＳＦＦ３は第３のマルチプレクサＭＰＸ３と第３のＤ型フリップフロップ回路ＦＦ３を備えており、第３のマルチプレクサＭＰＸ３は、スキャンイネーブル信号ＳＣＡＮＥＮに応じて、前段の第２のスキャンフリップフロップ回路ＳＦＦ２からのスキャンテスト信号か、前記スキャンテスト信号に応じた第３の論理回路ＬＧ３の出力のいずれかを選択し、第３のＤ型フリップフロップ回路ＦＦ３の入力端子Ｄへと選択した信号を出力する。

第１、第２、第３のＤ型フリップフロップ回路ＦＦ１，ＦＦ２，ＦＦ３のクロック入力端子Ｃには、クロック端子ＣＬＫから共通のクロックが入力される。なお、図１では３つの論理回路及び３つのスキャンフリップフロップ回路を示したが、実際のＬＳＩでは論理回路及びこれに対応したスキャンフリップフロップの数は、数千個から数万個に及ぶ。

また、セレクタＳＥＬ１はスキャンイネーブル信号に応じて、前段の第３のスキャンフリップフロップ回路ＳＦＦ３からのスキャンテスト信号か前記スキャンテスト信号に応じた第３の論理回路ＬＧ３の出力のいずれかを選択し、データ出力端子Ｄｏｕｔへ選択した信号を出力する。

次に、上述したスキャンテスト回路の動作について図２を参照しながら説明する。スキャンイネーブル信号ＳＣＡＮＥＮがハイレベルの時、スキャンテスト回路はシフトモードに設定される。即ち、第１のマルチプレクサＭＰＸ１はデータ入力端子ＤＩＮ１からのスキャンテスト信号を選択し、第２のマルチプレクサＭＰＸ２は第１のスキャンフリップフロップ回路ＳＦＦ１からのスキャンテスト信号を選択し、第３のマルチプレクサＭＰＸ３は第２のスキャンフリップフロップ回路ＳＦＦ２からのスキャンテスト信号を選択し、セレクタＳＥＬ１は第３のスキャンフリップフロップ回路ＳＦＦ３からのスキャンテスト信号を選択する。

これにより、第１、第２、第３のＤフリップフロップ回路ＦＦ１，ＦＦ２，ＦＦ３はチェーン状に接続されてシフトレジスタを構成する。よって、クロック入力端子から入力される１クロック毎にＤ型フリップフロップ回路の出力端子Ｑから次段のＤ型フリップフロップ回路の入力端子Ｄへと、データ入力端子ＤＩＮ１からのスキャンテスト信号が順次送り込まれる。つまり、３段数分のクロック相当の時間でシフトが行われる。

次に、スキャンイネーブル信号ＳＣＡＮＥＮがローレベルに変化すると、スキャンテスト回路はキャプチャモードに設定される。即ち、第１のマルチプレクサＭＰＸ１は第１の論理回路ＬＧ１からの出力データを選択し、第２のマルチプレクサＭＰＸ２は第２の論理回路ＬＧ２からの出力データを選択し、第３のマルチプレクサＭＰＸ３は第３の論理回路ＬＧ３からの出力データを選択し、セレクタＳＥＬ１は第４の論理回路ＬＧ４からのデータ信号を選択する。

このキャプチャ動作では、第１、第２、第３の論理回路ＬＧ１，ＬＧ２，ＬＧ３からの出力データが、それぞれ第１、第２、第３のＤ型フリップフロップ回路ＦＦ１，ＦＦ２，ＦＦ３に取り込まれ、かつ保持される。この際、第１、第２、第３のＤ型フリップフロップ回路ＦＦ１，ＦＦ２，ＦＦ３には同時に各出力データが取り込まれるため、１クロック相当の時間で全てのデータ保持動作が行われる。

次に、再びスキャンイネーブル信号ＳＣＡＮＥＮがハイレベルに変化すると、スキャンテスト回路は再びシフトモードに設定される。すると、第１、第２、第３のＤフリップフロップ回路ＦＦ１，ＦＦ２，ＦＦ３は再びチェーン状に接続されてシフトレジスタを構成する。そして、クロック入力端子ＣＬＫから入力される１クロック毎に第１、第２、第３のＤ型フリップフロップ回路ＦＦ１，ＦＦ２，ＦＦ３に保持された第１、第２、第３の論理回路ＬＧ１，ＬＧ２，ＬＧ３からの出力データがシフトされ、データ出力端子Ｄｏｕｔにおいて、それらの各出力データを時系列的に観測することができる。そして、そのようにして得られた各論理回路の出力データとその期待値とを比較することにより、各論理回路の良否判定が行われる。

本発明の特徴とする点は、シフト動作時のクロックの周期をキャプチャ動作時のクロックの周期に比して短くしたことである。従来のスキャンテスト回路では、図３に示すように、シフト動作時のクロックの周期は、キャプチャ動作時のクロックの周期と同じであった。この場合、クロックの周期は、キャプチャ動作に必要な時間を確保するために必要な周期、例えば１００ナノ秒に設定されていた。

これに対して、本発明では、シフト動作時にシフトレジスタを動作させるために必要なクロックの周期が、キャプチャ動作に必要なクロックの周期よりも短いことを利用して、図４に示すように、シフト動作時のクロックの周期をキャプチャ動作時のクロックの周期に比して短くしたのである。例えば、シフト動作時のクロックの周期は、２０ナノ秒に設定され、キャプチャ動作時のクロックの周期は１００ナノ秒に設定される。

ここで、クロックはクロック端子ＣＬＫを介してＬＳＩの外部のＬＳＩテスターから供給されるが、クロックの周期はＬＳＩテスター側で、スキャンイネーブル信号ＳＣＡＮＥＮの変化に同期して切り換えればよい。このように、本発明によれば、シフト動作が占める時間が縮小され、スキャンテストに要する時間の短縮を図ることができる。

本発明の実施形態に係るスキャンテスト回路を示す回路図である。本発明の実施形態に係るスキャンテスト回路のにおける動作モードを示す図である。従来のスキャンテスト回路のクロック波形図である。本発明の実施形態にスキャンテスト回路のクロック波形図である。

符号の説明

ＳＦＦ１第１のスキャンフリップフロップ回路
ＳＦＦ２第２のスキャンフリップフロップ回路
ＳＦＦ３第３のスキャンフリップフロップ回路
ＭＰＸ１第１のマルチプレクサ
ＭＰＸ２第２のマルチプレクサ
ＭＰＸ３第３のマルチプレクサ
ＦＦ１第１のＤ型フリップフロップ回路
ＦＦ２第２のＤ型フリップフロップ回路
ＦＦ３第３のＤ型フリップフロップ回路
ＬＧ１第１の論理回路
ＬＧ２第２の論理回路
ＬＧ３第３の論理回路
ＳＥＬ１セレクタ

Claims

複数の論理回路と、各論理回路に対応して配置された複数のスキャンフリップフロップ回路を備え、前記スキャンフリップフロップ回路は、スキャンイネーブル信号が第１のレベルの時にシフトレジスタを構成して、クロックに応じたシフト動作を行い、前記スキャンイネーブル信号が第２のレベルの時に前記クロックに応じて前記論理回路の出力データを取り込むキャプチャ動作を行うスキャンテスト回路であって、
前記シフト動作時のクロックの周期をキャプチャ動作時のクロックの周期に比して短くしたことを特徴とするスキャンテスト回路。
前記キャプチャ動作に必要なクロックの数が１つであることを特徴とする請求項１に記載のスキャンテスト回路。
前記スキャンフリップフロップ回路は、前記スキャンイネーブル信号が前記第２のレベルの時に前記論理回路の出力を選択し、前記スキャンイネーブル信号が前記第１のレベルの時に前段のスキャンフリップフロップ回路の出力を選択するマルチプレクサを備えることを特徴とする請求項１に記載のスキャンテスト回路。