JP2006003250A - 集積回路 - Google Patents
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Abstract
【課題】スキャンモード時に制御性が悪かった論理回路の制御性を良くし、故障検出率を向上させる。
【解決手段】本実施形態のスキャン回路を備えた集積回路においては、スキャン制御用端子として兼用されているデータ入力端子DIN2によって駆動されている論理回路LGXへのデータ経路に、セレクタSEL2を挿入し、スキャンモード時には、データ入力端子DIN2とは別のデータ入力端子DIN3から入力されるデータ信号を選択して、論理回路LGXに入力することで、スチャンモード時における論理回路LGXの制御性を向上させた。
【選択図】図1
【解決手段】本実施形態のスキャン回路を備えた集積回路においては、スキャン制御用端子として兼用されているデータ入力端子DIN2によって駆動されている論理回路LGXへのデータ経路に、セレクタSEL2を挿入し、スキャンモード時には、データ入力端子DIN2とは別のデータ入力端子DIN3から入力されるデータ信号を選択して、論理回路LGXに入力することで、スチャンモード時における論理回路LGXの制御性を向上させた。
【選択図】図1
Description
本発明は、集積回路に関し、特にスキャンテスト回路を備えた集積回路に関する。
一般に大規模集積回路(以下、LSIという)の市場出荷時にはLSIテスタによる良否判定テストが行われる。この際に使用されるテストパターンは、LSIを構成する論理回路の中で、できる限り多くの故障個所を見つけ出すことが必要である。
しかしながら、論理回路の大規模化に伴い、論理回路の全てをテストしようとすると、テストベクタの量やテスト時間が膨大になる。そこで、この問題を解決するために、いわゆるテスト容易化設計(Design For Testability)が行われるようになっている。
このテスト容易化設計は、LSIのテストの方針をLSIの設計の段階で固め、LSIの中にテスト回路を組み込んでおく設計手法である。LSIのテストを容易に行えるかどうかの基本的な指標として観測性(Observability)と制御性(controllability)という概念がある。「観測性が良い」回路とは、回路内のあるノードについて、その論理値を回路の外部から観測しやすいものをいい、「制御性が良い」回路とは回路内のあるノードの論理値を外部からのデータ入力によって設定しやすいものをいう。観測性と制御性が良い回路ほど、有効なテストパターンを容易に作成でき、その結果LSIを構成する論理回路の故障検出率も向上する。
この観測性と制御性を高めたテスト回路として、スキャンテスト回路が知られている。図2は従来のスキャンテスト回路を備えたLSIの一部を示す回路図である。LSIの中には、4つの論理回路LG1〜LG4が配置され、各論理回路LG1〜LG4の間にスキャンテスト用の3つのスキャンフリップフロップ回路SFF1〜SFF3が配置されている。
1段目のスキャンフリップフロップ回路SFF1は、フリップフロップ回路FF1と、スキャンイネーブル信号SCANENに応じて、データ入力端子DINからのスキャンテスト信号と、前記スキャンテスト信号に応じた論理回路LG1の出力とのいずれかを選択的にフリップフロップ回路FF1のデータ入力端子Dに入力するためのマルチプレクサMPX1を備えている。2段目のスキャンフリップフロップ回路SFF2は、フリップフロップ回路FF2と、スキャンイネーブル信号SCANENに応じて、前段のフリップフロップFF1の出力端子Qから出力信号(スキャンテスト信号)と、その出力信号に応じた論理回路LG2の出力信号のいずれかを選択的にフリップフロップ回路FF2のデータ入力端子Dに入力するためのマルチプレクサMPX2を備えている。
同様に、3段目のスキャンフリップフロップ回路SFF3は、フリップフロップ回路FF3と、スキャンイネーブル信号SCANENに応じて、前段のフリップフロップFF2の出力端子Qから出力信号(スキャンテスト信号)と、その出力信号に応じた論理回路LG3の出力信号のいずれかを選択的にフリップフロップ回路FF3のデータ入力端子Dに入力するためのマルチプレクサMPX3を備えている。また、フリップフロップ回路FF1〜FF3のクロック入力端子Cには、クロック端子CLKからクロックが共通に入力される。そして、スキャンイネーブル信号SCANENに応じて、前記フリップフロップ回路FF3の出力と論理回路LG4の出力信号のいずれかを選択的にデータ出力端子Doutに出力するためのセレクタSEL1を備えている。
このスキャンテスト回路を備えたLSIのスキャンモードとしてはシフトモードとキャプチャモードがある。図3はスキャンモード時における各モードの時間遷移を示す図である。例えば、スキャンイネーブル信号SCANENがハイになるとシフトモードに設定され、マルチプレクサMPX1はデータ入力端子DIN1からのスキャンテスト信号を選択し、これをフリップフロップ回路FF1に入力し、マルチプレクサMPX2は前段のフリップフロップ回路FF1からのスキャンテスト信号を選択し、これをフリップフロップ回路FF2に入力し、マルチプレクサMPX3は前段のフリップフロップ回路FF2からのスキャンテスト信号を選択し、これをフリップフロップ回路FF3に入力する。セレクタSEL1はフリップフロップ回路FF2からのスキャンテスト信号を選択して、これをデータ出力端子Doutに出力する。
つまり、シフトモードにおいて、フリップフロップ回路FF1〜FF3はシフトレジスタを構成し、1クロック毎に、フリップフロップ回路の出力端子Qから次段のフリップフロップ回路のデータ入力端子Dへ、データ入力端子DIN1からのスキャンテスト信号が順次送り込まれ、3クロックに相当する時間で、スキャンテスト回路を形成する全てのフリップフロップ回路FF1〜FF3にスキャンテスト信号が保持される。こうして、各フリップフロップ回路FF1〜FF3に保持されたスキャンテスト信号は論理回路LG1〜LG4に通され、論理回路LG1〜LG4からは、それぞれ所定のデータ信号が出力される。
その後、スキャンイネーブル信号SCANENがロウになるとキャプチャトモードに設定され、論理回路LG1〜LG4からはデータ信号は、マルチプレクサMPX1〜MXP3を通して、それぞれのフリップフロップ回路FF1〜FF3に取り込まれる。このとき、フリップフロップ回路FF1〜FF3に同時にデータ信号を取り込めばよいので、1クロックに相当する時間でキャプチャが行われる。
そして、スキャンイネーブル信号SCANENがハイになると再び、シフトモードに設定され、フリップフロップ回路FF1〜FF3に保持されたデータ信号が順次、データ出力端子Doutから出力され、論理回路LG1〜LG4を通過することで得られるはずの期待値と実際のデータ信号とが比較され、各論理回路LG1〜LG4の良否判定を行うことができる。
スキャンイネーブル信号SCANENは、通常、専用の外部入力端子を割り当てられ、外部入力端子から直接データ入力すべきであるが、LSIの外部端子数が少ない場合、 専用の外部入力端子として割り当てることが困難な場合がある。
この場合、図4に示すように、スキャンモード端子SCANから入力されるスキャンモード信号と、もう1つのデータ入力端子DIN2から入力されるスキャン制御信号とが入力されたアンド回路ANDにより生成される。つまり、スキャンモード信号がハイの時、データ入力端子DIN2から入力されるスキャン制御信号が有効になり、そのレベルに応じて、シフトモードもしくはキャプチャモードに設定される。ここで、データ入力端子DIN2はLSIの外部端子数の制約から、スキャン制御用端子として兼用されている。
特開平5−259761号公報
しかしながら、図4の回路では、スキャンモード時において、データ入力端子DIN2はスキャン制御用端子として機能し、そのデータ値はスキャンイネーブル信号SCANENと連動することになる。したがって、データ入力端子DIN2を用いて、上記のようなデータ入力端子DIN1を用いたスキャンテスト回路と同様なスキャンテスト回路を構成しようとすると、データ入力端子DIN2に接続された論理回路LGXの制御性が悪くなり、故障検出率の低下を招くことになる。
そこで、本発明の集積回路は、複数の論理回路と、各論理回路間に配置された複数のスキャンフリップフロップ回路を含み、前記各スキャンフリップフロップ回路は、フリップフロップ回路と、スキャンイネーブル信号に応じてスキャンテスト信号と前記スキャンテスト信号に応じた論理回路の出力とのいずれかを選択的に前記フリップフロップ回路に入力するためのマルチプレクサとを備え、前記スキャンイネーブル信号に応じて前記複数のスキャンフリップフロップ回路が直列に接続されてスキャンテスト回路が形成される集積回路であって、前記スキャンイネーブル信号を生成するためのスキャン制御信号、及びデータ信号が入力される第1のデータ入力端子と、第2のデータ入力端子と、スキャンモード信号に応じて、前記第1のデータ入力端子からの入力される信号と前記第2のデータ入力端子から入力される信号のいずれかを選択するセレクタとを備え、前記セレクタの出力が論理回路に入力されることを特徴とするものである。
本発明の集積回路によれば、スキャンモード時に制御性が悪かった論理回路の制御性を良くし、故障検出率を向上させることが可能となる。
次に、本発明の実施形態に係る集積回路について図1を参照しながら説明する。図1は、スキャンテスト回路を備えたLSIの一部を示す回路図である。LSIの中には、4つの論理回路LG1〜LG4が配置され、各論理回路LG1〜LG4の間にスキャンテスト用の3つのスキャンフリップフロップ回路SFF1〜SFF3が配置されている。実際のスキャンテスト回路を備えたLSIでは、スキャンフリップフロップ回路の数は、数百個以上になる。スキャンフリップフロップ回路SFF1〜SFF3の回路構成も、図1及び図4に示した従来例の回路と同様である。スキャンイネーブル信号SCANENがハイになるとシフトモードに設定され、スキャンイネーブル信号SCANENがロウになるとキャプチャモードに設定される点も同様である。
本実施形態の回路では、スキャン制御用端子として兼用されているデータ入力端子DIN2によって駆動されている論理回路LGXへのデータ経路にセレクタSEL2を挿入し、スキャンモード時には、データ入力端子DIN2とは別のデータ入力端子DIN3から入力されるデータ信号を選択して、論理回路LGXに入力することで、スチャンモード時における論理回路LGXの制御性を向上させた。
つまり、スキャンモード時には、スキャンモード端子SCANから入力されるスキャンモード信号がハイとなり、データ入力端子DIN2から入力されるスキャン制御信号が有効になる。スキャン制御信号がハイの時は、シフトモードに設定され、スキャン制御信号がロウの時は、キャプチャモードに設定される。データ入力端子DIN2から入力されるスキャン制御信号はスチャンイネーブル信号SCANENに連動するため、この信号で論理回路LGXを駆動するとその制御性が悪化する。そこで、スキャンモード時には、セレクタSEL2はスキャンモード信号がハイになることに応じて、セレクタSEL2を通して、データ入力端子DIN2とは別のデータ入力端子DIN3から入力されるデータ信号を論理回路LGXへ選択出力する。論理回路LGXは、スキャンフリップフロップ回路SFFXに接続され、これらの回路はスキャンテスト回路の一部を構成している。
一方、スキャンモード時以外(通常モード時)には、スキャンモード端子SCANから入力されるスキャンモード信号がロウとなり、セレクタSEL2はデータ入力端子DIN2から入力されるデータ信号を論理回路LGXへ選択出力する。
従って、本実施形態の集積回路によれば、データ入力端子DIN2を用いて、スキャンテスト回路を構成する場合に、スキャンモード時に制御性が悪かった論理回路LGXの制御性を良くし、故障検出率を向上させることが可能となる。
SFF1,SFF2,SFF3 スキャンフリップフロップ回路
MPX1、MPX2,MPX3 マルチプレクサ
FF1,FF2,FF3 フリップフロップ回路
SEL1,SEL2 セレクタ
LG1,LG2,LG3,LG4,LGX 論理回路
MPX1、MPX2,MPX3 マルチプレクサ
FF1,FF2,FF3 フリップフロップ回路
SEL1,SEL2 セレクタ
LG1,LG2,LG3,LG4,LGX 論理回路
Claims (2)
- 複数の論理回路と、各論理回路間に配置された複数のスキャンフリップフロップ回路を含み、前記各スキャンフリップフロップ回路は、フリップフロップ回路と、スキャンイネーブル信号に応じてスキャンテスト信号と前記スキャンテスト信号に応じた論理回路の出力とのいずれかを選択的に前記フリップフロップ回路に入力するためのマルチプレクサとを備え、前記スキャンイネーブル信号に応じて前記複数のスキャンフリップフロップ回路が直列に接続されてスキャンテスト回路が形成される集積回路であって、
前記スキャンイネーブル信号を生成するためのスキャン制御信号、及びデータ信号が入力される第1のデータ入力端子と、
第2のデータ入力端子と、
スキャンモード信号に応じて、前記第1のデータ入力端子からの入力される信号と前記第2のデータ入力端子から入力される信号のいずれかを選択するセレクタとを備え、前記セレクタの出力が論理回路に入力されることを特徴とする集積回路。 - 前記第1のデータ入力端子から入力される前記スキャン制御信号及び前記スキャンモード信号が入力されたアンド回路を備え、このアンド回路から前記スキャンイネーブル信号が出力されることを特徴とする請求項1に記載の集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004180616A JP2006003250A (ja) | 2004-06-18 | 2004-06-18 | 集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004180616A JP2006003250A (ja) | 2004-06-18 | 2004-06-18 | 集積回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2006003250A true JP2006003250A (ja) | 2006-01-05 |
Family
ID=35771755
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004180616A Withdrawn JP2006003250A (ja) | 2004-06-18 | 2004-06-18 | 集積回路 |
Country Status (1)
Country | Link |
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JP (1) | JP2006003250A (ja) |
-
2004
- 2004-06-18 JP JP2004180616A patent/JP2006003250A/ja not_active Withdrawn
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