JP2006140600A - シグマデルタa/d変換器 - Google Patents
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Abstract
【課題】 本発明は、非適応型シグマデルタA/D変換器からの単純な回路変更により帰還量の制御を可能にした適応型シグマデルタA/D変換器を提供することを目的とする。
【解決手段】 シグマデルタA/D変換器は、デジタル信号を出力するA/D変換器と、A/D変換器の出力に結合されデジタル信号が示す強度に応じた制御信号を出力する信号強度検出回路と、A/D変換器の出力及び信号強度検出回路の出力に結合されデジタル信号及び制御信号に応じた信号レベルを有するアナログ信号を出力するD/A変換器と、外部アナログ入力とD/A変換器の出力とに結合され外部アナログ入力とアナログ信号との差分信号を出力する差分回路と、差分回路の出力とA/D変換器の入力とを結合するフィルタ回路を含み、D/A変換器は、電荷充電後に放電することによりアナログ信号の電流を供給する容量の容量値を制御信号に基づいて制御することを特徴とする。
【選択図】 図2
【解決手段】 シグマデルタA/D変換器は、デジタル信号を出力するA/D変換器と、A/D変換器の出力に結合されデジタル信号が示す強度に応じた制御信号を出力する信号強度検出回路と、A/D変換器の出力及び信号強度検出回路の出力に結合されデジタル信号及び制御信号に応じた信号レベルを有するアナログ信号を出力するD/A変換器と、外部アナログ入力とD/A変換器の出力とに結合され外部アナログ入力とアナログ信号との差分信号を出力する差分回路と、差分回路の出力とA/D変換器の入力とを結合するフィルタ回路を含み、D/A変換器は、電荷充電後に放電することによりアナログ信号の電流を供給する容量の容量値を制御信号に基づいて制御することを特徴とする。
【選択図】 図2
Description
本発明は、一般にシグマデルタA/D変換器に関し、詳しくはアナログ信号帰還量を適応的に変化させるシグマデルタA/D変換器に関する。
シグマデルタA/D変換器は、デジタル出力をD/A変換してフィードバックしたフィードバック信号と入力アナログ信号との差分をとり、この差分信号を積分した後にA/D変換する。この差分信号を積分した後にA/D変換する回路部分においては、出力ビット数が小さい低精度のA/D変換器を用いればよく、例えば出力1ビットの比較器を用いることができる。この場合、比較器から出力される1ビットのデジタル出力をD/A変換してフィードバックした信号と入力アナログ信号との差分をとり、この差分を積分することで、入出力の差を時間的に蓄積していく。時間的に蓄積された入出力の差がある時点で比較器の閾値を越えると、比較器の出力が反転する。
例えば比較器の出力“1”をD/A変換したフィードバック信号が1Vであり、入力信号が0.75Vであるとする。その差である−0.25Vを積分して蓄積していくと、積分出力を入力とする比較器の出力がある時点で“1”から“0”に反転する。比較器の出力“0”をD/A変換したフィードバック信号が0Vであるとすると、入力信号が0.75Vであるので、その差は+0.75Vである。この差+0.75Vを積分して蓄積していくと、積分出力を入力とする比較器の出力がある時点で“0”から“1”に反転する。このようにしてデジタル出力は“0”と“1”の間で変化を繰り返す。
−0.25Vを積分したときの積分出力の変化速度に対して、+0.75Vを積分したときの積分出力の変化速度は3倍である。従って、−0.25Vを積分している期間即ちデジタル出力が“1”である期間に対して、+0.75Vを積分している期間即ちデジタル出力が“0”である期間は1/3の長さである。これにより、“0”と“1”との間で変化を繰り返すデジタル出力の平均値は0.75となり、入力アナログ電圧値を正確に表現することができる。
デジタル出力がサンプリングされているとすると、上記例の場合のデジタル出力は、例えば“111011101110・・・”となる。従って、デジタル出力をオーバーサンプリングし、FIRローパスフィルタに入力して平均化すれば、オーバーサンプリングのレートに応じた精度でA/D変換出力を得ることができる。
このようにシグマデルタA/D変換器は、原理的に高い精度を有するとともに、処理の多くがデジタルでありアナログ的な部分が少ないという利点がある。
図1は、シグマデルタA/D変換器のダイナミックレンジを示す図である。一般にシグマデルタA/D変換器は、図1(a)に示されるようなダイナミックレンジ特性を有する。横軸は入力アナログ信号のレベルを示し、縦軸は出力デジタル信号のS/N比を示す。入力アナログ信号がDAC帰還量(デジタル出力をD/A変換したフィードバック量)のレンジよりも大きくなると、上記説明したフィードバック制御動作ができなくなる。従って、図1(a)に示すように、入力アナログ信号のレベルが所定のレベルを超えると、急激にS/N比は低下することになる。また所定のA/D変換精度に対して入力アナログ信号のレンジが低くなると、量子化ノイズが相対的に大きくなりS/N比が悪化する。従って、図1(a)に示すように、シグマデルタA/D変換器が動作可能なダイナミックレンジは、入力アナログ信号の所定の範囲に限られる。
シグマデルタA/D変換器において、更に広いダイナミックレンジを実現するためには、ループフィルタ(差分信号を積分するフィルタ)の次数を大きくする、オーバーサンプリングレートを高くする、フィードバックのループの数を増やす、フィードバックのループ内で用いるA/D変換器及びD/A変換器(DAC:Digital-to-Analog Converter)のビット数を増やす等の手段が一般に用いられる。しかしこれらの手段では、回路構成が複雑になったり、消費電力が大きくなったりするという問題がある。
上記手段とは全く別の観点から広いダイナミックレンジを実現する方法として、適応型のシグマデルタ変換器が提案されている(非特許文献1及び2)。一般に、入力信号の可変範囲全体に比較して、所定の時間内に受信する可能性のある入力信号の範囲は一般的に狭い。適応型のシグマデルタ変換器においては、ある時点での入力信号のレベルに合わせてシグマデルタA/D変換器の入出力特性を適応的に変化させることで、広いダイナミックレンジを実現している。即ち、入力アナログ信号のレベルが低い場合には、DAC帰還量を小さくすることで相対的に量子化ノイズを小さくし、入力アナログ信号のレベルが高い場合には、DAC帰還量を大きくすることで、正常に動作可能な範囲を入力アナログ信号のレベルが高い方向にシフトさせる。これにより、図1(b)に示すような広いダイナミックレンジを適応的に実現することができる。
エヌ・シー・ラメック、ケー・エス・チャオ(N. C. Ramech and K. S. Chao)著、 「シグマデルタ・アナログ・トゥ・デジタル・コンバーターズ・ウィズ・アダプティブ・クオンタイゼーション(Sigma Delta Analog to Digital Converters with Adaptive Quantization)」、プロシーディングス・オブ・ザ・フォーティエス・ミッドウェスト・シンポジウム・オン・サーキッツ・アンド・システムズ(Proceedings of the 40th Midwest Symposium on Circuits and Systems)」、(米国)、1997、第1巻、p.22−25 ゼイアーホッファー・シー・エム(Zierhofer, C.M.)著、「アダプティブ・シグマデルタ・モジュレーション・ウィズ・ワン・ビット・クオンタイゼーション(Adaptive sigma-delta modulation with one-bit quantization)」、アイトリプルイー・トランザクション・オン・サーキッツ・アンド・システムズII:アナログ・アンド・デジタル・シグナル・プロッセシング(IEEE Transactions on Circuits and Systems II: Analog and Digital Signal Processing)、(米国)、2000年5月、第47巻、第5号、p.408−415
エヌ・シー・ラメック、ケー・エス・チャオ(N. C. Ramech and K. S. Chao)著、 「シグマデルタ・アナログ・トゥ・デジタル・コンバーターズ・ウィズ・アダプティブ・クオンタイゼーション(Sigma Delta Analog to Digital Converters with Adaptive Quantization)」、プロシーディングス・オブ・ザ・フォーティエス・ミッドウェスト・シンポジウム・オン・サーキッツ・アンド・システムズ(Proceedings of the 40th Midwest Symposium on Circuits and Systems)」、(米国)、1997、第1巻、p.22−25 ゼイアーホッファー・シー・エム(Zierhofer, C.M.)著、「アダプティブ・シグマデルタ・モジュレーション・ウィズ・ワン・ビット・クオンタイゼーション(Adaptive sigma-delta modulation with one-bit quantization)」、アイトリプルイー・トランザクション・オン・サーキッツ・アンド・システムズII:アナログ・アンド・デジタル・シグナル・プロッセシング(IEEE Transactions on Circuits and Systems II: Analog and Digital Signal Processing)、(米国)、2000年5月、第47巻、第5号、p.408−415
A/D変換器及びD/A変換器のビット数を増やす等の手段では回路構成が複雑になるという問題があるが、適応型のシグマデルタA/D変換器においてもDAC帰還量制御のために回路構成が複雑になってしまったのでは好ましくない。従って、非適応型のシグマデルタA/D変換器の既存の回路構成を利用して、僅かな変更を加えるだけの単純な回路構成により、DAC帰還量の制御を可能にすることが望まれる。
以上を鑑みて、本発明は、非適応型のシグマデルタA/D変換器の回路構成からの単純な回路変更によりDAC帰還量の制御を可能にした適応型のシグマデルタA/D変換器を提供することを目的とする。
本発明によるシグマデルタA/D変換器は、デジタル信号を出力するA/D変換器と、該A/D変換器の出力に結合され該デジタル信号が示す強度に応じた制御信号を出力する信号強度検出回路と、該A/D変換器の出力及び該信号強度検出回路の出力に結合され該デジタル信号及び該制御信号に応じた信号レベルを有するアナログ信号を出力するD/A変換器と、外部アナログ入力と該D/A変換器の出力とに結合され該外部アナログ入力と該アナログ信号との差分信号を出力する差分回路と、該差分回路の出力と該A/D変換器の入力とを結合するフィルタ回路を含み、該D/A変換器は、電荷充電後に放電することにより該アナログ信号の電流を供給する容量の容量値を該制御信号に基づいて制御することを特徴とする。
本発明の少なくとも1つの実施例によれば、シグマデルタA/D変換器のフィードバック用のD/A変換器おいて、充放電により帰還電流を生成する容量の容量値を制御可能な構成とする。これは例えば複数の容量のうちから容量選択スイッチにより幾つかの容量を選択して、選択した容量により帰還電流を生成する構成とすればよい。このように本願発明の少なくとも1つの実施例によれば、従来のD/A変換器に容量選択スイッチ等の容量制御機能を追加するだけで、検出強度に応じた適応的な帰還量制御が可能になる。容量選択スイッチはMOSトランジスタで構成することが可能であり、追加される回路素子の数が少なく、増大する回路面積も極めて小さい。また消費電力の増加も殆んど無い。更に、このようにして構成されたD/A変換器は、従来のD/A変換器と同様の高速な速度で動作することができる。
以下に、本発明の実施例を添付の図面を用いて詳細に説明する。
図2は、本発明を適用する適応型シグマデルタA/D変換器の構成を示す図である。図2のシグマデルタA/D変換器10は、加減算器201、ループフィルタ202、A/D変換器203、信号強度検出回路204、及び信号レベル可変D/A変換器(信号レベル可変DAC)205を含む。A/D変換器203と信号レベル可変D/A変換器205は、クロック信号CLKに基づいて動作する。信号レベル可変D/A変換器205は、出力デジタル信号をD/A変換し、アナログフィードバック信号として加減算器201に供給する。加減算器201は、入力アナログ信号とフィードバック信号との差分を求め、差分信号をA/D変換器203に供給する。ループフィルタ202は、ローパスフィルタであり、A/D変換器203から供給された差分信号を積分する機能を有する。差分を積分した結果得られる積分信号は、ループフィルタ202からA/D変換器203に入力される。A/D変換器203は、積分信号をA/D変換しデジタル信号として出力する。
加減算器201から出力される差分信号は、出力デジタル信号のビット数では表現しきれない入力信号と出力信号との差に対応する。積分信号においてこの差分の蓄積が大きくなっていくと、ある時点において、A/D変換器203の出力であるデジタル信号が変化する。この差の蓄積及び変化に要する時間は、出力デジタル信号のビット数で表現しきれない入力信号と出力信号との差の大きさに逆比例している。これにより、A/D変換器203の出力であるデジタル信号の時間的な平均値は、出力デジタル信号のビット数自体で表現可能な精度を超えた高い精度で、入力アナログ信号を表現することができる。即ち、デジタル出力信号をオーバーサンプリングレートで供給し、FIRローパスフィルタに入力して平均化すれば、オーバーサンプリングのレートに応じた精度でA/D変換出力を得ることができる。
信号レベル可変D/A変換器205によるDAC帰還量が固定であるとすると、シグマデルタA/D変換器10のダイナミックレンジは図1(a)に示されるものとなる。図2に示す構成では、信号強度検出回路204によりA/D変換器203のデジタル出力信号が示す強度(即ちデジタル出力により表現される入力アナログ信号のA/D変換値)を検出し、検出した強度に応じて信号レベル可変D/A変換器205のDAC帰還量の信号レベルを調整する。
即ち、入力アナログ信号のレベルが低くなると、DAC帰還量を小さくすることで相対的に量子化ノイズを小さくし、入力アナログ信号のレベルが高くなると、DAC帰還量を大きくすることで、正常に動作可能な範囲を入力アナログ信号のレベルが高い方向にシフトさせる。これにより、図1(b)に示すような広いダイナミックレンジを適応的に実現することができる。
図3は、本発明による信号レベル可変D/A変換器205の第1の実施例の構成を示す回路図である。図3の信号レベル可変D/A変換器205は、充電用の参照電圧源301、充放電切り替えスイッチ302乃至305、ストレート/クロス切り替え器306、容量選択スイッチ307乃至312、及び容量313乃至315を含む。信号強度検出回路204から供給される検出強度に応じた制御信号により、容量選択スイッチ307乃至312のオン/オフを制御する。具体的には、検出強度が高くなるとオンのスイッチの数を増やし、検出強度が低くなるとオンのスイッチの数を減らす。
クロック信号CLKがLOWの期間において、スイッチ302及び303を閉じる。これにより、容量313乃至315のうちで容量選択スイッチ307乃至312により選択された容量に、参照電圧源301から電荷が供給され充電が行われる。またA/D変換器203から供給されるデジタル出力値に応じて、ストレート/クロス切り替え器306の入出力間の接続をストレート接続又はクロス接続に設定し、帰還信号出力の符号を決定する。具体的には、A/D変換器203から供給される1ビットのデジタル出力のビット値が“0”の場合と“1”の場合とで、帰還信号出力のプラス側とマイナス側とが入れ替わり、帰還信号出力が正符号であるか負符号であるかが切り替わる。
クロック信号CLKがHIGHに遷移すると、スイッチ302及び303が開放状態となり、容量が参照電圧源301から切り離される。またスイッチ304及び305が閉じ、電荷が蓄積された容量が、ストレート/クロス切り替え器306の入力に結合される。これにより、容量に蓄積された電荷が、ストレート/クロス切り替え器306を介して加減算器201へと供給される。
上述のように、検出強度が高くなると、容量選択スイッチ307乃至312のうちでオン状態であるスイッチの数を増やし、電荷が充電される容量の数を増やす。これにより容量が増大し、信号レベル可変D/A変換器205から加減算器201に供給される電荷量即ち電流量が増加する。また検出強度が低くなると、容量選択スイッチ307乃至312のうちでオン状態であるスイッチの数を減らし、電荷が充電される容量の数を減らす。これにより容量が減少し、信号レベル可変D/A変換器205から加減算器201に供給される電荷量即ち電流量が減少する。加減算器201は、電流量に応じた電圧を入力アナログ電圧から差し引くことで、出力電圧と入力電圧との差分を生成する。
非適応型のシグマデルタA/D変換器において使用するフィードバック用のD/A変換器は、図3に示す信号レベル可変D/A変換器205と同様の構成である。唯一の違いは、非適応型のシグマデルタA/D変換器のフィードバック用のD/A変換器においては、容量選択スイッチ307乃至312が存在しないことである。即ち、本願発明によれば、従来のD/A変換器に容量選択スイッチ307乃至312を追加するだけで、検出強度に応じた適応的な帰還量制御が可能になる。この容量選択スイッチ307乃至312は、MOSトランジスタで構成することが可能であり、追加される回路素子の数は少なく、増大する回路面積も極めて小さい。また消費電力の増加も殆んど無い。更に、信号レベル可変D/A変換器205は従来のD/A変換器と同様の高速な速度で動作することができる。
図4は、信号レベル可変D/A変換器205の第2の実施例の構成を示す回路図である。図4に示す信号レベル可変D/A変換器205は、充電用の参照電圧源401、充放電切り替えスイッチ402乃至405、ストレート/クロス切り替え器406、容量選択スイッチ407乃至418、及び容量419乃至424を含む。信号強度検出回路204から供給される検出強度に応じた制御信号により、容量選択スイッチ407乃至418のオン/オフを制御する。具体的には、検出強度が高くなるとオンのスイッチの数を増やし、検出強度が低くなるとオンのスイッチの数を減らす。
クロック信号CLKがLOWの期間において、スイッチ402及び403を実線の位置に設定し、スイッチ404及び405を点線の位置に設定する。これにより、容量419乃至424のうちで容量選択スイッチ407乃至418により選択された容量に、参照電圧源401から電荷が供給され充電が行われる。またA/D変換器203から供給されるデジタル出力値に応じて、ストレート/クロス切り替え器406の入出力間の接続をストレート接続又はクロス接続に設定し、帰還信号出力の符号を決定する。具体的には、A/D変換器203から供給される1ビットのデジタル出力のビット値が“0”の場合と“1”の場合とで、帰還信号出力のプラス側とマイナス側とが入れ替わり、帰還信号出力が正符号であるか負符号であるかが切り替わる。
クロック信号CLKがHIGHに遷移すると、スイッチ402及び403が点線の位置に設定され、スイッチ404及び405が実線の位置に設定される。これにより容量が参照電圧源401から切り離されるとともに、ストレート/クロス切り替え器406の入力に結合される。従って、容量に蓄積された電荷が、ストレート/クロス切り替え器406を介して加減算器201へと供給される。
上述のように、検出強度が高くなると、電荷が充電される容量の数を増やす。これにより容量が増大し、信号レベル可変D/A変換器205から加減算器201に供給される電荷量即ち電流量が増加する。また検出強度が低くなると、電荷が充電される容量の数を減らす。これにより容量が減少し、信号レベル可変D/A変換器205から加減算器201に供給される電荷量即ち電流量が減少する。加減算器201は、電流量に応じた電圧を入力アナログ電圧から差し引くことで、出力電圧と入力電圧との差分を生成する。
このように図3の第1の実施例又は図4の第2の実施例のように、容量の充放電を用いて帰還信号を供給する構成のD/A変換器であれば、図3又は図4に示される容量選択スイッチを付加するだけで、DAC帰還量を制御する機能を実現することができる。
図5は、信号レベル可変D/A変換器205の第3の実施例の構成を示す図である。第3の実施例は、A/D変換器203の出力が2ビットの場合の構成に相当する。信号レベル可変D/A変換器205は、D/A変換器506(DAC2)及びD/A変換器507(DAC1)を含む。D/A変換器506及びD/A変換器507の各々は、例えば図3又は図4に示す信号レベル可変D/A変換器と同様の構成でよい。但しD/A変換器506において電荷を供給する全容量をCとすると、D/A変換器507において電荷を供給する全容量はC/2となるように設定される。
またD/A変換器506には、動作イネーブル機能を設けておく。図5には、加減算器201の構成も示される。加減算器201は、入力インピーダンス501及び502、帰還インピーダンス503及び504、及びオペアンプ505を含む。D/A変換器506及びD/A変換器507の各々について、プラス側出力がオペアンプ505の非反転入力に供給され、マイナス側出力がオペアンプ505の反転入力に供給される。
A/D変換器203から供給されるデジタル出力の2ビットを、D/A変換器506に供給する。D/A変換器506には動作イネーブル機能を設け、デジタル出力の2ビットが“00”又は“11”であるときにのみ、D/A変換器506が動作し帰還信号を出力するように構成する。またD/A変換器506のストレート/クロス切り替え器は、デジタル出力の上位ビット(又は下位ビットでもよい)のビット値に応じて、ストレートとクロスの切換えを行う。具体的には、デジタル出力の上位ビット(又は下位ビット)が“0”のときに負の帰還信号を出力し、デジタル出力の上位ビット(又は下位ビット)が“1”のときに正の帰還信号を出力するように構成する。
D/A変換器507には、デジタル出力の上位ビットのみを供給し、このビットによりストレート/クロス切り替え器を制御する。具体的には、デジタル出力の上位ビットが“0”のときに負の帰還信号を出力し、デジタル出力の上位ビットが“1”のときに正の帰還信号を出力するように構成する。
図6は、デジタル出力の値と2つのD/A変換器の動作との関係を示す図である。上記のようにデジタル出力の各ビットの値によりD/A変換器506(DAC2)及びD/A変換器507(DAC1)を制御することで、図6に示されるような動作を実現することができる。即ち、デジタル出力が“00”の場合には、DAC1とDAC2との両方が選択され(両方が動作し)、DAC1とDAC2とは負の符号の帰還信号を出力する。デジタル出力が“01”の場合には、DAC1のみが選択され(DAC1のみが動作し)、DAC1は負の符号の帰還信号を出力する。デジタル出力が“10”の場合には、DAC1のみが選択され(DAC1のみが動作し)、DAC1は正の符号の帰還信号を出力する。デジタル出力が“11”の場合には、DAC1とDAC2との両方が選択され(両方が動作し)、DAC1とDAC2とは正の符号の帰還信号を出力する。
図7は、図5に示す信号レベル可変D/A変換器205の出力を模式的に示す図である。図7に示されるように、デジタル出力“00”に対応して−(3/2)CVの電荷が帰還され、デジタル出力“01”に対応して−(1/2)CVの電荷が帰還され、デジタル出力“10”に対応して+(1/2)CVの帰還が供給され、デジタル出力“11”に対応して+(3/2)CVの帰還が供給される。ここでCはD/A変換器506(DAC2)の容量であり、Vは参照電圧源(図3又は図4参照)の電圧である。このようにして、−(3/2)CVから+(3/2)CVまで、デジタル出力の4段階に応じた電荷量を帰還信号として供給することができる。
図8は、A/D変換器203の基本要素である1ビットのA/D変換器(コンパレータ)の構成を示す回路図である。図8のA/D変換器203は、前置アンプ601、インバータ602、ラッチ回路603、及びバッファ604を含む。クロック信号が前置アンプ601に供給されるとともに、インバータ602で反転されたクロック信号がラッチ回路603に供給される。前置アンプ601は、入力信号の正端子及び負端子の間の差を増幅し、増幅後の信号をラッチ回路603に供給する。ラッチ回路603は、増幅後の信号を反転クロック信号に同期してラッチすることで、信号判定動作を実行する。即ちラッチ回路603は、増幅後の信号が所定のレベル以上であればHIGHをラッチし、所定のレベル以下であればLOWをラッチする。ラッチ回路603がラッチした内容はバッファ604によりバッファリングされてから、デジタル出力信号として送出される。
図9は、A/D変換器203の基本要素である1ビットのA/D変換器(コンパレータ)の構成の変形例を示す回路図である。図9のA/D変換器203は、可変ゲイン前置アンプ701、インバータ702、ラッチ回路703、及びバッファ704を含む。図9の構成においては、DAC帰還量を制御する制御信号により可変ゲイン前置アンプ701のゲインを制御している。このように可変ゲイン前置アンプ701のゲインを可変にすることで、消費電力の最適化を図ることができる。DAC帰還量が小さい場合は、可変ゲイン前置アンプ701の入力信号も小さいので、アンプのゲインを上げてコンパレータの判定精度を高める必要がある。しかし逆に帰還量が大きいときは、コンパレータの判定に高い精度は不要であるので、アンプのゲインを下げることにより消費電力を削減することができる。
図10は、出力デジタル信号が多ビット構成の場合のA/D変換器203の回路構成を示す図である。図10に示すのは、出力デジタル信号が2ビットの場合に相当する。
図10のA/D変換器203は、抵抗801乃至804、1ビットA/D変換器(コンパレータ)805乃至807、及びエンコーダ808を含む。抵抗801乃至804は同一の抵抗値を有し、直列に接続されることで分圧器を構成する。この分圧器により分圧され生成された3段階の参照電圧が、1ビットA/D変換器805乃至807にそれぞれ供給される。
1ビットA/D変換器805乃至807の各々は、例えば図8又は図9に示す構成でよい。1ビットA/D変換器805乃至807の各々は、割当てられた参照電圧と入力信号電圧値とを比較することで、比較結果を示す1ビットのデジタル信号をエンコーダ808に供給する。エンコーダ808は、1ビットA/D変換器805乃至807から供給される計3ビットの信号をエンコードすることで、2ビットのデジタル出力信号を送出する。この出力信号により、入力信号が4つの状態のうち何れの状態に対応する値に量子化されるかを示す。
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。
10 シグマデルタA/D変換器
201 加減算器
202 ループフィルタ
203 A/D変換器
204 信号強度検出回路
205 信号レベル可変D/A変換器
201 加減算器
202 ループフィルタ
203 A/D変換器
204 信号強度検出回路
205 信号レベル可変D/A変換器
Claims (8)
- デジタル信号を出力するA/D変換器と、
該A/D変換器の出力に結合され該デジタル信号が示す強度に応じた制御信号を出力する信号強度検出回路と、
該A/D変換器の出力及び該信号強度検出回路の出力に結合され該デジタル信号及び該制御信号に応じた信号レベルを有するアナログ信号を出力するD/A変換器と、
外部アナログ入力と該D/A変換器の出力とに結合され該外部アナログ入力と該アナログ信号との差分信号を出力する差分回路と、
該差分回路の出力と該A/D変換器の入力とを結合するフィルタ回路
を含み、該D/A変換器は、電荷充電後に放電することにより該アナログ信号の電流を供給する容量の容量値を該制御信号に基づいて制御することを特徴とするシグマデルタA/D変換器。 - 該D/A変換器は、
電荷充電後に放電するよう構成される複数の容量と、
該複数の容量から該制御信号に基づいた数の容量を選択して該選択した容量からの放電により該アナログ信号の電流を供給する容量選択回路
を含むことを特徴とするシグマデルタA/D変換器。 - 該容量選択回路は、該アナログ信号を出力する該D/A変換器の出力端と該複数の容量との間の結合を制御するスイッチ回路であることを特徴とする請求項2記載のシグマデルタA/D変換器。
- 該D/A変換器は、該複数の容量のプラス側及びマイナス側と該D/A変換器の出力端のプラス側及びマイナス側との間の結合を該デジタル信号に応じて切り替える切り替え器を更に含むことを特徴とする請求項2記載のシグマデルタA/D変換器。
- 該デジタル信号は複数ビットから構成され、該D/A変換器は該アナログ信号として該複数ビットが表現するデジタル値に応じた量の電流を出力することを特徴とする請求項1記載のシグマデルタA/D変換器。
- 該A/D変換器は入力信号を増幅する増幅器を含み、該増幅器は該デジタル信号が示す強度に応じてゲインを変化させることを特徴とする請求項1記載のシグマデルタA/D変換器。
- アナログ入力信号に応じたデジタル出力信号をD/A変換器によりアナログ信号として帰還するシングルループ構成のシグマデルタA/D変換器であって、該D/A変換器は、電荷充放電により該アナログ信号の電流を供給する容量を含み、該容量の容量値を該デジタル出力信号が示す強度に基づいて制御することを特徴とするシグマデルタA/D変換器。
- 該デジタル出力信号が示す該強度は、該デジタル出力信号により表現される該アナログ入力信号の信号レベルのA/D変換値であることを特徴とする請求項7記載のシグマデルタA/D変換器。
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