JP2006120715A - 半導体ウェハの製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 193
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 52
- 230000001590 oxidative effect Effects 0.000 claims abstract description 36
- 238000000151 deposition Methods 0.000 claims abstract description 8
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 7
- 239000010703 silicon Substances 0.000 claims abstract description 7
- 238000010438 heat treatment Methods 0.000 claims abstract description 5
- 150000002500 ions Chemical class 0.000 claims abstract description 3
- 239000000758 substrate Substances 0.000 claims description 121
- 238000000034 method Methods 0.000 claims description 91
- 238000006243 chemical reaction Methods 0.000 claims description 8
- 238000005530 etching Methods 0.000 abstract description 20
- 239000010408 film Substances 0.000 description 352
- 230000004048 modification Effects 0.000 description 37
- 238000012986 modification Methods 0.000 description 37
- 238000001020 plasma etching Methods 0.000 description 29
- 238000000137 annealing Methods 0.000 description 25
- 230000003647 oxidation Effects 0.000 description 22
- 238000007254 oxidation reaction Methods 0.000 description 22
- 229910052581 Si3N4 Inorganic materials 0.000 description 18
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 18
- 239000010410 layer Substances 0.000 description 17
- 229910004298 SiO 2 Inorganic materials 0.000 description 16
- 239000005388 borosilicate glass Substances 0.000 description 16
- KRHYYFGTRYWZRS-UHFFFAOYSA-N hydrofluoric acid Substances F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 16
- QPJSUIGXIBEQAC-UHFFFAOYSA-N n-(2,4-dichloro-5-propan-2-yloxyphenyl)acetamide Chemical compound CC(C)OC1=CC(NC(C)=O)=C(Cl)C=C1Cl QPJSUIGXIBEQAC-UHFFFAOYSA-N 0.000 description 14
- 238000005229 chemical vapour deposition Methods 0.000 description 13
- 238000002513 implantation Methods 0.000 description 13
- 230000015572 biosynthetic process Effects 0.000 description 12
- 230000000052 comparative effect Effects 0.000 description 12
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 description 10
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 9
- 238000001459 lithography Methods 0.000 description 8
- 239000000463 material Substances 0.000 description 7
- 230000001681 protective effect Effects 0.000 description 7
- 238000010301 surface-oxidation reaction Methods 0.000 description 7
- 238000001039 wet etching Methods 0.000 description 7
- 229910021417 amorphous silicon Inorganic materials 0.000 description 6
- 239000007789 gas Substances 0.000 description 6
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 6
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 5
- 238000004380 ashing Methods 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 238000011109 contamination Methods 0.000 description 4
- 230000007423 decrease Effects 0.000 description 4
- 239000001301 oxygen Substances 0.000 description 4
- 229910052760 oxygen Inorganic materials 0.000 description 4
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 3
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 3
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 3
- 239000013078 crystal Substances 0.000 description 3
- 230000007547 defect Effects 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 239000012528 membrane Substances 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 235000011007 phosphoric acid Nutrition 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- DDFHBQSCUXNBSA-UHFFFAOYSA-N 5-(5-carboxythiophen-2-yl)thiophene-2-carboxylic acid Chemical compound S1C(C(=O)O)=CC=C1C1=CC=C(C(O)=O)S1 DDFHBQSCUXNBSA-UHFFFAOYSA-N 0.000 description 1
- 229910017855 NH 4 F Inorganic materials 0.000 description 1
- -1 Oxygen ions Chemical class 0.000 description 1
- GDFCWFBWQUEQIJ-UHFFFAOYSA-N [B].[P] Chemical compound [B].[P] GDFCWFBWQUEQIJ-UHFFFAOYSA-N 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 230000008034 disappearance Effects 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 125000004430 oxygen atom Chemical group O* 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
- 239000012808 vapor phase Substances 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Images
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
- H01L21/26533—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically inactive species in silicon to make buried insulating layers
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76243—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using silicon implanted buried insulating layers, e.g. oxide layers, i.e. SIMOX techniques
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- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- High Energy & Nuclear Physics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Health & Medical Sciences (AREA)
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Abstract
【課題】 ＳＯＩ領域とバルク領域を有する半導体ウェハを製造するときに、半導体ウェハの表面のエッチング損傷を防止でき且つＳＯＩ領域の表面とバルク領域の表面の水平レベル差をなくすことができる半導体ウェハの製造方法を提供する。
【解決手段】 シリコンを含む半導体基板１上に第１マスク膜を堆積するステップ、第１マスク膜上に第２マスク膜を堆積するステップ、第２マスク膜の一部を選択的に除去し垂直側壁を有する窓部を形成するステップ、第２マスク膜をマスクとして用いて第１マスク膜の一部を選択的に除去するステップ、第１マスク膜及び第２マスク膜をマスクとして用いて半導体基板１に酸化種となるイオンを注入するステップ、第２マスク膜を除去するステップ、及び酸化雰囲気中で熱処理を行い酸化種とシリコンとの反応を用いて半導体基板１中に埋め込み酸化膜４ｘを形成し半導体基板１の表面に熱酸化膜を形成するステップを含む。
【選択図】 図１
【解決手段】 シリコンを含む半導体基板１上に第１マスク膜を堆積するステップ、第１マスク膜上に第２マスク膜を堆積するステップ、第２マスク膜の一部を選択的に除去し垂直側壁を有する窓部を形成するステップ、第２マスク膜をマスクとして用いて第１マスク膜の一部を選択的に除去するステップ、第１マスク膜及び第２マスク膜をマスクとして用いて半導体基板１に酸化種となるイオンを注入するステップ、第２マスク膜を除去するステップ、及び酸化雰囲気中で熱処理を行い酸化種とシリコンとの反応を用いて半導体基板１中に埋め込み酸化膜４ｘを形成し半導体基板１の表面に熱酸化膜を形成するステップを含む。
【選択図】 図１
Description
本発明は、半導体ウェハの製造方法に関し、特に、ＳＯＩ（Silicon on Insulator）領域及びバルク領域を備える半導体ウェハの製造方法に関する。
ＳＯＩ構造のデバイスを用いたＳｏＣ（Silicon on a Chip）のための半導体ウェハとして、ＳＯＩ領域とバルク領域とを併せ持つハイブリッドな半導体ウェハが提案されている。このハイブリッドな半導体ウェハを用いることで、ＳＯＩ構造とバルク構造のマクロ・回路・デバイスの１チップ化が実現可能となる。例えば高性能なＳＯＩ構造のＣＭＯＳロジックとバルク構造の大容量ＤＲＡＭを１チップ化した高性能ＤＲＡＭ混載ロジック等のアプリケーションが実現可能となる。
このハイブリッドな半導体ウェハの形成方法の１つとして、ＳＩＭＯＸ（Separation by IMplanted OXygen）法を用いた部分ＳＩＭＯＸ技術が提案されている（例えば、特許文献１参照。）。部分ＳＩＭＯＸ技術では、単結晶シリコン（Ｓｉ）等の半導体基板の表面の一部に、シリコン酸化膜（ＳｉＯ2膜）等のマスク膜を形成し、マスク膜をマスクとして用いて半導体基板に酸化種となる酸素イオン（Ｏ+）を注入する。マスク膜を除去した後に、酸化雰囲気のアニールを伴った高温アニールを行い、半導体基板中の酸化種（Ｏ）と半導体基板１のＳｉの反応を用いて埋め込み酸化膜（ＢＯＸ層）を形成する。その後、半導体基板の表面に形成された熱酸化膜を除去する。部分ＳＩＭＯＸ技術によれば、ＳＯＩ基板形成技術として確立したＳＩＭＯＸ技術に、マスク膜形成プロセスのみが付加したものなので、ハイブリッドな半導体ウェハを容易に低コストで実現できる。
部分ＳＩＭＯＸ技術では、ＳＯＩ領域端部での埋め込み酸化膜の形状が平坦となるように、Ｏ+の注入時にバルク領域をマスクするマスク膜の側面を垂直に加工する必要がある。マスク膜の側面を垂直に加工するためには、通常、反応性イオンエッチング（ＲＩＥ）法が用いられる。しかしながら、ＲＩＥ法のプラズマ損傷による結晶欠陥の発生や汚染の混入、及び半導体基板へのオーバーエッチングによるＳＯＩ層の膜厚ばらつきや表面平坦性の劣化等が懸念される。また、高温アニール時の埋め込み酸化膜による体積膨張により、ＳＯＩ領域の表面の水平レベルがバルク領域の表面の水平レベルより高くなり、デバイス形成面としてのレベル差が生じる。このため、デバイス形成時のリソグラフィ工程や加工工程のマージンが劣化して、歩留まり低下が懸念される。
このレベル差の改善方法としては、高温アニールの際にバルク領域の半導体基板表面に酸化膜を形成する手法が提案されている（例えば、特許文献２参照。）が、レベル差を調整するために必要な酸化膜の膜厚（２００ｎｍ程度）は酸素イオン注入のマスク膜としての酸化膜膜厚（通常１０００ｎｍ程度）よりも非常に薄いため、高温アニール前にマスク膜として使った酸化膜を薄膜化したり、全て除去した後に形成し直したりする必要があった。しかし、薄膜化の際は膜厚のばらつきによりレベル差の制御性が劣化すること、形成し直す場合にはそれ自体の工程数の増加に加えて、元々のＳＯＩ領域とバルク領域のパターンとの間の位置合わせを保証するための工程が必要となることでさらに工程コストの増大を招く問題があった。
米国特許出願公開第６３３３５３２号明細書
特開２００４−１９３１８５号公報
本発明の目的は、ＳＯＩ領域とバルク領域を有する半導体ウェハを製造するときに、半導体ウェハの表面のエッチング損傷を防止でき、且つ工程数を著しく増加することなく制御性良くＳＯＩ領域の表面とバルク領域の表面の水平レベル差をなくすことができる半導体ウェハの製造方法を提供することである。
本発明の特徴は、（イ）シリコンを含む半導体基板上に第１マスク膜を堆積するステップと、（ロ）第１マスク膜上に第２マスク膜を堆積するステップと、（ハ）第２マスク膜の一部を選択的に除去し、垂直側壁を有する窓部を形成するステップと、（ニ）第２マスク膜をマスクとして用いて、第１マスク膜の一部を選択的に除去するステップと、（ホ）第１マスク膜及び第２マスク膜をマスクとして用いて、窓部を介して半導体基板に酸化種となるイオンを注入するステップと、（ヘ）第２マスク膜を除去するステップと、（ト）酸化雰囲気中で熱処理を行い、酸化種とシリコンとの反応を用いて半導体基板中に埋め込み酸化膜を形成し、半導体基板の表面に熱酸化膜を形成するステップとを含む半導体ウェハの製造方法であることを要旨とする。
本発明によれば、ＳＯＩ領域とバルク領域を有する半導体ウェハを製造するときに、半導体ウェハの表面のエッチング損傷を防止でき、且つ工程数を著しく増加することなく制御性良くＳＯＩ領域の表面とバルク領域の表面の水平レベル差をなくすことができる半導体ウェハの製造方法を提供することができる。
次に、図面を参照して、本発明の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
また、以下に示す実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
本発明の実施の形態に係る半導体ウェハは、図１に示すように、ＳＯＩ領域側の表面、及びＳＯＩ領域側の表面と水平レベルがほぼ等しいバルク領域側の表面を有する半導体基板１と、ＳＯＩ領域側の半導体基板１中に配置された埋め込み酸化膜４ｘを備える。即ち、図１に示した半導体ウェハは、ＳＯＩ領域とバルク領域とを併せ持つハイブリッドなウェハである。ＳＯＩ領域には、例えばＳＯＩ構造のＭＯＳトランジスタで構成されるロジック回路等が形成可能である。バルク領域には、ＤＲＡＭセルや、周辺回路等が形成可能である。
半導体基板１としては、単結晶シリコン（Ｓｉ）、多結晶Ｓｉ、シリコンゲルマニウム（ＳｉＧｅ）、及びシリコンカーバイド（ＳｉＣ）等のＳｉを含む材料が使用可能である。埋め込み酸化膜４ｘの材料としては、酸化シリコン（ＳｉＯ2）等が使用可能である。埋め込み酸化膜や埋め込み酸化膜４ｘ上の半導体基板１からなるＳＯＩ層の膜厚は用途に合わせて設定されるが、例えば１３０ｎｍ世代のロジック用としては埋め込み酸化膜４ｘの厚さは０．０５〜０．５μｍ程度で、ＳＯＩ層の厚さは０．０５〜０．３μｍ程度である。ここで、バルク領域側とＳＯＩ領域側の半導体基板１の表面の水平レベルは互いにほぼ等しく、平坦化されている。
本発明の実施の形態に係る部分ＳＩＭＯＸ法を用いた半導体ウェハの製造方法を、図１〜図６を用いて説明する。なお、以下に述べる半導体ウェハの製造方法は一例にすぎず、この変形例を含めてこれ以外の種々の製造方法により実現可能であることは勿論である。
（イ）まず、図２に示すように、単結晶Ｓｉ、多結晶Ｓｉ、ＳｉＧｅ、又はＳｉＣ等のＳｉを含む半導体基板１を用意する。そして、化学気相成長法（ＣＶＤ法）や熱酸化法等により、半導体基板１上にシリコン酸化膜（ＳｉＯ2膜）等の第１マスク膜２を２００ｎｍ程度堆積する。第１マスク膜２は、Ｏや水（Ｈ2Ｏ）等の酸化種を透過させる膜である。引き続き、ＣＶＤ法等により、第１マスク膜２上に第２マスク膜３を１０００ｎｍ程度堆積する。第２マスク膜３としては、第１マスク膜２をエッチングストップ層としてＲＩＥ加工が可能で、且つ第１マスク膜２及び半導体基板１の表面に対して損傷を与えずに選択的に除去可能な膜が好ましい。例えば半導体基板１が単結晶Ｓｉからなり、第１マスク膜２がＳｉＯ2膜である場合には、第２マスク膜３の材料としては窒化シリコン（ＳｉＮ）、ホウケイ酸ガラス（ＢＳＧ）やホウ素燐ケイ酸ガラス（ＢＰＳＧ）等を用いれば良い。
（ロ）次に、第２マスク膜３上にレジスト膜を塗布し、リソグラフィ技術を用いてレジスト膜をパターニングする。引き続き、パターニングされたレジスト膜をマスクとして用いて、ＲＩＥ法等により、ＳＯＩ領域側の第２マスク膜３を選択的に除去する。このとき、選択比やエッチング時間を最適化することで、第１マスク膜２が受けるオーバーエッチング量を第１マスク膜２の範囲で制御することにより、半導体基板１に対するＲＩＥ損傷を防止できる。例えば半導体基板１が単結晶Ｓｉ、第１マスク膜２が膜厚２００ｎｍのＳｉＯ2膜、第２マスク膜３が膜厚１０００ｎｍのＳｉＮ膜、ＢＳＧ膜やＢＰＳＧ膜であれば、ＲＩＥの時間調整で、半導体基板１の表面が露出しないように第２マスク膜３を除去可能である。残存したレジスト膜はアッシングや硫酸過水液等を用いて除去される。この結果、図３に示すようにＳＯＩ領域側に垂直側壁を有する窓部１０が形成される。なお、第２マスク膜３をＲＩＥ法で加工すると窓部１０の垂直側壁は、８５度程度以上の急峻なテーパ角形状が可能である。
（ハ）次に、ウェットエッチング等により、第１マスク膜２の露出した一部を、図４に示すように、第２マスク膜３の端部から好ましくははみ出ないように、選択的に除去する。ここで、半導体基板１の表面への損傷や汚染の混入を防ぎ、且つ第２マスク膜３に対する選択比を十分確保できるウェットエッチングや気相エッチングやドライエッチングが好ましい。これらは基本的に等方性エッチングであり、膜構成に最適な手法を選択すべきである。例えば第１マスク膜２がＳｉＯ2であり、第２マスク膜３がＳｉＮやＢＳＧであれば、フッ酸（ＨＦ）にフッ化アンモニウム（ＮＨ4Ｆ）を混合した緩衝ＨＦ液（ＢＨＦ）を用いたウェットエッチングにより、半導体基板１および第２マスク膜３に大きな損傷を与えることなく第１マスク膜２を後退させることができる。また、ウェットエッチング等の等方性エッチングのエッチング量を制御することで、ＳＯＩ領域とバルク領域の境界部となる第２マスク膜３の端部と第１マスク膜２の端部の位置関係を調整でき、境界付近のＳＯＩ層や埋め込み酸化膜の膜厚など半導体ウェハ形状を容易に調節可能となる。
（ニ）次に、図５に示すように、第２マスク膜３をマスクとして用いて、窓部１０を介してＳＯＩ領域側の半導体基板１に酸化種（Ｏ）となるＯ+を注入して、半導体基板１中に注入領域４が形成される。ここで、例えば１００ｎｍ程度の厚さの薄膜ＳＯＩ層を形成する場合には、第２マスク膜３の厚さが１０００ｎｍ程度あれば、バルク領域側は十分にマスクされる。その後、熱リン酸（Ｈ3ＰＯ4）やＨＦガスを用いて第２マスク膜３を除去する。ここで、第２マスク膜３がＳｉＮ膜であればＨ3ＰＯ4を用い、ＢＳＧ膜であればＨＦガスを用いれば、第２マスク膜３を半導体基板１及び第１マスク膜２に対して高選択比で除去することができる。したがって、第２マスク膜３を除去する際の、半導体基板１及び第１マスク膜２に対する損傷を防止できる。
（ホ）引き続き、バルク領域側の第１マスク膜２を残した状態で、酸化雰囲気下、１３００〜１４００度程度で熱処理（高温アニール）を行い、ＳＯＩ領域側の注入領域４の酸化種（Ｏ）と半導体基板１のＳｉとの反応を用いて、図６に示すように埋め込み酸化膜４ｘを形成する。このとき、埋め込み酸化膜４ｘ形成時の体積膨張により、ＳＯＩ領域側の半導体基板１の表面が盛り上がる。同時に、酸化雰囲気に含まれるＯ等の酸化種により、図６に示すように半導体基板１の表面に熱酸化膜５が形成される。ここで、ＳＯＩ領域においては、通常の酸化工程と同様にして表面の酸化膜の膜厚が薄い最初は半導体基板１の表面への酸化種の供給が充分であるため反応律速で半導体基板１の表面の酸化がほぼ一定速度で進み、表面に形成される酸化膜の厚さが増すとともに、徐々に酸化膜中を酸化種が拡散する現象が支配的となる。拡散律速では酸化速度は時間の平方根に逆比例して減少する傾向となる。一方、バルク領域においては第１マスク２が半導体基板１上にあるため、より早い段階で（あるいは最初から）拡散律速による酸化条件となるので、ＳＯＩ領域に比べて半導体基板１の表面酸化が抑制される。したがって、バルク領域側の半導体基板１の第１マスク膜２直下の表面の酸化により消費される半導体基板１の膜厚を、ＳＯＩ領域側の半導体基板１の露出した表面から始まる半導体基板１の消費膜厚よりも埋め込み酸化膜４ｘの形成による盛り上がり分だけ抑制するように第１マスク膜２の膜厚を設定することにより、ＳＯＩ領域側の半導体基板１の露出した表面、及びバルク領域側の半導体基板１の第１マスク膜２直下の表面の水平レベルを互いに略等しくすることができる。なお、バルク領域の半導体基板１表面の酸化量のばらつきを抑制しレベル差を制御性良く設定するためには、酸化が充分拡散律速となるような第１マスク膜２の膜厚と高温アニール条件を設定することがより好ましい。その後、ＨＦ等を用いて第１マスク膜２及び熱酸化膜５を除去する。
本発明の実施の形態に係る半導体ウェハの製造方法によれば、図１に示した半導体ウェハを実現可能である。なお、第１マスク膜２の膜厚を適宜調整することで、バルク領域側の熱酸化膜５の厚さを調整できる。例えばある酸素イオン注入条件とアニール条件のもと１００ｎｍ程度の薄膜ＳＯＩを形成する場合に、図７に示すように、ＳＯＩ領域とバルク領域のレベル差を解消する最適な第１マスク膜２の膜厚は２２０ｎｍ程度である。なお、最適な第１マスク膜厚２の膜厚が薄くなると、図３に示したように第２マスク膜３のＲＩＥのオーバーエッチングを第１マスク膜２の途中でストップさせることが困難に成りえる。この場合には、第２マスク膜３と第１マスク膜２の間に、第２マスク膜３のＲＩＥに対して充分ストッパ膜として機能する膜を介在させるのが好ましい。例えば、ＳｉＯ2としての第１マスク膜２の膜厚が数１０ｎｍであり、第２マスク膜３が１０００ｎｍ程度の膜厚のＢＳＧであっても、さらに第１マスク膜２と第２マスク膜３との間にＳｉＮ膜を１００ｎｍ程度介在させることで、第２マスク膜３としてのＢＳＧのＲＩＥのオーバーエッチングをＳｉＮでストップ可能であり、この後ＳＯＩ領域のＳｉＮをＨ3ＰＯ4液など等方性エッチングで側面がＢＳＧの側面から横方向に後退するように除去し、さらに露出したＳＯＩ領域の第１マスク膜２としてのＳｉＯ２もＢＨＦ溶液などの等方性エッチングにより側面がＢＳＧの側面から横方向に後退するように除去することで、半導体基板１にダメージを入れずに第２マスク膜３を加工することが可能である。
次に、第１の比較例を図２４〜図２６に示す。第１の比較例では、図２４に示すように、半導体基板１０１上に、ウェットエッチング等により、傾斜したテーパの側面を有するマスク膜１０２を形成する。マスク膜１０２をマスクとして用いて半導体基板１０１にＯ+を注入する。この結果、ＳＯＩ領域側の半導体基板１０１中に注入領域１０４が形成される。マスク膜１０２の側面にテーパがつくことで、半導体基板１０１中に注入されたＯ原子の濃度分布は、半導体基板１の表面側に裾を引くプロファイルとなる。このため、図２５に示すように、高温アニールにより形成される埋め込み酸化膜１０４ｘと熱酸化膜１０５が繋がってしまう。その結果、半導体基板１０１へ強いストレスがかかり、結晶欠陥が増加したり、半導体基板１０１が変形を受け、ひいてはデバイス特性が変調される問題が生じる可能性がある。また、高温アニール後に熱酸化膜１０５を除去する際に、オーバーエッチングにより埋め込み酸化膜１０４ｘの一部も除去される。このため、図２６に示すように、ＳＯＩ領域とバルク領域の境界部に窪みが生じ、デバイス形成に際して支障が出てくる場合がある。したがって、ＳＯＩ領域端部の埋め込み酸化膜１０４ｘの形状を良好にするために、Ｏ+の注入時にマスクするマスク膜１０２の側面を垂直形状に加工してを行う必要がある。マスク膜１０２の側面を垂直形状に加工するためには、ＲＩＥプロセスが有効となる。
次に、第２の比較例を図２７〜図２９に示す。第２の比較例では、図２７に示すように、ＲＩＥ法により、半導体基板２０１上に形成されたマスク膜２０２の一部を選択的に除去して、ＳＯＩ領域側に垂直側壁を有する窓部２１０を形成する。マスク膜２０２をマスクとして用いて、窓部２１０を介してＯ+を注入するので、図２４に示すような裾引きがない注入領域２０４が形成される。しかしながら、ＲＩＥプロセスにおいては、マスク膜２０２下の半導体基板２０１をエッチングストップ層として用いるので、ＲＩＥのプラズマ損傷による結晶欠陥や汚染の混入、半導体基板へのオーバーエッチングによるＳＯＩ層の膜厚ばらつきや表面平坦性の劣化等が懸念される。
これに対して、本発明の実施の形態によれば、多層マスク膜構成にしてエッチング条件を最適化することで図３に示すように第１マスク膜２をエッチングストップ層として、ＲＩＥ法により第２マスク膜３の一部を除去して、埋め込み酸化膜４ｘを平坦に形成するための垂直側壁を有する窓部１０を形成する。更に、図４に示すように、ＳＯＩ領域側の第１マスク膜２を非ＲＩＥ加工とし、ウェットエッチングで除去する。このため、ＲＩＥ法による半導体基板１のエッチング損傷を防止でき、ＳＯＩ層表面の高い平坦性を得ることができる。
更に、第２の比較例においては、図２７に示したマスク膜２０２を除去して、酸化雰囲気中で高温アニールを行う。図２８に示すように、高温アニール時の埋め込み酸化膜２０４ｘによる体積膨張により、ＳＯＩ領域の表面の水平レベルがバルク領域の表面の水平レベルより高くなる。したがって、酸化雰囲気に含まれるＯにより形成される熱酸化膜２０５を除去した後に、図２９に示すように、ＳＯＩ領域とバルク領域でデバイス形成面としてのレベル差が生じる。このため、デバイス形成時のリソグラフィ工程や加工工程のマージンが劣化して、歩留まり低下が懸念される。
これに対して、本発明の実施の形態によれば、図６に示すように、高温アニール時にバルク領域側に第１マスク膜２を残しているので、ＳＯＩ領域側の半導体基板１の露出した表面の酸化が、バルク領域側の半導体基板１の第１マスク膜２直下の表面よりも抑制される。したがって、埋め込み酸化膜３０４ｘの体積膨張による半導体基板１の盛り上がり分だけ、バルク領域側の半導体基板１の表面の酸化の進行を抑制するように第１マスク膜２の膜厚や酸化条件を設定すれば、ＳＯＩ領域側の半導体基板１の露出した表面、及びバルク領域側の半導体基板１の第１マスク膜２直下の表面の水平レベルを互いに略等しくすることができる。
更に、第２の比較例において、図２７に示したＯ+の注入後、マスク膜２０２を完全に除去せずに、半導体基板１の表面の酸化の進行を抑制するのに最適な例えば２００ｎｍ程度の膜厚までマスク膜２０２を膜減りさせて高温アニールを行う場合には、エンドポイントの検出が困難であるので、マスク膜２０２を膜減りさせたときの残膜の膜厚の制御性が低い。このため、高温アニール後のＳＯＩ領域側の半導体基板１の露出した表面、及びバルク領域側の半導体基板１の第１マスク膜２直下の表面の水平レベル差がばらつく傾向になる。これに対して、本発明の実施の形態では、Ｏ+の注入後には図５に示した第２マスク膜３を選択的に除去することで、図６に示すように、２００ｎｍ程度の第１マスク膜２を膜減りさせることなく残すことができるので、第１マスク膜２の膜厚を最初の形成膜厚により高精度に制御できる。したがって、高温アニール後のＳＯＩ領域側の半導体基板１の露出した表面、及びバルク領域側の半導体基板１の第１マスク膜２直下の表面の水平レベルを互いに略等しくすることができる。
（第１の変形例）
本発明の実施の形態の第１の変形例に係る半導体装置の製造方法を、図１、図８〜図１３を用いて説明する。
本発明の実施の形態の第１の変形例に係る半導体装置の製造方法を、図１、図８〜図１３を用いて説明する。
（イ）まず、図８に示すように、熱酸化法やＣＶＤ法により、Ｓｉを含む半導体基板１上にＳｉＯ2等の第１マスク膜２を堆積する。引き続き、ＣＶＤ法等により、第１マスク膜２上に、ＢＳＧやＢＰＳＧ等の第２マスク膜３を８００ｎｍ程度堆積する。第１の変形例では、更に、ＣＶＤ法により、第２マスク膜３上にＳｉＮ等の第３マスク膜６を１５０ｎｍ程度堆積する。
（ロ）次に、図９に示すように第３マスク膜６上に、レジスト膜を塗布し、リソグラフィ技術を用いてレジスト膜をパターニングする。引き続き、パターニングされたレジスト膜をマスクとして用いて、ＲＩＥ等により、ＳＯＩ領域側の第３マスク膜６及び第２マスク膜３を順次選択的に除去して、ＳＯＩ領域側に垂直側壁を有する窓部１０を形成する。ここで、第１マスク膜２がバッファ層として機能するので、半導体基板１に対する損傷を防止できる。残存したレジスト膜はアッシングや硫酸過水液等を用いて除去される。
（ハ）次に、ＣＶＤ法等により、図１０に示すように、第１マスク膜２、第２マスク膜３、及び第３マスク膜６の露出部分を覆うように、膜厚１００ｎｍ程度のＳｉＮ等の絶縁膜７を堆積する。そして、ＲＩＥ法等の異方性エッチングにより、絶縁膜７の平坦部を選択的に除去する。この結果、図１１に示すように、第１マスク膜２及び第２マスク膜３の側壁に、１００ｎｍ程度の幅を有する側壁保護膜７ｘを形成する。このとき、バルク領域側の第２マスク膜３直上の第３マスク膜６もオーバーエッチングを受けるが１００ｎｍ程度の膜厚を残すことは可能である。即ち、第２マスク膜３が、第１マスク膜２、第３マスク膜６、及び側壁保護膜７ｘにより囲まれた形状となる。
（ニ）次に、ＨＦやＢＨＦ等のエッチング溶液を用いたウェットエッチングやＨＦガスなどにより、図１２に示すようにＳＯＩ領域側のＳｉＯ2としての第１マスク膜２を選択的に除去する。このとき、ＳｉＮとしての第３マスク膜６と側壁保護膜７ｘにより、ＢＳＧやＢＰＳＧなど酸化膜系であっても第２マスク膜３が除去されるのを完全に防止できる。次に、第１マスク膜２、第２マスク膜３、第３マスク膜６、及び側壁保護膜７ｘをマスクとして用いて、窓部１０を介してＳＯＩ領域側の半導体基板１に酸化種となるＯ+を注入する。その後、Ｈ3ＰＯ4溶液を用いて、第３マスク膜６と側壁保護膜７ｘを除去する。更に、ＨＦガス等を用いて、第２マスク膜３を除去する。
（ホ）次に、バルク領域側に第１マスク膜２を残した状態で、酸化雰囲気下、１３００〜１４００度程度で高温アニールを行い、ＳＯＩ領域側の注入領域４の酸化種（Ｏ）と半導体基板１のＳｉとの反応を用いて、図１３に示すように、半導体基板１中に埋め込み酸化膜４ｘが形成される。同時に、ＳＯＩ領域側の半導体基板１の表面、及びバルク領域側の半導体基板１の第１マスク膜２直下の表面に熱酸化膜５が形成される。ここで、バルク領域においては第１マスク膜２の膜厚を調整することで、ＳＯＩ領域及びバルク領域の半導体基板１と熱酸化膜５の界面がほぼ同一の水平レベルとなるように熱酸化膜５が形成される。その後、ＨＦ等を用いて熱酸化膜５が除去されることで、図１に示した半導体ウェハが完成する。
本発明においては、第２マスク膜３の材料としてＢＳＧを用い、第１マスク膜２の材料としてＳｉＯ2を用いた場合、第１マスク膜２及び第２マスク膜３は、互いにエッチング選択比があまり大きくない。また、第２マスク膜３の材料としてＳｉＮを用いた場合、ＳｉＮは比較的ストレスが大きく、ＳｉＮをＯ+の注入時のマスクとして必要な膜厚で形成すると、ストレスによるはがれの発生が懸念される。
これに対して、第１の変形例では、ＢＳＧやＢＰＳＧ等の第２マスク膜３を側壁保護膜７ｘでマスクして第１マスク膜を除去するので、第２マスク膜の除去を防止できる。更に、厚い膜厚が必要な第２マスク膜３としてはＢＳＧやＢＰＳＧを用いているため、マスク膜のストレスを低減することができ、剥がれやプロセスマージンの低下等を防止できる。
（第２の変形例）
本発明の実施の形態の第２の変形例に係る半導体装置の製造方法を図１、図８、図１４〜図１７を用いて説明する。
本発明の実施の形態の第２の変形例に係る半導体装置の製造方法を図１、図８、図１４〜図１７を用いて説明する。
（イ）まず、図８に示すように、熱酸化法やＣＶＤ法等により、半導体基板１上にＳｉＯ2等の第１マスク膜２を堆積する。引き続き、ＣＶＤ法等により、第１マスク膜２上にＢＳＧやＢＰＳＧ等の第２マスク膜３を堆積する。更に、ＣＶＤ法等により、第２マスク膜３上に、ＳｉＮ等の第３マスク膜６を堆積する。
（ロ）次に、第３マスク膜６上にレジスト膜を塗布し、リソグラフィ技術を用いてレジスト膜をパターニングする。引き続き、パターニングされたレジストをマスクとして用いて、ＲＩＥ法等により、第３マスク膜６及びＳＯＩ領域側の第２マスク膜３を少なくともＳＯＩ領域側の第１マスク膜２が完全に除去されないように順次エッチングする。残存したレジスト膜はアッシングや硫酸過水液等を用いて除去される。図１４に示すように、この結果、ＳＯＩ領域側に垂直側壁を有する窓部１０が形成される。
（ハ）次に、ＢＨＦ等を用いて、ＳＯＩ領域側の第１マスク膜２を選択的に除去する。このとき、図１５に示すように、第３マスク膜６直下の第１マスク膜２及び第２マスク膜３の側面もエッチングされて後退する。第１マスク膜２と第２マスク膜３のエッチングレートは、膜の形成条件や熱処理条件により適宜制御することが可能であり、垂直側壁を有する窓部１０ｘを形成可能である。その後、Ｈ3ＰＯ4等を用いて、ひさし形状となった第３マスク膜６を除去する。
（ニ）次に、図１６に示すように、第２マスク膜３をマスクとして用いて、窓部１０を介してＳＯＩ領域側の半導体基板１に酸化種となるＯ+を注入する。引き続き、ＨＦガスを用いて、第２マスク膜３を除去する。そして、バルク領域側に第１マスク膜２を残した状態で、酸化雰囲気下、１３００〜１４００度程度で高温アニールを行い、ＳＯＩ領域側の注入領域４の酸化種（Ｏ）と半導体基板１のＳｉとの反応を用いて、図１７に示すように、半導体基板１中に埋め込み酸化膜４ｘが形成される。また、埋め込み酸化膜４ｘの体積膨張により半導体基板１の表面が盛り上がる。同時に、半導体基板１の表面に熱酸化膜５が形成される。ここで、バルク領域では、酸化種（Ｏ）が第１マスク膜２を介するので、半導体基板１の表面酸化が抑制される。この結果、ＳＯＩ領域とバルク領域の表面の水平レベルが略等しくなる。その後、ＨＦ等を用いて熱酸化膜５を除去することで、図１に示すようなレベル差のないハイブリッドな半導体ウェハが得られる。
第２の変形例によれば、第１の変形例よりも簡略化されたプロセスで、ＳｉＯ2系の低ストレス膜による厚いマスク膜を構成でき、剥がれを防止できる。
なお、ＲＩＥ法により第３マスク膜６の一部を除去した後に、図１５に示すように第３マスク膜６を残してウェット処理するプロセスを想定する場合、マスク膜をＳｉＯ2膜、即ち第１マスク膜２及び第２マスク膜３を単層とする場合にも適用可能で、半導体基板１に損傷を与えずにマスク膜の側面を垂直形状に加工可能である。このとき、第３マスク膜６は単にレジスト膜でも構わない。
（第３の変形例）
本発明の実施の形態の第３の変形例に係る半導体装置の製造方法を、図１、図１８〜図２１を用いて説明する。
本発明の実施の形態の第３の変形例に係る半導体装置の製造方法を、図１、図１８〜図２１を用いて説明する。
（イ）まず、図１８に示すように、半導体基板１を用意する。そして、後工程でパターニングする際に半導体基板１に損傷を入れないために、酸化等により、半導体基板１上にＳｉＯ2等のバッファ膜８を１０ｎｍ堆積する。引き続き、ＣＶＤ法等により、Ｏ等の酸化種の透過を減少させる性質を有する多結晶ＳｉやアモルファスＳｉ等の第１マスク膜２を堆積する。このとき、第１マスク膜２の膜厚を、後工程の高温アニール時にバルク領域側の酸化を抑制したい分のＳｉに相当する膜厚とする。例えば、１００ｎｍ程度抑制したい場合には、４５ｎｍ程度とすることで、まず多結晶ＳｉやアモルファスＳｉ等が酸化しきるまでは半導体基板１のＳｉの酸化が抑制されることになる。引き続き、ＣＶＤ法等により、ＢＳＧ又はＢＰＳＧの第２マスク膜３を１０００ｎｍ程度堆積する。なお、第２マスク膜３として単層膜を用いるが、複合膜でも良い。
（ロ）次に、第２マスク膜３上にレジスト膜を塗布し、リソグラフィ技術を用いてレジスト膜をパターニングする。引き続き、パターニングされたレジスト膜をマスクとして用いて、ＲＩＥ法等により、ＳＯＩ領域側の第２マスク膜３を選択的に除去して、ＳＯＩ領域側に垂直側壁を有する窓部１０を形成する。ここで、第１マスク膜２が多結晶ＳｉやアモルファスＳｉ等からなるので、第２マスク膜３のＲＩＥのエッチングストップ層として第１マスク膜２を活用でき、プロセスマージンを確保できる。残存したレジスト膜はアッシングや硫酸過水液等を用いて図１９に示すように、除去される。その後、ケミカルドライエッチング（ＣＤＥ）等によりＳＯＩ領域側の第１マスク膜２を選択的に除去する。あるいは第１マスク膜２が多結晶ＳｉやアモルファスＳｉ等であればＲＩＥによってもバッファ酸化膜８をストッパとしてパターニングすることも可能である。必要であればバッファ膜８も除去される。
（ハ）次に、図２０に示すように、第２マスク膜３をマスクとして用いて、窓部１０を介してＳＯＩ領域側の半導体基板１に酸化種となるＯ+を注入する。その後、ＨＦ等を用いて第２マスク膜３を除去する。そして、酸化雰囲気下、１３００〜１４００度程度で高温アニールを行い、ＳＯＩ領域側の注入領域４の酸化種（Ｏ）と半導体基板１のＳｉとの反応を用いて、図２１に示すようにＳＯＩ領域側の半導体基板１中に埋め込み酸化膜４ｘを形成する。このとき、埋め込み酸化膜４ｘの体積膨張により、ＳＯＩ領域側の半導体基板１の表面が盛り上がる。また、半導体基板１の表面には、熱酸化膜５が形成される。バルク領域側においては、単結晶ＳｉやアモルファスＳｉ等の第１マスク膜２が完全に酸化されてＳｉＯ2となってから、半導体基板１の表面の酸化が始まる。したがって、酸化雰囲気に含まれる酸化種（Ｏ）の透過を減少させ、ＳＯＩ側よりも半導体基板１の表面の酸化が抑制される。その後、熱酸化膜５を除去して、図１に示すような半導体ウェハが完成する。
本発明の実施の形態では、バルク領域側に酸化種を透過させる第１マスク膜２を残して、高温アニール時に表面酸化を抑制することで、埋め込み酸化膜４ｘ形成によるＳＯＩ領域の盛り上がりを補うプロセスとしていた。これに対して、第３の変形例によれば、第１マスク膜２として多結晶ＳｉやアモルファスＳｉ等の酸化種の透過を減少させる性質を有する膜を用いた場合でも、バルク領域の表面酸化を抑制することができる。したがって、第１マスク膜２の膜厚により、半導体基板１の表面の水平レベルの制御が可能となる。
（第４の変形例）
本発明の実施の形態の第４の変形例に係る半導体ウェハの製造方法を、第３の変形例と同様に図１、図１８〜図２１を用いて説明する。
本発明の実施の形態の第４の変形例に係る半導体ウェハの製造方法を、第３の変形例と同様に図１、図１８〜図２１を用いて説明する。
（イ）まず、図１８に示すように、ＣＶＤ法や酸化等により、半導体基板１上にＳｉＯ2等のバッファ膜８を５０ｎｍ程度必要であれば堆積する。ＣＶＤ法等により、酸化種の透過を減少させる性質を有するＳｉＮ等の第１マスク膜２を１５０ｎｍ程度堆積する。更に、ＣＶＤ法等により、第１マスク膜２上に例えばＢＳＧ、ＢＰＳＧ又はポリＳｉ等の第２マスク膜３を１０００ｎｍ程度堆積する。
（ロ）次に、第２マスク膜３上にレジスト膜を塗布し、リソグラフィ技術を用いてパターニングする。引き続き、パターニングされたレジスト膜をマスクとして用いて、ＲＩＥ法等により、ＳＯＩ領域側の第２マスク膜３を選択的に除去して、垂直側壁を有する窓部１０を形成する。このとき、第１マスク膜２を、第２マスク膜３に対するＲＩＥのエッチングストップ層として活用できるため、半導体基板１に対するＲＩＥ損傷を防止でき、プロセスマージンを確保できる。残存したレジスト膜はアッシングや硫酸過水液等を用いて図１９に示すように除去される。
（ハ）次に、図２０に示すように、Ｈ3ＰＯ4等を用いて、ＳＯＩ領域側の第１マスク膜２を、第２マスク膜３の端部からはみ出さないように除去する。なお、必要であれば、ＨＦ等を用いてバッファ膜８も除去する。そして、第２マスク膜３をマスクとして用いて、窓部１０を介してＳＯＩ領域側の半導体基板１に酸化種となるＯ+を注入する。その後、ＨＦガス等を用いて第２マスク膜３を除去する。
（ニ）次に、酸化雰囲気下、１３００〜１４００度程度で、高温アニールを行い、ＳＯＩ領域側の注入領域４の酸化種（Ｏ）と半導体基板１のＳｉとの反応を用いて、図２１に示すように埋め込み酸化膜４ｘを形成する。このとき、バルク領域側の半導体基板１の表面には酸化種の透過を阻止する性質を有するＳｉＮ等の第１マスク膜２があるので、バルク領域側の半導体基板１の酸化が阻止される。ここで、アニール条件をＳＯＩ領域における埋め込み酸化膜４ｘによる盛り上がり分と表面酸化による後退分とが一致する条件、即ちＳＯＩ領域側の表面高さが変化しない条件に調整することにより、ＳＯＩ領域側及びバルク領域側の半導体基板１の表面の水平レベルを互い略等しくすることができる。その後、半導体基板１の熱酸化膜５を除去して、図１に示すような半導体ウェハが完成する。
第４の変形例によれば、ＳＯＩ領域側では埋め込み酸化膜４ｘの体積膨張分と、バルク領域における半導体基板１の表面酸化の後退分を同一となるように調整して、且つバルク領域側では半導体基板１の表面酸化を抑制することで、ＳＯＩ領域側とバルク領域側の半導体基板１の表面レベルを互いにほぼ等しくすることができる。
（第５の変形例）
本発明の実施の形態の第５の変形例に係る半導体ウェハの製造方法は、図１８〜図２０の手順は第４の変形例と実質的に同様であるので、重複した説明を省略する。第５の変形例では、図２０に示すように第１マスク膜２を第２マスク膜３直下に後退させた後に、酸化種の半導体基板１への供給を緩和させる多結晶ＳｉやＳｉＮ等の絶縁膜を堆積する。そして、ＣＤＥやＲＩＥ等により、絶縁膜の一部を選択的に除去する。この結果、図２２に示すように、第２マスク膜３直下に第１マスク膜２と隣接して、絶縁膜からなる埋め込みバッファ膜９が埋め込まれる。その後、ＳＯＩ領域側の半導体基板１に酸化種となるＯ+を注入する。ここで、埋め込みバッファ膜により、自己整合的にＳＯＩ領域とバルク領域の境界部に酸化種の供給を抑制することができる。
本発明の実施の形態の第５の変形例に係る半導体ウェハの製造方法は、図１８〜図２０の手順は第４の変形例と実質的に同様であるので、重複した説明を省略する。第５の変形例では、図２０に示すように第１マスク膜２を第２マスク膜３直下に後退させた後に、酸化種の半導体基板１への供給を緩和させる多結晶ＳｉやＳｉＮ等の絶縁膜を堆積する。そして、ＣＤＥやＲＩＥ等により、絶縁膜の一部を選択的に除去する。この結果、図２２に示すように、第２マスク膜３直下に第１マスク膜２と隣接して、絶縁膜からなる埋め込みバッファ膜９が埋め込まれる。その後、ＳＯＩ領域側の半導体基板１に酸化種となるＯ+を注入する。ここで、埋め込みバッファ膜により、自己整合的にＳＯＩ領域とバルク領域の境界部に酸化種の供給を抑制することができる。
ＳＯＩ領域とバルク領域の境界部の埋め込み酸化膜４ｘの端部では、埋め込み酸化膜４ｘ厚が厚めに形成される場合がある。これに対して、第５の変形例によれば、境界部に酸化種の供給を抑制する埋め込みバッファ膜９を形成することで、自己整合的に境界部に酸化種の供給を抑制することができる。したがって、埋め込み酸化膜４ｘの厚さが増加するのを防止可能となる。また、埋め込みバッファ膜９は境界部の半導体基板１の酸化の抑制にも寄与するため、埋め込み酸化膜４ｘの厚さが多少増加した場合であっても、ＳＯＩ層が消失してしまうことを回避できる。
（その他の実施の形態）
上記のように、本発明は実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。既に述べた本発明の実施の形態においては、レジスト工程を用いて境界部のマスク膜構造を半導体ウェハ内で複数設けることで、埋め込み酸化膜４ｘと熱酸化膜５とが分離される境界と分離されない境界等形状の異なる境界を複数併せ持つ様にしても良い。
上記のように、本発明は実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。既に述べた本発明の実施の形態においては、レジスト工程を用いて境界部のマスク膜構造を半導体ウェハ内で複数設けることで、埋め込み酸化膜４ｘと熱酸化膜５とが分離される境界と分離されない境界等形状の異なる境界を複数併せ持つ様にしても良い。
また、部分ＳＩＭＯＸ技術では、埋め込み酸化膜４ｘ形成に際して、バルク領域への強い応力が生じ、広い領域にわたっての素子での影響が懸念される。ただし、形成条件により、高温アニール時にバルク領域の表面高さが境界から数十μｍの領域にかけてなだらかに変化するように変形させることで、応力を解放した部分ＳＩＭＯＸ基板にすることが可能である。図２３に示すように、数１０μｍの範囲で数１０ｎｍで緩やかに境界に向かってバルク表面が高まる構造であれば素子形成にも問題が生じにくい。しかしながら、このレベルのなだらかな起伏もリソグラフィ工程などへの悪影響となることも考えられ、この場合には、ＳＯＩ領域の半導体基板１の表面レベルがバルク領域の起伏の中央になるように設定することも有効と考えられる。さらに例えば、上述のようにマスク材（マスク膜）の構成を境界数１０μｍ程度の範囲で切り替えて、半導体基板１が酸化されやすい条件に設定する。或いは、予め数１０μｍ程度内の領域の半導体基板１を数１０ｎｍ除去した上でアニールを行うようにすることが考えられる。予め数１０μｍ程度内の領域の半導体基板１を数１０ｎｍ除去する場合においては、ダメージや汚染等の程度上問題無い場合は、第１マスク膜２のＲＩＥの際に、パターン境界に近い領域のエッチングが早い条件で半導体基板１までオーバーエッチングすることで、その他の構成を変えずにシンプルに対応することも可能である。このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
１…半導体基板
２…第１マスク膜
３…第２マスク膜
４…注入領域
４ｘ…埋め込み酸化膜
５…熱酸化膜
６…第３マスク膜
７…絶縁膜
７ｘ…側壁保護膜
８…バッファ膜
９…埋め込みバッファ膜
２…第１マスク膜
３…第２マスク膜
４…注入領域
４ｘ…埋め込み酸化膜
５…熱酸化膜
６…第３マスク膜
７…絶縁膜
７ｘ…側壁保護膜
８…バッファ膜
９…埋め込みバッファ膜
Claims (5)
- シリコンを含む半導体基板上に第１マスク膜を堆積するステップと、
前記第１マスク膜上に第２マスク膜を堆積するステップと、
前記第２マスク膜の一部を選択的に除去し、垂直側壁を有する窓部を形成するステップと、
前記第２マスク膜をマスクとして用いて、前記第１マスク膜の一部を選択的に除去するステップと、
前記第１マスク膜及び前記第２マスク膜をマスクとして用いて、前記窓部を介して前記半導体基板に酸化種となるイオンを注入するステップと、
前記第２マスク膜を除去するステップと、
酸化雰囲気中で熱処理を行い、前記酸化種と前記シリコンとの反応を用いて前記半導体基板中に埋め込み酸化膜を形成し、前記半導体基板の表面に熱酸化膜を形成するステップ
とを含むことを特徴とする半導体ウェハの製造方法。 - 前記第１マスク膜の一部を選択的に除去するステップは、前記第１マスク膜の一部をウェットエッチングすることを特徴とする請求項１に記載の半導体ウェハの製造方法。
- 前記窓部を形成するステップの前に、前記第２マスク膜上に第３マスク膜を形成するステップを更に含み、
前記窓部を形成するステップは、前記第３マスク膜の一部を選択的に除去することを特徴とする請求項１又は２に記載の半導体ウェハの製造方法。 - 前記第１マスク膜を堆積するステップの前に、前記半導体基板上にバッファ膜を堆積するステップを更に含むことを特徴とする請求項１〜３のいずれか１項に記載の半導体ウェハの製造方法。
- 前記第１マスク膜の一部を選択的に除去するステップは、前記第２マスク膜直下の前記第１マスク膜の一部を更に除去することを特徴とする請求項１〜４のいずれか１項に記載の半導体ウェハの製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2004304555A JP3998677B2 (ja) | 2004-10-19 | 2004-10-19 | 半導体ウェハの製造方法 |
| US11/097,166 US20060084249A1 (en) | 2004-10-19 | 2005-04-04 | Method for manufacturing a hybrid semiconductor wafer having a buried oxide film |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2004304555A JP3998677B2 (ja) | 2004-10-19 | 2004-10-19 | 半導体ウェハの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2006120715A true JP2006120715A (ja) | 2006-05-11 |
| JP3998677B2 JP3998677B2 (ja) | 2007-10-31 |
Family
ID=36181314
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2004304555A Expired - Fee Related JP3998677B2 (ja) | 2004-10-19 | 2004-10-19 | 半導体ウェハの製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20060084249A1 (ja) |
| JP (1) | JP3998677B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US7537989B2 (en) | 2005-11-18 | 2009-05-26 | Sumco Corporation | Method for manufacturing SOI substrate |
| WO2010004619A1 (ja) * | 2008-07-08 | 2010-01-14 | 東京エレクトロン株式会社 | 半導体素子の素子分離方法 |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2005072084A (ja) * | 2003-08-28 | 2005-03-17 | Toshiba Corp | 半導体装置及びその製造方法 |
| US7772048B2 (en) * | 2007-02-23 | 2010-08-10 | Freescale Semiconductor, Inc. | Forming semiconductor fins using a sacrificial fin |
| EP1978554A3 (en) * | 2007-04-06 | 2011-10-12 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor substrate comprising implantation and separation steps |
| US7795114B2 (en) * | 2007-08-10 | 2010-09-14 | Semiconductor Energy Laboratory Co., Ltd. | Manufacturing methods of SOI substrate and semiconductor device |
| JP5511173B2 (ja) * | 2007-10-10 | 2014-06-04 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| US8455331B2 (en) * | 2007-10-10 | 2013-06-04 | Semiconductor Energy Laboratory Co., Ltd. | Manufacturing method of semiconductor device |
| JP2010239123A (ja) * | 2009-03-12 | 2010-10-21 | Semiconductor Energy Lab Co Ltd | 半導体装置及びその作製方法 |
| JP2011029618A (ja) * | 2009-06-25 | 2011-02-10 | Sumco Corp | Ｓｉｍｏｘウェーハの製造方法、ｓｉｍｏｘウェーハ |
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| US9269791B2 (en) * | 2012-07-10 | 2016-02-23 | United Microelectronics Corp. | Multi-gate MOSFET with embedded isolation structures |
| CN103579335A (zh) * | 2012-07-25 | 2014-02-12 | 联华电子股份有限公司 | 多栅极场效晶体管及其制作工艺 |
| CN104952734B (zh) * | 2015-07-16 | 2020-01-24 | 矽力杰半导体技术(杭州)有限公司 | 半导体结构及其制造方法 |
Family Cites Families (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5116771A (en) * | 1989-03-20 | 1992-05-26 | Massachusetts Institute Of Technology | Thick contacts for ultra-thin silicon on insulator films |
| EP0450503A3 (en) * | 1990-04-02 | 1992-05-20 | National Semiconductor Corporation | Semiconductor devices with borosilicate glass sidewall spacers and method of fabrication |
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-
2004
- 2004-10-19 JP JP2004304555A patent/JP3998677B2/ja not_active Expired - Fee Related
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2005
- 2005-04-04 US US11/097,166 patent/US20060084249A1/en not_active Abandoned
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Also Published As
| Publication number | Publication date |
|---|---|
| JP3998677B2 (ja) | 2007-10-31 |
| US20060084249A1 (en) | 2006-04-20 |
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Legal Events
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Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060814 |
|
| A131 | Notification of reasons for refusal |
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|
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|
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100817 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100817 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110817 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110817 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120817 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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