JP2006100523A

JP2006100523A - 半導体装置およびその製造方法

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Publication number: JP2006100523A
Application number: JP2004283928A
Authority: JP
Inventors: Tatsu Kato; 達加藤; Teruo Takizawa; 照夫瀧澤
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2004-09-29
Filing date: 2004-09-29
Publication date: 2006-04-13

Abstract

【課題】基板浮遊効果を抑制することのできる半導体装置およびその製造方法を提供する。
【解決手段】絶縁層と、前記絶縁層の上方に形成された半導体層と、前記半導体層の上方に形成されたゲート絶縁層と、前記ゲート絶縁層の上方に形成されたゲート電極と、前記半導体層に形成されたソース領域およびドレイン領域と、前記ゲート絶縁層の下方に形成されたボディ領域と、前記半導体層において、前記ボディ領域に対して前記ソース領域側に形成され、かつ、前記ボディ領域とショットキー接合する複数のショットキー接合領域と、を含む。
【選択図】図１

Description

本発明は、半導体装置およびその製造方法に関する。特に本発明は、絶縁基板上に形成されたＭＯＳ電界効果トランジスタを有する半導体装置およびその製造方法に関する。

絶縁層上に半導体層が設けられたＳＯＩ（ＳｉｌｉｃｏｎＯｎＩｎｓｕｌａｔｏｒ）層に形成された絶縁ゲート型トランジスタは、バルク状の半導体層上に形成される場合と比べて、低消費電力、高速動作が実現できるデバイスとして、近年研究開発が進められている。

このような絶縁ゲート型トランジスタは、チャネル直下のボディ領域が浮遊状態となるため、基板浮遊効果による電流特性の過渡現象が起きる。これにより、絶縁ゲート型トランジスタを有する半導体装置は、メモリとしての信頼性を損なう等の問題がある。

上述した基板浮遊効果を低減するための従来技術として、たとえば、特開平８−７０１０３号公報には、チャネル領域の電位を固定するための電位固定用配線層が半導体層の活性領域に電気的に接続されている半導体装置が開示されている。
特開平８−７０１０３号公報

上述した従来の半導体装置では、電位固定用配線層を絶縁ゲート型トランジスタの外部に設けているため、素子面積が大きくなってしまうという問題があった。

本発明の目的は、基板浮遊効果を低減し、かつ素子面積の拡大を抑制することのできる半導体装置およびその製造方法を提供することにある。

本発明にかかる半導体装置は、
絶縁層と、
前記絶縁層の上方に形成された半導体層と、
前記半導体層の上方に形成されたゲート絶縁層と、
前記ゲート絶縁層の上方に形成されたゲート電極と、
前記半導体層に形成されたソース領域およびドレイン領域と、
前記ゲート絶縁層の下方に形成されたボディ領域と、
前記半導体層において、前記ボディ領域に対して前記ソース領域側に形成され、かつ、前記ボディ領域とショットキー接合する複数のショットキー接合領域と、
を含む。

本発明にかかる半導体装置において、
前記ショットキー接合の電位障壁は、前記ソース領域と前記ドレイン領域の間に形成されるｐｎ接合の電位障壁より低くすることができる。

本発明にかかる半導体装置において、
前記ショットキー接合領域は、前記ソース領域と接するように形成されることができる。

本発明にかかる半導体装置において、
複数の前記ショットキー接合領域は、前記ソース領域を挟むようにして配置されることができる。

本発明にかかる半導体装置において、
前記ショットキー接合領域は、シリサイド化合物からなることができる。

本発明にかかる半導体装置において、
前記ソース領域および前記ショットキー接合領域の双方に接続するように形成されたコンタクト部を、さらに含むことができる。

本発明にかかる半導体装置の製造方法は、
（ａ）絶縁層上に設けられた半導体層の上方にゲート絶縁層を形成する工程と、
（ｂ）前記ゲート絶縁層の上方にゲート電極を形成する工程と、
（ｃ）前記半導体層の所定の領域の上方にマスク層を形成する工程と、
（ｄ）前記半導体層において、前記マスク層に覆われていない領域に不純物を導入することにより、ソース領域およびドレイン領域を形成する工程と、
（ｅ）前記マスク層を除去する工程と、
（ｆ）少なくとも前記マスク層で覆われていた領域に、ボディ領域とショットキー接合するショットキー接合領域を形成する工程と、
を含み、
前記工程（ｃ）は、前記半導体層の複数の前記所定の領域に複数の前記マスク層を形成する工程である。

本発明にかかる半導体装置の製造方法において、
前記工程（ｃ）は、前記ソース領域を挟むようにして前記複数のマスク層を形成する工程であることができる。

以下に、本実施の形態の一例について説明する。

１．半導体装置
図１は、本実施の形態にかかる半導体装置１００を模式的に示す平面図であり、図２（Ａ）は、図１のＡ−Ａ線に沿った断面図であり、図２（Ｂ）は、図１のＢ−Ｂ線に沿った断面図である。

半導体装置１００は、支持基盤６上に形成された絶縁層８と、絶縁層８上に形成された半導体層１０と、半導体層１０上に形成されたゲート絶縁層２０と、ゲート絶縁層２０上に形成されたゲート電極２２と、ゲート電極２２の側壁に形成された側壁絶縁層２４とを含む。

半導体層１０は、ドレイン領域１４と、ソース領域２６と、ドレイン領域１４とソース領域２６の間に形成されたボディ領域１２と、チャネル領域とドレイン領域１４の間に形成されたエクステンション領域１６と、チャネル領域とソース領域２６の間に形成されたエクステンション領域２８とを有する。

さらに半導体層１０は、図２（Ａ）に示すように、ソース領域２６上に形成された第１のシリサイド層３２と、ドレイン領域１４上に形成された第２のシリサイド層３４と、ゲート電極２２上に形成された第３のシリサイド層３６とを有する。

また半導体層１０は、図２（Ｂ）に示すように、ボディ領域１２に対してドレイン領域側に形成されたショットキー接合領域４０を有する。図２（Ｂ）において、半導体層１０は、ソース領域２６およびエクステンション領域２８を有さない。

ショットキー接合領域４０は、ボディ領域１２に接触するように設けられている。ショットキー接合領域４０は、シリサイド化合物からなるため、ボディ領域１２とショットキー接合する。また図１に示すように、半導体装置１００は、複数のショットキー接合領域４０を含む。複数のショットキー接合領域４０は、ソース領域２６を挟むようにして配置されている。

さらに半導体装置１００は、図１に示すようにソース領域２６およびショットキー接合領域４０の上方に形成されたコンタクト部５０と、ドレイン領域１４の上方に形成されたコンタクト部５２とを含む。コンタクト部５０は、半導体装置１００の上層に設けられる配線（図示せず）と、ショットキー接合領域４０およびソース領域２６の双方とを接続するために設けられている。コンタクト部５２は、半導体装置１００の上層に設けられる配線（図示せず）と、ドレイン領域１４とを接続するために設けられている。

本実施の形態にかかる半導体装置１００の特徴は、以下のとおりである。

半導体装置１００は、ボディ領域１２とショットキー接合するショットキー接合領域４０を有する。このショットキー接合の電位障壁は、ソース領域２６とボディ領域１２との間に形成されるｐｎ接合の電位障壁より低いため、ショットキー接合領域４０は、ボディ領域１２に蓄積されたキャリアを引き抜き易い。よって、半導体装置１００は、基板浮遊効果を抑制することができる。

またショットキー接合領域４０は、絶縁層８に接するように設けられている。これにより、ショットキー接合領域４０は、絶縁層８に接しないように設けられている場合と比べて、ボディ領域１２と接合する面積を大きくすることができるため、同時に多くのキャリアをボディ領域１２から引き抜くことができる。よって、半導体装置１００は、効率よく基板浮遊効果を抑制することができる。

また半導体装置１００は、図１に示すように複数のショットキー接合領域４０を有している。これらのショットキー接合領域４０は、ソース領域２６を挟むようにして配置されているため、ソース領域２６とボディ領域１２とがｐｎ接合することにより蓄積されたキャリアを、ソース領域２６の両側から引き抜くことができる。よって半導体装置１００は、均一に基板浮遊効果を抑制することができる。

コンタクト部５０は、ショットキー接合領域４０およびソース領域２６の双方と配線とを接続するように設けられているため、ショットキー接合領域４０に対応する配線と、ソース領域２６に対応する配線とを共通の配線とすることができる。

２．半導体装置の製造方法
次に本実施の形態にかかる半導体装置の製造方法について、図３から図７を参照しながら説明する。図５（Ａ）、図６（Ａ）、および図７（Ａ）は、図２（Ａ）に該当する箇所の製造工程を示し、図５（Ｂ）、図６（Ｂ）、および図７（Ｂ）は、図２（Ｂ）に該当する箇所の製造工程を示す。なお、以下に説明する製造方法において、具体例として記載した数値は、ｎチャネル型のＭＯＳトランジスタを形成する場合の一例を記載したものである。

（１）まず、図３に示すように、支持基板６と、支持基盤６上の絶縁層８と、絶縁層８上に設けられた半導体層１０とを有するＳＯＩ基板を準備する。ＳＯＩ基板としては、支持基板６の上に絶縁層８および半導体層１０が積層された基板を用いた場合を例として説明するが、これに限定されず、ＳＩＭＯＸ（ＳｅｐａｒａｔｉｏｎｂｙＩｍｐｌａｎｔｅｄＯｘｇｅｎ）基板、貼り合わせ基板またはレーザアニール基板などを用いることができる。半導体層１０としては、たとえば、Ｓｉ、ＳｉＧｅ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮなどを用いることができる。また、準備されたＳＯＩ基板の半導体層１０の膜厚が所望の膜厚と異なる場合には、犠牲酸化やフッ酸によるウェットエッチングを行なうことによりその膜厚を調整することができる。

ついで、図３に示すように、しきい値の調整のために、所定の導電型の不純物を半導体層１０に導入する。この不純物の導入は、イオン注入法により行なうことができる。たとえば、半導体層１０として、膜厚が５０ｎｍの単結晶シリコン層を用いて、ｎチャネル型のＭＯＳトランジスタを形成する場合には、不純物としてＢＦ_２を用い３０ｋｅＶのエネルギーで１〜５×１０^１２／ｃｍ^２程度打ち込むことができる。

（２）次に、図４に示すように、ゲート絶縁層２０およびゲート電極２２を形成する。ゲート絶縁層２０としては、たとえば、酸化シリコン膜を熱酸化法により形成することができる。ついで、ゲート絶縁層２０の上に、ゲート電極２２のための導電層（図示せず）を形成する。導電層としては、たとえば、多結晶シリコン層を２００ｎｍ程堆積することができる。その後、この導電層を公知のリソグラフィーおよびエッチング技術によりパターニングすることによりゲート電極２２が形成される。

（３）次に、図２に示すエクステンション領域１６、およびエクステンション領域２８のための、低濃度不純物層１６ａおよび２８ａ（図６（Ａ）および図６（Ｂ）参照）を形成する工程について説明する。

まず、半導体層１０上の全面にレジストを塗布する。次に、リソグラフィ法により該レジストをパターニングすることにより、所定の領域にレジスト層Ｒ１が形成される。

ついで、図５（Ａ）および図５（Ｂ）に示すように、レジスト層Ｒ１およびゲート電極２２をマスクとして、所定の導電型の不純物を半導体層１０に導入し低濃度不純物層１６ａおよび２８ａを形成する。ここで、レジスト層Ｒ１は、ショットキー接合領域４０（図１参照）が形成される領域に形成されるが、図１に示すような形状に限定されない。レジスト層Ｒ１の形成された位置にショットキー接合領域４０が形成されるが、レジスト層Ｒ１は、ショットキー接合領域４０とボディ領域１２がショットキー接合できる位置で、かつ、ボディ領域１２に対してソース領域２６側の一部に、形成されていればよい。不純物の導入後、レジスト層Ｒ１を除去する。

（４）次に、図６（Ａ）および図６（Ｂ）に示すように、ゲート電極２２の側面に側壁絶縁層２４を形成する。側壁絶縁層２４の形成は、たとえば、以下のようにして行なうことができる。半導体層１０の全面の上方に絶縁層（図示せず）を形成する。絶縁層としては、窒化シリコン膜や酸化シリコン膜またそれらの積層膜を用いることができる。その後、この絶縁層に異方性のエッチングを施すことにより、ゲート電極２２の側面に側壁絶縁層２４を形成することができる。

（５）次に、ソース領域２６およびドレイン領域１４を形成する。

まず、ショットキー接合領域４０を形成するための領域に、マスク層の一例としてのレジスト層Ｒ２を形成する。レジスト層Ｒ２は、上述したＲ１と同一のパターンを有することができる。

ついで、ゲート電極２２およびレジスト層Ｒ２をマスクとして、ソース領域２６およびドレイン領域１４を形成するための領域に、所定の導電型の不純物を半導体層１０に導入する。たとえば、不純物としてＰを用いる。その後、熱処理を施し、導入した不純物を活性化する。その後、レジスト層Ｒ２を除去する。

（６）次に、ショットキー接合領域４０、第１のシリサイド層３２、第２のシリサイド層３４、および第３のシリサイド層３６を形成する。これらは、チタンシリサイド、コバルトシリサイド、ニッケルシリサイド、モリブデンシリサイド等のシリサイド化合物からなる。

まず、図７（Ａ）および図７（Ｂ）に示すように、半導体層１０の上方の全面に金属層３２ａを形成する。金属層３２ａとしては、たとえば、Ｔｉを約２０ｎｍ、スパッタ法により堆積させる。また金属層３２ａとしてはＣｏ、Ｎｉ、Ｍｏ、Ｐｔ、Ｒｂであっても良い。なお、ゲート電極２２の上方にも金属層３２ａは形成される。

（７）次に、第１段目の熱処理を行ない、金属層３２ａと、半導体層１０およびゲート電極２２とをシリサイド化反応させる。これにより、図１、図２（Ａ）および図２（Ｂ）に示すように、第１のシリサイド層３２、第２のシリサイド層３４、第３のシリサイド層３６、およびショットキー接合領域４０が形成される。この第１段目の熱処理は、たとえば、ＲＴＡ法を用いて、処理温度が６００℃〜７００℃の条件で行なうことができる。ついで、未反応の金属層３２ａを除去する。未反応の金属層３２ａの除去は、ＮＨ_４ＯＨ，Ｈ_２Ｏ_２，Ｈ_２Ｏの混合液を用いたウェットエッチングにより行なうことができる。

その後、第２段目の熱処理を施すことで、シリサイド層３２をより安定的なものにして、低抵抗なシリサイド層３２、３４、３６、４０を形成する。第２段目の熱処理は、処理温度が８００℃以上の条件で行なうことができる。

（８）次にコンタクト部５０およびコンタクト部５２を形成する。コンタクト部５０およびコンタクト部５２は、導電層（図示せず）を形成して、この導電層をパターニングすることにより形成される。

以上の工程により本実施の形態にかかる半導体装置１００を形成することができる。本実施の形態にかかる半導体装置１００の製造方法では、ソース領域２６およびドレイン領域１４を形成する際、ショットキー接合領域４０を形成するための領域にレジスト層Ｒ１およびＲ２を形成し、レジスト層Ｒ１およびＲ２をマスクとして不純物の導入を行う。これにより、半導体層１０のレジスト層Ｒ１、Ｒ２で覆われた領域にソース領域２６を形成するための不純物が導入されないため、ショットキー接合領域４０を形成することができる。

レジスト層Ｒ１およびＲ２の形状に応じてショットキー接合領域４０の形状が決まるため、レジスト層Ｒ１およびＲ２の形状を制御することにより、所望の領域にショットキー接合領域４０を容易に形成することができる。

３．変形例
本発明は、上述の実施の形態に限定されることなく、本発明の要旨の範囲内で変形することが可能である。変形例として、たとえば、図８に示す半導体装置２００を挙げることができる。図８は、第１の変形例にかかる半導体装置２００を模式的に示す断面図である。なお、図８（Ａ）の断面図は、図２（Ａ）の断面図と同じ箇所を示す断面図であり、図８（Ｂ）の断面図は、図２（Ｂ）の断面図を同じ箇所を示す断面図である。

半導体装置２００は、ドレイン領域１５、ソース領域２７、およびショットキー接合領域４２の形状が、それぞれ半導体装置１００におけるドレイン領域１４、ソース領域２６、およびショットキー接合領域４０の形状と異なる。また半導体装置２００は、エクステンション領域１６およびエクステンション領域２８を有さない点でも半導体装置１００と異なる。半導体装置２００における他の構成については、半導体装置１００と同様であるので、説明を省略する。

半導体装置２００のソース領域２７およびドレイン領域１５の領域は、側壁絶縁層２４の下方の領域まで広がっている。これにより、エクステンション領域１６およびエクステンション領域２８の形成が不要となるため、製造工程を簡略化することができる。

このような形状のソース領域２７およびドレイン領域１５を形成するためには、不純物の導入を、たとえば、イオン注入により行う場合、斜めイオン注入法を用いることにより、側壁絶縁層２４に覆われている半導体層１０にも不純物を導入することができる。

半導体装置２００のショットキー接合領域４２は、その領域が絶縁層８に接していない点で、その領域が絶縁層８と接しているショットキー接合領域４０と異なる。このように、変形例にかかるショットキー接合領域４２は、絶縁層８に接していないため、ショットキー接合領域４０と比べて、より簡易に形成されることができる。

また、半導体装置１００の製造工程では、半導体層１０およびゲート電極２２の全面にシリサイド化のための金属層３２ａが形成されているが、これにかえて、金属層３２ａを形成する前に、ショットキー接合領域４０の形成領域以外の領域にマスクなどを形成して、ショットキー接合領域４０の形成領域のみに金属層３２ａを形成してもよい。これにより、ショットキー接合領域４０の厚さを、たとえば、第１のシリサイド層３２、第２のシリサイド層３４、および第３のシリサイド層３６に比べて、厚くすることができる。

本実施の形態にかかる半導体装置を模式的に示す平面図。（Ａ）は、図１のＡ−Ａ線に沿った断面図であり、（Ｂ）は、図１のＢ−Ｂ線に沿った断面図である。本実施の形態にかかる半導体装置の製造工程を模式的示す断面図。本実施の形態にかかる半導体装置の製造工程を模式的示す断面図。本実施の形態にかかる半導体装置の製造工程を模式的示す断面図。本実施の形態にかかる半導体装置の製造工程を模式的示す断面図。本実施の形態にかかる半導体装置の製造工程を模式的示す断面図。変形例にかかる半導体装置を模式的に示す断面図。

符号の説明

６支持基盤、８絶縁層、１０半導体層、１２ボディ領域、１４ドレイン領域、１６エクステンション領域、２０ゲート絶縁層、２２ゲート電極、２４側壁絶縁層、２６ソース領域、２８エクステンション領域、３２第１のシリサイド層、３４第２のシリサイド層、３６第３のシリサイド層、４０、４２ショットキー接合領域、５０、５２コンタクト部

Claims

絶縁層と、
前記絶縁層の上方に形成された半導体層と、
前記半導体層の上方に形成されたゲート絶縁層と、
前記ゲート絶縁層の上方に形成されたゲート電極と、
前記半導体層に形成されたソース領域およびドレイン領域と、
前記ゲート絶縁層の下方に形成されたボディ領域と、
前記半導体層において、前記ボディ領域に対して前記ソース領域側に形成され、かつ、前記ボディ領域とショットキー接合する複数のショットキー接合領域と、
を含む、半導体装置。
請求項１において、
前記ショットキー接合の電位障壁は、前記ソース領域と前記ドレイン領域の間に形成されるｐｎ接合の電位障壁より低い、半導体装置。
請求項１または２において、
前記ショットキー接合領域は、前記ソース領域と接するように形成されている、半導体装置。
請求項１ないし３のいずれかにおいて、
複数の前記ショットキー接合領域は、前記ソース領域を挟むようにして配置されている、半導体装置。
請求項１ないし４のいずれかにおいて、
前記ショットキー接合領域は、シリサイド化合物からなる、半導体装置。
請求項１ないし５のいずれかにおいて、
前記ソース領域および前記ショットキー接合領域の双方に接続するように形成されたコンタクト部を、さらに含む、半導体装置。
（ａ）絶縁層上に設けられた半導体層の上方にゲート絶縁層を形成する工程と、
（ｂ）前記ゲート絶縁層の上方にゲート電極を形成する工程と、
（ｃ）前記半導体層の所定の領域の上方にマスク層を形成する工程と、
（ｄ）前記半導体層において、前記マスク層に覆われていない領域に不純物を導入することにより、ソース領域およびドレイン領域を形成する工程と、
（ｅ）前記マスク層を除去する工程と、
（ｆ）少なくとも前記マスク層で覆われていた領域に、ボディ領域とショットキー接合するショットキー接合領域を形成する工程と、
を含み、
前記工程（ｃ）は、前記半導体層の複数の前記所定の領域に複数の前記マスク層を形成する工程である、半導体装置の製造方法。
請求項７において、
前記工程（ｃ）は、前記ソース領域を挟むようにして前記複数のマスク層を形成する工程である、半導体装置の製造方法。