JP2005311311A - 半導体装置、半導体装置の製造方法および半導体集積回路 - Google Patents
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Abstract
【解決手段】 本発明の半導体装置は、絶縁層8と、
前記絶縁層8の上方に設けられた半導体層10と、
前記半導体層10の上方に設けられたゲート絶縁層20と、
前記ゲート絶縁層20の上方に設けられたゲート電極22と、
前記半導体層10に設けられたソース領域26aおよびドレイン領域26bと、
前記半導体層10において、ソース領域26aおよびドレイン領域26b以外であるボディ領域12と、
前記ソース領域26aを複数に分割するように設けられ、前記ボディ領域12と接合するボディコンタクト領域30と、を含み、
前記ボディコンタクト領域30は、前記半導体層10の半導体と金属との化合物である。
【選択図】 図2
Description
本発明の半導体装置は、絶縁層と、
前記絶縁層の上方に設けられた半導体層と、
前記半導体層の上方に設けられたゲート絶縁層と、
前記ゲート絶縁層の上方に設けられたゲート電極と、
前記半導体層に設けられたソース領域およびドレイン領域と、
前記半導体層において、ソース領域およびドレイン領域以外であるボディ領域と、
前記ソース領域を複数に分割するように設けられ、前記ボディ領域と接合するボディコンタクト領域と、を含み、
前記ボディコンタクト領域は、前記半導体層の半導体と金属との化合物である。
本発明の半導体装置の製造方法は、
(a)絶縁層上に設けられた半導体層の上方にゲート絶縁層を形成し、
(b)前記ゲート絶縁層の上方にゲート電極を形成し、
(c)前記半導体層の所定の領域を覆うマスク層を形成した後に前記半導体層に不純物を導入することによりソース領域およびドレイン領域を形成し、
(d)前記第1マスク層に覆われていた領域にシリサイド層を形成することにより、前記ソース領域を分割するようにボディコンタクト領域を形成すること、を含む。
本発明の半導体集積回路は、1.の項に記載の半導体装置がパストランジスタとして用いられている。従来技術によるSOIデバイスをパストランジスタとして用いた場合、インパクトイオンにより発生したホールを、効率よくソース電極へ引き抜く事が出来なかった為、集積回路の安定動作や高速動作に問題が生じていた。本発明にかかる半導体装置は、上述したソース・ボディタイ型のトランジスタであり、設けられたショットキー接合により効率の良いホール引き抜きが可能となるため、低消費電力でありかつ高速動作が可能となる。その結果、本発明によれば、低消費電力化および高速化が図られた半導体集積回路を提供することができる。なお、本発明において、パストランジスタとは、一方の回路ブロックと他方の回路ブロックとを接続するためのトランジスタである。
(半導体装置)
図1は、本実施の形態の半導体装置を模式的に示す平面図であり、図2(A)は、図1のA−A線に沿った断面図であり、図2(B)は、図1のB−B線に沿った断面図である。
次に、本実施の形態の半導体装置の製造方法について図3〜7を参照しながら説明する。なお、以下に説明する製造方法において、具体例として記載した数値は、nチャネル型のMOSトランジスタを形成する場合を記載したものである。なお、図5〜7において、(A)は、図2(A)に該当する箇所の製造工程を示し、(B)は、図2(B)に該当する箇所の製造工程を示すものである。
第1の実施の形態にかかる半導体装置は、上述の形態に限定されることなく、本発明の要旨の範囲内で変形することが可能である。変形例として、たとえば、図12〜14に示す半導体装置を挙げることができる。図12は、第1の変形例にかかる半導体装置を模式的に示す断面図であり、図13は、第2の変形例にかかる半導体装置を模式的に示す断面図であり、図14は、第3の変形例にかかる半導体装置を模式的に示す平面図である。なお、図12,13の断面図は、図2(A)の断面図と同じ箇所を示す断面図である。
次に、本発明の第2の実施の形態について図15〜17を参照しつつ説明する。第2の実施の形態は、本発明にかかる半導体装置を半導体集積回路に適用した例である。半導体装置を模式的に示す2つのインバータを接続するトランジスタ50に、本発明のソース・ボディタイ型のMOSトランジスタを適用した例である。図15は、本実施の形態にかかる半導体装置のレイアウトを示す平面図であり、図16は、図15のI−I線に沿った断面図であり、図17は、図15のII−II線に沿った断面図である。
次に、本発明の第3の実施の形態について図18を参照しつつ説明する。第3の実施の形態は、第1の実施の形態で説明したソース・ボディ体型のMOSトランジスタをSRAMの転送ゲート用トランジスタに適用した例である。この転送ゲート用トランジスタは、フリップフロップ回路と、メモリセルを駆動する回路とをワード線やビット線を介して接続するためのいわゆるパストランジスタである。図18には、SRAMセルの回路図を示す。
Claims (9)
- 絶縁層と、
前記絶縁層の上方に設けられた半導体層と、
前記半導体層の上方に設けられたゲート絶縁層と、
前記ゲート絶縁層の上方に設けられたゲート電極と、
前記半導体層に設けられたソース領域およびドレイン領域と、
前記半導体層において、ソース領域およびドレイン領域以外であるボディ領域と、
前記ソース領域を複数に分割するように設けられ、前記ボディ領域と接合するボディコンタクト領域と、を含み、
前記ボディコンタクト領域は、前記半導体層の半導体と金属との化合物である、半導体装置。 - 請求項1において、
前記ボディコンタクト領域は、シリサイド化合物からなる、半導体装置。 - 請求項1または2において、
前記ボディ領域と、前記ボディコンタクト領域とは、ショットキー接合されている、半導体装置。 - 請求項1〜3のいずれかにおいて、
少なくとも前記ソース領域の上にシリサイド層が設けられ、前記ソース領域とシリサイド層とは、オーミック接合されている、半導体装置。 - 請求項1〜4のいずれかにおいて、
さらに、前記ソース領域および前記ボディコンタクト領域と接触するように設けられたコンタクト部と、を含む、半導体装置。 - (a)絶縁層上に設けられた半導体層の上方にゲート絶縁層を形成し、
(b)前記ゲート絶縁層の上方にゲート電極を形成し、
(c)前記半導体層の所定の領域を覆うマスク層を形成した後に前記半導体層に不純物を導入することによりソース領域およびドレイン領域を形成し、
(d)前記マスク層に覆われていた領域にシリサイド層を形成することにより、前記ソース領域を分割するようにボディコンタクト領域を形成すること、を含む、半導体装置の製造方法。 - 請求項6において、
前記(c)は、前記ソース領域およびドレイン領域を形成した後に、該ソース領域およびドレイン領域の上に、シリサイド層を形成すること、を含む、半導体装置の製造方法。 - 請求項6において、
前記(d)は、前記ボディコンタクト領域が形成される領域以外を覆う他のマスク層を形成した後に行われる、半導体装置の製造方法。 - 請求項1〜5のいずれかに記載の半導体装置がパストランジスタとして用いられている、半導体集積回路。
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