JP2001060630A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

Info

Publication number
JP2001060630A
JP2001060630A JP11235003A JP23500399A JP2001060630A JP 2001060630 A JP2001060630 A JP 2001060630A JP 11235003 A JP11235003 A JP 11235003A JP 23500399 A JP23500399 A JP 23500399A JP 2001060630 A JP2001060630 A JP 2001060630A
Authority
JP
Japan
Prior art keywords
film
gate electrode
gate
region
electrode material
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP11235003A
Other languages
English (en)
Inventor
Atsuki Ono
篤樹 小野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP11235003A priority Critical patent/JP2001060630A/ja
Priority to US09/643,771 priority patent/US6432776B1/en
Publication of JP2001060630A publication Critical patent/JP2001060630A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/82345—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823462—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823842—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823857—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/105—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with vertical doping variation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

(57)【要約】 【課題】 高性能トランジスタとしての要請よりコア部
のゲート電極は金属ゲート構造とし、かつ、同一基板上
に異なる電源駆動を実現するために、複数の異なる膜厚
のゲート酸化膜を有する複数のトランジスタを、その信
頼性を損なうことなく製造する方法を提供する。 【解決手段】 ｐ型ウェル領域１３上にゲート絶縁膜３
１と多結晶シリコン膜４１を成膜後、コア部のゲート絶
縁膜３１と多結晶シリコン膜４１とを選択的に除去す
る。前処理をおこなった後、熱酸化によりコア部用のゲ
ート絶縁膜３２を形成する（ａ）。コア部のゲート電極
用としてタングステン等を堆積し金属膜４２を成膜する
（ｂ）。コア部をフォトレジスト膜１４ｂにて覆いＩ／
Ｏ部上の金属膜４２をエッチング除去する（ｃ）。その
後、各ゲート電極をパターニングし、不純物のイオン注
入によりソース・ドレイン領域を形成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に異なる電源電圧にて駆動される複数の
ＭＯＳトランジスタを同一基板上に形成する方法に関す
るものである。
【０００２】
【従来の技術】半導体集積回路装置の高集積化のため
に、そしてトランジスタの高性能化のために、トランジ
スタサイズの微細化が図られている。すなわち、ＭＯＳ
構造のトランジスタにおいては、ゲート長の縮小化とゲ
ート酸化膜の薄膜化が進められている。而して、トラン
ジスタサイズの微細化は必然的にパンチスルー耐圧や絶
縁耐圧の劣化を招くため、微細化に伴ってトランジスタ
を駆動する電源電圧が低くなされる。ところで、ゲート
電極の材料としては従来より多結晶シリコンが主として
用いられてきた。そして、この多結晶シリコンに導電性
を付与するために不純物をイオン注入法などによってド
ーピングしていた。この不純物の量が不足するとゲート
多結晶シリコンとゲート絶縁膜との界面においてキャリ
ヤの存在しない空乏層が広がり実効的なゲート絶縁膜厚
が厚くなる、いわゆるゲート空乏化の問題が生ずる。こ
のゲート空乏化は、ゲート酸化膜の薄膜化と共に顕在化
してきた問題である。この空乏化問題を解決するための
手段として、ゲート電極を金属材料により形成する方法
が採用されるようになってきている。この場合に、ゲー
ト電極材料としては耐熱性が要求されることから、タン
グステン（Ｗ）やモリブデン（Ｍｏ）などの耐熱性金属
が用いられ、あるいは耐熱性金属との間にバリアメタル
として窒化チタンを挟んだ構造等が用いられてきてい
る。
【０００３】前述のように、トランジスタの高性能化の
ためにゲート酸化膜の薄膜化がなされ、ゲート空乏化対
策として金属ゲート構造が採用されているが、半導体集
積回路内の全ての回路がこのような高性能なトランジス
タを必要としているわけではない。例えば、入出力部
（Ｉ／Ｏ部）においては、高い駆動能力が要求されるた
め、より高い電源電圧により駆動できるように、ゲート
長は若干長く、また、より厚いゲート酸化膜のトランジ
スタが必要となる。そこで、一つの集積回路チップ中に
複数の異なる電源電圧にて駆動される、異なる膜厚のゲ
ート絶縁膜を持つトランジスタが混在する半導体装置が
実用化されている。すなわち、同一半導体集積回路内に
おいて、Ｉ／Ｏ部のトランジスタは比較的大きなサイズ
に形成されて高い電源電圧にて駆動され、一方、演算処
理などの回路動作の実体を担うコア部と呼ばれる部分の
トランジスタは、高速動作が要求されるため微細に形成
され低い電源電圧にて駆動される。
【０００４】図８、図９は、異なる膜厚のゲート絶縁膜
を持つトランジスタを一つの基板上に形成する場合の従
来の製造方法を示す工程順の断面図である。なお、以下
には、ｎ型の単体のトランジスタ製法について示すが、
ｐ型の場合も、またｎ型とｐ型の両方のトランジスタを
有するＣＭＯＳ回路の製法においても状況は同様であ
る。図８（ａ）に示すように、エピタキシャル成長層を
有する半導体基板１１上に、シャロートレンチアイソレ
ーション（Shallow Trench Isolation）法を用いて酸
化シリコンからなる素子分離領域１２を形成し、ｐ型不
純物をドーピングしてｐ型ウェル領域１３を形成する。
【０００５】その後、図８（ｂ）に示すように、まず、
Ｉ／Ｏ部用のゲート酸化膜３１を形成する。次に、図８
（ｃ）に示すように、フォトレジスト膜１４ａによりＩ
／Ｏ部のみを覆って、ゲート酸化膜３１をバッファード
フッ酸などによるウェットエッチングにより除去する。
その後、フォトレジスト膜１４ａを剥離し、フッ酸処理
を含む前処理を行って基板表面を清浄化した後、再度、
熱酸化を行ってコア部用のゲート酸化膜３２を形成す
る。以上の工程によってコア部には低い電源電圧用の薄
いコア部用のゲート酸化膜３２が形成され、一方、Ｉ／
Ｏ部には高い電源電圧用の厚いゲート酸化膜３３が形成
される。尚、厚いゲート酸化膜３３は最初のゲート酸化
膜３１に、コア部用のゲート酸化膜３２形成時の酸化膜
が加わるため最初の膜厚より厚くなる〔図９（ａ）〕。
【０００６】次に、例えばタングステンを堆積してゲー
ト電極用の金属膜４２を形成する〔図９（ｂ）〕。その
後、図９（ｃ）に示すように、フォトレジスト膜１４ｃ
をマスクとしてパターニングを行い、Ｉ／Ｏ部のゲート
電極１４１とコア部のゲート電極１４２を形成する。フ
ォトレジスト膜１４ｃを剥離して、その後、それぞれの
電源電圧のデバイス設計に基づき、反対側の領域をレジ
スト膜で被覆した状態でｎ型不純物のイオン注入を行
い、Ｉ／Ｏ部のＬＤＤ（Lightly Doped Drain）領域５
２とコア部のソース・ドレインエクステンション領域５
１を、それぞれＩ／Ｏ部とコア部のトランジスタ領域に
形成する。その後、サイドウォール１５を形成し、ｎ型
不純物のイオン注入を行って、Ｉ／Ｏ部のソース・ドレ
イン領域５３およびコア部のソース・ドレイン領域５４
を形成することにより、トランジスタの基本構造の製造
工程が完了する〔図９（ｄ）〕。
【０００７】
【発明が解決しようとする課題】コア部のゲート酸化膜
は極めて薄い（例えば２ｎｍ）ため、このゲート酸化膜
を形成する際には、フッ酸を含む前処理を行って基板表
面を極めて清浄な状態とする必要があるが、上述した従
来の製造方法では、予め形成されていたＩ／Ｏ部のゲー
ト酸化膜にも前処理が施されてしまうため、Ｉ／Ｏ部の
ゲート酸化膜の信頼性は著しく劣化する。この問題は、
上記従来の技術の例とは逆に、先にコア部の酸化膜を形
成しても同様に起こる。また、ある駆動電圧に応じたト
ランジスタのゲート電極を先に形成し、その後に、別の
駆動電圧に応じたゲート酸化膜を形成し、そのゲート酸
化膜でのゲート電極を形成する手法を用いた場合にも、
後者のゲート酸化膜形成時の前処理により前者のゲート
酸化膜がダメージを受け、更にその後の後者のゲート酸
化膜の形成時に前者のゲート酸化膜の側部に追加の酸化
が行われる等の弊害が生じ、信頼性および均一性の低下
を招く。
【０００８】本発明の課題は、上述した従来技術の問題
点を解決することであって、その目的は、複数の異なる
膜厚のゲート酸化膜を有するトランジスタを、信頼性を
損なうことなく、一つの基板上に形成しうるようにする
ことである。
【０００９】
【課題を解決するための手段】上記の目的を達成するた
め、本発明によれば、（１）第１の電圧にて動作する第
１種のトランジスタの形成領域である第１の領域と第１
の電圧とは異なる第２の電圧にて動作する第２種のトラ
ンジスタの形成領域である第２の領域とが設定されてい
る半導体基板上に、第１のゲート絶縁膜を形成する工程
と、（２）全面に第１のゲート電極材料層を形成する工
程と、（３）前記第２の領域上の第１のゲート電極材料
層と第１のゲート絶縁膜とを選択的に除去する工程と、
（４）前記第２の領域の半導体基板上に前記第１のゲー
ト絶縁膜とは異なる膜厚の第２のゲート絶縁膜を形成す
る工程と、（５）全面に第２のゲート電極材料層を形成
する工程と、（６）第１および第２のゲート電極材料層
をパターニングして、前記第１の領域と前記第２の領域
上とにゲート電極を形成する工程と、を有することを特
徴とする半導体装置の製造方法、が提供される。
【００１０】そして、好ましくは、前記第（５）の工程
の後、前記第（６）の工程に先立って、前記第１の領域
上の前記第２のゲート電極材料層を除去する工程が付加
される。また、好ましくは、前記第１のゲート電極材料
層が、多結晶シリコンまたはポリサイドによって形成さ
れ、前記第２のゲート電極材料層が、高融点金属膜また
は高融点金属シリサイド膜を含んで形成される。
【００１１】
【発明の実施の形態】次に、図面を参照して本発明の実
施の形態について説明する。 ［第１の実施の形態］図１〜図３は、本発明の第１の実
施の形態の半導体装置の製造過程を示す工程順の断面図
である。なお、ここでは、ｎ型の単体のトランジスタ製
法について示すが、ｐ型のトランジスタについても、ｎ
型とｐ型のトランジスタを有するＣＭＯＳについても同
様に形成することができる。まず、図１（ａ）に示すよ
うに、抵抗率が１０Ω・ｃｍ程度のエピタキシャル成長
層を有する半導体基板１１上に例えばトレンチアイソレ
ーション法を用いて酸化シリコンからなる素子分離領域
１２を形成し、続いてボロンを、エネルギー：１５０ｋ
ｅＶ、ドーズ量：１Ｅ１３／ｃｍ2 の条件でイオン注入
して、ｐ型ウェル領域１１を形成する。その後、コア部
のしきい値調整用にボロンを、エネルギー：３０ｋｅ
Ｖ、ドーズ量：８Ｅ１２／ｃｍ2の条件でイオン注入を
し、一方、Ｉ／Ｏ部に対してはボロンを、エネルギー：
３０ｋｅＶ、ドーズ量：６Ｅ１２／ｃｍ2の条件でイオ
ン注入する。
【００１２】その後、図１（ｂ）に示すように、熱酸化
により、Ｉ／Ｏ部用のゲート酸化膜３１を７ｎｍの膜厚
に形成する。この膜厚はＩ／Ｏ部の駆動電圧の３．３Ｖ
に対応するものである。続いてその上にＬＰＣＶＤ（減
圧ＣＶＤ）法により多結晶シリコンを４００ｎｍの膜厚
に堆積して多結晶シリコン膜４１を形成する。続いて、
図１（ｃ）に示すように、フォトレジスト膜１４ａにて
Ｉ／Ｏ部のみを覆い、コア部の多結晶シリコン膜４１を
ＲＩＥ（Reactive Ion Etching）により除去し、引き続
き酸化膜３１をバッファフッ酸を用いたウェットエッチ
ングにより除去する。この後、フォトレジスト膜１４ａ
を剥離し、フッ酸処理等の前処理を行った後、再度、熱
酸化を行ってコア部にコア部用のゲート酸化膜３２を２
ｎｍの膜厚に形成する〔図２（ａ）〕。この熱酸化の前
処理時において、Ｉ／Ｏ部のゲート酸化膜３１はその表
面が多結晶シリコン膜４１に覆われているためにその信
頼性が損なわれることはない。また、コア部にゲート酸
化膜３２を形成する際の熱酸化時にＩ／Ｏ部のゲート酸
化膜３１の膜厚が増加することがないので、ゲート酸化
膜３１の膜厚は最初から設計どおりの膜厚に形成してお
くことができる。
【００１３】この後、基板全面に、反応性スパッタ法に
より窒化チタンを３０ｎｍの膜厚に、ＣＶＤ法によりタ
ングステンを３００ｎｍの膜厚にそれぞれ堆積して、コ
ア部のゲート電極を形成するための金属膜４２を形成す
る〔図２（ｂ）〕。その後、図２（ｃ）に示すように、
コア部をフォトレジスト膜１４ｂにて覆いＩ／Ｏ部上の
金属膜４２をエッチング除去する。そして、図３（ａ）
に示すように、新たなフォトレジスト膜１４ｃを形成
し、これをマスクに多結晶シリコン膜４１および金属膜
４２をパターニングして、ゲート長が０．３５μｍのＩ
／Ｏ部のゲート電極１４１とゲート長が０．１μｍのコ
ア部のゲート電極１４２を形成する。その後、Ｉ／Ｏ部
にはリンを、エネルギー：４５ｋｅＶ、ドーズ量：６Ｅ
１３／ｃｍ2の条件でイオン注入してＩ／Ｏ部のＬＤＤ
領域５２を形成し、一方、コア部にはヒ素を、エネルギ
ー：３ｋｅＶ、ドーズ量：５Ｅ１４／ｃｍ2の条件でイ
オン注入してコア部のソース・ドレインエクステンショ
ン領域５１を形成する〔図３（ｂ）〕。続いて、基板全
面にシリコン酸化膜を堆積し、バックエッチングしてサ
イドウォール１５を形成した後、ゲート電極およびサイ
ドウォールをマスクに用いてヒ素を、エネルギー：２０
ｋｅＶ、ドーズ量：１Ｅ１５／ｃｍ2の条件でイオン注
入して、Ｉ／Ｏ部のソース・ドレイン領域５３およびコ
ア部のソース・ドレイン領域５４を形成して本実施の形
態のトランジスタの製造工程は完了する〔図３
（ｃ）〕。
【００１４】上記のように、本実施の形態においては、
Ｉ／Ｏ部のゲート電極は多結晶シリコンにて形成されて
いたが、Ｉ／Ｏ部ではゲート絶縁膜の膜厚が厚いために
多結晶シリコンを用いても空乏化問題は実質的に起こら
ない。図４は、本実施の形態および従来例により作製さ
れたＩ／Ｏ部のゲート酸化膜のＱBDの累積頻度の特性を
示すグラフである。ＱBDとは酸化膜が絶縁破壊を起こす
のに要した注入電荷量であり、この値が高い、即ち、図
において特性が右側に寄っているほど酸化膜の信頼性は
高く、また、特性曲線の傾斜が急な（図において垂直
な）ほど均一性がよいことを意味する。本発明品の特性
は従来法によるものの特性に比べＱBD値が高く、かつ、
特性の傾きが急であることから、本発明の方法によって
信頼性、均一性が改善できることが分かる。
【００１５】［第２の実施の形態］図５〜図７は、本発
明の第２の実施の形態の半導体装置の製造過程を示す工
程順の断面図である。なお、本実施の形態においてもｎ
型の単体のトランジスタ製法について示す。第１の実施
の形態での方法と同様の方法により、図５（ａ）に示す
ように、半導体基板１１上に素子分離領域１２により分
離されたｐ型ウェル領域１３形成する。
【００１６】その後、図５（ｂ）に示すように、まず、
熱酸化によりＩ／Ｏ部用のゲート酸化膜３１を７ｎｍの
膜厚に形成し、続いて多結晶シリコン膜４１と窒化シリ
コン膜２１とをＬＰＣＶＤ法により、それぞれ４００ｎ
ｍ、４０ｎｍの膜厚に堆積する。続いて、図５（ｃ）に
示すように、フォトレジスト膜１４ａにてＩ／Ｏ部のみ
覆い、コア部の窒化シリコン膜２１、多結晶シリコン膜
４１およびゲート酸化膜３１をドライエッチング法およ
びウェットエッチング法により除去する。次に、フォト
レジスト膜１４ａを剥離し、前処理後、熱酸化を行って
コア部に膜厚２ｎｍのゲート酸化膜３２を形成する〔図
６（ａ）〕。この薄い酸化膜形成の際の前処理は、既に
Ｉ／Ｏ部のゲート絶縁膜表面が多結晶シリコン膜４１と
窒化シリコン膜２１に覆われているためにＩ／Ｏ部のゲ
ート絶縁膜の信頼性を劣化させることはない。また、多
結晶シリコン膜４１の表面は窒化シリコン膜２１によっ
て保護されているため、前処理時にダメージを受けるこ
とがないのみでなく、熱酸化時にその表面が酸化される
こともない。
【００１７】この後、基板全面に、スパッタ法によりバ
リアメタルとなるチタンタングステン（ＴｉＷ）とモリ
ブデンとをそれぞれ３０ｎｍと３００ｎｍの膜厚に堆積
して、コア部のゲート電極となる金属膜４２を形成する
〔図６（ｂ）〕。次に、多結晶シリコン膜４１上の窒化
シリコン膜２１をストッパとして化学的機械研磨（ＣＭ
Ｐ）を行なってＩ／Ｏ部上の金属膜４２を除去する〔図
６（ｃ）〕。その後、フォトレジスト膜１４ｃをマスク
として、多結晶シリコン膜４１と金属膜４２のパターニ
ングを行って、ゲート長０．３５μｍのＩ／Ｏ部のゲー
ト電極１４１とコア部のゲート電極１４２と形成する
〔図７（ａ）〕。次いで、第１の実施の形態と同様の方
法を用いて、Ｉ／Ｏ部のＬＤＤ領域５２とコア部のソー
ス・ドレインエクステンション領域５１を有するソース
・ドレイン領域５３、５４を形成する〔図７（ｂ）〕。
【００１８】以上好ましい実施の形態について説明した
が、本発明はこれらの例に限定されるものではなく、特
許請求の範囲に記載された範囲内において適宜の変更が
可能なものである。例えば、実施の形態ではゲート絶縁
膜としてシリコン酸化膜を用いていたが、これを酸窒化
膜などの他の絶縁膜に変更することができる。また、ゲ
ート電極形成用の導電材料として多結晶シリコンに代え
てポリサイドを、高融点金属材料に代えて高融点金属シ
リサイドを用いることができる。また、高融点金属材料
はバリア層を介することなく直接ゲート絶縁膜上に形成
するようにしてもよい。更に、Ｉ／Ｏ部上に形成された
金属膜（またはシリサイド膜）を除去しないで、Ｉ／Ｏ
部上のゲート電極を多結晶シリコン／金属または多結晶
シリコン／シリサイドの多層膜として形成するようにし
てもよい。なお、実施の形態にて示した各数値は一例で
あって限定的な意味をもつものではない。
【００１９】
【発明の効果】以上説明したように、本発明は、Ｉ／Ｏ
部上のゲート絶縁膜をゲート電極形成用材料にて被覆し
た状態にて、コア部上のゲート絶縁膜を形成するための
前処理と熱酸化を行うものであるので、前処理および熱
酸化によってＩ／Ｏ部のゲート絶縁膜が劣化することが
なくなり、信頼性の高い半導体装置を提供することが可
能になる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態の半導体装置の製造
過程を示す工程順の断面図（その１）。
【図２】本発明の第１の実施の形態の半導体装置の製造
過程を示す工程順の断面図（その２）。
【図３】本発明の第１の実施の形態の半導体装置の製造
過程を示す工程順の断面図（その３）。
【図４】本発明の第１の実施の形態および従来法により
形成されたゲート酸化膜の特性を示すグラフ。
【図５】本発明の第１の実施の形態の半導体装置の製造
過程を示す工程順の断面図（その１）。
【図６】本発明の第１の実施の形態の半導体装置の製造
過程を示す工程順の断面図（その２）。
【図７】本発明の第１の実施の形態の半導体装置の製造
過程を示す工程順の断面図（その３）。
【図８】従来の半導体装置の製造過程を示す工程順の断
面図（その１）。
【図９】従来の半導体装置の製造過程を示す工程順の断
面図（その２）。
【符号の説明】
１１ 半導体基板 １２ 素子分離領域 １３ ｐ型ウェル領域 １４ａ〜１４ｃ フォトレジスト膜 １５ サイドウォール ２１ 窒化シリコン膜 ３１ Ｉ／Ｏ部用のゲート絶縁膜 ３２ コア部用のゲート絶縁膜 ３３ 厚い酸化膜 ４１ 多結晶シリコン膜 ４２ 金属膜 ５１ コア部のソース・ドレインエクステンション領域 ５２ Ｉ／Ｏ部のＬＤＤ領域 ５３ Ｉ／Ｏ部のソース・ドレイン領域 ５４ コア部のソース・ドレイン領域 １４１ Ｉ／Ｏ部のゲート電極 １４２ コア部のゲート電極
フロントページの続き Ｆターム(参考） 4M104 AA01 BB01 BB18 BB24 CC05 DD08 DD43 DD65 EE03 EE06 EE17 FF14 GG09 GG14 HH20 5F048 AA01 AA07 AB06 AB07 AC01 AC03 BB04 BB05 BB08 BB09 BB10 BB12 BB16 BC06 BE03 BG13 DA19

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 （１）第１の電圧にて動作する第１種の
    トランジスタの形成領域である第１の領域と第１の電圧
    とは異なる第２の電圧にて動作する第２種のトランジス
    タの形成領域である第２の領域とが設定されている半導
    体基板上に、第１のゲート絶縁膜を形成する工程と、 （２）全面に第１のゲート電極材料層を形成する工程
    と、 （３）前記第２の領域上の第１のゲート電極材料層と第
    １のゲート絶縁膜とを選択的に除去する工程と、 （４）前記第２の領域の半導体基板上に前記第１のゲー
    ト絶縁膜とは異なる膜厚の第２のゲート絶縁膜を形成す
    る工程と、 （５）全面に第２のゲート電極材料層を形成する工程
    と、 （６）第１および第２のゲート電極材料層をパターニン
    グして、前記第１の領域と前記第２の領域上とにゲート
    電極を形成する工程と、を有することを特徴とする半導
    体装置の製造方法。
  2. 【請求項２】 前記第（５）の工程の後、前記第（６）
    の工程に先立って、前記第１の領域上の前記第２のゲー
    ト電極材料層を除去する工程が付加されることを特徴と
    する請求項１記載の半導体装置の製造方法。
  3. 【請求項３】 前記第２のゲート電極材料層の除去が、
    研磨法により行われることを特徴とする請求項２記載の
    半導体装置の製造方法。
  4. 【請求項４】 前記第１のゲート電極材料層が、多結晶
    シリコンまたはポリサイドによって形成されることを特
    徴とする請求項１記載の半導体装置の製造方法。
  5. 【請求項５】 前記第２のゲート電極材料層が、高融点
    金属膜または高融点金属シリサイド膜を含んでいること
    を特徴とする請求項１記載の半導体装置の製造方法。
  6. 【請求項６】 前記高融点金属膜と前記第２のゲート絶
    縁膜との間にバリアメタル層が形成されることを特徴と
    する請求項５記載の半導体装置の製造方法。
  7. 【請求項７】 前記第１のゲート電極材料層の上に、保
    護絶縁膜が形成されることを特徴とする請求項１、２、
    ３または４記載の半導体装置の製造方法。
  8. 【請求項８】 前記保護絶縁膜が窒化シリコン膜である
    ことを特徴とする請求項７記載の半導体装置の製造方
    法。
JP11235003A 1999-08-23 1999-08-23 半導体装置の製造方法 Pending JP2001060630A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP11235003A JP2001060630A (ja) 1999-08-23 1999-08-23 半導体装置の製造方法
US09/643,771 US6432776B1 (en) 1999-08-23 2000-08-22 Method of manufacturing semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP11235003A JP2001060630A (ja) 1999-08-23 1999-08-23 半導体装置の製造方法

Publications (1)

Publication Number Publication Date
JP2001060630A true JP2001060630A (ja) 2001-03-06

Family

ID=16979631

Family Applications (1)

Application Number Title Priority Date Filing Date
JP11235003A Pending JP2001060630A (ja) 1999-08-23 1999-08-23 半導体装置の製造方法

Country Status (2)

Country Link
US (1) US6432776B1 (ja)
JP (1) JP2001060630A (ja)

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100408863B1 (ko) * 2001-06-29 2003-12-06 주식회사 하이닉스반도체 반도체 소자의 게이트 산화막 형성 방법
JP2006229117A (ja) * 2005-02-21 2006-08-31 Renesas Technology Corp 半導体装置及び半導体装置の製造方法
JP2006245167A (ja) * 2005-03-02 2006-09-14 Toshiba Corp 半導体装置及びその製造方法
JP2006245324A (ja) * 2005-03-03 2006-09-14 Toshiba Corp 半導体装置及びその製造方法
JP2007184583A (ja) * 2005-12-30 2007-07-19 Internatl Business Mach Corp <Ibm> 高性能ｃｍｏｓ回路及びその製造方法
JP2008166713A (ja) * 2006-10-20 2008-07-17 Interuniv Micro Electronica Centrum Vzw 複数の誘電体を備えた半導体装置の製造方法
JP2008227522A (ja) * 2008-04-14 2008-09-25 Toshiba Corp 半導体装置およびその製造方法
JP2008300869A (ja) * 2001-04-11 2008-12-11 Samsung Electronics Co Ltd デュアルゲートを有するｃｍｏｓ型半導体装置形成方法
KR100901066B1 (ko) 2007-10-19 2009-06-04 주식회사 실트론 듀얼 게이트 구조의 모스 소자 제조방법
WO2009157114A1 (ja) * 2008-06-24 2009-12-30 パナソニック株式会社 半導体装置及びその製造方法

Families Citing this family (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6686276B2 (en) * 2000-03-09 2004-02-03 Tower Semiconductor Ltd. Semiconductor chip having both polycide and salicide gates and methods for making same
US6403423B1 (en) * 2000-11-15 2002-06-11 International Business Machines Corporation Modified gate processing for optimized definition of array and logic devices on same chip
JP2002217307A (ja) * 2001-01-19 2002-08-02 Nec Corp 半導体装置及びその製造方法
US6787421B2 (en) * 2002-08-15 2004-09-07 Freescale Semiconductor, Inc. Method for forming a dual gate oxide device using a metal oxide and resulting device
US6709932B1 (en) * 2002-08-30 2004-03-23 Texas Instruments Incorporated Method for improving gate oxide integrity and interface quality in a multi-gate oxidation process
US7045847B2 (en) * 2003-08-11 2006-05-16 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device with high-k gate dielectric
US7160771B2 (en) * 2003-11-28 2007-01-09 International Business Machines Corporation Forming gate oxides having multiple thicknesses
US6979623B2 (en) * 2003-12-17 2005-12-27 Texas Instruments Incorporated Method for fabricating split gate transistor device having high-k dielectrics
US7338888B2 (en) * 2004-03-26 2008-03-04 Texas Instruments Incorporated Method for manufacturing a semiconductor device having a silicided gate electrode and a method for manufacturing an integrated circuit including the same
US8399934B2 (en) * 2004-12-20 2013-03-19 Infineon Technologies Ag Transistor device
US7087476B2 (en) * 2004-07-28 2006-08-08 Intel Corporation Using different gate dielectrics with NMOS and PMOS transistors of a complementary metal oxide semiconductor integrated circuit
KR100863365B1 (ko) 2004-07-28 2008-10-13 인텔 코오퍼레이션 Ｃｍｏｓ 집적 회로의 ｎｍｏｓ 및 ｐｍｏｓ트랜지스터에서의 상이한 게이트 유전체의 사용
JP2006165435A (ja) * 2004-12-10 2006-06-22 Toshiba Corp 半導体装置及びその製造方法
US7564108B2 (en) * 2004-12-20 2009-07-21 Taiwan Semiconductor Manufacturing Company, Ltd. Nitrogen treatment to improve high-k gate dielectrics
US7148097B2 (en) * 2005-03-07 2006-12-12 Texas Instruments Incorporated Integrated circuit containing polysilicon gate transistors and fully silicidized metal gate transistors
US7361538B2 (en) * 2005-04-14 2008-04-22 Infineon Technologies Ag Transistors and methods of manufacture thereof
US7598545B2 (en) * 2005-04-21 2009-10-06 International Business Machines Corporation Using metal/metal nitride bilayers as gate electrodes in self-aligned aggressively scaled CMOS devices
US7226830B2 (en) * 2005-04-29 2007-06-05 Texas Instruments Incorporated Semiconductor CMOS devices and methods with NMOS high-k dielectric formed prior to core PMOS dielectric formation
JP4718894B2 (ja) * 2005-05-19 2011-07-06 株式会社東芝 半導体装置の製造方法
JP4205079B2 (ja) * 2005-06-03 2009-01-07 株式会社東芝 半導体装置およびその製造方法
US7183596B2 (en) 2005-06-22 2007-02-27 Taiwan Semiconductor Manufacturing Company, Ltd. Composite gate structure in an integrated circuit
US20070007531A1 (en) * 2005-07-08 2007-01-11 Ho Kwak S Semiconductor device and manufacturing method thereof
US20070052036A1 (en) * 2005-09-02 2007-03-08 Hongfa Luan Transistors and methods of manufacture thereof
US20070052037A1 (en) * 2005-09-02 2007-03-08 Hongfa Luan Semiconductor devices and methods of manufacture thereof
US8188551B2 (en) * 2005-09-30 2012-05-29 Infineon Technologies Ag Semiconductor devices and methods of manufacture thereof
JP2007096060A (ja) * 2005-09-29 2007-04-12 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
US7553727B2 (en) * 2006-12-20 2009-06-30 Spansion Llc Using implanted poly-1 to improve charging protection in dual-poly process
US7998820B2 (en) 2007-08-07 2011-08-16 Taiwan Semiconductor Manufacturing Company, Ltd. High-k gate dielectric and method of manufacture
US7754545B2 (en) * 2007-12-03 2010-07-13 Macronix International Co., Ltd. Semiconductor device and method of fabricating the same
CN102437058A (zh) * 2011-11-17 2012-05-02 上海华力微电子有限公司 Pmos器件的制造方法
US20130234252A1 (en) * 2012-03-06 2013-09-12 United Microelectronics Corporation Integrated circuit and method for fabricating the same
CN103579316B (zh) * 2012-08-06 2016-05-11 中芯国际集成电路制造(上海)有限公司 一种半导体器件、集成电路及它们的制造方法和电子装置
CN102945822B (zh) * 2012-11-30 2017-07-11 上海华虹宏力半导体制造有限公司 逻辑电路制造方法以及逻辑电路
DE102014111140B4 (de) * 2014-08-05 2019-08-14 Infineon Technologies Austria Ag Halbleitervorrichtung mit Feldeffektstrukturen mit verschiedenen Gatematerialien und Verfahren zur Herstellung davon
US9716165B1 (en) * 2016-06-21 2017-07-25 United Microelectronics Corporation Field-effect transistor and method of making the same

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5861645A (ja) 1981-10-09 1983-04-12 Nec Corp マスタ−スライス集積回路装置
JPS58124268A (ja) 1982-01-20 1983-07-23 Pioneer Electronic Corp 集積回路装置
JPS6342173A (ja) 1986-08-07 1988-02-23 Fujitsu Ltd 絶縁ゲ−ト型半導体装置の製造方法
JP2918914B2 (ja) 1989-08-23 1999-07-12 株式会社東芝 半導体装置及びその製造方法
JPH04162771A (ja) 1990-10-26 1992-06-08 Seikosha Co Ltd Ｍ０ｓ型半導体装置
JPH09148449A (ja) 1995-11-20 1997-06-06 Fujitsu Ltd 半導体装置の製造方法
JPH10163337A (ja) 1996-11-28 1998-06-19 Nec Corp 半導体装置の製造方法
US6048769A (en) * 1997-02-28 2000-04-11 Intel Corporation CMOS integrated circuit having PMOS and NMOS devices with different gate dielectric layers
US6184083B1 (en) * 1997-06-30 2001-02-06 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing the same
US6087225A (en) * 1998-02-05 2000-07-11 International Business Machines Corporation Method for dual gate oxide dual workfunction CMOS
US6037222A (en) * 1998-05-22 2000-03-14 Taiwan Semiconductor Manufacturing Company Method for fabricating a dual-gate dielectric module for memory embedded logic using salicide technology and polycide technology
US6110782A (en) * 1998-11-19 2000-08-29 Taiwan Semiconductor Manufacturing Company Method to combine high voltage device and salicide process
US6242300B1 (en) * 1999-10-29 2001-06-05 Taiwan Semiconductor Manufacturing Company Mixed mode process for embedded dram devices

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008300869A (ja) * 2001-04-11 2008-12-11 Samsung Electronics Co Ltd デュアルゲートを有するｃｍｏｓ型半導体装置形成方法
KR100408863B1 (ko) * 2001-06-29 2003-12-06 주식회사 하이닉스반도체 반도체 소자의 게이트 산화막 형성 방법
JP4588483B2 (ja) * 2005-02-21 2010-12-01 ルネサスエレクトロニクス株式会社 半導体装置
JP2006229117A (ja) * 2005-02-21 2006-08-31 Renesas Technology Corp 半導体装置及び半導体装置の製造方法
JP2006245167A (ja) * 2005-03-02 2006-09-14 Toshiba Corp 半導体装置及びその製造方法
JP2006245324A (ja) * 2005-03-03 2006-09-14 Toshiba Corp 半導体装置及びその製造方法
US8148787B2 (en) 2005-03-03 2012-04-03 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing the same
US7718521B2 (en) 2005-03-03 2010-05-18 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing the same
JP2007184583A (ja) * 2005-12-30 2007-07-19 Internatl Business Mach Corp <Ibm> 高性能ｃｍｏｓ回路及びその製造方法
JP2008166713A (ja) * 2006-10-20 2008-07-17 Interuniv Micro Electronica Centrum Vzw 複数の誘電体を備えた半導体装置の製造方法
KR100901066B1 (ko) 2007-10-19 2009-06-04 주식회사 실트론 듀얼 게이트 구조의 모스 소자 제조방법
JP2008227522A (ja) * 2008-04-14 2008-09-25 Toshiba Corp 半導体装置およびその製造方法
WO2009157114A1 (ja) * 2008-06-24 2009-12-30 パナソニック株式会社 半導体装置及びその製造方法

Also Published As

Publication number Publication date
US6432776B1 (en) 2002-08-13

Similar Documents

Publication Publication Date Title
JP2001060630A (ja) 半導体装置の製造方法
US6787410B2 (en) Semiconductor device having dynamic threshold transistors and element isolation region and fabrication method thereof
US8154025B2 (en) Schottky barrier CMOS device and method
JP3077630B2 (ja) 半導体装置およびその製造方法
US6750503B2 (en) Stacked gate electrode for a MOS transistor of a semiconductor device
EP0480635A1 (en) Thin film transistor and a method of manufacturing thereof
JPH04269873A (ja) 逆シリサイドｔ型ゲート構造を有するトランジスタ
US20050035369A1 (en) Structure and method of forming integrated circuits utilizing strained channel transistors
JP2008300869A (ja) デュアルゲートを有するｃｍｏｓ型半導体装置形成方法
JPH11297984A (ja) Ｌｄｄ型ｍｏｓトランジスタの構造および形成方法
US6217357B1 (en) Method of manufacturing two-power supply voltage compatible CMOS semiconductor device
US7659154B2 (en) Dual gate CMOS fabrication
JP2001320044A (ja) 半導体装置及びその製造方法
JP3072754B2 (ja) 半導体装置の製造方法
US7148096B2 (en) Method of manufacturing a semiconductor device having a gate electrode containing polycrystalline silicon-germanium
JP2002164538A (ja) ディープサブミクロンｍｏｓトランジスタの製造方法
JP2638411B2 (ja) Ｍｏｓ型半導体装置の製造方法
JP2002353330A (ja) 半導体装置及びその製造方法
JPH1145999A (ja) 半導体装置およびその製造方法ならびに画像表示装置
JP3038740B2 (ja) 半導体装置の製造方法
JPH0828501B2 (ja) 半導体装置の製造方法
JP3260200B2 (ja) 半導体装置の製造方法
JP2000124454A (ja) 半導体装置及びその製造方法
JPH09129743A (ja) 半導体集積回路装置およびその製造方法
KR100565452B1 (ko) 반도체 소자 및 그 제조 방법