JP2006095703A - 発光装置、その駆動方法及び画像形成装置 - Google Patents
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Abstract
【課題】 データ信号の書き込み不足を解消する。
【解決手段】 発光装置は、データ信号D1〜D89を供給するデータ線L1〜L89と、複数の単位回路を含む画素ブロックB1〜B40と、シフトレジスタ50とを備える。各単位回路に設けられたノア回路は、シフトレジスタ50からのシフト信号SR1〜SR41に基づいてデータ信号D1〜D89の書込期間を指示するサンプリング信号を生成する。クロック信号CLKは、シフト信号SR1、SR2、…SR41のアクティブ期間が次第に長くなるように変調されている。このため、端子S1〜S89から離れた箇所に一するサンプリング信号のアクティブ期間が長くなる。
【選択図】 図1
【解決手段】 発光装置は、データ信号D1〜D89を供給するデータ線L1〜L89と、複数の単位回路を含む画素ブロックB1〜B40と、シフトレジスタ50とを備える。各単位回路に設けられたノア回路は、シフトレジスタ50からのシフト信号SR1〜SR41に基づいてデータ信号D1〜D89の書込期間を指示するサンプリング信号を生成する。クロック信号CLKは、シフト信号SR1、SR2、…SR41のアクティブ期間が次第に長くなるように変調されている。このため、端子S1〜S89から離れた箇所に一するサンプリング信号のアクティブ期間が長くなる。
【選択図】 図1
Description
本発明は、有機発光ダイオード素子のように電流の量に応じた大きさの光を発光する発光素子を用いた発光装置、その駆動方法及び画像形成装置に関する。
近年、液晶素子に代わる次世代の発光デバイスとして、有機エレクトロルミネッセンス素子や発光ポリマー素子などと呼ばれる有機発光ダイオード(Organic Light Emitting Diode、以下適宜「OLED素子」と略称する)素子が注目されている。このOLED素子を1ラインに多数設けたラインヘッドを露光手段として用いる画像形成装置が開発されている。このようなラインヘッドでは、OLED素子の他、これを駆動するためのトランジスタを含む画素回路が複数配置される。例えば、特許文献1には1ラインのOLED素子からなるラインヘッドが開示されている。
ここで、複数の画素回路は一方向に配列され、選択信号が供給されると共に信号線を介してデータ信号が供給される。そして、選択信号がアクティブになると、データ信号が画素回路に取り込まれる。
特開平11−274569号公報(図2、段落番号0041〜0043)
ここで、複数の画素回路は一方向に配列され、選択信号が供給されると共に信号線を介してデータ信号が供給される。そして、選択信号がアクティブになると、データ信号が画素回路に取り込まれる。
ところで、画素回路の数が増加すると、データ信号の信号線が長くなる。信号線には分布抵抗と浮遊容量が付随する。換言すれば、信号線の等価回路は梯子型のローパスフィルタとなる。信号線の長さが長くなる程、時定数は大きくなるので、データ信号の供給端子側に位置する画素回路に供給されるデータ信号と、供給端子とは反対側に位置する画素回路に供給されるデータ信号とでは、信号波形のなまり方に大差がある。即ち、供給端子の反対側に位置する画素回路に供給されるデータ信号は、信号波形のなまりが顕著である。
しかしながら、従来のラインヘッドでは、各画素回路の選択期間が等しく設定されていたので、供給端子の反対側に位置する画素回路では、データ信号を正確に取り込むことができないといった問題があった。
本発明は、上述した事情に鑑みてなされたもので、その目的とするところは、画素回路へデータ信号を正確に取り込むことが可能な発光装置、その駆動方法、及びそのような発光装置を用いた画像形成装置を提供することにある。
しかしながら、従来のラインヘッドでは、各画素回路の選択期間が等しく設定されていたので、供給端子の反対側に位置する画素回路では、データ信号を正確に取り込むことができないといった問題があった。
本発明は、上述した事情に鑑みてなされたもので、その目的とするところは、画素回路へデータ信号を正確に取り込むことが可能な発光装置、その駆動方法、及びそのような発光装置を用いた画像形成装置を提供することにある。
上述した課題を解決するため、本発明に係る発光装置は、各々が発光素子を備え、一方向に配列された複数の画素回路と、前記複数の画素回路の各々と接続され、その一端からデータ信号が供給されるデータ線と、前記データ信号の書き込みを指示する複数の選択信号を生成して前記複数の画素回路に供給する駆動手段を備え、前記駆動手段は、隣接する画素回路のうち少なくとも一つについて、前記データ線の一端から遠い側の画素回路に供給する選択信号のアクティブ期間が、前記データ線の一端に近い側の画素回路に供給する選択信号のアクティブ期間と比較して長くなるように設定し、他の隣接する画素回路については、前記データ線の一端から遠い側の画素回路に供給する選択信号のアクティブ期間が、前記データ線の一端に近い側の画素回路に供給する選択信号のアクティブ期間と比較して等しいか又は長くなるように設定する、ことを特徴とする。
この発明によれば、データ信号がデータ線の一端から供給されるので、その信号波形は一端からの距離に応じてなまる。このため、データ線の他端側に接続される画素回路へデータ信号を確実に書き込むためには、その書込期間を一端側に接続される画素回路の書込期間に比較して長くする必要がある。駆動手段は、隣接する画素回路のうち少なくとも一つについて、データ線の一端から遠い側の画素回路に供給する選択信号のアクティブ期間が、データ線の一端に近い側の画素回路に供給する選択信号のアクティブ期間と比較して長くなるように設定するから、データ信号を画素回路に確実に書き込むことが可能となる。なお、発光素子には有機発光ダイオード、無機発光ダイオード等の発光ダイオードが含まれる。
本発明に係る他の発光装置は、各々が発光素子を備え、一方向に配列された複数の画素回路と、前記複数の画素回路の各々と接続され、その一端からデータ信号が供給されるデータ線と、前記複数の画素回路を複数のブロックに分割し、前記データ信号の書き込みをブロック単位で指示する複数の選択信号を生成して前記複数の画素回路に供給する駆動手段を備え、前記駆動手段は、隣接するブロックのうち少なくとも一つについて、前記データ線の一端から遠い側のブロックに対応する選択信号のアクティブ期間が、前記データ線の一端に近い側のブロックに対応する選択信号のアクティブ期間と比較して長くなるように設定し、他の隣接するブロックについては、前記データ線の一端から遠い側のブロックに対応する選択信号のアクティブ期間が、前記データ線の一端に近い側のブロックに対応する選択信号のアクティブ期間と比較して等しいか又は長くなるように設定する、ことを特徴とする。
この発明によれば、ブロック単位でデータ信号の書き込みを実行することができる。更に、データ線の一端から遠い側のブロックに対応する選択信号のアクティブ期間が、近い側のブロックに対応する選択信号のアクティブ期間と比較して長くなるように設定するので、データ信号を確実に書き込むことが可能となる。
ここで、前記駆動手段は、各々がクロック信号に従って開始パルスをシフトする複数の転送単位回路を備えたシフトレジスタと、前記シフトレジスタの出力信号に基づいて前記選択信号を生成する選択信号生成手段と、前記クロック信号を発生するクロック信号発生手段と、前記選択信号のアクティブ期間に応じて前記クロック信号のハイレベル期間及びローレベル期間を制御する制御手段と、を備えることが好ましい。
また、転送単位回路の態様としては、前記クロック信号に基づいて、前段の出力信号をラッチするか、前段の出力信号をそのまま出力するかを切り替えて動作することが好ましい。より具体的には、前記クロック信号は、正転クロック信号と前記正転クロック信号を反転した反転クロック信号からなり、前記転送単位回路は、入力端子に前段の出力信号が供給される第1クロックドインバータと、出力端子が前記第1クロックドインバータの出力端子に接続される第2クロックドインバータと、入力端子が前記第1クロックドインバータの出力端子に接続され、出力端子が第2クロックドインバータの入力端子及び次段の転送単位回路に接続されるインバータとを備え、隣接する転送単位回路の一方の転送単位回路に属する第1クロックドインバータは、前記正転クロック信号がアクティブになるとインバータとして動作し、他方の転送単位回路に属する第2クロックドインバータは、前記反転クロック信号がアクティブになるとインバータとして動作し、一方の転送単位回路に属する第2クロックドインバータは、前記反転クロック信号がアクティブになるとインバータとして動作し、他方の転送単位回路に属する第1クロックドインバータは、前記正転クロック信号がアクティブになるとインバータとして動作する、ことが好ましい。この場合には、シフトレジスタをラッチ型で構成することができる。
また、シフトレジスタは、前記クロック信号は、第1クロック信号と第2クロック信号で構成され、前記第1クロック信号と前記第2クロック信号は、一方が非アクティブとなる一部の期間で他方がアクティブとなり、一方がアクティブとなる全部の期間で他方が非アクティブとなり、前記第1クロック信号は奇数段の転送単位回路に供給され、前記第2クロック信号は偶数段の転送単位回路に供給され、前記転送単位回路は、前記第1クロック信号又は前記第2クロック信号のうち一方が供給され、オン・オフが制御され、オン状態において供給された信号を前記選択信号として出力するスイッチ手段と、前記スイッチ手段のオン・オフを制御する論理レベルを記憶するメモリ手段と、前段の選択信号がアクティブになると前記スイッチ手段をオン状態とする論理レベルを前記メモリ手段に書き込み、次段の選択信号がアクティブになると前記スイッチ手段をオフ状態とする論理レベルを前記メモリ手段に書き込むメモリ制御手段と、を備えることが好ましい。この場合には、シフトレジスタをメモリ型で構成することができる。
本発明に係る画像形成装置は、光線の照射によって画像が形成される感光体と、前記感光体に光線を照射して前記画像を形成するヘッド部とを備え、上述した発光装置を前記ヘッド部に用いたことを特徴とする。この発明によれば、データ信号の書き込み不足を解消して、印刷品質を大幅に向上させることができる。このような画像形成装置としては、プリンタ、コピー機、及び複合機が含まれ得る。
次に、本発明に係る発光装置の駆動方法は、各々が発光素子を備え一方向に配列された複数の画素回路と、前記複数の画素回路の各々と接続され、その一端からデータ信号が供給されるデータ線とを備えた発光装置を駆動する方法であって、隣接する画素回路のうち少なくとも一つについて、前記データ線の一端から遠い側の画素回路に前記データ信号を書き込む期間を、前記データ線の一端に近い側の画素回路に前記データ信号を書き込む期間と比較して長くなるように設定し、他の隣接する画素回路については、前記データ線の一端から遠い側の画素回路に前記データ信号を書き込む期間を、前記データ線の一端に近い側の画素回路に前記データ信号を書き込む期間と比較して等しいか又は長くなるように設定する、ことを特徴とする。この発明によれば、データ信号の供給端からの距離に応じて書込期間を設定するので、データ信号を画素回路に確実に書き込むことが可能となる。
次に、本発明に係る発光装置の他の駆動方法は、各々が発光素子を備え一方向に配列された複数の画素回路と、前記複数の画素回路の各々と接続され、その一端からデータ信号が供給されるデータ線とを備えた発光装置を駆動する方法であって、前記複数の画素回路の各々と接続され、その一端からデータ信号が供給されるデータ線と、前記複数の画素回路を複数のブロックに分割し、前記データ信号の書き込みをブロック単位で指定し、隣接するブロックのうち少なくとも一つについて、前記データ線の一端から遠い側のブロックに属する画素回路に前記データ信号の書き込む期間を、前記データ線の一端に近い側のブロックに属する画素回路に前記データ信号の書き込む期間と比較して長くなるように設定し、他の隣接するブロックについては、前記データ線の一端から遠い側のブロックに属する画素回路に前記データ信号の書き込む期間を、前記データ線の一端に近い側のブロックに属する画素回路に前記データ信号の書き込む期間と比較して等しいか又は長くなるように設定する、ことを特徴とする。この発明によれば、データ信号の供給端からの距離に応じてブロック単位で書込期間を設定するので、データ信号を画素回路に確実に書き込むことが可能となる。
以下、本発明の実施形態について図面を参照して説明する。
<第1実施形態>
図1は、本発明の第1実施形態に係る発光装置の構成を示すブロック図である。この発光装置は、画像形成装置としてのプリンタのヘッド部10とその周辺回路から構成される。発光装置は、ヘッド部10の周辺回路として、制御回路20、画像処理回路30、及び電源回路40を備える。制御回路20は、開始パルス信号SP、クロック信号CLK、反転クロック信号CLKBを生成する。開始パルス信号SPは主走査期間の開始でアクティブとなる信号である。クロック信号CLK及び反転クロック信号CLKBは、主走査の基準となる時間を与える。また、反転クロック信号CLKBはクロック信号CLKを反転した信号である。画像処理回路30は、パラレル形式のデータ信号D1〜D89を出力する。この例のデータ信号D1〜D89はOLED素子の点灯・消灯を指示する2値の信号である。電源回路40は、論理回路用の第1高電位側電源信号VHH及び第1低電位側電源信号VLLの他に第2高電位側電源信号VDDEL及び第2低電位側電源信号VSSELを生成する。
<第1実施形態>
図1は、本発明の第1実施形態に係る発光装置の構成を示すブロック図である。この発光装置は、画像形成装置としてのプリンタのヘッド部10とその周辺回路から構成される。発光装置は、ヘッド部10の周辺回路として、制御回路20、画像処理回路30、及び電源回路40を備える。制御回路20は、開始パルス信号SP、クロック信号CLK、反転クロック信号CLKBを生成する。開始パルス信号SPは主走査期間の開始でアクティブとなる信号である。クロック信号CLK及び反転クロック信号CLKBは、主走査の基準となる時間を与える。また、反転クロック信号CLKBはクロック信号CLKを反転した信号である。画像処理回路30は、パラレル形式のデータ信号D1〜D89を出力する。この例のデータ信号D1〜D89はOLED素子の点灯・消灯を指示する2値の信号である。電源回路40は、論理回路用の第1高電位側電源信号VHH及び第1低電位側電源信号VLLの他に第2高電位側電源信号VDDEL及び第2低電位側電源信号VSSELを生成する。
ヘッド部10はライン型の光ヘッドであり、領域A1〜A3を備える。領域A1には、画素ブロックB1〜B40、論理用電源線La1及びLb1並びに駆動用電源線La2及びLb2が形成される。領域A2には、89本のデータ線L1〜L89とこれらに交差する信号線Ls1〜Ls40が形成される。データ線L1〜L89には、端子S1〜S89を介してデータ信号D1〜D89が供給される。領域A3にはシフトレジスタ50が形成される。画素ブロックB1〜B40はX方向に配列されている。また、データ線L1〜L89、、論理用電源線La1及びLb1、並びに駆動用電源線La2及びLb2は、X方向と平行に配設されている。
シフトレジスタ50は、複数の単位シフト回路(図示せず)を縦続接続して構成され、開始パルス信号SPをクロック信号CLKに従って順次シフトして、シフト信号SR1、SR2、…SR41を生成する。図3に示すように各シフト信号SR1〜SR41は、クロック信号CLKの一周期の期間だけアクティブとなる信号である。また、隣接するシフト信号のアクティブ期間はクロック信号CLKの1/2周期だけ重複する。
シフトレジスタ50は、複数の単位シフト回路(図示せず)を縦続接続して構成され、開始パルス信号SPをクロック信号CLKに従って順次シフトして、シフト信号SR1、SR2、…SR41を生成する。図3に示すように各シフト信号SR1〜SR41は、クロック信号CLKの一周期の期間だけアクティブとなる信号である。また、隣接するシフト信号のアクティブ期間はクロック信号CLKの1/2周期だけ重複する。
シフト信号SR1〜SR41は、信号線Ls1〜Ls41を介して画素ブロックB1〜B40に供給される。画素ブロックB1〜B39の各々は89個の単位回路P1〜P89を含み、画素ブロックB40は73個の単位回路P1〜P73を含む。なお、単位回路P1〜P89は同一の構成である。以下の説明において、個々の画素回路を問題としない場合には、それらを単に画素回路Pと総称する。
論理用電源線La1の供給端子Ta1には第1高電位側電源信号VHHが供給される一方、論理用電源線Lb1の供給端子Tb1には第1低電位側電源信号VLLが供給される。駆動用電源線La2の供給端子Ta2には第2高電位側電源信号VDDELが供給される一方、電源線Lb2の供給端子Tb2には第2低電位側電源信号VSSELが供給される。各画素回路Pは論理用電源線La2及びLb2、並びに駆動用電源線La2及びLb2に接続されており、それらを介して各種の電源信号が供給される。供給端子Ta2及びTb2に最も近い画素ブロックはB1であり、最も遠い画素ブロックはB40である。
図2に、制御回路20に含まれるクロック制御回路21のブロック図を示す。クロック制御回21は、マスタクロック発生回路211、カウンタ212、メモリ213、アドレスカウンタ214、及びDフリップフロップ215を備える。マスタクロック発生回路211は一定周期のマスタクロック信号MCLKを生成する。カウンタ212は、マスタクロック信号MCLKをカウントして、カウント値がロードしたデータ値に達するとリップルキャリイ信号Cを生成する。アドレスカウンタ214はリップルキャリイ信号Cをカウントしてカウント値に応じたアドレス信号ADRをメモリ213に出力する。メモリ213の各記憶領域には、クロック信号CLK及び反転クロック信号CLKBのローレベル期間及びハイレベル期間を指定するデータ値が格納されている。アドレス信号ADRはメモリ213の記憶領域を指定する。メモリ213はアドレス信号ADRの指示する記憶領域からデータ値を読み出して、カウンタ212にロードする。
ここで、メモリ213の各記憶領域に「2」、「3」、「4」、…「42」といったデータ値が各々記憶されているものとする。この場合、カウンタ212は、マスタクロック信号MCLKのカウント値が「2」、「3」、「4」、…「42」になると、リップルキャリイ信号Cを各々出力する。Dフリップフロップ215は、データ入力端子と反転出力端子が接続されているので、トグルで動作する。即ち、リップルキャリイ信号Cの立ち上がり波形に同期して、正転出力端子及び反転出力端子から出力される出力信号の論理レベルを反転させる。この例のDフリップフロップ215は、正転出力信号をクロック信号CLKとして出力し、反転出力信号を反転クロック信号CLKBとして出力する。
この結果、マスタクロック信号MCLK、クロック信号CLK、及び反転クロック信号CLKBの関係は図3に示すものとなり、主走査期間中のローレベル期間及びハイレベル期間が次第に長くなる。
この結果、マスタクロック信号MCLK、クロック信号CLK、及び反転クロック信号CLKBの関係は図3に示すものとなり、主走査期間中のローレベル期間及びハイレベル期間が次第に長くなる。
図4にシフトレジスタ50とその周辺回路の構成を示す。この図に示すようにシフトレジスタ50は、転送単位回路U1〜U41を備える。各転送単位回路U1〜U41は、インバータINVを介して、開始パルスSPを順次シフトして得たシフト信号SR1〜SR41を出力する。j(jは1≦j≦40を満たす自然数)番目のシフト信号SRjとj+1番目のシフト信号SRj+1は、クロック信号CLKの1/2周期だけアクティブ(ローレベル)となる期間が重複する。ノア回路60は転送単位回路U2〜U41に各々対応して設けられており、各転送単位回路U2〜U41の入力信号と出力信号とを反転して論理積を演算してサンプリング信号(選択信号)SAM1〜SAM40を生成する。サンプリング信号SAM1〜SAM40は、後述する画素回路PXLに対して、データ信号D1〜D89を書き込む書込期間を指定する信号である。
図5に転送単位回路Uj及びUj+1の詳細な構成を示す。転送単位回路Uj及びUj+1の各々は、クロックドインバータINV1及びINV2、並びにインバータINV3を備える。クロックドインバータINV1及びINV2は、制御入力端子に供給される信号がアクティブ(この例では、ハイレベル)になるとインバータとして機能し、制御入力端子に供給される信号が非アクティブ(この例では、ローレベル)になると出力端子をハイインピーダンス状態にする。より具体的には、隣接する転送単位回路Uj及びUj+1の一方の転送単位回路Ujに属するクロックドインバータINV1は、クロック信号CLKがアクティブになるとインバータとして動作し、他方の転送単位回路Uj+1に属するクロックドインバータINV2は、反転クロック信号CLKBがアクティブになるとインバータとして動作し、一方の転送単位回路Ujに属するクロックドインバータINV2は、反転クロック信号CLKBがアクティブになるとインバータとして動作し、他方の転送単位回路Uj+1に属するクロックドインバータINV1は、クロック信号CLKがアクティブになるとインバータとして動作する。
この例において、クロック信号CLKがハイレベルとなり、反転クロック信号CLKBがローレベルになると、転送単位回路Uj及びUj+1の等価回路は図6(A)に示すものとなる。この場合、転送単位回路Ujにおいて、クロックドインバータINV2の動作が停止し、クロックドインバータINV1及びインバータINV3が縦続接続される。この結果、シフト信号SRj-1とシフト信号SRjの論理レベルが一致する。一方、転送単位回路Uj+1において、クロックドインバータINV1の動作が停止し、クロックドインバータINV2及びインバータINV3によってラッチ回路が構成される。
次に、クロック信号CLKがローレベルとなり、反転クロック信号CLKBがハイレベルになると、転送単位回路Uj及びUj+1の等価回路は図6(B)に示すものとなる。この場合、転送単位回路Ujにおいて、クロックドインバータINV2及びインバータINV3によってラッチ回路が構成される。一方、転送単位回路Uj+1では、クロックドインバータINV2の動作が停止し、クロックドインバータINV1及びインバータINV3が縦続接続される。このとき、シフト信号SRjとシフト信号SRj+1の論理レベルが一致して、前段の論理レベルが転送されることになる。
以上の動作を繰り返すことによって、図3に示すシフト信号SR1、SR2、SR3、…SR41が得られる。そして、隣接するシフト信号を反転して論理積を演算することによって、サンプリング信号SAM1、SAM2、SAM3、…SAM40が生成される。ここで、各サンプリング信号SAM1〜SAM40がアクティブとなる書込期間T1〜T40は、上述したメモリ213に格納されるデータ値に応じた時間となる。上述したようにメモリ213には、「2」、「3」、「4」、…「42」といったように次第に増加するデータ値が格納されているので、書込期間T1〜T40は、T1<T2<T3…<T40となる。
このように書込期間T1〜T40を設定したのは、以下の理由による。図1に示すようにデータ線L1〜L89は、ヘッド部10の長手方向に沿って設けられる。そして、データ線L1〜L89の長さは、印刷の対象となる紙の長さに応じたものとなる。データ線L1〜L89には分布抵抗や浮遊容量が付随するため、等価的にローパスフィルタが構成されることになる。ローパスフィルタの時定数は、端子S1〜S89からの距離が長くなる程、大きくなる。ここで、データ信号D1に着目すると、図7に示すように画素ブロックB1の単位回路P1に供給される信号波形と比較して画素ブロックB40の単位回路P1に供給される信号波形は鈍ったものとなり、信号波形の立ち上がり時間及び立ち下がり時間が大幅に長くなる。
仮に、書込期間T1をデータ信号D1の書き込みに必要かつ十分な時間に設定し、書込期間T40を書込期間T1と一致させると、画素ブロックB40ではデータ信号D1の信号波形が立ち上がらないうちに書込期間T40が終了してしまう。
そこで、本実施形態では、データ信号D1〜D89の鈍りの程度、即ち、端子S1〜S89からの距離に応じて書込期間T1〜T40を長くすることによって、データ信号D1〜D89の書き込み不足を解消した。これにより、印刷品質を大幅に向上させることができる。
そこで、本実施形態では、データ信号D1〜D89の鈍りの程度、即ち、端子S1〜S89からの距離に応じて書込期間T1〜T40を長くすることによって、データ信号D1〜D89の書き込み不足を解消した。これにより、印刷品質を大幅に向上させることができる。
図8に単位回路Pの詳細な構成を示す。この単位回路Pは、1番目のブロックB1に属し、データ線L1に接続されているものとする。単位回路Pは、論理演算回路CTLと画素回路PXLによって構成される。論理演算回路CTLはシフトレジスタ10から供給されるシフト信号に基づいてサンプリング信号を生成する機能を有する。サンプリング信号は、データ信号を画素回路PXLに取り込む期間を指定する。画素回路PXLはOLED素子85を含む。
この例の論理演算回路CTLは、NOR回路60によって構成される。NOR回路60は、当該ブロックB1に対応するシフト信号SR1と次のブロックB2に対応するシフト信号SR2とが同時にローレベル(アクティブ)となる期間において、アクティブ(ハイレベル)となるサンプリング信号SAM1を生成する。ここで、シフト信号SR2はシフト信号SR1の次にアクティブとなる信号である。
このように論理演算回路CTLを各画素回路PXLに設けたのは以下の理由による。シフト信号SR1〜SR41は、信号線Ls1〜Ls41を介して画素ブロックB1〜B40に供給される。このため、信号線Ls1〜Ls41にノイズが重畳することがある。その主要因として領域A2における飛び込みノイズがある。領域A2において信号線Ls1〜Ls41はデータ線L1〜L89と交差しているので、その交差部分には浮遊容量が付随している。換言すれば、信号線Ls1〜Ls41はデータ線L1〜L89と交流的にカップリングしている。従って、データ信号D1〜D89の論理レベルが変化すると、信号線Ls1〜Ls41のノイズが重畳することがある。
仮に、NOR回路60を領域A3に設けて信号線Ls1〜Ls40を用いてサンプリング信号SAM1〜SAM40を伝送したとすると、サンプリング信号SAM1〜SAM40にノイズが重畳し、画素回路PXLが誤動作することになる。しかしながら、本実施形態においては、領域A1にNOR回路60を配置したので、ノイズをマスクすることができる。即ち、NOR回路60は、隣接するシフト信号SR1及びSR2が同時にアクティブになった場合にのみサンプリング信号SAM1をアクティブにする。従って、シフト信号SR1に重畳したノイズはシフト信号SR2によってマスクされる一方、シフト信号SR2に重畳したノイズはシフト信号SR1によってマスクされる。
特に、本実施形態のように画素ブロック単位でシフト信号を供給する場合は、信号線Ls1〜Ls41の間隔が広くなる。このため、あるデータ線に着目すると、信号線との交差部分の距離が長くなる。この点は、ノイズをマスクする点で重要である。当該データ線には浮遊容量と分布抵抗が付随するので、データ信号の遅延が発生する。ある交差部分と次の交差部分ではノイズが信号線に重畳するタイミングにズレが生じる。従って、同じデータ信号が信号線Ls1〜Ls41にノイズとして飛び込んだとしても、ノイズを除去することが可能となる。従って、NOR回路60を単位回路Pに設けることによって、サンプリング信号SAM1からノイズを除去して、画素回路PXLを正常に駆動することができる。
次に、単位回路Pの詳細を説明する。NOR回路60は、シフト信号SR1及びシフト信号SR2が共にローレベル(アクティブ)となる時刻t2から時刻t3までの期間においてハイレベルとなるサンプリング信号SAM1を生成して、ラッチ回路70に供給する。ラッチ回路70は、トランスファーゲート72、インバータ71、73、74、及びクロックドインバータ75を備える。時刻t1から時刻t2までの期間においては、シフト信号SR1がローレベルであるので、クロックドインバータ75は、ハイインピーダンス状態となる。また、サンプリング信号SAM1はローレベルであるため、トランスファーゲート72はオフ状態となる。この結果、ラッチ回路70の等価回路は、図9(A)に示すものとなる。
次に、時刻t2から時刻t3では、シフト信号SR1はローレベルを維持するが、サンプリング信号SAM1はハイレベルとなる。このとき、クロックドインバータ75はハイインピーダンス状態を維持する一方、トランスファーゲート72はオン状態となる。この結果、ラッチ回路70の等価回路は、図9(B)に示すものとなり、データ信号D1の論理レベルが取り込まれる。
次に、時刻t4以降において、シフト信号SR1がハイレベルとなり、クロックドインバータ75は、インバータとして動作する。また、サンプリング信号SAM1はローレベルであるため、トランスファーゲート72はオフ状態となる。この結果、データラッチ回路70の等価回路は、図9(C)に示すものとなる。即ち、データ信号D1の取り込みが終了して、次の書き込みがあるまでデータ信号D1の論理レベルがラッチ回路70に記憶される。
次に、時刻t4以降において、シフト信号SR1がハイレベルとなり、クロックドインバータ75は、インバータとして動作する。また、サンプリング信号SAM1はローレベルであるため、トランスファーゲート72はオフ状態となる。この結果、データラッチ回路70の等価回路は、図9(C)に示すものとなる。即ち、データ信号D1の取り込みが終了して、次の書き込みがあるまでデータ信号D1の論理レベルがラッチ回路70に記憶される。
ラッチ回路70の出力信号はインバータ82を介してノードQに供給される。ノードQには、駆動トランジスタ83のゲート及び制御トランジスタ84のゲートが接続されている。駆動トランジスタ83はPチャネル型のTFTで構成され、制御トランジスタはNチャネル型のTFTによって構成される。駆動トランジスタ83のドレインには高電位側電源信号VDDELが供給され、そのソースにはOLED素子85の陽極が接続される。OLED素子85の陰極には低電位側電源信号VSSELが供給される。制御トランジスタ84はオン状態において、OLED素子85を短絡する。
ここで、ノードQの論理レベルがローレベルの場合、駆動トランジスタ83はオン状態となり、制御トランジスタ84はオフ状態となる。このとき、駆動電流がOLED素子85に供給され、OLED素子85が点灯する。一方、ノードQの論理レベルがハイレベルの場合、駆動トランジスタ83はオフ状態となり、制御トランジスタ84はオン状態となる。このとき、OLED素子85には駆動電流が供給されず、OLED素子85は消灯する。
上述した単位回路Pにおいて、ノードQの論理レベルは、サンプル信号SAM1がアクティブになると変化することが許容される。そして、サンプル信号SAM1はブロックB1に属する他の単位回路Pにおいても同様に生成される。従って、ブロックB1に属する単位回路P1〜P89は、同時に書き込み動作を実行する。このことは、他のブロックB2〜B40についても同様である。従って、ブロック単位で、OLED素子85の点灯・消灯が行われることになる。
このようにブロック単位で単位回路Pを駆動すると、サンプル信号SAM1、SAM2、…SAM40の信号波形が立ち上がるタイミングに同期して、高電位電源信号VHHELと低電位電源信号VSSELの電位が変化する。これは、電源線La及びLbに配線抵抗が存在するからである。電源インピーダンスは、供給端子Ta及びTbの距離が大きくなる程、大きくなる。電源線La及びLbの電圧変動は、負荷と電源インピーダンスの両者によって定まる。電圧変動を小さくするには、電源インピーダンスが大きくなる程、負荷を軽くすればよい。この例において、負荷の大きさは各ブロックB1〜B40に含まれる単位回路Pの数に応じて定まり、電源インピーダンスは供給端子Ta及びTbからの距離に応じて定まる。従って、電圧変動を小さくするには、供給端子Ta及びTbからの距離が長くなる程、各ブロックに含まれる単位回路Pの数が増加しないように設定すればよい。より具体的には、隣接するブロックBk(kは1から39までの自然数)及びBk+1において、供給端子Ta及びTbに近い側のブロックBkに含まれる単位回路Pの数が、供給端子Ta及びTbから遠い側のブロックBk+1に含まれる単位回路Pの数と等しいか又は大きくなるように設定することが好ましい。
この例では、ブロックB1〜B39に含まれる単位回路Pの数を「89」とし、供給端子Ta及びTbから最も遠いブロックB40に含まれる単位回路Pの数を「73」にしたので、電源インピーダンスが大きくなる箇所の負荷を軽くすることができ、高電位側電源信号VDDELと低電位側電源信号VSSELとの間の電圧変動を抑圧することができる。OLED素子85の輝度は駆動電流の大きさに応じて変動し、駆動電流の大きさは高電位側電源信号VDDELと低電位側電源信号VSSELとの間の電圧に応じて変動する。従って、電圧変動を抑圧することによって、各ブロックB1〜B40におけるOLED素子85の発光輝度を均一に近づけることが可能となる。
<第2実施形態>
図10に、本発明の第2実施形態に係る発光装置のブロック図を示す。この発光装置は、シフトレジスタ50の替わりにシフトレジスタ51を用いる点、画素ブロックB1〜B40が単位回路P1〜P89の替わりに画素回路PXL1〜PXL89を含む点、並びにクロック信号CLK及び反転クロック信号CLKBの替わりに第1クロック信号CLK1及び第2クロック信号CLK2を用いる点を除いて、図1に示す発光装置と同様に構成されている。
図10に、本発明の第2実施形態に係る発光装置のブロック図を示す。この発光装置は、シフトレジスタ50の替わりにシフトレジスタ51を用いる点、画素ブロックB1〜B40が単位回路P1〜P89の替わりに画素回路PXL1〜PXL89を含む点、並びにクロック信号CLK及び反転クロック信号CLKBの替わりに第1クロック信号CLK1及び第2クロック信号CLK2を用いる点を除いて、図1に示す発光装置と同様に構成されている。
図11にシフトレジスタ51の構成を示す。シフトレジスタ51は、40個の転送単位回路U1’〜U40’が接続されている。奇数番目の転送単位回路U1’、U3’、…U39’には第1クロック信号CLK1が供給され、偶数番目の転送単位回路U2’、U4’、…U40’には第2クロック信号CLK2が供給される。j番目の転送単位回路Uj’は、供給される第1又は第2クロック信号CLK1又はCLK2を、j番目の転送単位回路Uj’は、前段のサンプリング信号SAMj-1と次段のサンプリング信号SAMj+1に基づいて出力することにより、サンプリング信号SAMjを生成する。
図12に転送単位回路U1’及びU2’の詳細な構成を示す。この図に示すように転送単位回路U1’及びU2’は、トランスファーゲートTG、インバータINV4及びINV5、並びにトランジスタTr1及びTr2を備える。インバータINV4及びINV5はメモリとして機能し、このメモリに記憶される論理レベルによってトランスファーゲートTGのオン・オフが制御される。ノードZの論理レベルがハイレベルのとき、トランスファーゲートTGはオン状態となる一方、ノードZの論理レベルがローレベルのとき、トランスファーゲートTGはオフ状態となる。トランジスタTr1には前段のサンプリング信号が供給される。但し、初段の転送単位回路U1’のトランジスタTr1には開始パルスSPが供給される。トランジスタTr2には後段のサンプリング信号が供給される。
図13は、シフトレジスタ51のタイミングチャートである。第1クロック信号CLK1及び第2クロック信号CLK2は、一方がローレベル(非アクティブ)となる一部の期間で他方がハイレベル(アクティブ)となり、一方がハイレベルとなる全部の期間で他方がローレベルとなる。第1クロック信号CLK1及び第2クロック信号CLK2は、上述した第1実施形態のクロック制御回路21を用いて生成することができる。例えば、第1クロック信号CLK1は、メモリ213に「2」、「5」、「4」、「7」、…「44」をデータ値として格納し、Dフリップフロップ215の正転出力端子から第1クロック信号CLK1を出力すればよい。また、第2クロック信号CLK2は、メモリ213に「4」、「3」、「6」、「5」、…「42」をデータ値として格納し、Dフリップフロップ215の反転出力端子から第2クロック信号CLK1を出力すればよい。
時刻t1において開始パルスがハイレベルになると、転送単位回路U1’のトランジスタTr1がオン状態となり、ノードZの論理レベルがハイレベルになる。すると、トランスファーゲートTGがオン状態となり、第1クロック信号CLK1がサンプリング信号SAM1として出力される。時刻t2において、第1クロック信号CLK1がローレベルからハイレベルに遷移すると、サンプリング信号SAM1の論理レベルがローレベルからハイレベルに遷移する。このとき、転送単位回路U2’のトランジスタTr1がオン状態となり、トランスファーゲートTGがオン状態となる。
時刻t3に至ると、第2クロック信号CLK2がローレベルからハイレベルに遷移する。このとき、転送単位回路U2’のトランスファーゲートTGはオン状態であるので、サンプリング信号SAM2の論理レベルがローレベルからハイレベルに遷移する。すると、転送単位回路U1’のトランジスタTr2がオン状態となり、転送単位回路U1’のノードZの論理レベルがローレベルに遷移する。この結果、トランスファーゲートTGはオフ状態となる。このようにして、マスタークロック信号MCLKの2周期だけハイレベルとなるサンプリング信号SAM1が得られる。以下、同様にサンプリング信号SAM2〜SAM40が生成される。
本実施形態においても、第1実施形態と同様に書込期間T1〜T40は、T1<T2<T3…<T40となる。従って、端子S1〜S89からの距離に応じて書込期間T1〜T40が長くなる。これにより、データ信号D1〜D89の書き込み不足を解消し、印刷品質を大幅に向上させることができる。
<発光装置の変形例>
次に、発光装置の変形例について説明する。
(1)上述した発光装置では、画素ブロックB1〜B40ごとにサンプリング信号SAM1〜SAM40を生成して駆動したが、画素回路PKLごとにサンプリング信号を生成して駆動してもよい。この場合にもデータ信号の供給端子からの距離に応じて書込期間が長くなるように時間を設定することによって、データ信号を画素回路に確実に書き込むことが可能となる。
次に、発光装置の変形例について説明する。
(1)上述した発光装置では、画素ブロックB1〜B40ごとにサンプリング信号SAM1〜SAM40を生成して駆動したが、画素回路PKLごとにサンプリング信号を生成して駆動してもよい。この場合にもデータ信号の供給端子からの距離に応じて書込期間が長くなるように時間を設定することによって、データ信号を画素回路に確実に書き込むことが可能となる。
この場合、隣接する画素回路のうち少なくとも一つについて、データ線の一端から遠い側の画素回路に供給するサンプリング信号(選択信号)のアクティブ期間が、データ線の一端に近い側の画素回路に供給する選択信号のアクティブ期間と比較して長くなるように設定し、他の隣接する画素回路については、データ線の一端から遠い側の画素回路に供給するサンプリング信号(選択信号)のアクティブ期間が、データ線の一端に近い側の画素回路に供給するサンプリング信号(選択信号)のアクティブ期間と比較して等しいか又は長くなるように設定してもよい。
例えば、100個の画素回路を備え、各画素回路の書込期間がT1〜T100である場合、T1<T2<T3…<T100である必要は必ずしもなく、T1=T2=T3…=T50<T51=T52=T53…=T100であってもよい。
この点は、画素ブロックごとにサンプリング信号を生成する上述した実施形態についても同様である。書込期間をそのように設定することによって、データ信号の書き込み不足を解消することが可能となる。
この点は、画素ブロックごとにサンプリング信号を生成する上述した実施形態についても同様である。書込期間をそのように設定することによって、データ信号の書き込み不足を解消することが可能となる。
(2)上述した発光装置は、複数の画素回路が一行に配置されたが、画素回路をマトリクス状に配置して画像表示装置を形成してもよい。この場合は、各行においてデータ信号の供給端からの距離に応じて画素回路への書込期間を調整すればよい。大画面の画像表示装置においては、データ線の長さが長くなるので、供給端からの距離が長くなる程、書込期間を長くすることによってデータ信号を確実に書き込むことが可能となる。
<画像形成装置>
図14は、上述したヘッド部10を用いた画像形成装置の一例を示す縦断側面図である。この画像形成装置は、同様な構成の4個の有機ELアレイ露光ヘッド10K、10C、10M、10Yを、対応する同様な構成である4個の感光体ドラム(像担持体)110K、110C、110M、110Yの露光位置にそれぞれ配置したものであり、タンデム方式の画像形成装置として構成されている。有機ELアレイ露光ヘッド10K、10C、10M、10Yは上述したヘッド部10によって構成されている。
図14は、上述したヘッド部10を用いた画像形成装置の一例を示す縦断側面図である。この画像形成装置は、同様な構成の4個の有機ELアレイ露光ヘッド10K、10C、10M、10Yを、対応する同様な構成である4個の感光体ドラム(像担持体)110K、110C、110M、110Yの露光位置にそれぞれ配置したものであり、タンデム方式の画像形成装置として構成されている。有機ELアレイ露光ヘッド10K、10C、10M、10Yは上述したヘッド部10によって構成されている。
図14に示すように、この画像形成装置は、駆動ローラ121と従動ローラ122が設けられており、図示矢印方向へ循環駆動される中間転写ベルト120を備えている。この中間転写ベルト120に対して所定間隔で配置された4個の像担持体としての外周面に感光層を有する感光体110K、110C、110M、110Yが配置される。前記符号の後に付加されたK、C、M、Yはそれぞれ黒、シアン、マゼンタ、イエローを意味し、それぞれ黒、シアン、マゼンタ、イエロー用の感光体であることを示す。他の部材についても同様である。感光体110K、110C、110M、110Yは、中間転写ベルト120の駆動と同期して回転駆動される。
各感光体110(K、C、M、Y)の周囲には、それぞれ感光体110(K、C、M、Y)の外周面を一様に帯電させる帯電手段(コロナ帯電器)111(K、C、M、Y)と、この帯電手段111(K、C、M、Y)により一様に帯電させられた外周面を感光体110(K、C、M、Y)の回転に同期して順次ライン走査する本発明の上記のような有機ELアレイ露光ヘッド10(K、C、M、Y)が設けられている。
また、この有機ELアレイ露光ヘッド10(K、C、M、Y)で形成された静電潜像に現像剤であるトナーを付与して可視像(トナー像)とする現像装置114(K、C、M、Y)を有している。
また、この有機ELアレイ露光ヘッド10(K、C、M、Y)で形成された静電潜像に現像剤であるトナーを付与して可視像(トナー像)とする現像装置114(K、C、M、Y)を有している。
ここで、各有機ELアレイ露光ヘッド10(K、C、M、Y)は、有機ELアレイ露光ヘッド10(K、C、M、Y)のアレイ方向が感光体ドラム110(K、C、M、Y)の母線に沿うように設置される。そして、各有機ELアレイ露光ヘッド10(K、C、M、Y)の発光エナルギーピーク波長と、感光体110(K、C、M、Y)の感度ピーク波長とは略一致するように設定されている。
現像装置114(K、C、M、Y)は、例えば、現像剤として非磁性一成分トナーを用いるもので、その一成分現像剤を例えば供給ローラで現像ローラヘ搬送し、現像ローラ表面に付着した現像剤の膜厚を規制ブレードで規制し、その現像ローラを感光体110(K、C、M、Y)に接触あるいは押厚させることにより、感光体110(K、C、M、Y)の電位レベルに応じて現像剤を付着させることによりトナー像として現像するものである。
このような4色の単色トナー像形成ステーションにより形成された黒、シアン、マゼンタ、イエローの各トナー像は、中間転写ベルト120上に順次一次転写され、中間転写ベルト120上で順次重ね合わされてフルカラーとなる。ピックアップローラ103によって、給紙カセット101から1枚ずつ給送された記録媒体102は、二次転写ローラ126に送られる。中間転写ベルト120上のトナー像は、二次転写ローラ126において用紙等の記録媒体102に二次転写され、定着部である定着ローラ対127を通ることで記録媒体102上に定着される。この後、記録媒体102は、排紙ローラ対128によって、装置上部に形成された排紙トレイ上へ排出される。
このように、図9の画像形成装置は、書き込み手段として有機ELアレイを用いているので、レーザ走査光学系を用いた場合よりも、装置の小型化を図ることができる。
このように、図9の画像形成装置は、書き込み手段として有機ELアレイを用いているので、レーザ走査光学系を用いた場合よりも、装置の小型化を図ることができる。
次に、本発明に係る画像形成装置に係る他の実施の形態について説明する。
図15は、画像形成装置の縦断側面図である。図15において、画像形成装置には主要構成部材として、ロータリ構成の現像装置161、像担持体として機能する感光体ドラム165、有機ELアレイが設けられている露光ヘッド167、中間転写ベルト169、用紙搬送路174、定着器の加熱ローラ172、給紙トレイ178が設けられている。露光ヘッド167は上述したヘッド部10によって構成されている。
現像装置161は、現像ロータリ161aが軸161bを中心として反時計回り方向に回転する。現像ロータリ161aの内部は4分割されており、それぞれイエロー(Y)、シアン(C)、マゼンタ(M)、ブラック(K)の4色の像形成ユニットが設けられている。現像ローラ162a〜162dおよびトナー供給ローラ163a〜163は、前記4色の各像形成ユニットに各々配置されている。また、規制フレード164a〜164dによってトナーは所定の厚さに規制される。
図15は、画像形成装置の縦断側面図である。図15において、画像形成装置には主要構成部材として、ロータリ構成の現像装置161、像担持体として機能する感光体ドラム165、有機ELアレイが設けられている露光ヘッド167、中間転写ベルト169、用紙搬送路174、定着器の加熱ローラ172、給紙トレイ178が設けられている。露光ヘッド167は上述したヘッド部10によって構成されている。
現像装置161は、現像ロータリ161aが軸161bを中心として反時計回り方向に回転する。現像ロータリ161aの内部は4分割されており、それぞれイエロー(Y)、シアン(C)、マゼンタ(M)、ブラック(K)の4色の像形成ユニットが設けられている。現像ローラ162a〜162dおよびトナー供給ローラ163a〜163は、前記4色の各像形成ユニットに各々配置されている。また、規制フレード164a〜164dによってトナーは所定の厚さに規制される。
感光体ドラム165は、帯電器168によって帯電され、図示を省略した駆動モータ、例えばステップモータにより現像ローラ162aとは逆方向に駆動される。中間転写ベルト169は、従動ローラ170bと駆動ローラ170a間に張架されており、駆動ローラ170aが前記感光体ドラム165の駆動モータに連結されて、中間転写ベルトに動力を伝達している。当該駆動モータの駆動により、中間転写ベルト169の駆動ローラ170aは感光体ドラム165とは逆方向に回動される。
用紙搬送路174には、複数の搬送ローラと排紙ローラ対176などが設けられており、用紙を搬送する。中間転写ベルト169に担持されている片面の画像(トナー像)が、二次転写ローラ171の位置で用紙の片面に転写される。二次転写ローラ171は、クラッチにより中間転写ベルト169に離当接され、クラッチオンで中間転写ベルト169に当接されて用紙に画像が転写される。
用紙搬送路174には、複数の搬送ローラと排紙ローラ対176などが設けられており、用紙を搬送する。中間転写ベルト169に担持されている片面の画像(トナー像)が、二次転写ローラ171の位置で用紙の片面に転写される。二次転写ローラ171は、クラッチにより中間転写ベルト169に離当接され、クラッチオンで中間転写ベルト169に当接されて用紙に画像が転写される。
上記のようにして画像が転写された用紙は、次に、定着ヒータを有する定着器で定着処理がなされる。定着器には、加熱ローラ172、加圧ローラ173が設けられている。定着処理後の用紙は、排紙ローラ対176に引き込まれて矢印F方向に進行する。この状態から排紙ローラ対176が逆方向に回転すると、用紙は方向を反転して両面プリント用搬送路175を矢印G方向に進行する。用紙は、給紙トレイ178から、ピックアップローラ179によって1枚ずつ取り出されるようになっている。
用紙搬送路において、搬送ローラを駆動する駆動モータは、例えば低速のブラシレスモークが用いられる。また、中間転写ベルト169は色ずれ補正などが必要となるのでステップモータが用いられている。これらの各モータは、図示を省略している制御手段からの信号により制御される。
用紙搬送路において、搬送ローラを駆動する駆動モータは、例えば低速のブラシレスモークが用いられる。また、中間転写ベルト169は色ずれ補正などが必要となるのでステップモータが用いられている。これらの各モータは、図示を省略している制御手段からの信号により制御される。
図の状態で、イエロー(Y)の静電潜像が感光体ドラム165に形成され、現像ローラ128aに高電圧が印加されることにより、感光体ドラム165にはイエローの画像が形成される。イエローの裏側および表側の画像がすべて中間転写ベルト169に担持されると、現像ロータリ161aが90度回転する。
中間転写ベルト169は1回転して感光体ドラム165の位置に戻る。次にシアン(C)の2面の画像が感光体ドラム165に形成され、この画像が中間転写ベルト169に担持されているイエローの画像に重ねて担持される。以下、同様にして現像ロータリ161の90度回転、中間転写ベルト169への画像担持後の1回転処理が繰り返される。
中間転写ベルト169は1回転して感光体ドラム165の位置に戻る。次にシアン(C)の2面の画像が感光体ドラム165に形成され、この画像が中間転写ベルト169に担持されているイエローの画像に重ねて担持される。以下、同様にして現像ロータリ161の90度回転、中間転写ベルト169への画像担持後の1回転処理が繰り返される。
4色のカラー画像担持には中間転写ベルト169は4回転して、その後に更に回転位置が制御されて二次転写ローラ171の位置で用紙に画像を転写する。給紙トレー178から給紙された用紙を搬送路174で搬送し、二次転写ローラ171の位置で用紙の片面に前記カラー画像を転写する。片面に画像が転写された用紙は前記のように排紙ローラ対176で反転されて、搬送径路で待機している。その後、用紙は適宜のタイミングで二次転写ローラ171の位置に搬送されて、他面に前記カラー画像が転写される。ハウジング180には、排気ファン181が設けられている。
なお、上述した発光装置を画像読取装置に適用してもよい。この画像読取装置は、対象物に光線を照射する発光部と、前記対象物によって反射された光線を読み取って画像信号を出力する読み取り部とを備え、上述した発光装置を前記発光部に用いたことを特徴とする。ここで、発光部が移動して読み取り部が固定であってもよいし、発光部と読み取り部が一体となって移動するもであってもよい。後者の場合には、読み取り部をTFTで構成し、読み取り部と発光部を1枚の基板上に形成してもよい。このような画像読取装置としては、スキャナやバーコードリーダーが該当する。
10…発光装置(ヘッド部)、PKL…画素回路、B1〜B40…画素ブロック、L1〜L89…データ線、50…シフトレジスタ、U1〜U41,U1’〜U40’…転送単位回路、INV1,INV2…クロックドインバータ、INV3…インバータ、83…OLED素子(発光素子)、213…メモリ、110Y,110M,110C,110K…感光体。
Claims (9)
- 各々が発光素子を備え、一方向に配列された複数の画素回路と、
前記複数の画素回路の各々と接続され、その一端からデータ信号が供給されるデータ線と、
前記データ信号の書き込みを指示する複数の選択信号を生成して前記複数の画素回路に供給する駆動手段を備え、
前記駆動手段は、隣接する画素回路のうち少なくとも一つについて、前記データ線の一端から遠い側の画素回路に供給する選択信号のアクティブ期間が、前記データ線の一端に近い側の画素回路に供給する選択信号のアクティブ期間と比較して長くなるように設定し、他の隣接する画素回路については、前記データ線の一端から遠い側の画素回路に供給する選択信号のアクティブ期間が、前記データ線の一端に近い側の画素回路に供給する選択信号のアクティブ期間と比較して等しいか又は長くなるように設定する、
ことを特徴とする発光装置。 - 各々が発光素子を備え、一方向に配列された複数の画素回路と、
前記複数の画素回路の各々と接続され、その一端からデータ信号が供給されるデータ線と、
前記複数の画素回路を複数のブロックに分割し、前記データ信号の書き込みをブロック単位で指示する複数の選択信号を生成して前記複数の画素回路に供給する駆動手段を備え、
前記駆動手段は、隣接するブロックのうち少なくとも一つについて、前記データ線の一端から遠い側のブロックに対応する選択信号のアクティブ期間が、前記データ線の一端に近い側のブロックに対応する選択信号のアクティブ期間と比較して長くなるように設定し、他の隣接するブロックについては、前記データ線の一端から遠い側のブロックに対応する選択信号のアクティブ期間が、前記データ線の一端に近い側のブロックに対応する選択信号のアクティブ期間と比較して等しいか又は長くなるように設定する、
ことを特徴とする発光装置。 - 前記駆動手段は、
各々がクロック信号に従って開始パルスをシフトする複数の転送単位回路を備えたシフトレジスタと、
前記シフトレジスタの出力信号に基づいて前記選択信号を生成する選択信号生成手段と、
前記クロック信号を発生するクロック信号発生手段と、
前記選択信号のアクティブ期間に応じて前記クロック信号のハイレベル期間及びローレベル期間を制御する制御手段と、
を備えたことを特徴とする請求項1又は2に記載の発光装置。 - 前記転送単位回路は、前記クロック信号に基づいて、前段の出力信号をラッチするか、前段の出力信号をそのまま出力するかを切り替えて動作することを特徴とする請求項3に記載の発光装置。
- 前記クロック信号は、正転クロック信号と前記正転クロック信号を反転した反転クロック信号からなり、
前記転送単位回路は、
入力端子に前段の出力信号が供給される第1クロックドインバータと、
出力端子が前記第1クロックドインバータの出力端子に接続される第2クロックドインバータと、
入力端子が前記第1クロックドインバータの出力端子に接続され、出力端子が第2クロックドインバータの入力端子及び次段の転送単位回路に接続されるインバータとを備え、
隣接する転送単位回路の一方の転送単位回路に属する第1クロックドインバータは、前記正転クロック信号がアクティブになるとインバータとして動作し、他方の転送単位回路に属する第2クロックドインバータは、前記反転クロック信号がアクティブになるとインバータとして動作し、一方の転送単位回路に属する第2クロックドインバータは、前記反転クロック信号がアクティブになるとインバータとして動作し、他方の転送単位回路に属する第1クロックドインバータは、前記正転クロック信号がアクティブになるとインバータとして動作する、
ことを特徴とする請求項4に記載の発光装置。 - 前記クロック信号は、第1クロック信号と第2クロック信号で構成され、前記第1クロック信号と前記第2クロック信号は、一方が非アクティブとなる一部の期間で他方がアクティブとなり、一方がアクティブとなる全部の期間で他方が非アクティブとなり、
前記第1クロック信号は奇数段の転送単位回路に供給され、
前記第2クロック信号は偶数段の転送単位回路に供給され、
前記転送単位回路は、
前記第1クロック信号又は前記第2クロック信号のうち一方が供給され、オン・オフが制御され、オン状態において供給された信号を前記選択信号として出力するスイッチ手段と、
前記スイッチ手段のオン・オフを制御する論理レベルを記憶するメモリ手段と、
前段の選択信号がアクティブになると前記スイッチ手段をオン状態とする論理レベルを前記メモリ手段に書き込み、次段の選択信号がアクティブになると前記スイッチ手段をオフ状態とする論理レベルを前記メモリ手段に書き込むメモリ制御手段と、
を備える請求項3に記載の発光装置。 - 光線の照射によって画像が形成される感光体と、
前記感光体に光線を照射して前記画像を形成するヘッド部とを備え、
請求項1乃至6のうちいずれか1項に記載の発光装置を前記ヘッド部に用いたことを特徴とする画像形成装置。 - 各々が発光素子を備え一方向に配列された複数の画素回路と、前記複数の画素回路の各々と接続され、その一端からデータ信号が供給されるデータ線とを備えた発光装置の駆動方法であって、
隣接する画素回路のうち少なくとも一つについて、前記データ線の一端から遠い側の画素回路に前記データ信号を書き込む期間を、前記データ線の一端に近い側の画素回路に前記データ信号を書き込む期間と比較して長くなるように設定し、
他の隣接する画素回路については、前記データ線の一端から遠い側の画素回路に前記データ信号を書き込む期間を、前記データ線の一端に近い側の画素回路に前記データ信号を書き込む期間と比較して等しいか又は長くなるように設定する、
ことを特徴とする発光装置の駆動方法。 - 各々が発光素子を備え一方向に配列された複数の画素回路と、前記複数の画素回路の各々と接続され、その一端からデータ信号が供給されるデータ線とを備えた発光装置の駆動方法であって、
前記複数の画素回路の各々と接続され、その一端からデータ信号が供給されるデータ線と、
前記複数の画素回路を複数のブロックに分割し、前記データ信号の書き込みをブロック単位で指定し、
隣接するブロックのうち少なくとも一つについて、前記データ線の一端から遠い側のブロックに属する画素回路に前記データ信号の書き込む期間を、前記データ線の一端に近い側のブロックに属する画素回路に前記データ信号の書き込む期間と比較して長くなるように設定し、
他の隣接するブロックについては、前記データ線の一端から遠い側のブロックに属する画素回路に前記データ信号の書き込む期間を、前記データ線の一端に近い側のブロックに属する画素回路に前記データ信号の書き込む期間と比較して等しいか又は長くなるように設定する、
ことを特徴とする発光装置の駆動方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004281130A JP2006095703A (ja) | 2004-09-28 | 2004-09-28 | 発光装置、その駆動方法及び画像形成装置 |
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
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JP2017170811A (ja) * | 2016-03-24 | 2017-09-28 | コニカミノルタ株式会社 | 光書込み装置及び画像形成装置 |
JP2018171773A (ja) * | 2017-03-31 | 2018-11-08 | 株式会社リコー | ラインヘッド |
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2004
- 2004-09-28 JP JP2004281130A patent/JP2006095703A/ja not_active Withdrawn
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