JP2008070469A - 光書き込み装置及び画像形成装置 - Google Patents
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Abstract
【課題】シンクロ出力モード使用時の書き込み動作の遅れをなくし、制御基板の共通化を図り、最小限のコストで生産性を高める。
【解決手段】千鳥状に配列されたLEDアレイユニットによって画像の書き込みを行う光書き込み装置において、LPHを駆動するLED書き込み制御回路502と、LPHに供給する画像データを遅延させる画像遅延メモリ504と、原稿読取時に自動的に原稿長を認識し、その原稿長にあわせて出力画像長を決定するシンクロ出力モード利用時に画像の書き込みを行っている複数のLPHの本数に応じて画像遅延メモリ504に画像データを書き込む際の主走査ラインのデータの分割数を、LED書き込み制御回路502を含むVDBの外部から設定するシステム制御装置と、システム制御装置によって設定された分割数に応じて画像遅延メモリ504に対して画像データの書き込み又は読み出しを行い、画像出力のタイミングを制御し、原稿読取終了前に書き込み動作を開始させる副走査遅延制御部502-5とを備えた。
【選択図】図3
【解決手段】千鳥状に配列されたLEDアレイユニットによって画像の書き込みを行う光書き込み装置において、LPHを駆動するLED書き込み制御回路502と、LPHに供給する画像データを遅延させる画像遅延メモリ504と、原稿読取時に自動的に原稿長を認識し、その原稿長にあわせて出力画像長を決定するシンクロ出力モード利用時に画像の書き込みを行っている複数のLPHの本数に応じて画像遅延メモリ504に画像データを書き込む際の主走査ラインのデータの分割数を、LED書き込み制御回路502を含むVDBの外部から設定するシステム制御装置と、システム制御装置によって設定された分割数に応じて画像遅延メモリ504に対して画像データの書き込み又は読み出しを行い、画像出力のタイミングを制御し、原稿読取終了前に書き込み動作を開始させる副走査遅延制御部502-5とを備えた。
【選択図】図3
Description
本発明は、発光素子アレイを備えたプリントヘッドによって光ビームで印字情報を感光体に書き込む光書き込み装置、及びこの光書き込み装置を備えた画像形成装置に関する。
A0サイズ等のシートサイズのシートを対象とした広幅機の読み取り技術としてシンクロ出力モードというモードが知られている。このモードは原稿読み取り時に自動的に原稿の長さを認識し、その原稿長に合わせて出力画像長を決定するモードである。このような広幅機の公知技術として例えば特許文献1ないし3に記載された発明が知られている。
このうち特許文献1記載の発明は、主走査方向の分割点灯位置の光量ムラをなくしたデジタル発光素子書込装置を提供するため、主走査1ライン分のデータをLEDアレイユニット内部ドライバにラッチさせた後、主走査開始信号より、設定した32カウント分のクロック点灯信号を分割領域毎順に出力することによってLEDを点灯させ、画像印字させている。その際、1本のLEDアレイユニットは4分割の点灯領域とし電源容量の負担を低減している。そのため、システム制御装置からの用紙幅に対応するLEDアレイユニットの書込開始位置と書込終了位置信号が与えられ、LED書込制御回路に入力され、内部ICによりSRAMへのアドレス設定を行い、更に、書込開始アドレス・終了アドレスが、LED書込制御回路内のレジスタ回路から出力されるようになっている。
また、特許文献2には、主走査方向の分割点灯位置の光量ムラのないデジタル書き込み装置を備えたLEDプリンタを提供するために、複数個の発光素子が一方向に列設された発光素子アレイと、該発光素子アレイの光を感光体に結像させる結像手段とからなる発光素子アレイユニットと、前記発光素子アレイユニットを感光体ドラムの軸線方向に複数個千鳥状に配列し、転送されてきた画像データを前記発光素子アレイユニット毎に分割転送する画像データ転送制御回路手段と、前記発光素子アレイユニットの一度の点灯領域を複数に分割する分割手段と、一度の点灯領域毎に発光光量を制御させる発光素子点灯制御回路と、前記発光素子アレイユニット毎に発光光量を制御させる発光素子点灯制御回路とを備えたLEDプリンタが開示されている。
さらに、特許文献3には、隣接するLEDヘッドの有効画像領域の各々の端部の複数個のLED素子の発光を制御することによって感光体の主走査方向の繋ぎ目補正を行い、LEDヘッド間の濃度差を軽減するため、複数個の発光素子が一方向に列設された発光素子アレイと、前記発光素子アレイの光を感光体に結像させる結像手段とからなるLEDヘッド(発光素子アレーユニット)と、を備え、長さが感光体の主走査方向より短い複数個の前記LEDヘッドを、感光体の主走査方向に千鳥状に配列した画像形成装置において、LEDヘッド端部を互いにオーバラップさせ、そのオーバラップした領域内にLEDヘッド有効書き込み領域の端部を位置させ、隣接するLEDヘッドの有効画像領域の各々の端部の複数個の発光素子の発光を制御することでLEDヘッドの繋ぎ目の濃度差を低減させる発光制御手段を備えた画像形成装置が開示されている。
特開2004ー114317号公報
特開2004ー274077号公報
特開2006ー056122号公報
従来では、シンクロ出力モードにおいて、画像形成装置の原稿読取装置が原稿の読み取り終了し出力の画像長さが決定するまで、書き込み動作が開始されることはなかった。このため、A0原稿や、長尺の原稿をシンクロモードで読み取り、出力するまで、非常に長い時間を要してしまい、生産性が低下するといった問題があった。また、同様にA0広幅機においては、画像形成装置の画像書き込み装置を低コストで実現するために、感光体の主走査方向に沿ってA3サイズのLPH(Laser Print Headー以下、単にLPHとも称す)を3個配置し分割露光する方法が採用されており、組み付け上の誤差を考量して、第1のLPHを基準にして、第2のLPH、第3のLPHをそれぞれずらして配置している。このために副走査方向に画像のズレが生じるので、このズレを補正する必要があった。
さらに、特許文献1記載の発明では、全てのLPHについて画像遅延を行うことができず、紙の動きを先行させた場合に画像を蓄積しておくことができないので、シンクロ出力モード使用時に画像出力時間の短縮することはできなかった。
加えて、A0機においては書き込みに使用するLPHの本数が1本、3本とバラバラであり、今後、更にコストによっては使用するLHPの本数が増加することも考えられ、その度に制御側もそれぞれの場合に合わせて設計しなくてはならないといった問題があった。しかし、前記特許文献1ないし3に係る発明では、このような問題に対処することはできなかった。
そこで、本発明が解決すべき課題は、シンクロ出力モード使用時において書き込み動作の遅れをなくし、また他機種と共通化しているために改版が困難なコントローラの設計変更を行う必要もなく、制御基板の共通化を図り、最小限のコストで生産性を高めることにある。
前記課題を解決するため、第1の手段は、複数個の発光素子が1方向に配列された発光素子アレイ及び当該発光素子アレイの発光光を感光体に結像させる結像手段を備えた複数のプリントヘッドが、前記感光体の軸線方向を主走査方向として副走査方向に所定量ずれて、主走査方向で所定量重なる状態で千鳥状に配列された光書き込みユニットによって画像の書き込みを行う光書き込み装置において、前記プリントヘッドを駆動する駆動手段と、前記プリントヘッドに供給する画像データを遅延させる出力画像遅延用記憶手段と、原稿読取時に自動的に原稿長を認識し、その原稿長にあわせて出力画像長を決定するシンクロ出力モード利用時に、画像の書き込みを行っている複数の前記プリントヘッドの本数に応じて、前記出力画像遅延記憶手段に画像データを書き込む際の主走査ラインのデータの分割数を前記駆動手段の外部から設定する設定手段と、前記設定手段によって設定された分割数に応じて前記出力画像遅延用記憶手段に画像データの書き込み又は読み出しを行い、画像出力のタイミングを制御し、原稿読取終了前に書き込み動作を開始させる制御手段と、を備えていることを特徴とする。
第2の手段は、複数個の発光素子が1方向に配列された発光素子アレイ及び当該発光素子アレイの発光光を感光体に結像させる結像手段を備え、前記感光体の軸線方向を主走査方向としてライン状に配置されたプリントヘッドを有する光書き込みユニットによって画像の書き込みを行う光書き込み装置において、前記プリントヘッドを駆動する駆動手段と、前記プリントヘッドに供給する画像データを遅延させる出力画像遅延用記憶手段と、原稿読取時に自動的に原稿長を認識し、その原稿長にあわせて出力画像長を決定するシンクロ出力モード利用時に、画像の書き込みを行っている複数の前記LEDプリントヘッドの本数に応じて、前記出力画像遅延記憶手段に画像データを書き込む際の主走査ラインのデータの分割数を前記駆動手段の外部から設定する設定手段と、前記設定手段によって設定された分割数に応じて前記出力画像遅延用記憶手段に画像データの書き込み又は読み出しを行い、画像出力のタイミングを制御し、原稿読取終了前に書き込み動作を開始させる制御手段と、を備えていることを特徴とする。
第3の手段は、第1の手段において、前記設定手段は前記出力画像遅延記憶手段によって遅延させる時間の長さとなる画像の副走査方向の遅延ライン数を前記駆動手段の外部から設定し、前記制御手段は前記設定手段によって設定されたライン数に応じて遅延時間の間隔を制御することを特徴とする。
第4の手段は、第1の手段において、前記設定手段は前記出力画像遅延記憶手段によって遅延させる画像の幅となる画像の主走査方向の画素数を前記駆動手段の外部から設定し、前記制御手段は前記設定手段によって設定された画素数に応じたデータ量分ごとに前記出力画像遅延記憶手段に格納することによって遅延させる画像データの紙幅を制御することを特徴とする。
第5の手段は、第4の手段において、前記出力画像遅延記憶手段によって遅延させる画像データを主走査方向に分割して前記出力画像遅延記憶手段に書き込み、書き込んだ各分割画像データを別々に読み出す場合に、前記設定手段は前記分割画像データの出力順を設定し、前記制御手段は前記設定出力順で前記画像分割データを出力することによって出力する分割画像データの順番を制御することを特徴とする。
第6の手段は、前記出力画像遅延記憶手段によって遅延させる画像データを主走査方向に分割して前記出力画像遅延記憶手段に書き込み、書き込んだ各分割画像データを別々に読み出し、分割画像データの出力順を前記駆動手段の外部から設定し、その設定出力順で画像分割データを出力する場合に、前記設定手段は各出力する分割データの間の遅延時間をそれぞれ設定し、前記制御手段は前記設定手段によって設定された出力遅延時間に応じて画像を出力することによって分割データ間のタイミングを制御することを特徴とする。
第7の手段は、第1ないし第6のいずれかの手段において、前記駆動手段がビデオドライブボード上に設定され、前記記憶手段が前記ビデオドライブボード上に搭載されていることを特徴とする。
第8の手段は、第1ないし第7のいずれかの手段に係る光書き込み装置を画像形成装置が備えていることを特徴とする。
第9の手段は、第8の手段において、前記設定手段が装置の各部及び全体を制御するシステム制御装置からなることを特徴とする。
なお後述の実施形態では、プリントヘッドはLPH503−1,503−2,503−3に、光着込みユニットはLEDアレイユニット503に、出力画像遅延用記憶手段は画像遅延メモリ(SDRAM)504に、駆動手段はLED書き込み制御回路502、設定手段はシステム制御装置302に、制御手段は副走査遅延制御部(SDRAMコントローラ)502ー5に、ビデオドライブボードはVDBに、それぞれ対応する。
本発明によれば、駆動手段の外部から設定する設定手段によって設定された分割数に応じて出力画像遅延用記憶手段に画像データの書き込み又は読み出しを行い、画像出力のタイミングを制御し、原稿読取終了前に書き込み動作を開始させるので、シンクロ出力モード使用時の書き込み動作の遅れをなくし、また他機種と共通化しているために改版が困難なコントローラの設計変更を行う必要もなく、制御基板の共通化が可能となり、最小限のコストで生産性を高めることができる。
以下、本発明の実施形態について、図面を参照して説明する。
図1は本発明の実施形態に係る画像形成装置の概略構成を示すブロック図である。同図において、本実施形態に係る画像形成装置は、原稿を読み取る読み取り手段としての原稿読み取り部100、読み取られた原稿の画像情報を記憶する記憶手段としての画像情報記憶部300、記憶された画像情報を転写紙に複写するための一連のプロセスを実行する複写(画像形成)部200、複写する際に画像を書き込む書き込み部500、これらを制御するシステム制御装置302、及びこのシステム制御装置にキー入力を行う操作手段としての操作部400等から構成されている。
図1は本発明の実施形態に係る画像形成装置の概略構成を示すブロック図である。同図において、本実施形態に係る画像形成装置は、原稿を読み取る読み取り手段としての原稿読み取り部100、読み取られた原稿の画像情報を記憶する記憶手段としての画像情報記憶部300、記憶された画像情報を転写紙に複写するための一連のプロセスを実行する複写(画像形成)部200、複写する際に画像を書き込む書き込み部500、これらを制御するシステム制御装置302、及びこのシステム制御装置にキー入力を行う操作手段としての操作部400等から構成されている。
図2は本発明の実施形態に係る画像形成装置の機械的構成を示す図である。画像形成装置は複写部200と画像読み取り部100とからなり、画像読み取り部100は複写部200の上部に装着され、これらは一体となっている。なお、複写部200は下部に給紙部が、その上部に作像部がそれぞれ配置されている。
オペレータが原稿を画像読み取り部100の挿入口10から挿入すると、原稿は、ローラ21の回転により密着センサ(CIS−Contact Image Sensor)101と白色ローラ23との間を通して搬送される。搬送中の原稿は、密着センサ101に取り付けられているLED素子により光が照射されその反射光から密着センサ101に結像されて原稿画像情報が読み取られる。
図1に示すように、密着センサ101は結像された原稿画像をアナログの電気信号に変換し、この電気信号は画像増幅回路102で増幅される。A/D変換回路103は画像増幅回路102で増幅された画像信号を画素ごとに多値デジタル画像信号に変換する。このデジタル画像信号はA/D変換回路103で同期制御回路106から出力されるクロックに同期して出力され、シェーディング補正回路104により、前記LED素子の光量ムラ、密着センサ101の感度ムラ等による歪を補正する。シェーディング補正回路104で補正されたデジタル画像情報は、画像処理回路105でデジタル記録画像情報に変換された後、画像情報記憶部300内の記憶手段としての画像メモリ部301に書き込まれる。また、読み取り制御回路107は読み取り部100内の同期制御回路106などを制御し、スキャナ駆動回路108は読み取り部100内のローラ21、白色ローラ23などを回転させるモータ等を駆動制御する。
システム制御装置302は画像メモリ部301に書き込まれた画像情報により転写紙に画像を形成するための一連のプロセスを制御し、書き込み部500は複写装置200に対して画像の光書き込みに関する制御を行う機能を有し、本実施形態では、VDB((VDB−Video Drive Board)として構成されている。さらに詳しくは、システム制御装置302は、本画像形成装置の全体制御を司り、読み取り制御回路107、同期制御回路106、画像メモリ部301、密度変換部501、LED書き込み制御回路502による画像データ転送を制御し、駆動制御回路505に対してスキャナ駆動回路108、プリンタ駆動装置303を介してモータ等を駆動させて原稿及び転写紙搬送を円滑に制御する。
書き込み部500では、画像メモリ部301から同期信号クロックにより転送された画像信号を密度変換部501で受け取り、そのままLED書き込み制御回路502に渡す、もしくは密度変換を行って渡し、LED書き込み制御回路502では受け取ったデータを第1ないし第1のLPH(1),(2),(3)503−1〜503−3用に分割し、また必要部分の画像補正を行い、LEDアレイユニット503としての第1ないし第3のLPH503−1〜503‐3で赤外光に変換して出力する。
一方、図2に示す帯電装置24は像担持体としてのドラム状感光体25を−2500Vに一様に帯電させるグリッド付きのスコロトロンチャージャと呼ばれる帯電装置であり、感光体感光体25は図示しないモータにより回転駆動される。LEDアレイユニット503はLPH503−1,50−2,503−3を一次元に配列し、複数個のLED素子を主走査方向にアレイ状に並べたもので、LED書き込み制御505からの画像情報に基づいてLPH503−1〜3のLEDが発光してその光を光学素子であるセルフォックレンズアレーを介して感光体25に照射する。
感光体25はLEDアレイユニット503からデジタル画像情報に基づいた光が照射されると、光導電現象で表面の電荷がアースに流れて消滅する。ここで、LEDアレイユニット503は原稿の画像濃度の淡い部分ではLED素子が発光せず、原稿の画像濃度が濃い部分ではLED素子が発光する。これにより、感光体25上の光照射部は原稿画像の濃淡に対応した静電潜像が形成される。この感光体25上の静電潜像は現像装置27によって現像されてトナー象となる。現像装置27は内部のトナーが撹拌により負に帯電されており、バイアスが−700V印加されているため、感光体25上の光照射部分だけにトナーが付着する。
一方、シート状記録媒体としての転写紙は3つの給紙台28,29,30及び手差し部から選択的にレジストローラ31に給送され、レジストローラ31により所定のタイミングで送り出されて感光体25の下部を通過し、このときに転写手段としての転写チャージャ32により感光体25上のトナー像が転写される転写紙は次に感光体25より分離チャージャ33により分離されて搬送ベルト34により定着装置35に送られ、そこでトナーが定着される。トナーが定着された転写紙は排紙ローラ36,37により機外に排紙される。
図3は書き込み部500の詳細を示すブロック図、図4は3本のLPHの配置とドット数を示す図、図5はLEDアレイユニット503の各LPHの制御に使用されるレジスタの設定の状態を示す図である。書き込み部500は密度変換部501、LED書き込み制御回路(LPH制御部)502、第1のLPH(1)503−1、第2のLPH(2)503−2、第3のLPH(3)503−3、画像遅延メモリ(SDRAM)504、駆動制御回路505(図1参照)からなっている。また、LED書き込み制御回路502は、第1ないし第3の画像変換部502−1,2,6、第1ないし第3のsram群502−2,4,6、副走査遅延制御部(SDRAMコントロ−ラ)502−5、アドレス制御SRAM群選択部502−7、セレクト部502−9及びLPHコントロール部502−10を備えている。また、第1のsram群はsramA群A−1,A−2,A−3と、sramB群Bー1,B−2,B−3とからなり、第2のsram群はsramC群からなり、第3のsram群はsramD群D−1,D−2,D−3とsramE群E−1,E−2,E−3とからなる。なお、前記書き込み部500の内、第1のLPH(1)503−1、第2のLPH(2)503−2、第3のLPH(3)503−3を除く各部はビデオドライブボードVDB(Video Drive Board)上に搭載されている。
本実施形態では、書き込み部500の第1ないし第3のLPH(1),(2)(3)503−1〜503−3の構成は図4に示すように3本のLPH503−1〜503−3の並び方向を副走査方向にずらして主走査方向に並べたいわゆる千鳥状配置となっている。使用するLPHの設定は図5に示すレジスタLPHnum[3:0]によって行う。この実施形態では、副走査方向のずらし量は17.5mm、LPHの副走査方向の寸法は0.4mm、各LPHのドット数は7680ドット、主走査方向の重なり量は524ドット、第1及び第3のLPH503−1,503−3の端部の画像有効領域外のドット数はそれぞれ120ドット、第2のLPH503−2の両端部の画像有効領域外のドット数はそれぞれ68ドットに設定され、トータルの書き込み有効ドット数は最大21616ドットとなっている。
この書き込み部500における画像データの置換と流れを簡単に述べると以下のようになる。
図3において、画像処理部301からEVEN 1ビット、ODD 1ビットの画像データが同時に同一の転送速度で送られてくる。転送された画像データは、まず密度変換制御部501でパターン認識され、2ビットのコード化データとして出力される。出力された主走査データは、第1の画像変換部502−1で2画素から4画素にシリアル−パラレル変換され、第1のsram群502−2のsramに書き込まれる。
図3において、画像処理部301からEVEN 1ビット、ODD 1ビットの画像データが同時に同一の転送速度で送られてくる。転送された画像データは、まず密度変換制御部501でパターン認識され、2ビットのコード化データとして出力される。出力された主走査データは、第1の画像変換部502−1で2画素から4画素にシリアル−パラレル変換され、第1のsram群502−2のsramに書き込まれる。
sramの書き込み、読み出し動作は、図4からわかるように本実施形態の場合では主走査方向の画像データを3分割し、最大21600ドット(画像処理部301転送)の画素をLPH3個(×2分割)のヘッドへ分配する。sramへの書き込み開始アドレス、終了アドレス、第1及び第2のLPH5031…503−2間、第2及び第3のLPH503−2…503−3間の繋ぎ目アドレス、読み出し開始、終了ブロックは図5に示すようにシステム制御部302からのレジスタ設定により決定される。読み出し開始、終了ブロックに関しては後述する。
図6は画素番号、ヘッド状の物理位置、SRAM状のアドレス、及びSRAM読み出し方向の関係を示す図である。最大21600ドットの画像データのsramへの書き込みは図6の流れに沿って行われる。図6では3本のLPHの有効画素数最大21616ドットである。まず、入力データは、密度変換部501からCLK立ち上がりで2画素同時転送されてくるのをラッチさせて4画素とする。LPHには、転送される画像データがヘッド上の物理位置Aから順に格納される。図4からわかるように本実施形態の場合は第1及び第3のLPH503−1,503−3は逆向きの組み付け、第2のLPH503−2は正常向きの組み付けとなっている。この順に合うように、3個のsramを共通の読み出しカウンタでアドレス0から順に読み出す。このとき、データがつながるように書き込み時にアドレスを制御して、図7のシーケンス図に示したシーケンスで書き込む。
書き込み制御部502は以下のシーケンサの動作に従って制御される。下記はLPHが3本の場合である。
1.初期状態はステート0である。
1)画像有効期間に発生する書き込みスタート信号(WRSTART)でステート1に移る。
2)この時、同時に、sram書き込み開始アドレスがカウンタにロードされる。
3)HSTADRSの上位2ビットは、1〜3のどのブロックから書き始めるかを制御する。
4)この指定に従ってジャンプ先ステートは、1,3、4に変化する。
2.ステート1に移った場合、カウンタをダウンカウントして接続アドレス(HCNADRS1)になったら、1ドット補正用に1カウント余分にカウントするため、ステート2に移る。
3.ステート2の後はすぐステート3に移り、アドレス17dをロードする。
今度は、sramの書き込みアドレスをカウントアップしていきアドレス1902になったら、ステート4に移り、カウンタを接続アドレス(HCNADRS2)にする。
4.ステート4でsramの書き込みアドレスをダウンカウントし、カウンタが終了アドレス(HENADRS)になったら、1ドット補正用余分カウントのためステート5に移行する。
5.ステート5の後、ステート0に復帰する。
この例では、LPH3の第3ブロックで終了する事になっているが、HENADRSの上位2ビットの指定がそれよりも早い場合は途中でステート0に移行する(ステート4の場合はステート5に移行する)。
2)この時、同時に、sram書き込み開始アドレスがカウンタにロードされる。
3)HSTADRSの上位2ビットは、1〜3のどのブロックから書き始めるかを制御する。
4)この指定に従ってジャンプ先ステートは、1,3、4に変化する。
2.ステート1に移った場合、カウンタをダウンカウントして接続アドレス(HCNADRS1)になったら、1ドット補正用に1カウント余分にカウントするため、ステート2に移る。
3.ステート2の後はすぐステート3に移り、アドレス17dをロードする。
今度は、sramの書き込みアドレスをカウントアップしていきアドレス1902になったら、ステート4に移り、カウンタを接続アドレス(HCNADRS2)にする。
4.ステート4でsramの書き込みアドレスをダウンカウントし、カウンタが終了アドレス(HENADRS)になったら、1ドット補正用余分カウントのためステート5に移行する。
5.ステート5の後、ステート0に復帰する。
この例では、LPH3の第3ブロックで終了する事になっているが、HENADRSの上位2ビットの指定がそれよりも早い場合は途中でステート0に移行する(ステート4の場合はステート5に移行する)。
読み出し動作では、sramA,B群からの読み出し制御は、一定の転送速度の周期で行われる。1アドレス4画素データには0EVEN/1ODD/2EVEN/3ODDとなっているので、2アドレスを同時にアクセスし、EVENデータを選択する。よって、0EVEN/2EVEN/4EVEN/6EVENのデータを選択し次段へ転送する。ここで、1画素2ビット単位が4画素分となっているが、1画素1ビット化する(2ビットコード化はパターン認識化されている)。この繰り返しを0〜1919アドレス行い、EVENデータのみ3840画素分を選択する。
次に、再度sramからアドレス0〜1919を読み出し、今度はODDデータ3840画素分を選択する。この制御で1ラインデータを読み出すことが可能となるが、更に、3回目のアドレス読み出しを行い、EVENデータを選択、4回目のアドレス読み出しでODDデータを選択し、1ライン間で2回データ((3840+3840)*2回)を読み出す。
図8はsram群の書き込み読み出しの関係を示すタイミングチャートである。図8のタイミングチャートからsramA群、B群の書き込みがトグル動作によって行われていることがわかる。
次に画像変換部502−3にて前段で1ビット化されたデータを4画素にまとめ、更に4*4の16画素にまとめて出力する。
この後、主走査sramから読み出した各LPHの画像データに対して、シンクロ出力モード時の高速書き込み動作のためと、書き込みに使用するLPHの本数が3個であることと、機械的レイアウトにより発生する副走査ズレ補正のために第1のsramC群502−3、副走査遅延制御部(SDRAMコントローラ)502−5、画像遅延メモリ(SDRAM)504、sram D,E群502−6において画像遅延制御を行う。
図9は各LPHの遅延量を設定するレジスタ値を示す図である。この制御では、まず、シンクロ出力モード時の紙の動き始めから感光体までの所要時間を加味して基準となる先頭LPHまでの遅延量を決定する。すなわち、図9に示す各LPH遅延量レジスタ値を設定する。本実施形態では基準となるLPHはLPH1であるのでfmdl1[14:0]を設定する。その基準LPHに対して他のLPHをどれだけ遅延させて出力するかによって各LPHの出力の順序、また他LPHに対しての機械的レイアウトにより発生する副走査ズレ補正とタイミングの補正も全て同時に行う。この設定は図9に示すfmdl2,3[14:0]にて行う。
図10にsramC群、SDRAM、sram D,E群においてのデータのリード/ライトの流れを示す。同図に示されるように画像入力フレームを示すrfgateがアサートされるラインから、sram C群への各LPHに対応するsramに主走査の画像データを分割して格納していく。そして、副走査遅延制御部(SDRAMコントローラ)502−5によって各sram502−4から分割画像データをリードして、順次画像遅延メモリ(SDRAM)504へライトする。ライトの終了タイミングはrfgateのネゲートされたラインで判定する。
リードにおいては図10に示すようにLPH毎の画像出力フレームを用意してrfgate_lp1,rfgate_lp2,rfgate_lp3がアサートされたラインから画像遅延メモリ(SDRAM)504のリードを開始する。rfgate_lp1,rfgate_lp2,rfgate_lp3は、rfgateに対して、異なった遅延量をもち(レジスタ設定による)、副走査遅延制御部(SDRAMコントローラ)502−6はrfgate_lp1,rfgate_lp2,rfgate_lp3のアサートされたタイミングに応じて画像遅延メモリ(SDRAM)504からリードを開始する。
必要なデータが格納されているアドレスの算出、およびSDRAMに特有のリフレッシュや、プリチャージ動作もまた画像制御遅延制御部、SDRAMコンロール部502−6が自動的に実行する。ただし、副走査遅延制御部(SDRAMコントローラ)502−5のレジスタの設定は、rfgateがアサートされる前までに必ず実施し、rfgateがアサートされてからは一切のレジスタアクセスを禁止する。また、sram D,E群はトグル動作を繰り返してリード動作を行う。図11は100ライン遅延させた場合に100ライン目の書き込み動作と1ライン目のリード動作を表した詳細なタイミングチャートである。なお、図11は図示上の都合によりA−A線を境に図11(a)と図11(b)に分割されている。
画像変換部502−8では、sramD群,E群からの4画素16bitの出力データを4画素4bitに変換する。最終段のセレクタ部502−9においては画像データと各LPH503−1〜503−3の光量補正データを選択してLPH503−1〜503−3にデータ出力する。なお、LPH503−1〜503−3の直接の制御信号はLPHコントロール部502−10で生成され、各LPH503−1〜503−3の発光のために必要なシンク信号、クロック信号、データロード信号、ストローブ信号、奇数データ偶数データ用ドライブ信号を書き込みタイミングに合わせて各LPH503−1〜503−3に供給する。
また、もし書き込みに使用するLPHが単体の場合は第1ないし第3のLPH(1),(2),(3)503−1,2,3の遅延量の差をなくして、LPHに供給する信号類も単一のものを使用すればよい、このシステムで書き込みに使用するLPHが単体の場合でも対応可能である。
以上のように、本実施形態によれば、次のような効果を奏する。
1)シンクロ出力モード利用時に書き込みを行っている複数のLPH503の本数に応じて、画像遅延メモリ504にライトする際の主走査ラインのデータの分割数をLED書き込み制御回路502あるいは書き込み部500の外部から設定して、その設定分割数に応じて画像遅延メモリ504にライト/リードを行って画像出力のタイミングを制御し、原稿読取終了前に書き込み動作開始可能にするので、画像出力時間を短縮させることが可能となり、又、画像書き込みに利用するLEDアレイユニット503のLPHの本数が変更になっても対応することができる。
2)書き込みを行っているLEDアレイユニット503のLPHの本数が複数でなく単体であった場合でも、画像遅延メモリ504にライト/リードを行い、画像出力のタイミングを制御することにより、原稿読取終了前に書き込み動作を開始可能とすることにより、画像書き込みに利用するLPHが単体になっても対応することができる。
3)画像遅延メモリ504で遅延させる時間の長さ(量)となる格納、画像の副走査方向の遅延ライン数をVDBの外部から設定し、その設定ライン数に応じて遅延時間の間隔を制御することができる。
4)画像遅延メモリ504で遅延させる画像の幅となる画像の主走査方向の画素数をVDBの外部から設定し、その設定画素数に応じたデータ量分ごとに画像遅延メモリ504に格納することによって遅延させる画像データの紙幅を制御するので、異なる画像サイズの紙幅でも画像遅延を行うことができる。
4)画像遅延メモリ504で遅延させる画像の幅となる画像の主走査方向の画素数をVDBの外部から設定し、その設定画素数に応じたデータ量分ごとに画像遅延メモリ504に格納することによって遅延させる画像データの紙幅を制御するので、異なる画像サイズの紙幅でも画像遅延を行うことができる。
5)画像遅延メモリ504で遅延させる画像データを主走査方向に分割して前記画像遅延メモリ504に書き込み、また、各分割画像データを別々に読み出す際に、分割データの出力順をVDBの外部から設定し、その設定出力順で画像分割データを出力することにより出力するデータの順番を制御することが可能となり、LPHの配置の順序が変わっても対応することができる。
6)画像遅延メモリ504で遅延させる画像データを主走査方向に分割して画像遅延メモリ504に書き込み、また、各分割画像データを別々に読み出し、分割データの出力順をVDBの外部から設定し、その設定出力順で画像分割データを出力する際に、各出力する分割データの間の遅延時間をVDB外部からそれぞれ設定し、その設定出力遅延時間に応じて画像を出力することによって、分割データ間のタイミングを制御することが可能となり、LPHの配置の構成の変更にも容易に対応することができる。
100 読み取り部
200 複写部
300 画像情報記憶部
301 画像メモリ部
302 システム制御装置
303 プリンタ駆動装置
400 操作部
500 書き込み部
501 密度制御部
502 LED書き込み制御回路
502−1,3,8 画像変換部
502−2,4,6 sram群
502−5 副走査遅延制御部(SDRAMコントローラ)
502−9 セレクト部
502−10 LPHコントロール部
503 LEDアレイユニット
503−1,2,3 LPH
504 画像遅延メモリ
505 駆動制御回路
VDB ビデオドライブボード
200 複写部
300 画像情報記憶部
301 画像メモリ部
302 システム制御装置
303 プリンタ駆動装置
400 操作部
500 書き込み部
501 密度制御部
502 LED書き込み制御回路
502−1,3,8 画像変換部
502−2,4,6 sram群
502−5 副走査遅延制御部(SDRAMコントローラ)
502−9 セレクト部
502−10 LPHコントロール部
503 LEDアレイユニット
503−1,2,3 LPH
504 画像遅延メモリ
505 駆動制御回路
VDB ビデオドライブボード
Claims (9)
- 複数個の発光素子が1方向に配列された発光素子アレイ及び当該発光素子アレイの発光光を感光体に結像させる結像手段を備えた複数のプリントヘッドが、前記感光体の軸線方向を主走査方向として副走査方向に所定量ずれて、主走査方向で所定量重なる状態で千鳥状に配列された光書き込みユニットによって画像の書き込みを行う光書き込み装置において、
前記プリントヘッドを駆動する駆動手段と、
前記プリントヘッドに供給する画像データを遅延させる出力画像遅延用記憶手段と、
原稿読取時に自動的に原稿長を認識し、その原稿長にあわせて出力画像長を決定するシンクロ出力モード利用時に、画像の書き込みを行っている複数の前記プリントヘッドの本数に応じて、前記出力画像遅延記憶手段に画像データを書き込む際の主走査ラインのデータの分割数を前記駆動手段の外部から設定する設定手段と、
前記設定手段によって設定された分割数に応じて前記出力画像遅延用記憶手段に画像データの書き込み又は読み出しを行い、画像出力のタイミングを制御し、原稿読取終了前に書き込み動作を開始させる制御手段と、
を備えていることを特徴とする光書き込み装置。 - 複数個の発光素子が1方向に配列された発光素子アレイ及び当該発光素子アレイの発光光を感光体に結像させる結像手段を備え、前記感光体の軸線方向を主走査方向としてライン状に配置されたプリントヘッドを有する光書き込みユニットによって画像の書き込みを行う光書き込み装置において、
前記プリントヘッドを駆動する駆動手段と、
前記プリントヘッドに供給する画像データを遅延させる出力画像遅延用記憶手段と、
原稿読取時に自動的に原稿長を認識し、その原稿長にあわせて出力画像長を決定するシンクロ出力モード利用時に、画像の書き込みを行っている複数の前記プリントヘッドの本数に応じて、前記出力画像遅延記憶手段に画像データを書き込む際の主走査ラインのデータの分割数を前記駆動手段の外部から設定する設定手段と、
前記設定手段によって設定された分割数に応じて前記出力画像遅延用記憶手段に画像データの書き込み又は読み出しを行い、画像出力のタイミングを制御し、原稿読取終了前に書き込み動作を開始させる制御手段と、
を備えていることを特徴とする光書き込み装置。 - 前記設定手段は前記出力画像遅延記憶手段によって遅延させる時間を規定する画像の副走査方向の遅延ライン数を前記駆動手段の外部から設定し、
前記制御手段は前記設定手段によって設定されたライン数に応じて遅延時間の間隔を制御することを特徴とする請求項1記載の光書き込み装置。 - 前記設定手段は前記出力画像遅延記憶手段によって遅延させる画像の幅を規定する画像の主走査方向の画素数を前記駆動手段の外部から設定し、
前記制御手段は前記設定手段によって設定された画素数に応じたデータ量分ごとに前記出力画像遅延記憶手段に格納することによって遅延させる画像データの紙幅を制御することを特徴とする請求項1記載の画像書き込み装置。 - 前記出力画像遅延記憶手段によって遅延させる画像データを主走査方向に分割して前記出力画像遅延記憶手段に書き込み、書き込んだ各分割画像データを別々に読み出す場合に、前記設定手段は前記分割画像データの出力順を設定し、
前記制御手段は、前記設定出力順で前記画像分割データを出力することによって出力する分割画像データの順番を制御することを特徴とする請求項4記載の光書き込み装置。 - 前記出力画像遅延記憶手段によって遅延させる画像データを主走査方向に分割して前記出力画像遅延手段に書き込み、書き込んだ各分割画像データを別々に読み出し、分割画像データの出力順を前記駆動手段の外部から設定し、その設定出力順で画像分割データを出力する場合に、前記設定手段は各出力する分割データの間の遅延時間をそれぞれ設定し、
前記制御手段は前記設定手段によって設定された出力遅延時間に応じて画像を出力することによって分割データ間のタイミングを制御することを特徴とする請求項5記載の光書き込み装置。 - 前記駆動手段がビデオドライブボード上に設定され、前記記憶手段が前記ビデオドライブボード上に搭載されていることを特徴とする請求項1ないし6のいずれか1項に記載の光書き込み装置。
- 請求項1ないし7のいずれか1項に記載の光書き込み装置を備えていることを特徴とする画像形成装置。
- 前記設定手段が装置の各部及び全体を制御するシステム制御装置からなることを特徴とする請求項7記載の画像形成装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006247033A JP2008070469A (ja) | 2006-09-12 | 2006-09-12 | 光書き込み装置及び画像形成装置 |
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- 2006-09-12 JP JP2006247033A patent/JP2008070469A/ja active Pending
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