JP2009503436A - 標準化テスト計測器シャーシ内の回路カード同期 - Google Patents
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Abstract
PXIなどの標準化シャーシ内での正確なタイミング制御は、PXI_LOCALにいくつかの制御信号を提供することにより得られる。最小公倍数(LCM)信号により、すべてのクロックはすべてのLCMエッジで生じる一致したクロックエッジを有することが可能になる。開始シーケンスは、テストシステムにおけるすべてのPXI拡張カードが同時に開始できるようにする。MATCHラインは、ピンカードモジュールが予測されるDUT出力をチェックし、そのDUTチェック結果に従い、それらのローカルテストプログラムの実行を継続するか、または、ローカルテストプログラムの一セクションをループバックして繰り返すことができるようにする。End Of Test (EOT)ラインは、ピンカードモジュール内のローカルテストプログラムによりエラーが検出された場合、他のすべてのピンカードモジュール内で実行されるローカルテストプログラムをいずれか1つのピンカードモジュールが、急に終了させられるようにする。
【選択図】図1
【選択図】図1
Description
本出願は、2005年8月3日に出願された米国特許出願番号第11/197,022号の継続出願であり、その内容は参照により本願明細書に組み込まれる。
本発明は、集積回路(IC)などの半導体デバイスを試験するテストシステムに関し、より詳しくは、計測器(PXI)シャーシ用Peripheral Component Interconnect (PCI) eXtensionsなどの標準化テスト計測器シャーシ内の最新式の自動試験装置(ATE)システムに必要な正確なタイミング制御を提供することに関する。
従来の最新式のATEテストシステムのコストが高い主な理由は、ATEテスタアーキテクチャの特殊で複雑な性質にある。ATEテスタメーカーが通常使用している多くのATEテスタプラットフォームは他社との互換性がないだけでなく、プラットフォーム間での互換性もない。これらの非互換性が原因で、各ATEテスタは、他のATEテスタでは用いることのできない独自の特殊なハードウェアモジュールおよびソフトウェアコンポーネントが必要な場合もある。この特殊なハードウェアおよびソフトウェアは、開発にお金と時間がかかり、利用するのが難しい。このようなテスタを組み立て、プログラムし、操作する人々は、急な学習曲線がしばしば要求される。
従来のATEアーキテクチャの専用性が原因で、すべてのソフトウェアおよびハードウェアは、所定のATEテスタに対して固定された設定でなければならない。ICをテストすべく、被試験デバイス(DUT)応答を収集してDUTの良否を決定するだけでなく、テストデータ、信号、波形、電流・電圧レベルを定義する、いくつかまたはすべてのATEテスタ能力を用いる専用グローバルテストシステムが開発される。ATEテストシステムの専門性は、大量のDUTをすべて合格させることを確実にする生産規模試験に適し、商品化に適している。このような環境では、同じATEテストシステムおよびテストソフトウェアが各DUTを繰り返し試験すべく用いられる。
逆に、ATEテストシステムは、設計または製造エラー、あるいは、他の"バグ"を含み得るプロトタイプデバイスの試験および確認に特に適しているというわけではない。上記のように、プロトタイプをテストするために特化されたモジュールの開発コストはとても高い。さらに、テストソフトウェアそれ自体がエラーを含み、ATEテストシステムの複雑さ、および、ATEテスタソフトウェアの専門性が、グローバルテストシステムプログラムのデバッグおよび修正を難しくしている。ATEシステムは、テスト装置にとっては低コストおよび使用が簡単なことが必須である「プルーフオブコンセプト」ブレッドボードのラボ環境ベンチトップテスト、および他の初期ハードウェア設計にもさらにふさわしくない。
柔軟性および適用性を向上させ、かつ、テストシステムのコストを下げるには、標準化されたテストアーキテクチャおよびテスタソフトウェアを利用することが望ましく、その結果、ATEシステムは、ハードウェアモジュールおよびローカルテストプログラムソフトウェアを最初から設計するよりは、第三者の製造業者からの作製済みの機器カードおよびデバイスドライバソフトウェアを使用することもあり得る。標準化されたアーキテクチャおよびテスタソフトウェアは、また、生産開始前のデバイステストの間に、必要に応じて、テストエンジニアがハードウェアおよびソフトウェアに対し、すばやく変更を加えることを可能にする。
例えば、PXIは、特殊なエンクロージャ、特殊なバックプレーンおよびバスアーキテクチャ、および、様々なタイプの機器を実装するプラグインカードを含む標準化電子計測器システムである。PXIは、PCI電気−バス機能と、compactPCI(cPCI)の頑丈なモジュラーユーロカード機械実装とを組み合わせ、特殊な同期バスおよびキーソフトウェア機能を加えた、測定および自動システムのための頑丈なパーソナルコンピュータ(PC)ベースのプラットフォームである。PXIのさらなる詳細は、オンラインwww.pxisa.Orgで利用可能なPXI Systems Allianceによる"PXI(登録商標)ハードウェア仕様"改訂版2.2、2004年9月22日の中で見ることができ、その内容は、参照により本願明細書中に組み込まれる。
図1は、典型的なPXIシステム100と、PXIにより提供されるいくつかのバックプレーンバス信号とを示す。PXIシステム100は、シャーシ、バックプレーン、および、カードまたはモジュール用スロットを含む。PXIシステム100は、PXIシステム内のスロットの1つに、あるいは、PXIシステム100(例えばPC)の外部に配置され得るグローバルテストシステムプログラムを実行するコントロ−ラ(図1には示されない)により制御されることに注目されたい。PXIシステムにおけるカードの少なくとも1つは、スタートリガカード110であり、PXIシャーシのローカルコントローラとして機能し、他のカードまたはモジュールに/から送受信される信号に対する中心点となる。
図1の例において、特定のセグメント104内の1つ以上のPXIカードまたはモジュール102および1つ以上のスタートリガカード110は、cPCIバス106と、図1では8本のラインPXI_TRIG <7:0>をもつように示されているが、異なるライン数でもよいトリガバスPXI_TRIG108とに対し並列に接続される。cPCI仕様に基づくcPCIバス106は、テストコントローラが個々のモジュールと通信することを可能にすることにより、テストコントローラまたはパーソナルコンピュータ(図1には示されていない)と、スタートリガカード110および設定目的のためのピンカードまたはモジュール102との間のインターフェースを提供する。また、すべてのセグメントにわたるPXIカードまたはモジュール102、および、スタートリガカード110は、バックプレーンを介し、小さい遅延(例えば1−2ns)以内に同期化された10MHz基準クロックPXI_CLK10 116を受信する。cPCIバス106およびPXI_CLK10 116は、cPCI標準により特定される。ブリッジ118は、cPCIバス106などの信号が他のセグメントまたはシャーシに達するよう用いられてよい。
複数のモジュール間の通信をcPCIがもたらすもの以上に容易にすべく、PXIは、モジュール間の標準接続として定義されるトリガバスPXI_TRIG108を提供する。すなわち、どんなモジュールでもPXI_TRIG 108を駆動でき、PXI_TRIG 108接続されるどんなモジュールでもPXI_TRIG 108におけるシグナリングを受信できる。図1におけるPXI_TRIG 108は、8本のPXI_TRIG<7:0>を有するように示されているが、他の実施形態では、異なる本数を含んでよい。特定のドライバを10ロードあるいはモジュールだけに限定するPXI内のロード制限により、PXIシャーシ内のPXI_TRIG 108は、異なるセグメントに区分される。PXI_TRIG 108は、1つのセグメント内のすべてのモジュールに接続するが、ブリッジを用いなければ、他のセグメント内のモジュールには接続できない。
PXIは、また、各PXIモジュール102またはスタートリガカード110における左(L)および右(R)のコネクタに接続するローカルバスPXI_LOCAL 112を用いてスタートリガカード110とピンカードまたはモジュール102とをデイジーチェーン方式でつなぐことにより、cPCIを拡張する。図1におけるPXI_LOCAL 112は、12本のPXI_LOCAL<11:0>を有するように示されているが、他の実施形態では、異なる本数を含んでよい。PXIのローカルバスに対する仕様は、オープンで、モジュールにより定義可能なままなので、モジュールまたはテストシステムの開発者は、目的に応じてローカルバスを利用できる。
また、スタートリガカード110は、ポイントツーポイントPXI_STARバス114を介してすべてのセグメントにわたるPXIシャーシ内の各スロットに接続される。ポイントツーポイントPXI_STARバス114は、図1では13本の<12:0>を有するように示されているが、異なる本数を含んでよい。PXI_STARバス114により、スタートリガカード110は多数のモジュールを同時に開始できるようになる。
cPCIバス、PXI_CLK10、PXI_LOCAL、および、PXI_STARは、ファンアウト制限がないので、PXIシャーシ内のすべてのセグメントにおけるすべてのモジュールに接続できる。
図2は、PXIカードケージまたはエンクロージャ200の一例を示し、図3は、PXIカード300の一例を示す。多くの会社がプログラマブル電源、任意波形発生器(AWGs)、デジタイザ(DGTs)、および、高周波(RF)信号発生器を含む特定の機能を実行する多種多様のPXI計測器を生産している。PXI計測器は、一般的に、ベンチトップテスト装置、あるいは、小型機能テストシステムとして用いられる。PXIカードから外部デバイスへの接続は、一般的には、BNC、SMA、SMB、あるいは、PXIカード設計者により決定された他のコネクタを介したフロントパネルケーブル接続による。PXIカードは、通常、Windows(登録商標)、LabView(登録商標)などのソフトウェアドライバを装備している。
既存のPXI計測器カードはたくさんあるので、ATEテストシステムの一部としてこれら計測器カードを使用することにより、ゼロから同じ計測器を開発することに比べ、開発時間を大幅に短縮できる。また、所定のテストシステムモジュールの予測される生産量が小さい場合、ATEテストシステム内の在庫の計測器カードを利用すれば、新しくモジュールを開発するよりもさらに経済的にすることができる。さらに、標準化PXIアーキテクチャおよびグローバルテストシステムソフトウェアは、必要であれば、デバイスの生産開始以前のテスト中に、テスト技術者がハードウェアおよびソフトウェアにすばやく変更を加えることを可能にする。
しかしながら、PXIは、最新式のATEテストシステムに要求される正確なタイミング制御をもたらすようには開発されていないので、精巧なATEテストシステムでPXIを利用するのは不可能だった。したがって、PXIなどの標準テスト計測器シャーシ内で正確なタイミング制御を提供することにより、標準化テスト計測器システムに付随する便益を伴うATEテストシステムが実現する。標準化テスト計測器シャーシにおけるカードの数は、決まっているので、多数の標準化テスト計測器シャーシ全般にわたり正確なタイミング制御を提供するさらなる要求がある。
特に、PXI_STARがPXI内で提供できるテストシステム内のすべてのモジュールを同時に開始させる必要がある。しかしながら、PXI_STARは、スタートリガカードおよびバックプレーンの設計に基づき、固定数のモジュール(例えば13個のモジュール)に制限される。13より多い同期モジュールを備えるテストシステムが望まれる場合、PXI_STAR以外に何かを用いる必要がある。PXIはPXI_CLK10を提供するが、テストシステムモジュールは、例えば20.833MHz、125MHzなど、モジュール内で生成されるより速いクロック周波数で動作し得るという事実から、第2の要求が生じる。これらのクロックが、互いに同期していなければ、モジュールは、同時に開始できない。したがって、モジュール内で生成されるクロックを同期させる必要がある。
第3の要求は、PXIシャーシは、特定の数のモジュールを保持できるだけであるのにもかかわらず、いくつかのテストシステムは、1つのシャーシが保持できるより多くのモジュールを必要とするであろう、という事実から生じる。したがって、多数のPXIシャーシは、テストシステムにおけるすべてのモジュールを保持する必要があるかもしれない。PXIは、シャーシ全体でモジュールのアドレス指定ができる。また、限定されたマルチシャーシ同期能力が、cPCIプロトコルに拘束されるブリッジを介しPXI内に存在する。このcPCIブリッジは、異なるシャーシにおけるモジュール間のPCI通信を可能にする。しかしながら、PXIは、他の信号(PXI_CLK10、PXI_TRIG、PXI_LOCAL、および、PXI_STAR)とマルチシャーシとの接続を提供しない。したがって、PXI内には、モジュールを同時に開始させるか、または、シャーシ全体で同期する速いクロック信号を生成できる機構はない。これによって、マルチPXIシャーシ全体でクロックおよびモジュールを同期させる必要が生じる。
ATEテストシステムでは、各モジュールまたはピンカードにおける各ピンは、特定用途向け集積回路(ASIC)、ランダムアクセスメモリ(RAM)などのメモリ、および、他のピンエレクトロニクスを含むこともでき、DUT入力ピンに対するベクトルを生成するローカルテストプログラムを実行することもあり得る。シャーシ内の基本的な構成、同期、および、ピンおよびモジュールの開始は、コントローラ内で実行されるグローバルテストシステムにより制御されるが、ピンテスタ毎では、各ピンカードまたはモジュールが、各自のローカルテストプログラムを実行する。
各ピンのローカルテストプログラムは、テストシステム全体が適切に動作するよう正確に開始または停止されなくてはならない。動作の開始および停止に加え、ローカルテストプログラム内のまわりをループする動作もある。例えば、ローカルテストプログラムを実行すると、ローカルテストプログラムは、特定のベクトルで特定の状態をチェックする(すなわち、DUT出力ピンにおける特定の出力を探す)必要があり、このチェックに基づき、(予測された状態が観察されれば)続けるかどうか、あるいは、(期待される状態が観察されなければ)ローカルテストプログラムの一部をループバックして繰り返すかどうかを決定する。このループバック能力は、フェーズロックドループ(PLL)にしばしば要求され、ここでは、PLLは、さらなるテストが始められる前に安定化されなければならない。例えば、他のモジュールは、PLLの安定化を待つ間に、それらのローカルテストプログラムの区間をループバックして繰り返す必要があるかもしれない。他のテストシステムでは、この目的のために専用の接続が用いられる。しかしながら、PXIは、テストシステムにおけるモジュールがループバックの要求を同時に決定できるというループバック能力を提供しない。したがって、PXIの範囲内には、それらのローカルテストプログラムの区間をループバックして繰り返すか、あるいは、それらのローカルテストプログラムを続けるかのいずれかをモジュールに示す機構が必要である。
本発明の複数の実施形態は、PXIなどの標準化テスト計測器シャーシ内の正確なタイミング制御を提供することにより、標準化テスト計測器システムの付随する便益すべてを伴うテストシステムを実現することを目的とする。正確なタイミング制御は、仕様対応一致長基準クロックトレースにわたるPXI_CLK10などの基準クロックと、PXI_LOCALなどのバスにわたるいくつかの非仕様制御信号とを提供することにより得られる。特に、テストシステム内で生成されるクロックのすべてがLCMエッジごとで生じる一致したクロックエッジを有すべく同期されることができるように、最小公倍数(LCM)信号が生成され、PXI_LOCAL上に分散されて利用される。テストシステム内のすべての拡張カードおよびモジュールが同時に開始できるように、開始シーケンスも生成され、PXI_LOCAL上に分散される。さらに、PXI_LOCAL上にMATCHラインが設けられることにより、ピンカードモジュールは、予測されるDUT出力をチェックし、そのDUTチェック結果に従い、それらのローカルテストプログラムの実行を継続するか、または、ローカルテストプログラムの一セクションをループバックして繰り返すことができるようにする。End Of Test(EOT)ラインが同様にPXI_LOCAL上に提供されることにより、ピンカードモジュール内のローカルテストプログラムによりエラーが検出された場合、ピンカードモジュールのいずれか1つが他のすべてのピンカードモジュール内で実行されるローカルテストプログラムを急に終了できるようになる。
正確なタイミングに適合されているPXIシャーシは、10MHzクロックPXI_CLK10を受信して高周波クロックを生成する必要があるモジュールまたはピンカードを含み得る。モジュールまたはピンカードなどは、125MHzのMaster CLocK(MCLK)、および、20.833MHzのBus CLocK(BCLK)のような信号を生成するクロック生成回路を含み得る。MCLKおよびBCLKは、制御信号またはデータが遅めの周波数領域(例えばBCLK)から速めの周波数領域(例えばMCLK)へと通過しなければならない時間があるので、同期される必要があり得る。クロック生成回路は、PLL、シンクロナイザパルス回路、および、ディバイダ回路を含む。PXI対応スタートリガカードからのPXI_CLK10は、PLLにより受信され、そしてPLLは、250MHzクロックを生成する。250MHzクロックは、125MHzのMCLK(250MHzクロックの二分の一)、および、20.833MHzのBCLK(250MHzクロックの12分の一)を生成するディバイダ回路へと送信される。250MHzクロックもシンクロナイザパルス回路へと送信され、シンクロナイザパルス回路は、LCM信号を受信して同期パルスを生成する。同期パルスは、ディバイダ回路により受信され、ディバイダ回路がMCLKおよびBCLKを同時に生成する手助けをする。
LCM信号は、PXI_CLK10、BCLKおよびMCLKなど、正確に同期化される必要があるテストシステム内のすべてのクロックのクロック周期の最小公倍数と等しい周期を有するものとして選択される。これらの信号周期の最小公倍数が、1200nsなので、LCM信号は、1200ns周期を有し、PXI_CLK10を12分の一としてスタートリガカード内に生成される。上記のようにLCM信号を選ぶことにより、任意のモジュールで生成されるクロック信号すべては、LCM周期内の整数のクロックサイクルを有するようになる。ディバイダ回路は同期パルスを利用してMCLKおよびBCLKを生成することにより、MCLKおよびBCLKのそれぞれは、LCMの立ち上がりエッジと一致する立ち上がりエッジを有する。LCM信号は、ローカルバスラインの1つ(例えばPXI_LOCAL0)において同期される必要があるすべてのモジュールへと伝送される。
開始状態を表す既知のシーケンスは、すべてのモジュールにより検出されることができるPXI_LOCAL上に配置されてよい。DUTがテストされるとき、各モジュールはコントローラ内のグローバルテストシステムソフトウェアによりまず設定されて作動状態にされ、各モジュールは、開始状態を表す既知のシーケンスに対するPXI_LOCAL上における特定の時間に注目する。既知の開始シーケンスが予測時間に検出された場合、モジュール内のローカルテストプログラムが開始する。本願明細書中ではSTART<1、2>と定義されるこの開始シーケンスに対し2つのPXI_LOCAL信号が利用されてよく、特定の時間がLCM信号の立ち上がりエッジとして定義されてよい。スタートリガカードは、シャーシにおけるすべての他のモジュールにデイジーチェーン方式でつながれるSTART<1、2>に開始シーケンスを配置する。開始シーケンスは、LCM信号がハイになった後の最初のPXI_CLK10周期においてPXI_LOCALに適用される。そうすることによって、モジュールのすべては、PXI_CLK10がローになったとき、その開始シーケンスが見えることを保証される。
マッチラインがPXI_LOCAL上に提供されることにより、ピンカードモジュールは、予測されるDUT出力をチェックし、そのDUTチェック結果に従い、それらのローカルテストプログラムの実行を継続するか、または、ローカルテストプログラムの一セクションをループバックして繰り返すことができるようにする。マッチラインは、モジュールを開始する既知のシーケンスを担持すべく用いられる同じPXI_LOCALバスの1つの上に提供されてよい。いったん既知のシーケンスが特定の時間(LCMの立ち上がりエッジ)に現れると、次のLCM立ち上がりエッジまで、モジュールを開始させるためにもはやそのPXI_LOCALバスラインは必要とされないので、この二重用途が可能になる。いずれにせよ、モジュールのそれぞれは、MATCHラインで用いられるPXI_LOCALバスラインを駆動でき、また、モジュールのそれぞれは、PXI_LOCALからMATCHラインを読み取ることができる。
1つのモジュールが不一致状態(予期しないDUT出力)を検出すると、MATCHラインとして用いられるPXI_LOCALバスラインを不一致状態の表示としてのローに駆動することができる。この不一致状態は、必要に応じてそれらのローカルテストプログラムの一部を続けるかあるいは繰り返す他のモジュールにより検出されるだろう。
EOTラインが同様にPXI_LOCAL上に設けられることにより、エラーがピンカードモジュール内のローカルテストプログラムにより検出されると、いずれか1つのピンカードモジュールにより他のすべてのピンカードモジュール内で実行されるローカルテストプログラムを急に終了できるようになる。モジュールが他のすべてのモジュールにより読み取られるEOTラインを駆動できることにより、すべてのモジュールにおけるローカルテストプログラムは、コントローラ内のグローバルテストシステムプログラムによる介入なしに停止されることができる。EOTラインは、モジュールを開始させる既知のシーケンスを担持すべく用いられる同じPXI_LOCALバスラインの1つの上に設けられてよい。エラー状態を経験するいかなるモジュールも、EOTラインをローに駆動でき、すべてのモジュールは、その後EOTラインを読み取ることにより、どのモジュールがエラー状態を経験しているかを決定する。いずれかのモジュールがエラー状態を経験し、EOTラインをローに駆動すれば、すべてのモジュールは、直ちにそれらのローカルテストプログラムを終了させるだろう。
上記の正確なタイミングおよび同期は、マルチシャーシテストシステムにまで展開させることができる。マルチシャーシの実施形態では、シャーシ内のPXI対応マスタスタートリガカードからのPXI_CLK10、LCM、START、MATCH、および、EOTは、マスタスタートリガカードにおける一致長差動ケーブルおよび別々のコネクタを介し1つ以上の他のPXI対応シャーシ内のPXI対応スレーブスタートリガカードに送信され得る。各シャーシに対し専用のコネクタが用いられることにより、各シャーシへの遅延を確実に同じにする。
以下の好適な実施形態の説明において、本願明細書の一部を成し、発明が実施される特定の実施形態を例示している添付の図面への参照がなされる。本発明の好適な実施形態の範囲から逸脱せずに他の実施形態も利用でき、構造的変化も成しうることはいうまでもない。
特に、図示および説明の目的でPXIシャーシと共に用いるための本発明の複数の実施形態が本願明細書中で説明されているが、標準化仕様および仕様対応ポートおよびバックプレーンを有する他の標準化テスト計測器シャーシも本発明の範囲に含まれる。例えば、cPCIは、PXIと同様であるが、フォームファクタおよびバス構造がわずかに異なる。
本発明の実施形態は、PXIなどの標準化仕様を有するテスト計測器シャーシ内で正確なタイミング制御を提供することにより、標準化テスト計測器システムの付随する便益すべてを伴うテストシステムの実現を目的とする。正確なタイミング制御は、PXI_CLK10などの基準クロックを既存の仕様対応一致長基準クロックトレース上のすべての仕様対応回路カードに提供し、また、シャーシバックプレーンにおける特定の仕様対応トレースを介しシャーシ内のすべてのセグメントにわたるすべての回路カードと並列に接続できるPXI_LOCALなどのオープンでユーザ設定可能な仕様をもつ既存のバス上にいくつかの非仕様制御信号を提供することにより得られる。本願明細書で定義される非仕様制御信号は、標準化仕様では定義されない制御信号である。
特に、テストシステム内で生成されるクロックのすべてがLCMエッジごとに発生する一致したクロックエッジ(例えば立ち上がりエッジ)を有するように同期化されることができるよう、最小公倍数(LCM)信号が生成され、PXI_LOCALなどのバス上に分散され利用される。テストシステムにおけるPXI拡張カードおよびモジュールなどすべての仕様対応回路カードが同時に開始するよう、開始シーケンスも生成され、PXI_LOCALなどのバス上に分散されて利用される。また、PXI_LOCALなどのバス上にMATCHラインが設けられることにより、ピンカードモジュールは、予測されるDUT出力をチェックし、そのDUTチェック結果に従い、それらのローカルテストプログラムの実行を継続するか、または、ローカルテストプログラムの一セクションをループバックして繰り返すことができるようにする。End Of Test(EOT)ラインもPXI_LOCALなどのバス上に同様に設けられることにより、エラーがピンカードモジュール内のローカルテストプログラムにより検出された場合、いずれか1つのピンカードモジュールにより、他のすべてのピンカードモジュール内で実行されるローカルテストプログラムを急に終了させることができるようになる。
高速クロックの同期生成
図4は、本発明の複数の実施形態に従う正確なタイミングに適合されている典型的なPXIシャーシ400のブロック図を示す。上記のように、ATEテストシステムでは、回路カード、モジュール、または、ピンカードは、PXI_CLK10などの基準クロックを受信し、高周波クロックを生成する必要があり得る。図4の例では、回路カード、モジュール、または、ピンカード402は、125MHzのMaster CLocK(MCLK)、および、20.833MHzのBus CLocK(BCLK)を生成するクロック生成回路404を含む。BCLKは、PXIシャーシにおけるすべてのカードと通信するバックプレーンバスにより利用される制御周波数である。制御周波数は、バスプロトコル、レジスタプログラミング、および、低速で制御される必要がある他のいかなるファシリティでも利用される。MCLKは、イベント周波数であり、これは、テスタピン回路を駆動する周波数である。イベント周波数は、イベントベースのシステム内でのイベントが生成される率である。本発明の複数の実施形態では、制御信号またはデータが遅めの周波数領域(例えばBCLK)から速めの周波数領域(例えばMCLK)までを通過しなければならない時間があるので、イベントおよび制御周波数は同期される必要がある。本願明細書中では125MHzおよび20.833MHzが例示のために用いられているが、本発明の範囲内に納まる他のクロック周波数でもかまわないことに留意されたい。
図4は、本発明の複数の実施形態に従う正確なタイミングに適合されている典型的なPXIシャーシ400のブロック図を示す。上記のように、ATEテストシステムでは、回路カード、モジュール、または、ピンカードは、PXI_CLK10などの基準クロックを受信し、高周波クロックを生成する必要があり得る。図4の例では、回路カード、モジュール、または、ピンカード402は、125MHzのMaster CLocK(MCLK)、および、20.833MHzのBus CLocK(BCLK)を生成するクロック生成回路404を含む。BCLKは、PXIシャーシにおけるすべてのカードと通信するバックプレーンバスにより利用される制御周波数である。制御周波数は、バスプロトコル、レジスタプログラミング、および、低速で制御される必要がある他のいかなるファシリティでも利用される。MCLKは、イベント周波数であり、これは、テスタピン回路を駆動する周波数である。イベント周波数は、イベントベースのシステム内でのイベントが生成される率である。本発明の複数の実施形態では、制御信号またはデータが遅めの周波数領域(例えばBCLK)から速めの周波数領域(例えばMCLK)までを通過しなければならない時間があるので、イベントおよび制御周波数は同期される必要がある。本願明細書中では125MHzおよび20.833MHzが例示のために用いられているが、本発明の範囲内に納まる他のクロック周波数でもかまわないことに留意されたい。
クロック生成回路404は、PLL406、シンクロナイザパルス回路408、および、ディバイダ回路410(ディバイダ回路)を含む。PXI対応スタートリガカード412からのPXI_CLK10などの基準クロックは、Integrated Circuit Systems(ICS) 8432 Frequency Synthesizerなどの標準の在庫品のクロックシンセサイザ部分を用いて、例えば250MHzクロックなどのPLLクロック422を生成するPLL406により受信される。250MHz PLLクロックは、ON SemiconductorR MC100EP016カウンタ、MC100EP05 AND/NANDゲート、および、MC100EP29 Dフリップ−フロップを用い、125MHzのMCLK(250MHzの二分の一)、および、20.833MHzのBCLK(250MHzの12分の一)を生成するディバイダ回路410に送信される。250MHzクロックは、LCM信号414を受信して同期パルス416を生成するシンクロナイザパルス回路408にも送信される。同期パルス416は、ディバイダ回路410により受信され、ディバイダ回路410がMCLKおよびBCLKを同時に生成する手助けをする。
本発明の複数の実施形態では、LCM信号414は、正確に同期するために要求されるテストシステム内のすべてのクロックのクロック周期の最小公倍数に等しい周期を有するように選択される。本例では、PXI_CLK10は、100nsのクロック周期を有し、MCLKは、8nsのクロック周期を有し、BCLKは、48nsのクロック周期を有する。100ns、8ns、48nsの最小公倍数は、1200nsなので、LCM信号414(LCM signal)は、1200ns周期を有し、スタートリガカード412内でPXI_CLK10の12分の一として生成される。上記のようにLCM信号414を選ぶことにより、あらゆるモジュールで生成されるクロック信号のすべては、LCM周期内に整数のクロックサイクルを有する。本例では、PXI_CLK10は、1200nsLCM周期内に12クロックサイクルを有し、BCLKは、1200nsLCM周期内に25クロックサイクルを有し、一方、MCLKは、1200nsLCM周期内に150クロックサイクルを有する。LCM周期内に整数のクロックサイクルをもつクロックを用いることにより、断ち切られたクロック周期が含まれなくなり、結果として、クロック信号におけるジッタが減少する。
ディバイダ回路410は、同期パルス416を利用してMCLKおよびBCLKそれぞれが、418に示すようにPXI_CLK10およびLCMの類似したエッジと一致する類似したエッジ(例えば立ち上がりエッジ)を有するようMCLKおよびBCLKを生成する。図10は、本発明の複数の実施形態に従うMCLKおよびBCLKを生成する典型的な論理回路を示す。
テストシステム内で生成されるクロックを同期させるべくLCM信号414を利用した結果、モジュールは、通常はPXI_CLK10と同期しないが、特別にLCM信号414の立ち上がりエッジでは同期することが保証されている。これらモジュールのいずれかでは、それらのクロックの立ち上がりエッジがLCM信号414の立ち上がりエッジと位置合わせされるとき、一方のモジュールから他方へ、そして、一方の周波数周波数領域から他方へと制御信号を送ることが可能になる。
本発明の複数の実施形態では、LCM信号414は、ローカルバスライン(例えばPXI_LOCAL0)の1つから、同期される必要があるすべてのモジュールへと伝送される。LCM信号414が1つのモジュールで受信された後、PXI_CLK10と再同期されることにより、各モジュールにおける各回路は、LCM信号414をほぼ同時に見ることになり、また、各モジュールは、データまたは制御信号を同時に開始、停止、および、伝送できるようになる。高タイミング精度を要求するすべてのモジュールは、クロックを生成しようがしまいが、LCM信号414を受信することの恩恵を受けることができる。
モジュールの開始
上記のように、PXIは、スタートリガカードと他のモジュールとの間に、他のモジュールにおけるローカルテストプログラムを開始するための固定数(例えば13)のポイントツーポイントPXI_STARラインを提供する。しかしながら、いくつかのテストシステムは、PXIシャーシおよびバックプレーンにより提供される固定数のPXI_STARラインより多いモジュールを必要とする可能性がある。本発明の複数の実施形態は、すべてのモジュールにより検出されることができるPXI_LOCALに開始状態を表す既知のシーケンスを配置することにより、この制限を克服する。DUTがテストされるべきとき、各モジュールは、コントローラ内のグローバルテストシステムソフトウェアによりまず設定されて作動状態にされ、いったん作動状態にされると、各モジュールは、開始状態を表す既知のシーケンスのPXI_LOCALを予め決められた時間に見る。
既知の開始シーケンスが予測時間に検出されると、モジュール内のローカルテストプログラムが開始する。
上記のように、PXIは、スタートリガカードと他のモジュールとの間に、他のモジュールにおけるローカルテストプログラムを開始するための固定数(例えば13)のポイントツーポイントPXI_STARラインを提供する。しかしながら、いくつかのテストシステムは、PXIシャーシおよびバックプレーンにより提供される固定数のPXI_STARラインより多いモジュールを必要とする可能性がある。本発明の複数の実施形態は、すべてのモジュールにより検出されることができるPXI_LOCALに開始状態を表す既知のシーケンスを配置することにより、この制限を克服する。DUTがテストされるべきとき、各モジュールは、コントローラ内のグローバルテストシステムソフトウェアによりまず設定されて作動状態にされ、いったん作動状態にされると、各モジュールは、開始状態を表す既知のシーケンスのPXI_LOCALを予め決められた時間に見る。
既知の開始シーケンスが予測時間に検出されると、モジュール内のローカルテストプログラムが開始する。
図本発明の4に示す一実施形態は、2つのローカルバス信号(例えば、PXI_LOCAL<1、2>)がこの開始シーケンスに利用され、ここでSTART<1、2>として識別され、LCM信号414の類似したエッジ(例えば立ち上がりエッジ)後に第1のPXI_CLK周期として定義されてよい。スタートリガカード412は、シャーシ内の他のすべてのモジュールにデイジーチェーン方式でつながれたSTART<1、2>に開始シーケンス(例えば<0、0>)を配置してよい。LCM信号414がハイになった後、第1のPXI_CLK10周期において、開始シーケンスがPXI_LOCAL<1,2>に適用される。そうすることにより、すべてのモジュールは、420でPXI_CLK10がローになったとき、この開始シーケンスを見ることが保証される。
一致状態
上記のように、本発明の複数の実施形態では、PXI_LOCAL上にMATCHラインが提供することにより、ピンカードモジュールは予測されるDUT出力をチェックし、そのDUTチェック結果に従い、それらのローカルテストプログラムの実行を継続するか、または、ローカルテストプログラムの一セクションをループバックして繰り返すことができるようにする。図4に示す一実施形態では、MATCHラインは、モジュールを開始させる既知のシーケンスを担持するために用いられる同じPXI_LOCALバスライン(例えば図4におけるPXI_LOCAL1)の1つの上に設けられてよい。いったん既知の開始シーケンスが予め決められた時間(例えばLCM立ち上がりエッジに続く第1のPXI_CLK10周期)に現れると、次のLCM立ち上がりエッジまで、モジュールを開始させるためにもはやPXI_LOCAL1は必要とされないので、この二重用途が可能になる。いずれにせよ、モジュールのそれぞれは、MATCHラインに用いられるPXI_LOCAL1ラインを駆動することができ、また、PXI_LOCAL1からMATCHラインを読み取ることもできる。
上記のように、本発明の複数の実施形態では、PXI_LOCAL上にMATCHラインが提供することにより、ピンカードモジュールは予測されるDUT出力をチェックし、そのDUTチェック結果に従い、それらのローカルテストプログラムの実行を継続するか、または、ローカルテストプログラムの一セクションをループバックして繰り返すことができるようにする。図4に示す一実施形態では、MATCHラインは、モジュールを開始させる既知のシーケンスを担持するために用いられる同じPXI_LOCALバスライン(例えば図4におけるPXI_LOCAL1)の1つの上に設けられてよい。いったん既知の開始シーケンスが予め決められた時間(例えばLCM立ち上がりエッジに続く第1のPXI_CLK10周期)に現れると、次のLCM立ち上がりエッジまで、モジュールを開始させるためにもはやPXI_LOCAL1は必要とされないので、この二重用途が可能になる。いずれにせよ、モジュールのそれぞれは、MATCHラインに用いられるPXI_LOCAL1ラインを駆動することができ、また、PXI_LOCAL1からMATCHラインを読み取ることもできる。
MATCHラインの機能は、以下の例に示される。PXI_LOCAL<1、2>がLCM信号の立ち上がりエッジでロー<0、0>に駆動されることにより、モジュール開始シーケンスが示された後、PXI_LOCAL<1、2>は、非アクティブを示すハイ状態<1、1>に駆動されるかまたはフロートされてよい。しかしながら、1つのモジュールが不一致状態(予期しないDUT出力)を検出すると、MATCHライン(例えばラインをローに駆動する)として使用されるPXI_LOCAL1バスラインをデアサートすることもあるので、例えば、不一致状態の表示として、<0、1>がPXI_LOCAL<1、2>上に現れてよい。この不一致状態は、必要であればそれらのローカルテストプログラムの一部を継続または反復するであろう他のモジュールにより検出されることになる。
MATCHラインを利用するモジュールは、ローカルテストプログラムを実行し、その一例は、図5に示されている。図5のローカルテストプログラム500は、コード502の第1のセクションが状態を設定し、DUTを初期化する。コード504の第2のセクションが実行された後、ローカルテストプログラムは、506において予測される状態に対するDUT出力をチェックする。チェックの結果に基づき、508においてローカルテストプログラムは、MATCHラインをハイまたはローのいずれかに駆動する。MATCHラインは、その後、510で読み取られ、MATCHラインにゼロが現れた場合は、1つ以上のモジュール内に不一致状態が存在することを示し、ローカルテストプログラムは512においてループバックして第1のセクションおよび第2のセクションを繰り返す。しかしながら、MATCHラインにハイが現れた場合は、すべてのモジュールに一致状態が存在することを示し、ローカルテストプログラムは、514でコード516の第3のセクションを実行し続ける。不一致状態を経験するいかなるモジュールもMATCHラインをローに駆動してよく、その後すべてのモジュールがMATCHラインを読み取ることにより、いずれのモジュールが不一致状態を経験したかを決定できることに留意されたい。いずれかのモジュールが不一致状態を経験し、MATCHラインをローに駆動した場合、すべてのモジュールは、それらのローカルテストプログラム内でループバックし、第1および第2のコードのセクションを繰り返すことになる。
テスト終了
上記のように、同様にPXI_LOCAL上にEOTラインが設けられることにより、ピンカードモジュール内のローカルテストプログラムによりエラーが検出される場合、いずれか1つのピンカードモジュールがすべての他のピンカードモジュール内で実行されるローカルテストプログラムを急に終了させることができるようになる。EOTラインの目的は、同期ではなく、むしろ、相応な時間内ですべてのモジュールおよびピンを停止できるようにすることによるローカルテストプログラム効率のためである。上記のごとく、ローカルテストプログラムは、各モジュールの各ピンごとに対し実行される。ローカルテストプログラムには、長いものも、短いものもある。あるローカルテストプログラムはショートローカルテストプログラムがDUTをチェックし、エラーを発見した場合、すべてのローカルテストプログラムの終了を待つよりも、むしろ、他のモジュールにおけるすべてのローカルテストプログラムを直ちに停止させるのが好ましい。モジュールによって他のすべてのモジュールにより読み取られることができるEOTラインを駆動することにより、すべてのモジュールにおけるローカルテストプログラムは、コントローラ内のグローバルテストシステムプログラムを介入させずに停止することができる。図4の一実施形態では、EOTラインは、モジュール(例えば図4の例におけるPXI_LOCAL2)を開始させる既知のシーケンスを担持するよう用いられる同じPXI_LOCALラインの1つの上に設けられてよい。モジュールのそれぞれは、EOTラインに用いられるPXI_LOCAL2ラインを駆動でき、モジュールのそれぞれは、PXI_LOCAL2からEOTラインを読み取ることができる。
上記のように、同様にPXI_LOCAL上にEOTラインが設けられることにより、ピンカードモジュール内のローカルテストプログラムによりエラーが検出される場合、いずれか1つのピンカードモジュールがすべての他のピンカードモジュール内で実行されるローカルテストプログラムを急に終了させることができるようになる。EOTラインの目的は、同期ではなく、むしろ、相応な時間内ですべてのモジュールおよびピンを停止できるようにすることによるローカルテストプログラム効率のためである。上記のごとく、ローカルテストプログラムは、各モジュールの各ピンごとに対し実行される。ローカルテストプログラムには、長いものも、短いものもある。あるローカルテストプログラムはショートローカルテストプログラムがDUTをチェックし、エラーを発見した場合、すべてのローカルテストプログラムの終了を待つよりも、むしろ、他のモジュールにおけるすべてのローカルテストプログラムを直ちに停止させるのが好ましい。モジュールによって他のすべてのモジュールにより読み取られることができるEOTラインを駆動することにより、すべてのモジュールにおけるローカルテストプログラムは、コントローラ内のグローバルテストシステムプログラムを介入させずに停止することができる。図4の一実施形態では、EOTラインは、モジュール(例えば図4の例におけるPXI_LOCAL2)を開始させる既知のシーケンスを担持するよう用いられる同じPXI_LOCALラインの1つの上に設けられてよい。モジュールのそれぞれは、EOTラインに用いられるPXI_LOCAL2ラインを駆動でき、モジュールのそれぞれは、PXI_LOCAL2からEOTラインを読み取ることができる。
EOTラインの機能は、以下の例に示される。PXI_LOCAL<1、2>がモジュール開始シーケンスを示すLCM信号立ち上がりエッジでロー<0、0>に駆動された後、PXI_LOCAL<1、2>は、非アクティブを示すハイ状態<1、1>に駆動されるかまたはフロートされる。しかしながら、1つのモジュールがDUTエラーを検出すると、EOTラインとして用いられるPXI_LOCAL2バスラインをローに駆動でき、例えば、エラー状態の表示としてPXI_LOCAL<1、2>上に<1、0>が現れてよい。このエラー状態は、その後、直ちにそれらのローカルテストプログラムを停止してテストを終了させるであろう他のモジュールにより検出されることになる。エラー状態を経験するいかなるモジュールもEOTラインをローに駆動でき、その後モジュールがEOTラインを読み取ることにより、いずれのモジュールがエラー状態を経験したか決定することに留意されたい。いずれかのモジュールがエラー状態を経験し、EOTラインをローに駆動すると、すべてのモジュールはそれらのローカルテストプログラムを直ちに終了させる。
PXI_LOCALの使用
上記では、MATCHおよびEOTラインは、それぞれ1つのPXI_LOCALラインを消費するとして説明され、図4に示されている。しかしながら、本発明の変形例では、MATCHラインは2つのPXI_LOCALバスラインを利用し、EOTラインは2つのPXI_LOCALバスラインを利用してよい。図6に示されるこの実施形態では、テストシステム600におけるそれぞれのモジュール602は、不一致状態が検出されると、MATCH_OUTラインをロー状態に駆動できる。MATCH_OUTラインは、スタートリガカード612により受信され、MATCH_INとして他のPXI_LOCALバスライン上を送り返される。モジュール602のそれぞれは、MATCH_INを読み取ることにより、それらのプログラムが継続すべきかループバックすべきかを決定することができる。同様に、各モジュール602は、エラー状態が検出されると、EOT_OUTラインをロー状態に駆動できる。EOT_OUTラインは、スタートリガカード612により受信され、EOT_INとして他のPXI_LOCALバスライン上を送り返される。各モジュール602は、EOT_INを読み取ることにより、それらのテストプログラムを終了すべきかどうかを決定することができる。図6では、2つのPXI_LOCALバスライン(特にPXI_LOCAL<1、2>)がまずSTARTライン、その後MATCH_INおよびEOT_INラインとしての二重用途をもつので、5つのPXI_LOCALバスラインのみが消費されることに注目されたい。
上記では、MATCHおよびEOTラインは、それぞれ1つのPXI_LOCALラインを消費するとして説明され、図4に示されている。しかしながら、本発明の変形例では、MATCHラインは2つのPXI_LOCALバスラインを利用し、EOTラインは2つのPXI_LOCALバスラインを利用してよい。図6に示されるこの実施形態では、テストシステム600におけるそれぞれのモジュール602は、不一致状態が検出されると、MATCH_OUTラインをロー状態に駆動できる。MATCH_OUTラインは、スタートリガカード612により受信され、MATCH_INとして他のPXI_LOCALバスライン上を送り返される。モジュール602のそれぞれは、MATCH_INを読み取ることにより、それらのプログラムが継続すべきかループバックすべきかを決定することができる。同様に、各モジュール602は、エラー状態が検出されると、EOT_OUTラインをロー状態に駆動できる。EOT_OUTラインは、スタートリガカード612により受信され、EOT_INとして他のPXI_LOCALバスライン上を送り返される。各モジュール602は、EOT_INを読み取ることにより、それらのテストプログラムを終了すべきかどうかを決定することができる。図6では、2つのPXI_LOCALバスライン(特にPXI_LOCAL<1、2>)がまずSTARTライン、その後MATCH_INおよびEOT_INラインとしての二重用途をもつので、5つのPXI_LOCALバスラインのみが消費されることに注目されたい。
マルチシャーシ
図7に示すように、上記の正確なタイミングおよび同期は、本発明の複数の実施形態に従うマルチシャーシテストシステム700にまで展開することができる。マルチシャーシの実施形態では、マスタシャーシ702におけるPXI対応マスタスタートリガカード712からのPXI_CLK10、LCM、および、STARTは、マスタスタートリガカード712における一致長差動ケーブルおよび別々のコネクタを介し1つのPXI対応スレーブシャーシ704におけるPXI対応スレーブスタートリガカード706に送られてよい。各スレーブシャーシ704およびマスタシャーシ702ごとのマスタスタートリガカード712に専用コネクタが用いられることにより、確実に各シャーシへの遅延を同じにすることができる。例えば、図7では、708において10MHzクロックがマスタスタートリガカード712内に取り込まれる。この10MHzクロックは、バッファリングされ、PXI_CLK10としてコネクタ710を介し他のスレーブシャーシ704に送られる。PXI_CLK10も、コネクタ714を介しマスタスタートリガカード712に送られ、ここで、コネクタ716を介しマスタスタートリガカード712にループバックする。ケーブル配線718およびケーブル配線720は、ほぼ同じ長さなので、すべてのシャーシはPXI_CLK10を同時に受信することに注目されたい。(すべてのシャーシで同じPXIバックプレーンバージョンが用いられていると仮定して)。PXI_CLK10は、コネクタ716を介しマスタスタートリガカード712に取り込まれた後、736においてバッファリングされ、バックプレーンを介しマスタシャーシ702内のモジュールへと分散されるシングルエンデッド信号に変換される。
図7に示すように、上記の正確なタイミングおよび同期は、本発明の複数の実施形態に従うマルチシャーシテストシステム700にまで展開することができる。マルチシャーシの実施形態では、マスタシャーシ702におけるPXI対応マスタスタートリガカード712からのPXI_CLK10、LCM、および、STARTは、マスタスタートリガカード712における一致長差動ケーブルおよび別々のコネクタを介し1つのPXI対応スレーブシャーシ704におけるPXI対応スレーブスタートリガカード706に送られてよい。各スレーブシャーシ704およびマスタシャーシ702ごとのマスタスタートリガカード712に専用コネクタが用いられることにより、確実に各シャーシへの遅延を同じにすることができる。例えば、図7では、708において10MHzクロックがマスタスタートリガカード712内に取り込まれる。この10MHzクロックは、バッファリングされ、PXI_CLK10としてコネクタ710を介し他のスレーブシャーシ704に送られる。PXI_CLK10も、コネクタ714を介しマスタスタートリガカード712に送られ、ここで、コネクタ716を介しマスタスタートリガカード712にループバックする。ケーブル配線718およびケーブル配線720は、ほぼ同じ長さなので、すべてのシャーシはPXI_CLK10を同時に受信することに注目されたい。(すべてのシャーシで同じPXIバックプレーンバージョンが用いられていると仮定して)。PXI_CLK10は、コネクタ716を介しマスタスタートリガカード712に取り込まれた後、736においてバッファリングされ、バックプレーンを介しマスタシャーシ702内のモジュールへと分散されるシングルエンデッド信号に変換される。
図8は、上記の典型的なPXI_CLK10分散スキームであり、フロントパネルコネクタから受信された外部の10MHz入力と温度補償水晶発振器802から生成された10MHz信号との間を切り替えるスイッチ800が示される。図8の例では、PXIバックプレーンバッファ804を除くすべての構成要素がマスタスタートリガカード内に配置される。PXI_CLK10がPXIバックプレーンバッファ804によりバッファリングされた後、ほぼ同じ長さを有し、マスタスタートリガカードに戻されて受信バッファ810により受信される仕様対応一致長トレース808を含むPXI_CLK10トレース806を介し他のすべてのスロットに送られる。これらのトレースは、標準化PXIバックプレーンの一部である。
LCMには類似のスキームも用いられ得る。図9は、典型的なLCM分散スキームであり、LCMが12分周回路900を用いて10MHzクロックからどのように生成されるかを示し、また、LCM信号902がフリップフロップ904および906を用いてスタートリガカード内でどのように再同期され、受信された10MHzクロック908のネガティブエッジによりまずどのように再クロックされ、そして、受信されたPXIバックプレーンの10MHzクロック910のポジティブエッジにより再クロックされるかを示す。
これまで添付の図面を参照してその実施形態と関連させながら本発明を完全に説明してきたが、当業者あれば様々な変更および修正もあると理解できるであろう。このような変更および修正は、添付の請求項により定義される本発明の範囲内に含まれると理解されるはずである。
Claims (22)
- 一のマルチシャーシシステムにおける複数の回路カード間の正確なタイミング制御を提供するシステムであって、
一の標準化仕様に適合し、一のマスタシャーシと、1つ以上のスレーブシャーシとを含む複数のシャーシであって、各シャーシは、複数の仕様対応スロットと、該複数のスロットに結合される複数の回路カード間の電気的接続を提供する一の同じ設計バージョンの一のバックプレーンとを含む複数のシャーシと、
前記マスタシャーシにおける前記複数のスロットの1つに結合可能な一の仕様対応マスタスタートリガカードであって、複数の既存の仕様対応一致長基準クロックトレースと、前記仕様に従いユーザ設定可能な前記バックプレーン上の一のバスとをそれぞれ通じて前記マスタシャーシ内の複数の他のスロットに結合される複数の他の仕様対応回路カードに一の基準クロックおよび複数の非仕様制御信号を供給し、前記シャーシの外部にある一致長ケーブルを通じて前記1つ以上のスレーブシャーシに前記基準クロックおよび複数の非仕様制御信号を供給する仕様対応マスタスタートリガカードと、
それぞれのスレーブシャーシにおける前記複数のスロットの1つに結合可能な一の仕様対応スレーブスタートリガカードであって、前記マスタスタートリガカードから前記基準クロックおよび複数の非仕様制御信号を受信し、前記複数の既存の仕様対応一致長基準クロックトレースと、前記仕様に従いユーザ設定可能な前記バックプレーン上の前記バスとをそれぞれ通じて前記スレーブシャーシ内の複数の他のスロットに結合される複数の他の仕様対応回路カードに前記基準クロックおよび複数の非仕様制御信号を供給する仕様対応スレーブスタートリガカードと、
前記複数のシャーシのそれぞれにおける複数のスロットに結合可能な1つ以上の仕様対応回路カードであって、前記基準クロックおよび前記複数の非仕様制御信号を略同時に受信し、前記基準クロックおよび複数の制御信号に従う正確なタイミング制御で動作する1つ以上の仕様対応回路カードと、
を含むシステム。 - 前記マスタスタートリガカードから受信された前記基準クロックを伝送し、該基準クロックを前記マスタスタートリガカードに戻すことにより、前記マスタスタートリガカードが前記基準クロックを前記複数のスレーブスタートリガカードと略同時に受信できるようにする一のループバック基準クロック外部ケーブルをさらに含み、前記ループバック基準クロック外部ケーブルは、前記基準クロックを前記マスタスタートリガカードから前記1つ以上のスレーブスタートリガカードへと伝送する前記一致長ケーブルとほぼ同じ長さである、請求項1に記載のシステム。
- 前記マスタスタートリガカードから受信された制御信号を伝送し、該制御信号を前記マスタスタートリガカードに返送することにより、前記マスタスタートリガカードが前記複数の制御信号を前記複数のスレーブスタートリガと略同時に受信できるようにする1つ以上のループバック非仕様制御信号外部ケーブルをさらに備え、該1つ以上のループバック非仕様制御信号外部ケーブルは、前記制御信号を前記マスタスタートリガカードから前記複数の1つ以上のスレーブスタートリガカードへと伝送する前記一致長ケーブルとほぼ同じ長さである、請求項1に記載のシステム。
- 前記シャーシは、計測器(PXI)シャーシ用の一のPeripheral Component Interconnect (PCI) eXtensionsを含み、前記複数のスロットは、複数のPXI対応スロットを含み、前記バックプレーンは、一のPXI対応バックプレーンを含み、前記標準化仕様は、前記PXI仕様を含む、請求項1に記載のシステム。
- 前記ユーザ設定可能仕様対応バスは、一のPXI_LOCALバスである、請求項4に記載の方法。
- 一の標準化仕様に適合する複数のシャーシ内の複数の仕様対応スロットに結合される複数の回路カード間の正確なタイミング制御を提供する方法であって、前記複数のシャーシは、一のマスタシャーシと1つ以上のスレーブシャーシとを含み、各シャーシは、前記複数のスロットに結合される前記複数の回路カード間の電気的接続を提供する一の同じ設計バージョンの一のバックプレーンを含み、前記方法は、
前記マスタシャーシに結合される一の仕様対応マスタスタートリガカードから、前記1つ以上のスレーブシャーシのそれぞれにおける一の仕様対応スレーブスタートリガカードへと一の基準クロックおよび複数の非仕様制御信号を供給すべく前記シャーシの外部にある一致長ケーブルを利用することと、
前記基準クロックを前記マスタまたはスレーブスタートリガカードからそのシャーシ内の複数のスロットに結合される複数の仕様対応回路カードへと供給すべく、各シャーシの前記バックプレーンにおける複数の既存の仕様対応一致長基準クロックトレースを利用することと、
前記マスタまたはスレーブスタートリガカードからそのシャーシにおける複数のスロットに結合される前記複数の仕様対応回路カードへと1つ以上の非仕様制御信号を供給すべく、前記仕様に従いユーザ設定可能な各シャーシの前記バックプレーンにおける一の既存のバスを利用することと、
前記基準クロック、および、前記1つ以上の非仕様制御信号を各シャーシ内の複数の仕様対応回路カードと、マスタおよびスレーブスタートリガカードとで略同時に受信することにより、前記複数のスタートリガカードおよび複数の回路カードが前記基準クロックおよび複数の制御信号に従う正確なタイミング制御で動作できるようにすることと、
を含む方法。 - 一のループバック基準クロック外部ケーブルを通じて前記マスタスタートリガカードから前記マスタスタートリガカードへと前記基準クロックを返送することにより、前記マスタスタートリガカードが前記複数のスレーブスタートリガカードと略同時に前記基準クロックを受信できるようにすることをさらに含み、前記ループバック基準クロック外部ケーブルは、前記マスタスタートリガカードから前記複数の1つ以上のスレーブスタートリガカードへと前記基準クロックを伝送する前記一致長ケーブルとほぼ同じ長さである、請求項6に記載の方法。
- 1つ以上のループバック非仕様制御信号外部ケーブルを通じて前記マスタスタートリガカードから前記マスタスタートリガカードへと前記複数の制御信号を返送することにより、前記マスタスタートリガカードが前記複数のスレーブスタートリガカードと略同時に前記複数の制御信号を受信できるようにすることをさらに含み、前記複数のループバック制御信号外部ケーブルは、前記マスタスタートリガカードから前記1つ以上のスレーブスタートリガカードへと前記複数の制御信号を伝送する前記一致長ケーブルとほぼ同じ長さである、請求項6に記載の方法。
- 前記シャーシは、計測器(PXI)シャーシ用の一のPeripheral Component Interconnect (PCI) eXtensionsを含み、前記複数のスロットは、複数のPXI対応スロットを含み、前記バックプレーンは、一のPXI対応バックプレーンを含み、前記標準化仕様は、前記PXI仕様を含む、請求項6に記載の方法。
- 前記ユーザ設定可能仕様対応バスは、一のPXI_LOCALバスである、請求項9に記載の方法。
- 一の標準化仕様に適合する複数のシャーシを含む一のシステムにおける、前記複数のシャーシにおける複数の回路カード間の正確なタイミング制御の提供を援助する装置であって、前記複数のシャーシは、一のマスタシャーシと1つ以上のスレーブシャーシとを含み、各シャーシは、複数の仕様対応スロットと、該複数のスロットに結合される前記複数の回路カード間の電気的接続を提供する一のバックプレーンとを含み、
前記マスタシャーシにおける前記複数のスロットの1つに結合可能であり、複数の既存の仕様対応一致長基準クロックトレースと、前記仕様に従いユーザ設定可能な前記バックプレーン上における一のバスとをそれぞれ通じて前記マスタシャーシ内の複数の他のスロットに結合される複数の他の仕様対応回路カードに一の基準クロックおよび複数の非仕様制御信号を供給し、前記基準クロックおよび複数の非仕様制御信号を前記シャーシの外部にある一致長ケーブルを通じて前記1つ以上のスレーブシャーシに供給する一の仕様対応マスタスタートリガカードを含む装置。 - 前記シャーシは、計測器(PXI)シャーシ用のPeripheral Component Interconnect (PCI) eXtensionsを含み、前記複数のスロットは、複数のPXI対応スロットを含み、前記バックプレーンは、一のPXI対応バックプレーンを含み、前記標準化仕様は、前記PXI仕様を含む、請求項11に記載の装置。
- 前記ユーザ設定可能仕様対応バスは、一のPXI_LOCALバスである、請求項12に記載の装置。
- 一の標準化仕様に適合する複数のシャーシを含む一のシステムにおける、前記複数のシャーシにおける複数の回路カード間の正確なタイミング制御の提供を援助する方法であって、前記複数のシャーシは、一のマスタシャーシと1つ以上のスレーブシャーシとを含み、各シャーシは、複数の仕様対応スロットと、該複数のスロットに結合される前記回路カード間の電気的接続を提供する一のバックプレーンとを含み、
複数の既存の仕様対応一致長基準クロックトレースと、前記仕様に従いユーザ設定可能な前記バックプレーン上における一のバスとをそれぞれ通じて、前記マスタシャーシにおける前記複数のスロットの1つと結合可能な一の仕様対応マスタスタートリガカードから、前記マスタシャーシ内の複数の他のスロットに結合される複数の他の仕様対応回路カードに一の基準クロックおよび複数の非仕様制御信号を供給することと、
前記基準クロックおよび複数の非仕様制御信号を前記シャーシの外部の一致長ケーブルを通じて前記マスタスタートリガカードから前記1つ以上のスレーブシャーシに供給することと、
を含む方法。 - 前記シャーシは、計測器(PXI)シャーシ用のPeripheral Component Interconnect (PCI) eXtensionsを含み、前記複数のスロットは、複数のPXI対応スロットを含み、前記バックプレーンは、一のPXI対応バックプレーンを含み、前記標準化仕様は、前記PXI仕様を含む、請求項19に記載の方法。
- 前記ユーザ設定可能仕様対応バスは、一のPXI_LOCALバスである、請求項15に記載の方法。
- 一の標準化仕様に対応する複数のシャーシを含む一のシステムにおける、前記複数のシャーシにおける複数の回路カード間の正確なタイミング制御の提供を援助する装置であって、前記複数のシャーシは、一のマスタシャーシおよび1つ以上のスレーブシャーシを含み、それぞれが複数の仕様対応スロットと、該複数のスロットに結合される前記複数の回路カード間の電気的接続を提供する一のバックプレーンとを有し、
各スレーブシャーシ内の前記複数のスロットの1つに結合可能な一の仕様対応スレーブスタートリガカードであって、前記シャーシの外部にある一致長ケーブルを通じて一の仕様対応マスタスタートリガカードから一の基準クロックおよび複数の非仕様制御信号を受信し、複数の既存の仕様対応一致長基準クロックトレース、および、前記仕様に従いユーザ設定可能な前記バックプレーン上の一のバスをそれぞれ通じて前記スレーブシャーシ内の複数の他のスロットに結合される複数の他の仕様対応回路カードに前記基準クロックおよび複数の非仕様制御信号を供給する仕様対応スレーブスタートリガカードを含む装置。 - 前記シャーシは、計測器(PXI)シャーシ用のPeripheral Component Interconnect (PCI) eXtensionsを含み、前記複数のスロットは、複数のPXI対応スロットを含み、前記バックプレーンは、一のPXI対応バックプレーンを含み、前記標準化仕様は、前記PXI仕様を含む、請求項17に記載の方法。
- 前記ユーザ設定可能仕様対応バスは、一のPXI_LOCALバスである、請求項18に記載の方法。
- 一の標準化仕様に適合する複数のシャーシを含む一のシステムにおける、前記複数のシャーシ内の複数の回路カード間の正確なタイミング制御の提供を援助する方法であって、前記複数のシャーシは、一のマスタシャーシおよび1つ以上のスレーブシャーシを含み、それぞれが複数の仕様対応スロットと、該複数のスロットに結合される前記複数の回路カード間の電気的接続を提供する一のバックプレーンとを有し、
一の仕様対応マスタスタートリガカードからの一の基準クロックおよび複数の非仕様制御信号を前記シャーシの外部にある一致長ケーブルを通じてそれぞれのスレーブシャーシ内の複数のスロットの1つに結合可能な一の仕様対応スレーブスタートリガカードに取り込むことと、
複数の既存の仕様対応一致長基準クロックトレース、および、前記仕様に従いユーザ設定可能な前記バックプレーン上の一のバスをそれぞれ通じて前記スレーブシャーシ内の複数の他のスロットに結合される複数の他の仕様対応回路カードに前記基準クロックおよび複数の非仕様制御信号を供給することと、
を含む方法。 - 前記シャーシは、計測器(PXI)シャーシ用のPeripheral Component Interconnect (PCI) eXtensionsを含み、前記複数のスロットは、複数のPXI対応スロットを含み、前記バックプレーンは、一のPXI対応バックプレーンを含み、前記標準化仕様は、前記PXI仕様を含む、請求項20に記載の方法。
- 前記ユーザ設定可能仕様対応バスは、一のPXI_LOCALバスである、請求項21に記載の方法。
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JP2013058038A (ja) * | 2011-09-07 | 2013-03-28 | Fujitsu Ltd | 試験条件設定方法、電流変動試験方法、及び情報処理装置 |
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Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010534962A (ja) * | 2007-07-26 | 2010-11-11 | ローデ ウント シュワルツ ゲーエムベーハー ウント コー カーゲー | 幾つかのチャネル測定部品及び/又は測定装置を同期させる方法並びに対応する測定装置 |
JP2012527658A (ja) * | 2009-05-20 | 2012-11-08 | クロノロジック プロプライエタリー リミテッド | 高密度、低ジッタの同期usb拡張 |
JP2013058038A (ja) * | 2011-09-07 | 2013-03-28 | Fujitsu Ltd | 試験条件設定方法、電流変動試験方法、及び情報処理装置 |
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