JP2006085753A

JP2006085753A - 半導体記憶装置

Info

Publication number: JP2006085753A
Application number: JP2004266514A
Authority: JP
Inventors: Hitoshi Doi; 均土井
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 2004-09-14
Filing date: 2004-09-14
Publication date: 2006-03-30
Also published as: US20060056246A1; US7286419B2

Abstract

【課題】レイアウト面積を増大させることなく半導体記憶装置内部にチップＩＤ回路とロールコール回路とを形成することである。
【解決手段】不良メモリを救済するための冗長メモリ部１２ｂを有するメモリに対する冗長メモリの使用状況を判定する判定手段（１８，１９）とチップ識別情報を保持する保持手段（１９，１１）とを有する半導体記憶装置１０において、判定手段は、アドレスを入力して、冗長メモリの使用の有無を記憶した第一の記憶手段の内容を表す信号をデータバスに出力する第一の出力手段を備えるように構成し、保持手段は、半導体記憶装置のアドレス空間に割り当てられた特定のアドレスを入力して、このアドレスをデコードした結果に基づいてチップＩＤ情報を記憶した第二の記憶手段を選択することにより、選択された記憶手段の内容を前記データバスに出力する第二の出力手段を備えるように構成されている。
【選択図】図１

Description

この発明は、半導体記憶装置、特に、チップの記憶情報としてロット名、ウェハ番号、ウェハ座標などの情報を記憶し、また、不良メモリを救済するための冗長メモリの使用の有無を検出する回路（ロールコール回路）を有する半導体記憶装置に関する。

図２は、従来のチップＩＤ読み出し回路２０の構成を示すブロック図であり、チップＩＤの試験モードに於いては、カウンター回路２２がクロック信号（ＣＬＫ）に同期してカウントアップを行い、このカウンタ回路の出力（Ｃ１，Ｃ２，・・・、Ｃｎ）がデコーダ回路２４に入力され、その出力信号がゲートに接続されたＮＭＯＳトランジスタを順に選択することにより、チップＩＤを判定する回路である。

例えば、ｎ＝５の場合、カウンタ回路２２の出力は”０”から”１５”までの値を取り得るので、デコーダ回路２４の出力を右から０，１，２，・・・、１５に対応するものとすると、０〜４までのデコード値をロット名を表す情報、５〜１０までのデコード値をウェハ番号、１１〜１５までをウェハ座標の情報に割り当てることができ、カウンタ出力を”０”から”１５”までカウントする間にこれらの情報をゲート回路２８を介して得ることが出来る。

このとき、選択されたヒューズが溶断されていなければ、出力信号ＩＤ＿ＯＵＴは”０”レベル、溶断されていれば”１”レベルの信号が２入力ＡＮＤゲートの入力端子に入力される。この２入力ＡＮＤゲートの他方の入力端子には、チップＩＤ読みだしモード信号であるＣＨＩＰＩＤ＿ＥＮ信号が入力されており、この信号が有効（”１”レベル）の時に、前記チップＩＤ信号ＩＤ＿ＯＵＴがデータバス、出力バッファ２１を介して出力パッド２３に出力される構成となっている。

図３は、従来のロールコール回路を含むメモリシステム３０の構成を示すブロック図であり、ロールコール回路は、冗長判定回路３８とカラム冗長ヒューズ４０とゲート回路４２により構成される。

上記構成のメモリシステムにおいて、通常のメモリアクセス時においては、カラムアドレス信号（Ｙアドレス信号）と図示しないロウアドレス信号がメモリ３２に入力され、読み取り動作時には読み取りデータが読み取りアンプ４４を介してデータバスに出力される。

ロールコール試験時においては、入力されたカラムアドレス信号が冗長判定回路３８において判定され、このアドレスが冗長メモリ部３２ｂのカラムアドレスと一致する場合には、冗長判定信号としてＹＲＥＤ＝”１”が出力され、また、不一致の時には値”０”が出力される。このとき出力される値はカラム冗長ヒューズの溶断の状態に応じて決まる値である。すなわち、カラムアドレスと冗長アドレスが一致したときにこのアドレスに対応するヒューズが溶断されているときに、ＹＲＥＤ＝”１”が出力されるように構成することが出来る。

尚、下記特許文献１は、ウェハレベルで複数の集積回路の検査を行う際に、動作開始時の電流を分散させるようにするために、ヒューズを使用したチップＩＤ保持回路を含む構成を示している。また、下記特許文献２には、各ブロックごとに複数個配設されている冗長回路うち、どの冗長回路がそのアドレスでつかわれているかを、チップ面積を増大させることなく検出する構成について記載されている。
特開平１１−１２１５６６号公報特開平５−４７１９６号公報

上記従来技術に於いて、半導体記憶装置の内部にチップＩＤ回路とロールコール回路とをそれぞれ別に用意するとレイアウト面積が増大する問題がある。

従って、本発明の課題はレイアウト面積を増大させることなく半導体記憶装置内部にチップＩＤ回路とロールコール回路とを形成することである。

上記課題を解決するために、この発明に係る半導体記憶装置は、不良メモリを救済するための冗長メモリ部を有するメモリに対する冗長メモリの使用状況を判定する判定手段とチップ識別情報を保持する保持手段とを有する半導体記憶装置において、判定手段は、アドレスを入力して、冗長メモリの使用の有無を記憶した第一の記憶手段の内容を表す信号をデータバスに出力する第一の出力手段を備えるように構成し、保持手段は、半導体記憶装置のアドレス空間に割り当てられた特定のアドレスを入力して、このアドレスをデコードした結果に基づいてチップＩＤ情報を記憶した第二の記憶手段を選択することにより、選択された記憶手段の内容を前記データバスに出力する第二の出力手段を備えるように構成されている。

また、この発明に係る半導体記憶装置における第一及び第二の記憶手段はヒューズ回路を含み、このヒューズ回路は一つのヒューズボックス内にレイアウト配置されている。

更に、この発明に係る半導体記憶装置においては、外部出力用の出力バッファとタップ端子とから成る外部出力手段を備え、この出力手段は第一の記憶手段の内容の読み出しデータと第二の記憶手段の読み出しデータを外部に出力するために共用されている。

本発明に係る半導体記憶装置では、この半導体記憶装置のアドレス空間の一部をチップＩＤ情報の読み取り用に使用することにより、従来必要としたアドレスカウンタを不要とし、また、ヒューズ回路を一つのヒューズボックス内に配置するようにし、また、外部出力手段を冗長判定情報出力用とチップＩＤ情報出力用とで共用するように構成しているのでチップのレイアウト面積を増大させることなくチップＩＤ回路とロールコール回路とを形成することが出来る。また、複数箇所に分散していたヒューズボックスを一カ所にまとめて配置したことにより、ヒューズに対するレーザトリミングの手間を削減する効果もある。

図１は、この発明の半導体記憶装置の実施例を示すブロック図であり、メモリアレイ部１２ａと冗長メモリ部１２ｂとから成るメモリアレイ１２と、読み取りアンプ１５と、出力バッファ１７と、出力パッド１９と、Ｙデコーダ１６と、Ｙプリデコーダ１４と、冗長判定回路１８と、カラム冗長ヒューズ及びチップＩＤヒューズとを含むヒューズボックス１９と、チップＩＤデコーダ１１、ゲート回路１３、出力バッファ１７、出力パッド５０とを備えている。

通常動作時には、メモリアドレスを構成するカラムアドレス（Ｙアドレス）及び図示しないロウアドレスが入力され、カラムアドレスは、Ｙプリデコーダ１４及びＹデコーダ１６を介してメモリアレイ１２に入力され、メモリデータ読み出し動作に於いては、読み出されたデータが読み取りアンプ１５を介してデータバスに出力され、後の処理の為に使用される。

チップＩＤの試験モードに於いては、デコーダ１１に入力されているチップＩＤ読み出し試験信号ＣＨＩＰＩＤ＿ＥＮが有効となり、チップＩＤ回路用に割り当てられたカラムアドレスがデコーダ１１に入力される。このデコーダ１１の出力は、ＮＭＯＳトランジスタのゲートに接続されており、これらのＮＭＯＳトランジスタのソースノードには、ラッチ回路５１が接続され、更に制御トランジスタであるＰＭＯＳトランジスタ５２のドレインが接続されている。このＰＭＯＳトランジスタ５２のゲート電極に接続された信号ｃｎｔを有効にする（”０”レベルに設定する）ことにより、前記ＮＭＯＳトランジスタのソースノードがプリチャージされる。

その後、デコードされた（選択された）トランジスタのドレインに接続されたヒューズの溶断状態に応じてチップＩＤ情報が出力される。このとき、選択されたヒューズが溶断されていなければ、出力信号ＩＤ＿ＯＵＴは”０”レベル、溶断されていれば”１”レベルの信号がゲート回路１３に入力される。このゲート回路の一方の入力端子には指定されたアドレスが冗長救済アドレスであるか否かの情報を示す信号ＹＲＥＤが論理反転ゲートを介して接続されており、この信号が無効（”１”レベル）の時に、チップＩＤ信号ＩＤ＿ＯＵＴがデータバス、出力バッファ１７を介して出力パッド５０に出力される。

ロールコール試験時においては、冗長判定回路１８に入力されているＲＯＬＬＣＡＬＬＹ信号（冗長使用カラムアドレス箇所判定試験信号）が有効となり、入力されたカラムアドレス信号が冗長判定回路１８において判定され、このアドレスが冗長メモリ部１２ｂのカラムアドレスと一致する場合には、冗長判定信号としてＹＲＥＤ＝”１”が出力され、また、不一致の時には値”０”が出力される。このとき出力される値はカラム冗長ヒューズの溶断の状態に応じて決まる値である。すなわち、カラムアドレスと冗長アドレスが一致したときにこのアドレスに対応するヒューズが溶断されているときに、ＹＲＥＤ＝”１”が出力されるように構成することが出来る。

尚、本実施例においては、冗長メモリ使用判定及びチップＩＤ読み出し用にカラムアドレスを使用したが、これに限るものではなく、ロウアドレスをカラムアドレスの代わりに使用することも可能である。

本発明の半導体記憶装置の実施例の構成を示すブロック図である。従来のチップＩＤ読み出し回路の構成を示すブロック図である。従来のロールコール回路を含むメモリシステム３０の構成を示すブロック図である。

符号の説明

１０半導体記憶装置
１１デコーダ
１２メモリアレイ
１２ａメモリアレイ部
１２ｂ冗長メモリ部
１３ゲート回路
１４Ｙプリデコーダ
１５読み取りアンプ
１６Ｙデコーダ
１７出力バッファ
１８冗長判定回路
１９ヒューズボックス
５０出力パッド

Claims

不良メモリを救済するための冗長メモリ部を有するメモリに対する冗長メモリの使用状況を判定する判定手段とチップ識別情報を保持する保持手段とを有する半導体記憶装置において、
前記判定手段は、アドレスを入力して、冗長メモリの使用の有無を記憶した第一の記憶手段の内容を表す信号をデータバスに出力する第一の出力手段を備え、
前記保持手段は、前記半導体記憶装置のアドレス空間に割り当てられた特定のアドレスを入力して、該アドレスをデコードした結果に基づいてチップＩＤ情報を記憶した第二の記憶手段を選択することにより、該選択された記憶手段の内容を前記データバスに出力する第二の出力手段を備え、
たことを特徴とする半導体記憶装置。
前記第一及び第二の記憶手段はヒューズ回路を含み、該ヒューズ回路は一つのヒューズボックス内にレイアウト配置されていることを特徴とする請求項１記載の半導体記憶装置。
前記第一及び第二の出力手段は、２入力のゲート回路により構成され、該ゲート回路の一方の入力に前記第一記憶手段の内容を表す信号が出力され、他方の入力に前記第二の記憶手段の内容が入力されていることを特徴とする請求項１記載の半導体記憶装置。
前記半導体記憶装置は、更に、外部出力用の出力バッファとタップ端子とから成る外部出力手段を備え、該出力手段は前記第一の記憶手段の内容の読み出しデータと前記第二の記憶手段の読み出しデータを外部に出力するために共用されていることを特徴とする請求項１記載の半導体記憶装置。