JP2006080909A - 位相同期ループ回路 - Google Patents
位相同期ループ回路 Download PDFInfo
- Publication number
- JP2006080909A JP2006080909A JP2004262875A JP2004262875A JP2006080909A JP 2006080909 A JP2006080909 A JP 2006080909A JP 2004262875 A JP2004262875 A JP 2004262875A JP 2004262875 A JP2004262875 A JP 2004262875A JP 2006080909 A JP2006080909 A JP 2006080909A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- frequency
- output
- phase
- loop
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000001514 detection method Methods 0.000 claims abstract description 15
- 238000000034 method Methods 0.000 claims description 39
- 230000008569 process Effects 0.000 claims description 29
- 230000010354 integration Effects 0.000 claims description 22
- 230000008859 change Effects 0.000 claims description 16
- 238000006243 chemical reaction Methods 0.000 claims description 10
- 239000003990 capacitor Substances 0.000 claims description 6
- 238000005259 measurement Methods 0.000 description 37
- 230000005540 biological transmission Effects 0.000 description 27
- 238000012937 correction Methods 0.000 description 23
- 238000012546 transfer Methods 0.000 description 15
- 230000004044 response Effects 0.000 description 11
- 238000012545 processing Methods 0.000 description 10
- 238000013461 design Methods 0.000 description 9
- 230000010355 oscillation Effects 0.000 description 9
- 238000004364 calculation method Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 7
- 230000001360 synchronised effect Effects 0.000 description 4
- 230000035945 sensitivity Effects 0.000 description 3
- 238000004088 simulation Methods 0.000 description 3
- 235000014676 Phragmites communis Nutrition 0.000 description 2
- 230000032683 aging Effects 0.000 description 2
- 230000002457 bidirectional effect Effects 0.000 description 2
- 230000001413 cellular effect Effects 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000010295 mobile communication Methods 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 230000006641 stabilisation Effects 0.000 description 1
- 238000011105 stabilization Methods 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03C—MODULATION
- H03C3/00—Angle modulation
- H03C3/02—Details
- H03C3/09—Modifications of modulator for regulating the mean frequency
- H03C3/0908—Modifications of modulator for regulating the mean frequency using a phase locked loop
- H03C3/0916—Modifications of modulator for regulating the mean frequency using a phase locked loop with frequency divider or counter in the loop
- H03C3/0925—Modifications of modulator for regulating the mean frequency using a phase locked loop with frequency divider or counter in the loop applying frequency modulation at the divider in the feedback loop
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03C—MODULATION
- H03C3/00—Angle modulation
- H03C3/02—Details
- H03C3/09—Modifications of modulator for regulating the mean frequency
- H03C3/0908—Modifications of modulator for regulating the mean frequency using a phase locked loop
- H03C3/0941—Modifications of modulator for regulating the mean frequency using a phase locked loop applying frequency modulation at more than one point in the loop
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03C—MODULATION
- H03C3/00—Angle modulation
- H03C3/02—Details
- H03C3/09—Modifications of modulator for regulating the mean frequency
- H03C3/0908—Modifications of modulator for regulating the mean frequency using a phase locked loop
- H03C3/0991—Modifications of modulator for regulating the mean frequency using a phase locked loop including calibration means or calibration methods
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
- H03L7/107—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using a variable transfer function for the loop, e.g. low pass filter having a variable bandwidth
- H03L7/1072—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using a variable transfer function for the loop, e.g. low pass filter having a variable bandwidth by changing characteristics of the charge pump, e.g. changing the gain
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
- H03L7/197—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division
- H03L7/1974—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division for fractional frequency division
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
- H03L7/197—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division
- H03L7/1974—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division for fractional frequency division
- H03L7/1976—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division for fractional frequency division using a phase accumulator for controlling the counter or frequency divider
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
【解決手段】 PLL回路内の電圧発振器1で駆動されるカウンタ6と、その出力を周期的に積算するアキュームレータ(ACL)と、ACLのカウント値とレジスタ9に予め設定された設計値とを比較する比較演算回路部8を設け、ACLのカウント値がループ利得と反比例することを応用してPLL回路のループ利得を検出する。検出結果に基づいてチャージポンプ電流等でループ利得の補正を行ってループ利得を校正する。これにより、PLL回路は、PLLを構成する各素子の特性のばらつきに影響しない安定したループ特性を保つことができる。
【選択図】 図1
Description
本発明に係る位相同期ループ回路は、第1の電圧制御発振器と、前記第1の電圧制御発振器の出力が接続される第1の周波数変換回路と、前記第1の周波数変換回路の出力が第1の入力に接続され、第2の入力に第1の基準信号が接続される第1の位相比較器と、前記第1の位相比較器の出力が接続される第1のチャージポンプ回路と、前記第1のチャージポンプ回路の出力が接続される第1のループフィルタとを有し、前記第1のループフィルタの出力が前記第1の電圧制御発振器の周波数制御端子に接続されて成る位相同期ループ回路であって、
前記第1の電圧制御発振器の出力が入力される第1のカウンタ回路と、
前記第1のカウンタ回路の出力が接続される第1のアキュームレータ回路とをさらに具備し、前記位相ループ回路のループ特性を、前記第1のアキュームレータ回路で積分された前記第1のカウンタ出力の積分結果に基づいて検出する第1のループ特性検出回路を具備して成ることを特徴とする。
Claims (9)
- 第1の電圧制御発振器と、
前記第1の電圧制御発振器の出力が接続される第1の周波数変換回路と、
前記第1の周波数変換回路の出力が第1の入力に接続され、第2の入力に第1の基準信号が接続される第1の位相比較器と、
前記第1の位相比較器の出力が接続される第1のチャージポンプ回路と、
前記第1のチャージポンプ回路の出力が接続される第1のループフィルタとを有し、
前記第1のループフィルタの出力が前記第1の電圧制御発振器の周波数制御端子に接続されて成る位相同期ループ回路であって、
前記第1の電圧制御発振器の出力が入力される第1のカウンタ回路と、
前記第1のカウンタ回路の出力が接続される第1のアキュームレータ回路とをさらに具備し、
前記位相ループ回路のループ特性を、前記第1のアキュームレータ回路で積分された前記第1のカウンタ出力の積分結果に基づいて検出する第1のループ特性検出回路を具備して成ることを特徴とする位相同期ループ回路。 - 請求項1に記載の位相同期ループ回路において、
前記第1のカウンタ回路出力の積分結果は、前記第1の周波数変換回路の周波数変換特性を第1の周波数から第2の周波数にステップ状に変化させた際の変化過程を、前記第1のカウンタ回路とその出力に接続される第1のアキュームレータ回路で積分して得られた積分結果であることを特徴とする位相同期ループ回路。 - 請求項1に記載の位相同期ループ回路において、
前記第1のカウンタ回路出力の積分結果は、前記第1の基準信号を第1の設定である第1の周波数から第2の設定である第2の周波数へステップ状に変化させた際の変化過程を、前記第1のカウンタ回路とその出力に接続される前記第1のアキュームレータ回路で積分して得られた積分結果であることを特徴とする位相同期ループ回路。 - 請求項2記載の位相同期ループ回路において、
前記第1の周波数変換回路は第1の分周器であり、
前記第1の分周器の分周数が、第1のシグマデルタ変調器の出力と、第1のレジスタ出力との加算で決定され、
前記第1の周波数から前記第2の周波数へのステップ状に変化させる設定は、前記第1のレジスタと前記第1のシグマデルタ変調器の入力に接続された第2のレジスタで周波数変換特性が設定され、前記積分結果に基づいて検出されたループ特性に応じて前記チャージポンプ回路のチャージポンプ電流の駆動電流を変化させることでループ利得を一定に保つことを特徴とする位相同期ループ回路。 - 請求項3記載の位相同期ループ回路において、
前記第1の周波数変換回路は第1の分周器であり、
前記積分結果に基づいて検出されたループ特性に応じて前記チャージポンプ回路のチャージポンプ電流の駆動電流を変化させることでループ利得を一定に保つことを特徴とする位相同期ループ回路。 - 請求項5記載の位相同期ループ回路において、
前記積分結果は、前記第1の基準信号の整数倍である第3の周波数に位相同期ループを収束させた後、前記第1の周波数に位相同期ループを収束させ、その後、前記第2の周波数に設定し、前記第2の周波数に収束する過程を前記第1のカウンタ回路とその出力に接続される第1のアキュームレータ回路で積分して得られた積分結果であり、
前記積分結果を元に、検出した特性に応じて、前記チャージポンプ回路のチャージポンプ電流の駆動電流を変化させることでループ利得を一定に保つことを特徴とする位相同期ループ回路。 - 請求項3記載の位相同期ループ回路において、前記第1の周波数に位相同期ループを収束させ、所定の時間の間電圧制御発振器の出力を、前記第1のカウンタ回路とその出力に接続される前記第1のアキュームレータ回路で積分して得られた積分結果を第1のデータとし、その後第2の周波数に設定し、前記第2の周波数に収束する過程を前記第1のカウンタ回路とその出力に接続される第1のアキュームレータ回路で積分して得られた積分結果を第2のデータとし、前記第1のデータと前記第2のデータの差を基にループ特性を検出し、検出したループ特性に応じて、前記チャージポンプ電流の駆動電流を変化させることで、ループ利得を一定に保つことを特徴とする位相同期ループ回路。
- 請求項4記載の位相同期ループ回路において、
スイッチで切り替え可能な第1の抵抗アレーと第1の容量とを有し、第1のクロック信号が入力される第1の位相器と、
前記第1の位相器の出力と、前記第1のクロックに対して90度位相の異なる第2のクロックの位相とを比較して両者の位相が等しくなるように前記第1の抵抗アレーのスイッチを切り替える第1の制御部とをさらに設けて成り、
前記第1のループフィルタを構成する抵抗が、前記第1の抵抗アレーと同じ構成で、かつ、構成される各抵抗の比も同じになる第2の抵抗アレーで構成され、前記第2の抵抗アレーに対して、前記第1の抵抗アレーと同じ制御が与えられることを特徴とする位相同期ループ回路。 - 第1の電圧制御発振器と、前記第1の電圧制御発振器の出力が接続される第1の周波数変換回路と、前記第1の周波数変換回路の出力が第1の入力に接続され、第2の入力に第1の基準信号が接続される第1の位相比較器と、前記第1の位相比較器の出力が接続される第1のチャージポンプ回路と、前記第1のチャージポンプ回路の出力が接続される第1のループフィルタとを有し、前記第1のループフィルタの出力が前記第1の電圧制御発振器の周波数制御端子に接続されて成る位相同期ループ回路のループ特性を検出するループ特性検出回路であって、
前記第1の電圧制御発振器の出力が入力される第1のカウンタ回路と、
前記第1のカウンタ回路の出力が接続される第1のアキュームレータ回路とを具備して成り、
前記位相ループ回路のループ特性を、前記第1のアキュームレータ回路で積分された前記第1のカウンタ回路出力の積分結果に基づいて前記ループ特性を検出することを特徴とするループ特性検出回路。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004262875A JP4431015B2 (ja) | 2004-09-09 | 2004-09-09 | 位相同期ループ回路 |
US11/202,266 US7301405B2 (en) | 2004-09-09 | 2005-08-12 | Phase locked loop circuit |
US11/976,408 US7800452B2 (en) | 2004-09-09 | 2007-10-24 | Phase locked loop circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004262875A JP4431015B2 (ja) | 2004-09-09 | 2004-09-09 | 位相同期ループ回路 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009170224A Division JP4500362B2 (ja) | 2009-07-21 | 2009-07-21 | 位相同期ループ回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006080909A true JP2006080909A (ja) | 2006-03-23 |
JP4431015B2 JP4431015B2 (ja) | 2010-03-10 |
Family
ID=35995603
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004262875A Expired - Fee Related JP4431015B2 (ja) | 2004-09-09 | 2004-09-09 | 位相同期ループ回路 |
Country Status (2)
Country | Link |
---|---|
US (2) | US7301405B2 (ja) |
JP (1) | JP4431015B2 (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7772931B2 (en) | 2008-06-08 | 2010-08-10 | Advantest Corporation | Oscillator and a tuning method of a loop bandwidth of a phase-locked-loop |
JP2011509060A (ja) * | 2008-01-07 | 2011-03-17 | クゥアルコム・インコーポレイテッド | 位相ロックループ(pll)のループ帯域幅を較正するシステムおよび方法 |
US11398825B1 (en) | 2021-03-18 | 2022-07-26 | Kioxia Corporation | Receiving device, control method of receiving device, and memory controller |
WO2024147299A1 (en) * | 2023-01-03 | 2024-07-11 | Panasonic Intellectual Property Management Co., Ltd. | Systems and methods for real-time frequency shift detection technical field |
Families Citing this family (21)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4431015B2 (ja) * | 2004-09-09 | 2010-03-10 | 株式会社ルネサステクノロジ | 位相同期ループ回路 |
DE102004050411B4 (de) * | 2004-10-15 | 2006-08-31 | Infineon Technologies Ag | Modulator mit geregelter Übertragungsbandbreite und entsprechendes Verfahren zum Regeln der Übertragungsbandbreite |
US8483985B2 (en) * | 2007-01-05 | 2013-07-09 | Qualcomm, Incorporated | PLL loop bandwidth calibration |
JP2008187556A (ja) * | 2007-01-31 | 2008-08-14 | Nec Electronics Corp | 受信装置 |
US20090072911A1 (en) * | 2007-09-14 | 2009-03-19 | Ling-Wei Ke | Signal generating apparatus and method thereof |
US8049540B2 (en) | 2008-09-19 | 2011-11-01 | Analog Devices, Inc. | Calibration system and method for phase-locked loops |
US8081936B2 (en) | 2009-01-22 | 2011-12-20 | Mediatek Inc. | Method for tuning a digital compensation filter within a transmitter, and associated digital compensation filter and associated calibration circuit |
US9344065B2 (en) | 2012-10-22 | 2016-05-17 | Mediatek Inc. | Frequency divider, clock generating apparatus, and method capable of calibrating frequency drift of oscillator |
JP2014241471A (ja) * | 2013-06-11 | 2014-12-25 | セイコーエプソン株式会社 | 信号発生回路、信号発生装置、信号発生装置の製造方法、電子機器、および移動体 |
JP6226127B2 (ja) | 2013-10-30 | 2017-11-08 | セイコーエプソン株式会社 | 発振回路、発振器、発振器の製造方法、電子機器及び移動体 |
JP2015088930A (ja) * | 2013-10-30 | 2015-05-07 | セイコーエプソン株式会社 | 発振回路、発振器、発振器の製造方法、電子機器及び移動体 |
JP6206664B2 (ja) | 2013-10-30 | 2017-10-04 | セイコーエプソン株式会社 | 発振回路、発振器、発振器の製造方法、電子機器及び移動体 |
JP2015088931A (ja) | 2013-10-30 | 2015-05-07 | セイコーエプソン株式会社 | 発振回路、発振器、発振器の製造方法、電子機器及び移動体 |
JP2015088876A (ja) | 2013-10-30 | 2015-05-07 | セイコーエプソン株式会社 | 振動素子、振動子、電子デバイス、電子機器及び移動体 |
JP2015104074A (ja) * | 2013-11-27 | 2015-06-04 | セイコーエプソン株式会社 | 発振回路、発振器、電子機器および移動体 |
US9258153B1 (en) * | 2014-11-28 | 2016-02-09 | Keysight Technologies, Inc. | Inter-symbol interference (ISI) loss filter device |
US10439793B2 (en) * | 2017-05-03 | 2019-10-08 | Global Unichip Corporation | Device and method for recovering clock and data |
US10516403B1 (en) * | 2019-02-27 | 2019-12-24 | Ciena Corporation | High-order phase tracking loop with segmented proportional and integral controls |
US10868551B1 (en) * | 2020-05-22 | 2020-12-15 | Nxp B.V. | Non-intrusive fault detection for phase-locked loop |
CN112953531B (zh) * | 2021-02-18 | 2022-03-18 | 华南理工大学 | 一种基于delta-sigma调制器的锁相环小数分频方法 |
CN113900084B (zh) * | 2021-09-06 | 2022-06-28 | 珠海正和微芯科技有限公司 | 无晶振fmcw雷达收发机***及频率校准方法 |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000013220A (ja) | 1998-06-22 | 2000-01-14 | Oki Electric Ind Co Ltd | 位相同期回路 |
US6130561A (en) * | 1998-12-28 | 2000-10-10 | Philips Electronics North America Corporation | Method and apparatus for performing fractional division charge compensation in a frequency synthesizer |
JP4198303B2 (ja) | 2000-06-15 | 2008-12-17 | 富士通マイクロエレクトロニクス株式会社 | Fractional−NPLL周波数シンセサイザの位相誤差除去方法及びFractional−NPLL周波数シンセサイザ |
AU2001275880A1 (en) * | 2000-07-10 | 2002-01-21 | Silicon Laboratories, Inc. | Digitally-synthesized loop filter circuit particularly useful for a phase locked loop |
JP2002042429A (ja) | 2000-07-27 | 2002-02-08 | Matsushita Electric Ind Co Ltd | ディスク再生装置のクロック抽出装置 |
JP2002157841A (ja) | 2000-11-16 | 2002-05-31 | Matsushita Electric Ind Co Ltd | ディスク再生装置のクロック抽出装置 |
JP4431015B2 (ja) * | 2004-09-09 | 2010-03-10 | 株式会社ルネサステクノロジ | 位相同期ループ回路 |
JP4638806B2 (ja) * | 2005-03-29 | 2011-02-23 | ルネサスエレクトロニクス株式会社 | 位相同期ループ回路、オフセットpll送信機、通信用高周波集積回路及び無線通信システム |
-
2004
- 2004-09-09 JP JP2004262875A patent/JP4431015B2/ja not_active Expired - Fee Related
-
2005
- 2005-08-12 US US11/202,266 patent/US7301405B2/en not_active Expired - Fee Related
-
2007
- 2007-10-24 US US11/976,408 patent/US7800452B2/en not_active Expired - Fee Related
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011509060A (ja) * | 2008-01-07 | 2011-03-17 | クゥアルコム・インコーポレイテッド | 位相ロックループ(pll)のループ帯域幅を較正するシステムおよび方法 |
US7772931B2 (en) | 2008-06-08 | 2010-08-10 | Advantest Corporation | Oscillator and a tuning method of a loop bandwidth of a phase-locked-loop |
US11398825B1 (en) | 2021-03-18 | 2022-07-26 | Kioxia Corporation | Receiving device, control method of receiving device, and memory controller |
WO2024147299A1 (en) * | 2023-01-03 | 2024-07-11 | Panasonic Intellectual Property Management Co., Ltd. | Systems and methods for real-time frequency shift detection technical field |
Also Published As
Publication number | Publication date |
---|---|
US7301405B2 (en) | 2007-11-27 |
US7800452B2 (en) | 2010-09-21 |
US20060049878A1 (en) | 2006-03-09 |
US20080061890A1 (en) | 2008-03-13 |
JP4431015B2 (ja) | 2010-03-10 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4431015B2 (ja) | 位相同期ループ回路 | |
TWI793297B (zh) | 時脈訊號產生器、鎖相迴路電路以及無線通訊裝置 | |
JP4630381B2 (ja) | スペクトラム拡散制御pll回路及びそのスタートアップ方法 | |
US8571161B2 (en) | Electronic device for generating a fractional frequency | |
US9154143B2 (en) | Semiconductor device | |
JP4638806B2 (ja) | 位相同期ループ回路、オフセットpll送信機、通信用高周波集積回路及び無線通信システム | |
US7760844B2 (en) | Multi-modulus divider with extended and continuous division range | |
JP5347534B2 (ja) | 位相比較器、pll回路、及び位相比較器の制御方法 | |
US20120013375A1 (en) | Frequency synthesizer device and modulation frequency displacement adjustment method | |
US20160211855A1 (en) | Apparatus and method for combining multiple charge pumps in phase locked loops | |
US8514118B2 (en) | Sigma-delta modulation with reduction of spurs using a dither signal | |
KR20070065414A (ko) | 시그마-델타 기반 위상 고정 루프 | |
US7759993B2 (en) | Accumulated phase-to-digital conversion in digital phase locked loops | |
US7398071B2 (en) | Loop filter with gear shift for improved fractional-N PLL settling time | |
JP4858868B2 (ja) | 位相ロックループに関する改良 | |
US20080297269A1 (en) | Frequency shift keying modulator having sigma-delta modulated phase rotator | |
JP4500362B2 (ja) | 位相同期ループ回路 | |
JP2012060603A (ja) | 半導体集積回路および無線通信装置 | |
Thirunarayanan et al. | A ΣΔ based direct all-digital frequency synthesizer with 20 Mbps frequency modulation capability and 3μs startup latency | |
JP2002057577A (ja) | Pll周波数シンセサイザ | |
Unterassinger et al. | Investigation of two-point modulation to increase the GFSK data rate of PLL-based wireless transceivers of wireless sensor nodes | |
US20170237443A1 (en) | Phase-locked loop and frequency synthesizer | |
JP2015076743A (ja) | Pll回路および無線送受信回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20061027 |
|
RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20061027 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080926 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20081007 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20081208 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20081209 |
|
A072 | Dismissal of procedure [no reply to invitation to correct request for examination] |
Free format text: JAPANESE INTERMEDIATE CODE: A072 Effective date: 20090331 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20090421 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090721 |
|
A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20090806 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090929 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20091102 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20091201 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20091218 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121225 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4431015 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121225 Year of fee payment: 3 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121225 Year of fee payment: 3 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121225 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131225 Year of fee payment: 4 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |