JP2006079809A - テスト用バッファを備えた不揮発性メモリ装置及びそのテスト方法 - Google Patents

Abstract

【課題】テスト用バッファを備えた不揮発性メモリ装置及びそのテスト方法を提供する。
【解決手段】本発明の不揮発性メモリ装置のテスト方法は、テスト時に、メモリセルがプログラムされるとき毎にテストデータを外部からローディングしてくる代わりに、テストデータを半導体メモリ装置の内部のバッファに貯蔵して置く。そして、バッファに貯蔵されたテストデータをページバッファに選択的にローディングした後、これを反復的に用いてメモリセルをプログラムする。これにより、テストデータについてのローディング時間が短縮されて、テスト効率が高められる。
【選択図】図４

Description

本発明は、半導体メモリ装置のテスト方法に関するものであり、より詳しくは、テスト用バッファを備えた不揮発性メモリ装置及びそのテスト方法に関するものである。

テスティング（ｔｅｓｔｉｎｇ）とは、製造された製品が正常に動作するかを調べる作業である。製作者は、製品を出庫する前に不良品をえり分けることによって製品の信頼度を高める。

半導体製造技術の発達でメモリの集積度が増加することによって、さらに複雑で精巧なテストを必要とし、これによりテスト時間もまた次第に長くなっている。しかしながら、メモリ製造工程に必要となるコストは、相対的に低い比率で増加しているので、今後半導体についての全体製造コストにおいて、テストを占める比重は次第に増える展望である。

一般に、半導体メモリ装置の正常的な動作有無を判別するためには、テストベクトルを製品に印加し、出力が正常的に出るかを検討しなければならない。ところで、特にフラッシュメモリのような不揮発性メモリ装置の場合、大容量のデータを貯蔵できるという長所を有する反面、データの読み取り及び書き込み時間が他のメモリ装置（例えば、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）など）に比べて長いので、他のメモリ装置に比べてテストに必要となる時間が長い短所がある。従って、不揮発性メモリ装置のテストに必要となる時間を効果的に短縮させることができる新しい方案が要求される。

本発明の技術的課題は、不揮発性メモリ装置のテスト時間を短縮させることができる装置及び方法を提供するところにある。

前述した技術的課題を達成するための本発明による半導体メモリ装置は、メモリセルアレイとメモリセルアレイにプログラムされるデータを貯蔵するページバッファを備えた不揮発性メモリコアと、外部ソースからテストデータを受け入れるテストデータ入力バッファと、そして不揮発性メモリコア及びテストデータ入力バッファを制御する制御回路と、を含み、制御回路は、テストデータをテストデータ入力バッファからページバッファにローディングし、ページバッファにローディングされたテストデータをメモリセルアレイにプログラムし、そしてメモリセルアレイの連続的なプログラムのために、プログラムされたテストデータをページバッファに維持させることを特徴とする。

この実施形態において、制御回路は、プログラムの誤謬に応答してページバッファ内にある維持されたテストデータをメモリセルアレイに再プログラムすることを特徴とする。

この実施形態において、制御回路は、第１のセットのメモリセルをテストするために、ページバッファにローディングされたテストデータをメモリセルアレイの第１のセットのメモリセルにプログラムし、制御回路は、第２のセットのメモリセルをテストするために、維持されたテストデータをメモリセルアレイの第２のセットのメモリセルにさらにプログラムすることを特徴とする。

この実施形態において、ページバッファは、ページバッファのリセット禁止機能が解除されるときまでプログラムされたテストデータを維持することを特徴とする。

この実施形態において、制御回路は、テストデータ入力バッファ内にそれぞれのテストデータパターンを貯蔵し、少なくとも一つ以上のテストデータパターンをページバッファに複数回伝送し、少なくとも一つ以上のテストデータパターンをメモリセルアレイに複数回プログラムすることを特徴とする。

この実施形態において、制御回路は、外部ソースから一つ又はそれ以上の制御信号とテストデータを受け入れるインターフェース回路と、一つ又はそれ以上の制御信号を貯蔵する制御レジスタと、不揮発性メモリコアをプログラムすると共に読み出すメモリコントローラと、インターフェース、テストデータ入力バッファ、及びメモリコントローラの間でテストデータを伝送するバッファコントローラと、そして制御レジスタに貯蔵されている一つ又はそれ以上の制御信号に応答して、バッファコントローラとメモリコントローラとを制御するステートマシン回路と、を含むことを特徴とする。

この実施形態において、メモリセルアレイから読み出されたデータを受け入れるテストデータ出力バッファをさらに含み、制御回路は、テストデータ出力バッファに貯蔵されたデータを外部受領者に伝達する動作をさらに遂行することを特徴とする。

前述した技術的課題を達成するための本発明によるメモリセルアレイとメモリセルアレイにプログラムされるデータを貯蔵するページバッファを備えた不揮発性メモリコア、そして外部ソースからテストデータを受け入れるテストデータ入力バッファを含むメモリ装置をテストする方法は、テストデータをテストデータ入力バッファからページバッファにローディングする段階と、ページバッファにローディングされたテストデータをメモリセルアレイにプログラムする段階と、プログラムされたテストデータをページバッファに維持させる段階と、そして維持されたテストデータをメモリセルアレイにプログラムする段階と、を含むことを特徴とする。

この実施形態において、維持されたテストデータをメモリセルアレイにプログラムする段階では、プログラムの誤謬に応答して維持されたテストデータをメモリセルアレイに再プログラムすることを特徴とする。

この実施形態において、ページバッファにローディングされたテストデータをメモリセルアレイにプログラムする段階では、第１のセットのメモリセルにプログラムし、維持されたテストデータをメモリセルアレイにプログラムする段階では、第２のセットのメモリセルにプログラムすることを特徴とする。

この実施形態において、プログラムされたテストデータをページバッファに維持させる段階では、ページバッファのリセット禁止機能が解除されるときまでプログラムされたテストデータを維持することを特徴とする。

この実施形態において、テストデータをテストデータ入力バッファからページバッファにローディングする段階は、テストデータ入力バッファ内にそれぞれのテストデータパターンを貯蔵することによって進行され、テストデータをテストデータ入力バッファからページバッファにローディングする段階では、少なくとも一つ以上のテストデータがページバッファに複数回伝送され、ページバッファにローディングされたテストデータをメモリセルアレイにプログラムする段階では、少なくとも一つ以上のテストデータがメモリセルアレイに複数回プログラムされることを特徴とする。

この実施形態において、メモリセルアレイから読み出されたデータをテストデータ出力バッファに貯蔵する段階と、テストデータ出力バッファに貯蔵されたデータを外部受領者に伝達する段階と、をさらに含むことを特徴とする。

以上のような本発明によれば、不揮発性メモリ装置についてのテストを高速に遂行することができる。

以下、添付した図面を参照して本発明の好適な実施形態を詳細に説明する。

本発明の新たな不揮発性メモリ装置のテスト方法は、テスト時に、メモリセルがプログラムされるとき毎にテストデータを外部からローディングしてくる代わりに、テストデータを半導体メモリ装置の内部のバッファに貯蔵して置き、バッファに貯蔵されたテストデータをページバッファに選択的にローディングした後、これを反復的に用いてメモリセルをプログラムする。その結果、外部からのデータローディング時間を短縮することができる。そして、本発明ではプログラムが遂行された後にもページバッファにローディングされたデータがそのまま維持されるようにして、内部バッファとページバッファとの間の反復的なデータローディングを最小化させる。

図１は、本発明の好適な実施形態によるメモリ装置１００を含む情報処理システムの全体ブロック図である。図１を参照すると、本発明による情報処理システムは、メモリ装置１００とホスト１１０とを含む。図１に示されたメモリ装置１００は、フラッシュメモリを例に取って説明されている。下記では、一つのチップ内に色々な機能が複合的に構成されたフラッシュメモリについてのテスト方法、及びこのための構造が例に取って説明されている。

ホスト１１０は、メモリ装置１００内にテストデータを予め貯蔵させて置き、これを内部的に反復的にローディングしてメモリ装置１００に対するテストを遂行する。そして、メモリ装置１００から発生されたテスト結果を分析して、メモリ装置１００の欠陥有無を判断する。

メモリ装置１００は、ノーマル動作時にはホスト１１０の制御に応じてデータを貯蔵するか、或いは貯蔵されたデータを出力する。そして、メモリ装置１００は、テスト動作時にはホスト１１０の制御に応じてテストデータを貯蔵するか、或いはテスト結果を出力する。前述したように、テストデータは、メモリセルがプログラムされるとき毎にホスト１１０からローディングされず、メモリ装置１００の内部に予め貯蔵して置いたテストデータを用いて遂行される。このためのメモリ装置１００の構成は次の通りである。

メモリ装置１００は、フラッシュコア１３０と、第１及び第２のバッファ１４０，１５０と、制御部１６０と、を含む。そして、フラッシュコア１３０はフラッシュメモリセルアレイ１３１とページバッファ１３２とを含む。

ホスト１１０からテストデータＴＤＡＴＡ＿ＩＮと、バッファのアドレス及び制御信号が入力されれば、メモリ装置１００は制御部１６０を通じてホスト１１０からテストデータＴＤＡＴＡ＿ＩＮを受け入れ、これを第１のバッファ１４０の当該アドレスに貯蔵する。この際、第１のバッファ１４０に貯蔵されるテストデータは、ノーマルデータ経路（ｎｏｒｍａｌ ｄａｔａ ｐａｔｈ）を通じて貯蔵される。

次いで、テストが開始され、ホスト１１０からテストが遂行されるフラッシュセルのアドレスと制御信号が入力されれば、第１のバッファ１４０に貯蔵されているテストデータＴＤＡＴＡ＿ＩＮは制御部１６０の制御に応じてページバッファ１３２にローディングされる。ページバッファ１３２にローディングされたデータは、テストが遂行されるフラッシュセルにプログラムされる。この際テストデータＴＤＡＴＡ＿ＩＮは、セルアレイ１３１に含まれた一つ又は複数のページにプログラムされることもでき、フラッシュメモリセルアレイ１３１の全体にプログラムされることもできる。テストデータＴＤＡＴＡ＿ＩＮに対するプログラムが全て遂行したら、制御部１６０は、フラッシュメモリセルアレイ１３１にプログラムされたデータをテスト結果ＴＤＡＴＡ＿ＯＵＴとして読み込み、読み込んだテスト結果ＴＤＡＴＡ＿ＯＵＴを第２のバッファ１５０に貯蔵する。それから、制御部１６０は、第２のバッファ１５０に貯蔵されているテスト結果ＴＤＡＴＡ＿ＯＵＴをホスト１１０に出力する。

この実施形態において、第１及び第２のバッファ１４０，１５０は例えばＳＲＡＭ（ｓｔａｔｉｃ ＲＡＭ）を用いて実現できる。また、第１及び第２のバッファ１４０，１５０は、ＳＲＡＭの以外の他のランダムアクセスメモリを用いて実現できる。

第１のバッファ１４０には、テストデータＴＤＡＴＡ＿ＩＮが貯蔵され、第２のバッファ１５０にはテスト結果ＴＤＡＴＡ＿ＯＵＴがそれぞれ貯蔵される。通常、ＮＡＮＤタイプのフラッシュメモリの場合、１ページ単位にプログラムされるため、第１及び第２のバッファ１４０，１５０は、最小限１ページに該当されるデータが貯蔵されるべき貯蔵空間（例えば、２ＫＢ）を有するように構成される。しかしながら、このような第１及び第２のバッファ１４０，１５０のサイズは一例に過ぎなく、多様なサイズに設計できることは当業者には自明である。

第１のバッファ１４０に貯蔵されるテストデータＴＤＡＴＡ＿ＩＮは、例えば一つのセクタ５１２Ｂの単位毎に相異なるパターンを有するように構成される。そして、第１のバッファ１４０に貯蔵されたテストデータＴＤＡＴＡ＿ＩＮは各セクタ５１２Ｂ毎に独立的にフラッシュメモリにローディングされる。テストのために選択されたセクタの全体データのサイズがページバッファ１３２の全体サイズより狭ければ、ページバッファ１３２が全て充填されるときまで選択されたセクタのテストデータが反復的にローディングされる。従って、少ない容量を有する第１のバッファ１４０を有しても多様なテストパターンを貯蔵することができる。

また、ページバッファ１３２にローディングされたテストデータは、プログラムが遂行されるとき毎にリセットされず、ローディングされたデータを特定命令語（例えば、ページバッファリセット禁止解除命令）が入力される前までそのまま維持する。その結果、半導体装置１００の内部の反復的なデータローディングなしで、ページバッファ１３２にローディングされているデータを反復的に使用してテストを遂行できる。

図２は、図１に示された制御部１６０の詳細構成を示すブロック図である。図２を参照すると、制御部１６０は、ホストインターフェース１６１と、レジスタ１６２と、状態マシン１６３と、バッファ制御部１６５及びフラッシュ制御部１６７と、を含む。

ホストインターフェース１６１は、ホスト１１０とメモリ装置１００との間のインターフェースの役割を遂行する。ホストインターフェース１６１は、ホスト１１０からテストデータＴＤＡＴＡ＿ＩＮと、バッファ又はフラッシュセルのアドレス及び制御信号と、を受け入れ、制御信号に応答してメモリ装置１００から遂行されたテスト結果をホスト１１０に出力する。ホストインターフェース１６１は、多様なインターフェース方式に構成できる。例えば、ホストインターフェース１６１は、ＳＲＡＭインターフェース方式、又はＳＲＡＭインターフェースと類似したＮＯＲフラッシュメモリのインターフェース方式を有するように実現できる。

レジスタ１６２は、ホストインターフェース１６１を通じてホスト１１０から伝達されるアドレスＲＥＧ＿ＡＤＤ及び命令ＲＥＧ＿ＣＴＬを貯蔵することに使用される。ホスト１１０から伝達される命令ＲＥＧ＿ＣＴＬは、複数の制御信号の組み合わせによって限定される。レジスタアドレスＲＥＧ＿ＡＤＤに対応されるレジスタ１６２の領域にはレジスタデータＲＡＧ＿ＤＡＴＡが貯蔵される。ここで、レジスタデータＲＡＧ＿ＤＡＴＡは、第１及び第２のバッファ１４０，１５０のアドレス、フラッシュメモリのアドレス、読み取り／書き込み命令などを含む。

状態マシン１６３は、レジスタ１６２に貯蔵された制御信号ＲＥＧ＿ＣＴＬに応答して動作モードを分析し、バッファ制御部１６５及びフラッシュ制御部１６７の動作を制御する制御信号Ｂ＿ＣＴＬ，Ｆ＿ＣＴＬとアドレスＢ＿ＡＤＤ，Ｆ＿ＡＤＤとを発生する。メモリ装置１００の動作モードは広くノーマルモードとテストモードとに大別される。バッファ制御部１６５は、状態マシン１６３から発生された制御信号Ｂ＿ＣＴＬとアドレスＢ＿ＡＤＤに応答して第１及び第２のバッファ１４０，１５０についてのテストデータの読み取り／書き込み動作を制御する。そして、フラッシュ制御部１６７は、状態マシン１６３から発生された制御信号Ｆ＿ＣＴＬとアドレスＦ＿ＡＤＤに応答してメモリコア１３０についてのテストデータの読み取り／書き込み動作を制御する。

バッファ制御部１６５は、テストが遂行される前に状態マシン１６３から入力された制御信号Ｂ＿ＣＴＬとアドレス（Ｂ＿ＡＤＤ）に応答して、テストデータＴＤＡＴＡ＿ＩＮを第１のバッファ１４０に予め貯蔵して置く。そして、状態マシン１６３の動作モードを分析した結果、メモリ装置１００の動作モードがテストモードであれば、バッファ制御部１６５は、状態マシン１６３から入力された制御信号Ｂ＿ＣＴＬとアドレスＢ＿ＡＤＤに応答して、第１のバッファ１４０の特定セクタに貯蔵されているテストデータＴＤＡＴＡ＿ＩＮを読み込む。バッファ制御部１６５は、第１のバッファ１４０から読み込んだテストデータＴＤＡＴＡ＿ＩＮをフラッシュ制御部１６７に出力する。

フラッシュ制御部１６７は、状態マシン１６３から入力された制御信号Ｆ＿ＣＴＬとアドレスＦ＿ＡＤＤに応答して、フラッシュコア１３０にテストデータＴＤＡＴＡ＿ＩＮをプログラムする。プログラムを全て遂行したら、フラッシュ制御部１６７はフラッシュコア１３０にプログラムされた結果ＴＤＡＴＡ＿ＯＵＴを読み込み、これをバッファ制御部１６５に伝達する。

フラッシュ制御部１６７からプログラムされた結果ＴＤＡＴＡ＿ＯＵＴが入力されれば、バッファ制御部１６５は、第２のバッファ１５０にプログラムされた結果ＴＤＡＴＡ＿ＯＵＴを貯蔵し、これをホストインターフェース１６１を通じてホスト１１０に出力する。

図３は、図２に示された第１のバッファ１４０に貯蔵されたテストデータＴＤＡＴＡ＿ＩＮを用いたプログラム例を示す図面である。図３には、フラッシュメモリのセルアレイ１３１を構成する複数のブロック（例えば、１０２４Ｂｌｏｃｋｓ，２０４８Ｂｌｏｃｋｓ）のうちの一つのブロックが示されている。ブロックは、複数のページ１３１１，１３１２，・・・ １３１ｍ，１３１ｎから構成される。ページは、データ書き込み動作及びデータ読み取り動作の基本単位であって、それぞれのページは複数のセクタより成る。

図３には、一つのページ１３１ｍが四つのセクタに区分された例が示されている。説明されたフラッシュメモリでは、ページサイズは、２Ｋ＋６４バイト（Ｂｙｔｅ）であり、セクタサイズは５１２＋１６バイトである。フラッシュメモリのセクタは、それぞれフラッシュセクタアドレス（Ｆｌａｓｈ Ｓｅｃｔｏｒ Ａｄｄｒｅｓｓ；ＦＳＡ）と呼ばれるアドレスを有している。例えば、第１のフラッシュセクタのアドレスは‘００’であり、‘ＦＳＡ＝００’と表示される。第２のフラッシュセクタのアドレスは‘０１’であり、‘ＦＳＡ＝０１’と表示される。第３のフラッシュセクタのアドレスは‘１０’であり、‘ＦＳＡ＝１０’と表示される。そして、第４のフラッシュセクタのアドレスは‘１１’であり、‘ＦＳＡ＝１１’と表示される。

第１のバッファ１４０は、フラッシュメモリのフラッシュセクタに対応される複数のバッファセクタ１４１〜１４４から構成される。バッファセクタ１４１〜１４４は、それぞれバッファセクタアドレス（Ｂｕｆｆｅｒ Ｓｅｃｔｏｒ Ａｄｄｒｅｓｓ；ＢＳＡ）を有している。例えば、第１のバッファセクタのアドレスは‘００’であり、‘ＢＳＡ＝００’と表示される。第２のバッファセクタのアドレスは‘０１’であり、‘ＢＳＡ＝０１’と表示される。第３のバッファセクタのアドレスは‘１０’であり、‘ＢＳＡ＝１０’と表示される。そして、第４のバッファセクタのアドレスは‘１１’であり、‘ＢＳＡ＝１１’と表示される。

第１のバッファ１４０には、セクタ別に相異なるパターンのテストデータＰａｔｔｅｒｎ Ａ，Ｐａｔｔｅｒｎ Ｂ，Ｐａｔｔｅｒｎ Ｃ，Ｐａｔｔｅｒｎ Ｄがそれぞれ貯蔵される。そして、それぞれのパターンのテストデータＰａｔｔｅｒｎ Ａ，Ｐａｔｔｅｒｎ Ｂ，Ｐａｔｔｅｒｎ Ｃ，Ｐａｔｔｅｒｎ Ｄは、セクタ毎に独立的にページバッファ１３２にローディングされる。

例えば、第３のバッファセクタに貯蔵されている‘Ｃ’パターンのテストデータをｍ番目ページ１３１ｍにプログラムしようとする場合、テストデータは、先ずページバッファ１３２にローディングされる。この際、選択されたバッファセクタに貯蔵されたデータの全体サイズは、ページバッファ１３２の全体サイズより狭いため、ページバッファ１３２が全て充填されるときまで選択されたセクタのテストデータが反復的にローディングされる。この場合、一つだけではなく、複数のセクタが同時に選択でき、選択されたセクタに含まれたテストデータの組み合わせによって、より多様なテストパターンが生成できる。

このような構成を有する第１のバッファ１４０及び各ページのアドレス指定は、レジスタ１６２に貯蔵されているアドレス情報によって遂行される。そして、ページバッファ１３２にローディングされたテストデータは、セルアレイ１３１に含まれている一つのページをプログラムするために使用されるか、又は複数のページを連続してプログラムするために使用できる。

例えば、ページバッファ１３２にローディングされたデータが複数のページをプログラムするために使用される場合には、プログラム動作が遂行されるとき毎に第１のバッファ１４０からテストデータがローディングされず、ページバッファ１３２にローディングされている既存のデータがそのまま使用される。このため、フラッシュ制御部１６７は、ページバッファ１３２に貯蔵されているテストデータが、プログラムの遂行された後でリセットされないように制御する。その結果、第１のバッファ１４０とページバッファ１３２との間の重複された内部データローディング過程が省略できて、テスト時間が短縮される。このようなページバッファ１３２についてのリセット禁止設定機能は、テストに使用されるデータの再使用可否によって遂行又は解除される。

このようなページバッファ１３２についてのデータのリセット禁止設定及び解除機能は、ページバッファ１３２の内部にデュアルラッチ（図示せず）の構造を構成することによって実現可能である。例えば、ページバッファ１３２は、第１のバッファ１４０からローディングされたデータを貯蔵する第１のラッチと、第１のラッチに貯蔵されたデータを内部的にダンピングして貯蔵する第２のラッチと、を含むように構成できる。第１のバッファ１４０から第１のラッチにテストデータがローディングされた後であれば、第１のバッファ１４０から第１のラッチへのデータローディングが禁止される。そして、ローディング禁止機能が解除され、第１のバッファ１４０から新しいデータがローディングされるときまで第１のラッチは既にローディングされたデータを持続的に保存する。第１のラッチにローディングされたデータは第２のラッチにダンピングされる。

第２のラッチは、セルアレイに実質的にプログラムされるデータを貯蔵する機能を遂行する。第２のラッチはプログラムされたデータについてのベリファイ（ｖｅｒｉｆｙ）が遂行された後、第１のラッチに貯蔵されたデータをダンピングしてくる。その結果、プログラム後にもページバッファ１３２にローディングされたデータがそのまま維持されるようにする。このような第１及び第２のラッチの間の内部的なデータダンピングによれば、ページバッファ１３２についてのデータのリセット禁止が解除されるときまで、ページバッファ１３２に貯蔵されたデータはそのまま維持される。このようなページバッファ１３２の構成は一例に過ぎなく、設計方式によって多様な形態に実現可能である。

図４は、本発明の好適な実施形態によるテスト方法を示す流れ図である。

図４を参照すると、本発明によるテスト方法は、先ずメモリ装置１００の内部に備えられている第１のバッファ１４０にテストデータＴＤＡＴＡ＿ＩＮを予め貯蔵して置く（段階１０００）。第１のバッファ１４０は、ＳＲＡＭのようにランダムアクセスが可能なメモリ装置から構成される。

下記で詳細に説明されるが、本発明によるテスト方法では、セルアレイについてのプログラムが遂行されるとき毎に外部からテストデータを受け入れる代わりに、第１のバッファ１４０に予め貯蔵して置いたテストデータＴＤＡＴＡ＿ＩＮを内部的にローディングしてテストを遂行する。その結果、メモリ装置１００がホスト１１０からデータを受け入れることに必要となる外部インターフェース時間を短縮することができる。

第１のバッファ１４０には、セクタ単位（例えば、５１２Ｂ）毎に相異なるパターンのテストデータが貯蔵され、第１のバッファ１４０に貯蔵された複数のテストデータのうち選択された任意のセクタに該当するテストデータがページバッファ１３２にローディングされる（段階１１００）。ページバッファ１３２にテストデータがローディングされた後であれば、ページバッファについてのリセットを禁止させる（段階１２００）。段階１２００で遂行されたページバッファのリセット禁止機能は、プログラムが遂行された後でページバッファ１３２に貯蔵されているデータがリセットされないようにする機能である。この機能によれば、ページバッファ１３２にデータを再ローディングする必要がなく、一回ローディングされたデータを反復的に使用できる。その結果、第１のバッファ１４０とページバッファ１３２との間の内部的なデータローディング時間を短縮することができる。

ページバッファ１３２に貯蔵されたテストデータは、セルアレイ１３１にプログラムされる（段階１３００）。それから、プログラムが正常的に遂行されたか、可否が判別される（すなわち、プログラムがパス（ｐａｓｓ）であるか、或いはフェイル（ｆａｉｌ）であるか、可否が判別される）（段階１４００）。一般に、プログラムが正常的に遂行されたか、可否を判別するベリファイ動作が遂行された後であれば、ページバッファ１３２に貯蔵されたデータは、‘１’又は‘０’の値にリセットされる。しかしながら、本発明では、ページバッファ１３２が二つのラッチから構成されるので、ベリファイ動作によって第２のラッチがリセットされても、第１のラッチに貯蔵されているテストデータが内部的に第２のラッチにダンピングされる。その結果、ページバッファ１３２にローディングされたデータがリセットされず、その値をそのまま維持できる。このようなページバッファについてのリセット禁止機能は、ページバッファ１３２をデュアルラッチ構造に設計することによって実現できる。

段階１４００での判別の結果、プログラムが正常的に遂行されなかったら、段階１３００に戻ってプログラムを再遂行する。この際、ページバッファ１３２には、段階１１００でローディングされたデータがリセットされずそのまま貯蔵されているため、第１のバッファ１４０からテストデータを再ローディングせず、ページバッファ１３２にローディングされているデータをそのまま使用する。

段階１４００での判別の結果、プログラムが正常的に遂行されたら、セルアレイ１３１にプログラムされた結果をテスト結果ＴＤＡＴＡ＿ＯＵＴとして読み込む（段階１５００）。段階１５００で読み込んだテスト結果は、第２のバッファ１５０に貯蔵される（段階１６００）。第２のバッファ１５０は、第１のバッファ１４０と同様にＳＲＡＭから構成される。

次いで、第２のバッファ１５０に貯蔵されたテスト結果ＴＤＡＴＡ＿ＯＵＴが外部のホスト１１０に出力される（段階１７００）。テスト結果ＴＤＡＴＡ＿ＯＵＴの出力は、一つのページについてのプログラムが終了されるとき毎にホスト１１０に出力されることもでき、ホスト１１０の要求に応じて複数のページについてのテスト結果を一度に出力することもできる。このようなテスト結果ＴＤＡＴＡ＿ＯＵＴの出力は、第２のバッファ１５０の容量及びホスト１１０とのインターフェースをどのように実現するかによって変わることができる。段階１７００でテスト結果ＴＤＡＴＡ＿ＯＵＴが出力された後であれば、ページバッファ１３２にローディングされているテストデータをそのまま用いてテストを遂行するか、可否が判別される（段階１８００）。

段階１８００での判別の結果、ページバッファ１３２にローディングされているテストデータをそのまま用いてテストを遂行する場合、手順は段階１３００に進行する。段階１３００では、ページバッファ１３２にテストデータを再びローディングせず、ページバッファ１３２にローディングされているテストデータをそのまま用いてテストを遂行する。

そして、段階１８００での判別の結果、ページバッファ１３２にローディングされているテストデータをそのまま用いてテストを遂行されない場合、ページバッファについてのリセット禁止機能が解除される（段階１９００）。それから、テストを終了するか、可否が判別される（段階２０００）。

段階２０００での判別の結果、テストを終了しないことと判別された場合、手順は段階１１００に戻る。段階１１００では、第１のバッファ１４０に貯蔵されている複数のテストデータパターンのうち任意のテストパターンを選択し、選択されたテストデータをページバッファ１３２にローディングする。それから、段階１２００〜段階２０００が反復される。そして、段階２０００での判別の結果、テストを終了することと判別された場合、手順は終了される。

前述したように、本発明によるメモリ装置のテスト方法は、テスト時に、メモリセルがプログラムされるとき毎にテストデータを外部からローディングしてくる代わりに、テストデータを半導体メモリ装置の内部のバッファに貯蔵して置く。そして、バッファに貯蔵されたテストデータをページバッファに選択的にローディングした後、これを反復的に用いてメモリセルをプログラムする。その結果、テストデータについてのローディング時間が短縮され、テスト効率が高められる。

以上のように、図面と明細書で最適実施形態が開示された。ここで、特定した用語が使用されたが、これは単に本発明を説明するための目的で使用されたものであり、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使用されたものではない。だから、当業者であれば、これより多様な変形及び均等な他の実施形態が可能であるという点を理解することになる。従って、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想によって決められるべきである。

本発明の好適な実施形態によるメモリ装置を含む情報処理システムの全体ブロック図である。 図１に示された制御部の詳細構成を示すブロック図である。 図２に示された第１のバッファに貯蔵されたテストデータを用いたプログラム例を示す図面である。 本発明の好適な実施形態によるテスト方法を示す流れ図である。

符号の説明

１００ ラッシュメモリ装置
１１０ ホスト
１３０ フラッシュコア
１４０，１５０ バッファ
１６０ 制御部

Claims (15)

1. メモリセルアレイと前記メモリセルアレイにプログラムされるデータを貯蔵するページバッファを備えた不揮発性メモリコア、
   外部ソースからテストデータを受け入れるテストデータ入力バッファ、そして
   前記不揮発性メモリコア及び前記テストデータ入力バッファを制御する制御回路を含み、
   前記制御回路は、前記テストデータを前記テストデータ入力バッファから前記ページバッファにローディングし、前記ページバッファにローディングされた前記テストデータを前記メモリセルアレイにプログラムし、そして前記メモリセルアレイの連続的なプログラムのために、前記プログラムされたテストデータを前記ページバッファに維持させることを特徴とするメモリ装置。
2. 前記制御回路は、プログラムの誤謬に応答して前記ページバッファ内にある前記維持されたテストデータを前記メモリセルアレイに再プログラムすることを特徴とする請求項１に記載のメモリ装置。
3. 前記制御回路は、第１のセットのメモリセルをテストするために、前記ページバッファにローディングされた前記テストデータを前記メモリセルアレイの前記第１のセットのメモリセルにプログラムし、
   前記制御回路は、第２のセットのメモリセルをテストするために、前記維持されたテストデータを前記メモリセルアレイの前記第２のセットのメモリセルにさらにプログラムすることを特徴とする請求項１に記載のメモリ装置。
4. 前記ページバッファは、前記ページバッファのリセット禁止機能が解除されるときまで前記プログラムされたテストデータを維持することを特徴とする請求項１に記載のメモリ装置。
5. 前記制御回路は、前記テストデータ入力バッファ内にそれぞれのテストデータパターンを貯蔵し、少なくとも一つ以上のテストデータパターンを前記ページバッファに複数回伝送し、少なくとも一つ以上のテストデータパターンを前記メモリセルアレイに複数回プログラムすることを特徴とする請求項１に記載のメモリ装置。
6. 前記制御回路は、
   外部ソースから一つ又はそれ以上の制御信号とテストデータとを受け入れるインターフェース回路と、
   前記一つ又はそれ以上の制御信号を貯蔵する制御レジスタと、
   前記不揮発性メモリコアをプログラムすると共に読み出すメモリコントローラと、
   前記インターフェース、前記テストデータ入力バッファ、及び前記メモリコントローラの間でテストデータを伝送するバッファコントローラと、
   前記制御レジスタに貯蔵されている一つ又はそれ以上の制御信号に応答して、前記バッファコントローラと前記メモリコントローラとを制御するステートマシン回路とを含むことを特徴とするメモリ装置。
7. 前記メモリセルアレイから読み出されたデータを受け入れるテストデータ出力バッファをさらに含み、
   前記制御回路は、前記テストデータ出力バッファに貯蔵されたデータを外部受領者に伝達する動作をさらに遂行することを特徴とする請求項１に記載のメモリ装置。
8. 前記テストデータ出力バッファは、ランダムアクセスメモリを含むことを特徴とする請求項７に記載のメモリ装置。
9. 前記テストデータ入力バッファは、ランダムアクセスメモリを含むことを特徴とする請求項１に記載のメモリ装置。
10. メモリセルアレイと前記メモリセルアレイにプログラムされるデータを貯蔵するページバッファを備えた不揮発性メモリコア、そして外部ソースからテストデータを受け入れるテストデータ入力バッファを含むメモリ装置をテストする方法であって、
    前記テストデータを前記テストデータ入力バッファから前記ページバッファにローディングする段階と、
    前記ページバッファにローディングされた前記テストデータを前記メモリセルアレイにプログラムする段階と、
    前記プログラムされたテストデータを前記ページバッファに維持させる段階と、
    前記維持されたテストデータを前記メモリセルアレイにプログラムする段階とを含むことを特徴とするメモリ装置のテスト方法。
11. 前記維持されたテストデータを前記メモリセルアレイにプログラムする段階では、プログラムの誤謬に応答して前記維持されたテストデータを前記メモリセルアレイに再プログラムすることを特徴とする請求項１０に記載のメモリ装置のテスト方法。
12. 前記ページバッファにローディングされた前記テストデータを前記メモリセルアレイにプログラムする段階では、第１のセットのメモリセルにプログラムし、
    前記維持されたテストデータを前記メモリセルアレイにプログラムする段階では、第２のセットのメモリセルにプログラムすることを特徴とする請求項１０に記載のメモリ装置のテスト方法。
13. 前記プログラムされたテストデータを前記ページバッファに維持させる段階では、前記ページバッファのリセット禁止機能が解除されるときまで前記プログラムされたテストデータを維持することを特徴とする請求項１０に記載のメモリ装置のテスト方法。
14. 前記テストデータを前記テストデータ入力バッファから前記ページバッファにローディングする段階は、前記テストデータ入力バッファ内にそれぞれのテストデータパターンを貯蔵することによって進行され、
    前記テストデータを前記テストデータ入力バッファから前記ページバッファにローディングする段階では、少なくとも一つ以上のテストデータが前記ページバッファに複数回伝送され、
    前記ページバッファにローディングされた前記テストデータを前記メモリセルアレイにプログラムする段階では、少なくとも一つ以上のテストデータが前記メモリセルアレイに複数回プログラムされることを特徴とする請求項１０に記載のメモリ装置のテスト方法。
15. 前記メモリセルアレイから読み出されたデータをテストデータ出力バッファに貯蔵する段階と、
    前記テストデータ出力バッファに貯蔵されたデータを外部受領者に伝達する段階とをさらに含むことを特徴とする請求項１０に記載のメモリ装置のテスト方法。

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