JP2006073604A - Semiconductor evaluation method and semiconductor evaluation device - Google Patents
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Abstract
Description
本発明は、半導体評価方法及び半導体評価装置に係り、特に試料を高分解能かつ高精度で評価し得る半導体評価方法及び半導体評価装置に関する。 The present invention relates to a semiconductor evaluation method and a semiconductor evaluation apparatus, and more particularly to a semiconductor evaluation method and a semiconductor evaluation apparatus that can evaluate a sample with high resolution and high accuracy.
従来より、半導体装置の電気的特性の評価が、以下のようにして行われてきた。 Conventionally, evaluation of electrical characteristics of a semiconductor device has been performed as follows.
図16は、従来の半導体装置の評価方法を示す断面図である。 FIG. 16 is a cross-sectional view showing a conventional method for evaluating a semiconductor device.
まず、評価対象となる半導体装置を用意する。 First, a semiconductor device to be evaluated is prepared.
例えばシリコンより成る半導体基板154上には、ゲート絶縁膜156を介してゲート電極158が形成されている。ゲート電極158は、例えば、ポリシリコン膜158aと金属膜158bとを順次積層して成る積層膜により構成されている。
For example, a
ゲート電極158の側壁部分には、サイドウォール絶縁膜160が形成されている。サイドウォール絶縁膜160が形成されたゲート電極158の両側の半導体基板154内には、ソース/ドレイン拡散層162が形成されている。こうして、ゲート電極158とソース/ドレイン拡散層162とを有するトランジスタ164が構成されている。
A
半導体基板154上には、トランジスタ164を覆うように層間絶縁膜166が形成されている。層間絶縁膜166には、導体プラグ168及び配線170が埋め込まれている。層間絶縁膜166上には、電極パッド172が形成されている。電極パッド172は、導体プラグ168及び配線170を介して、トランジスタ164のゲート電極158又はソース/ドレイン拡散層162に電気的に接続されている。層間絶縁膜166上には保護膜167が形成されている。電極パッド172は、保護膜167から露出している。
An interlayer
半導体装置を評価する際には、半導体検査装置のプローブ122を電極パッド172に接触させ、導体プラグ168及び配線170を介して、トランジスタ164等に電圧を印加する。そして、複数のトランジスタ164等より成る電気回路の特性が半導体検査装置により測定される。
When evaluating the semiconductor device, the
しかしながら、図16に示すような半導体装置の評価方法では、電気回路としての特性を測定するため、トランジスタ164の特性を単体で評価することはできなかった。
However, in the method for evaluating a semiconductor device as shown in FIG. 16, since the characteristics as an electric circuit are measured, the characteristics of the
ここで、半導体基板154上にトランジスタ164のみを形成した状態で、トランジスタ164の評価を行うことも考えられる。しかし、実際の半導体装置では、トランジスタ164を形成した後に、様々な成膜プロセス、熱処理等が行われる。このため、半導体基板154上にトランジスタ164のみを形成した段階におけるトランジスタ164の特性と、実際に製造された半導体装置におけるトランジスタ164の特性とでは、大きく異なってしまう場合が多い。従って、完成した後の半導体装置に対して評価を行うことが極めて重要である。
Here, it can be considered that the
完成した後の半導体装置に対しての評価方法としては、以下のような評価方法が提案されている。図17は、提案されている半導体評価方法を示す工程図である。 As an evaluation method for a completed semiconductor device, the following evaluation method has been proposed. FIG. 17 is a process diagram showing a proposed semiconductor evaluation method.
まず、完成した半導体装置より成る試料112を用意する(図16参照)。
First, a
次に、機械的研磨等により、電極パッド172、配線170等を除去する(図17(a)参照)。
Next, the
次に、層間絶縁膜166をエッチング除去する(図17(b)参照)。
Next, the
次に、導体プラグ168及びゲート電極158を選択的にエッチング除去する(図17(c)参照)。
Next, the conductor plug 168 and the
こうして、測定対象となる試料が作成される。
しかしながら、提案されている評価方法では、ゲート電極158を選択的にエッチングする際に、ゲート絶縁膜156にダメージが加わってしまっていた。また、提案されている評価方法では、配線170等を研磨する際に、トランジスタ164までもが研磨されてしまうのを防止すべく、試料112の表面を光学顕微鏡等により頻繁に確認しなければならなかった。また、エッチングを行う際には、エッチング液、エッチングガス、エッチング条件等を最適化しなければならなかった。このため、提案されている評価方法は、試料の作成自体が容易ではなく、試料の作成に長時間を要してしまっていた。また、上記のようにして作成された試料は、表面に大きな凹凸が形成されてしまうため、SPM(Scanning Probe Microscope、走査型電子顕微鏡)等を用いた評価を行うのには適していなかった。
However, in the proposed evaluation method, the
本発明の目的は、試料にダメージを加えることなく、試料の評価を高分解能かつ高精度で行うことができる半導体評価方法及び半導体評価装置を提供することにある。 An object of the present invention is to provide a semiconductor evaluation method and a semiconductor evaluation apparatus capable of evaluating a sample with high resolution and high accuracy without damaging the sample.
本発明の一観点によれば、半導体基板と、前記半導体基板の第1の面側に形成された半導体素子と、前記半導体素子を覆うように形成された絶縁層とを有する半導体装置より成る試料を、走査型プローブ顕微鏡を用いて評価する半導体評価方法であって、前記試料の前記絶縁層が形成されている側が試料台に接するように、前記試料台上に前記試料を固定する第1のステップと、前記半導体基板の第2の面側を研磨することにより、前記半導体基板の厚さを所定の厚さまで薄くする第2のステップと、前記走査型プローブ顕微鏡の探針に電圧を印加し、前記探針を前記半導体基板の前記第2の面側に接触させ、前記探針を流れる電流を測定する第3のステップとを有する半導体評価方法が提供される。 According to one aspect of the present invention, a sample comprising a semiconductor device having a semiconductor substrate, a semiconductor element formed on the first surface side of the semiconductor substrate, and an insulating layer formed to cover the semiconductor element. Is a semiconductor evaluation method using a scanning probe microscope to fix the sample on the sample stage so that the side of the sample on which the insulating layer is formed contacts the sample stage Applying a voltage to the probe of the scanning probe microscope, and a second step of reducing the thickness of the semiconductor substrate to a predetermined thickness by polishing the second surface side of the semiconductor substrate. And a third step of measuring the current flowing through the probe by bringing the probe into contact with the second surface side of the semiconductor substrate.
本発明の他の観点によれば、半導体基板と、前記半導体基板の第1の面側に形成された半導体素子と、前記半導体素子を覆うように形成された絶縁層とを有する半導体装置より成る試料を、走査型プローブ顕微鏡を用いて評価する半導体評価装置であって、前記走査型プローブ顕微鏡の探針に電圧を印加する電圧印加手段と、所定の厚さまで薄くした前記半導体基板の前記第2の面側に前記探針を接触させ、前記探針を流れる電流を測定する電流測定手段とを有する半導体評価装置が提供される。 According to another aspect of the present invention, the semiconductor device includes a semiconductor substrate, a semiconductor element formed on the first surface side of the semiconductor substrate, and an insulating layer formed to cover the semiconductor element. A semiconductor evaluation apparatus for evaluating a sample using a scanning probe microscope, the voltage applying means for applying a voltage to a probe of the scanning probe microscope, and the second of the semiconductor substrate thinned to a predetermined thickness There is provided a semiconductor evaluation apparatus having current measuring means for measuring the current flowing through the probe by bringing the probe into contact with the surface of the surface.
本発明によれば、半導体基板の裏面側を研磨することにより半導体基板の厚さを極めて薄くし、プローブに電圧を印加した状態で、半導体基板の裏面側にプローブを接触させ、プローブを走査させることにより、試料に対する測定を行う。半導体基板の厚さが極めて薄いため、プローブから半導体基板内に流れ込む電子が、極めて狭い領域に集中した状態でトランジスタ側に流入する。このため、本発明によれば、高分解能かつ高精度で測定することができる。しかも、研磨するのは半導体基板の裏面側であるため、半導体基板の表面側に形成されたトランジスタ等にダメージを加えることもない。従って、本発明によれば、試料にダメージを加えることなく、高分解能かつ高精度で試料を評価することができる。 According to the present invention, the thickness of the semiconductor substrate is made extremely thin by polishing the back side of the semiconductor substrate, and the probe is brought into contact with the back side of the semiconductor substrate and the probe is scanned in a state where a voltage is applied to the probe. Thus, measurement is performed on the sample. Since the thickness of the semiconductor substrate is extremely thin, electrons flowing from the probe into the semiconductor substrate flow into the transistor side in a state of being concentrated in an extremely narrow region. Therefore, according to the present invention, measurement can be performed with high resolution and high accuracy. In addition, since the polishing is performed on the back surface side of the semiconductor substrate, the transistor formed on the front surface side of the semiconductor substrate is not damaged. Therefore, according to the present invention, the sample can be evaluated with high resolution and high accuracy without damaging the sample.
しかも、本発明によれば、電流像とともにAFM像も取得するため、AFM像と電流像とを対応するように表示させることができる。従って、本発明によれば、測定結果をデバイス開発における有力な指針として容易に利用することが可能となる。 Moreover, according to the present invention, since the AFM image is acquired together with the current image, it is possible to display the AFM image and the current image so as to correspond to each other. Therefore, according to the present invention, the measurement result can be easily used as a powerful guideline for device development.
[第1実施形態]
本発明の第1実施形態による半導体評価装置及び半導体評価方法を図1乃至図10を用いて説明する。図1は、本実施形態による半導体評価装置を示す概略図である。
[First Embodiment]
A semiconductor evaluation apparatus and a semiconductor evaluation method according to a first embodiment of the present invention will be described with reference to FIGS. FIG. 1 is a schematic view showing the semiconductor evaluation apparatus according to the present embodiment.
まず、本実施形態による半導体評価装置について図1を用いて説明する。 First, the semiconductor evaluation apparatus according to the present embodiment will be explained with reference to FIG.
本実施形態による半導体評価装置は、走査型電子顕微鏡(SPM、Scanning Probe Microscope)を用いた半導体評価装置であって、プローブ22に電圧を印加する電圧印加手段21と、所定の厚さまで薄くした半導体基板54(図7、図8参照)の裏面側にプローブ22を接触させ、プローブ22を流れる電流を測定する電流測定手段24、26とを有するものである。
The semiconductor evaluation apparatus according to the present embodiment is a semiconductor evaluation apparatus using a scanning electron microscope (SPM), a voltage applying means 21 for applying a voltage to the
図1に示すように、本実施形態による半導体評価装置は、主として、半導体評価装置全体を制御するとともに所定の処理を行う処理部10と、試料12をX−Y方向に走査するX−Yステージ14と、圧電素子(図示せず)を用いて導電性のカンチレバー16をZ方向に移動させるスキャナ18と、スキャナ18の圧電素子に印加される電圧に基づいてAFM(Atomic Force Microscope、原子間力顕微鏡)像を生成するAFM像生成部20と、試料12にバイアス電圧Vbiasを印加するための電源21と、プローブ22に流れる電流を増幅するアンプ24と、アンプ24により増幅された信号に基づいて電流像を生成する電流像生成部26と、AFM像と電流像とを対応させて表示する表示部28とを有している。
As shown in FIG. 1, the semiconductor evaluation apparatus according to the present embodiment mainly includes a
処理部10は、例えばコンピュータにより構成されている。
The
処理部10には、記憶部30が接続されている。記憶部30には、測定結果等の様々なデータが一時的又は継続的に記憶される。記憶部30は、例えばハードディスクやRAM等により構成することができる。記憶部30には、処理部10に所定の処理や制御を行わせるためのプログラムがインストールされている。
A
処理部10には、操作者が命令を入力するための入力部32が接続されている。入力部32は、例えば、キーボードやマウス等により構成することができる。
An
処理部10には、X−Y走査回路34が接続されている。X−Y走査回路34は、処理部10から出力されるXY座標に関する信号に基づいて、X−Yステージ14を制御するための信号を出力する。
An
X−Yステージ14上には、試料12を支持する試料台36が載置される。X−Yステージ14は、X−Y走査回路34から出力される信号に基づいて、試料台36をX−Y方向に適宜移動させる。
A
試料台36の材料としては、自然光又はレーザ光を透過する透明な材料が用いられる。試料台36の材料として透明な材料を用いるのは、後述するように、光学顕微鏡を用いて等厚干渉縞を観察する際に、試料台36を介して試料12に光を入射させる必要があるためである。
As a material for the
試料台36には、電極38が埋め込まれている。電極38は、バイアス電圧Vbiasを試料12に印加するためのものである。試料12は、例えば導電性の接着剤76(図8参照)を用いて試料台36に固定されている。試料12のうちの試料台36に対向する面には、トランジスタ64(図8参照)等に接続された電極パッド72(図8参照)が形成されている。電極パッド72は、導電性の接着剤76及び電極38を介して、電源21のプラス側に電気的に接続される。こうして、バイアス電圧Vbiasが試料12に印加されるようになっている。
An
スキャナ18は、圧電素子(図示せず)と、圧電素子により駆動されるアクチュエータ40とを有している。アクチュエータ40には、導電性のカンチレバー16が取り付けられている。圧電素子に印加される電圧に応じてアクチュエータ40がZ方向に移動され、アクチュエータ40の移動に伴ってカンチレバー16がZ方向に移動する。
The
導電性のカンチレバー16の先端部の下面側には、導電性のプローブ(探針)22が設けられている。試料12に対して測定を行う際には、導電性のプローブ22の先端を試料12に接触させながら測定を行う。
A conductive probe (probe) 22 is provided on the lower surface side of the distal end portion of the
カンチレバー16の先端部の上面側には、ミラー42が設けられている。ミラー42の上方には、レーザ光源44が設けられている。レーザ光源44から出射されるレーザ光は、ミラー42により反射され、検出器46に入射される。
A
検出器46は、検出面におけるレーザ光が入射される位置を検出するものである。プローブ22をX−Y方向に走査させると、プローブ22が接触している試料12表面の凹凸に応じて、カンチレバー16の反り具合が変化し、ミラー42の傾斜角が変化する。ミラー42の傾斜角が基準の角度に対して変化すると、ミラー42の傾斜角に応じて、検出器46の検出面に入射されるレーザ光の位置も変化する。検出器46は、検出面におけるレーザ光の入射位置に基づいた信号を出力する。
The
検出器46から出力される信号は、サーボ回路(フィードバックループ回路)48に入力される。サーボ回路48は、検出器46から出力される信号に基づき、検出器46の検出面に入射されるレーザ光の位置が基準の位置となるように、スキャナ18の圧電素子に印加する電圧を変化させる。
A signal output from the
圧電素子は、サーボ回路により印加される電圧に応じて、アクチュエータ40をZ方向に駆動する。具体的には、圧電素子は、ミラー42の傾斜角が基準の傾斜角に戻るようにアクチュエータ40をZ方向に駆動する。プローブ22の先端が接触している試料12の表面の高さが基準の高さより高い場合には、プローブ22の先端が接触している試料12の表面の高さに応じた電圧が圧電素子に印加され、プローブ22の先端が接触している試料12の表面の高さに応じた位置にアクチュエータ40が移動する。また、プローブ22の先端が接触している試料12の表面の高さが基準の高さより低い場合には、プローブ22の先端が接触している試料12の表面の高さに応じた電圧が圧電素子に印加され、プローブ22の先端が接触している試料12の表面の高さに応じた位置にアクチュエータ40が下方に移動する。このように、圧電素子に印加される電圧は、プローブ22の先端が接触している試料12の表面の高さに応じた電圧となる。
The piezoelectric element drives the
サーボ回路48からスキャナ18の圧電素子に入力される電圧信号は、AFM像を生成するためのAFM像生成部20にも入力される。スキャナ18の圧電素子に印加される電圧は、プローブ22の先端が接触している試料12の表面の高さに応じた電圧であるため、AFM像生成部20は、スキャナ18の圧電素子に印加される電圧信号に基づいて、プローブ22の先端が接触している試料12の表面の高さを求めることができる。また、プローブ22の先端が位置しているXY座標に関する情報が、処理部10からAFM像生成部20に入力される。AFM像生成部20は、プローブ22の先端が接触している試料12の表面の高さに関するデータと、プローブ22の先端が位置しているXY座標に関する情報とに基づいて、AFM像を生成する。
The voltage signal input from the
電源21は、試料12にバイアス電圧Vbiasを印加するためのものである。電源21のプラス側は、配線50、電極38及び導電性接着剤76を介して試料12に設けられた電極パッド72に電気的に接続される。電源21のマイナス側は、接地電位GNDに接続されている。
The
導電性のカンチレバー16は、配線52を介してアンプ24の入力端子のプラス側に接続されている。アンプ24の入力端子のマイナス側は、接地電位GNDに接続されている。
The
プローブ22及び導電性カンチレバー16には、プローブ22が接触している部分の電気的特性に応じた電流が流れる。プローブ22及び導電性カンチレバー16に流れる電流は、アンプ24により増幅される。
The
アンプ24により増幅された信号は、電流像生成部26に入力される。電流像生成部26に入力される信号は、プローブ22及びカンチレバー16を流れる電流に応じた信号である。電流像生成部26は、電流像生成部26に入力される信号に基づいて、プローブ22及びカンチレバー16に流れる電流を求めることができる。また、プローブ22の先端が位置しているXY座標に関する情報が、処理部10から電流像生成部26に入力される。電流像生成部26は、プローブ22等に流れる電流に関するデータと、プローブ22が位置しているXY座標に関する情報とに基づいて、電流像を生成する。なお、電流像とは、試料の各箇所において測定される電流の分布を画像として表したものである。
The signal amplified by the
AFM像生成部20により生成されたAFM像に関するデータは、処理部10に入力される。また、電流像生成部26により生成された電流像に関するデータも、処理部10に入力される。
Data relating to the AFM image generated by the AFM
処理部10は、AFM像と電流像とを、表示器28の表示画面に表示する。AFM像と電流像とは同じXY座標系に関連付けられているため、AFM像に対応するように電流像を表示することが可能である。表示部28は、例えばCRTや液晶ディスプレイ等により構成されている。また、AFM像や電流像は、プリンタ(図示せず)により印刷表示することも可能である。
The
こうして、本実施形態による半導体評価装置が構成されている。 Thus, the semiconductor evaluation apparatus according to the present embodiment is configured.
次に、本実施形態による半導体評価方法を図2乃至図10を用いて説明する。図2は、半導体基板上にトランジスタ等を形成した状態を示す断面図である。図3は、半導体基板の裏面側を研磨する方法を示す工程図である。図4は、試料を試料台に固定した状態を示す断面図である。図5は、半導体基板の厚さを薄くした状態を示す断面図である。図6は、半導体基板の厚さを薄くした状態を示す平面図及び断面図である。図6(a)は平面図であり、図6(b)は図6(a)のA−A′線断面図である。図7は、試料がセッティングされている状態を示す斜視図である。図8は、試料がセッティングされている状態を示す断面図である。 Next, the semiconductor evaluation method according to the present embodiment will be explained with reference to FIGS. FIG. 2 is a cross-sectional view showing a state in which transistors and the like are formed on a semiconductor substrate. FIG. 3 is a process diagram showing a method of polishing the back side of the semiconductor substrate. FIG. 4 is a cross-sectional view showing a state in which the sample is fixed to the sample stage. FIG. 5 is a cross-sectional view showing a state where the thickness of the semiconductor substrate is reduced. 6A and 6B are a plan view and a cross-sectional view illustrating a state where the thickness of the semiconductor substrate is reduced. 6A is a plan view, and FIG. 6B is a cross-sectional view taken along line AA ′ of FIG. 6A. FIG. 7 is a perspective view showing a state in which a sample is set. FIG. 8 is a cross-sectional view showing a state where a sample is set.
まず、図2に示すように、表面側(第1の面側)にトランジスタ等が形成された半導体基板54を用意する。
First, as shown in FIG. 2, a
半導体基板54としては、例えばシリコン基板が用いられている。半導体基板54の厚さは、例えば0.3mm以上である。半導体基板54の表面側には、ゲート絶縁膜56を介してゲート電極58が形成されている。ゲート電極58は、例えば、ポリシリコン膜58aと金属膜58bとを順次積層して成る積層膜により構成されている。ゲート長は、例えば40nm程度である。ゲート電極58の側壁部分には、サイドウォール絶縁膜60が形成されている。サイドウォール絶縁膜60が形成されたゲート電極58の両側の半導体基板54内には、ソース/ドレイン拡散層62が形成されている。こうして、ゲート電極58とソース/ドレイン拡散層62とを有するトランジスタ64が構成されている。半導体基板54上には、トランジスタ64を覆うように層間絶縁膜66が形成されている。層間絶縁膜66には、導体プラグ68及び配線70が埋め込まれている。層間絶縁膜66上には、電極パッド72が形成されている。電極パッド72は、導体プラグ68及び配線70を介して、トランジスタ64のゲート電極58又はソース/ドレイン拡散層62に電気的に接続されている。層間絶縁膜66上には保護膜67が形成されている。電極パッド72は、保護膜67から露出している。
For example, a silicon substrate is used as the
次に、図3(a)に示すように、透明な材料より成る試料台36を用意する。試料台36の材料として透明な材料を用いるのは、後述するように、光学顕微鏡により等厚干渉縞を観察する際に、試料台36を介して試料12に光を入射させる必要があるためである。透明な材料より成る試料台36としては、例えば、ガラス板、石英板等を挙げることができる。
Next, as shown in FIG. 3A, a
次に、試料台36に貫通孔74を形成する。
Next, a through
次に、貫通孔74内に電極38を埋め込む。電極38は、バイアス電圧Vbiasを試料12に印加するためのものである。
Next, the
なお、試料台36として、導電性を有する透明板を用いてもよい。導電性を有する透明板としては、例えば、表面にITO膜が形成されたガラス板等を挙げることができる。試料台36として導電性を有する透明板を用いれば、試料台36に電極38を埋め込むことなく、試料台36を介して試料12に電圧を印加することが可能となる。
Note that a transparent plate having conductivity may be used as the
次に、図3(b)及び図4に示すように、導電性の接着剤76を用いて、試料台36上に試料12を固定する。導電性の接着剤76としては、透明な導電性接着剤を用いる。試料12を試料台36に接着する際には、半導体基板54の表面側(第1の面側)、即ち、トランジスタ64等が形成された側が、試料台36に対向するようにする。導電性の接着剤76を用いて試料12を試料台36に固定するため、電極38が、導電性接着剤76及び電極パッド72等を介して、トランジスタ64のゲート電極58及びソース/ドレイン拡散層62に電気的に接続される。
Next, as shown in FIGS. 3B and 4, the
次に、図3(c)に示すように、研磨布78等を用いて半導体基板54の裏面側(第2の面側)を研磨し(背面研磨)、半導体基板54の厚さを薄くする。半導体基板54の裏面側を研磨する際には、まず、粗研磨により半導体基板54の厚さをある程度まで薄くし(粗研磨)、その後、CMP法等により鏡面研磨を行う(仕上げ研磨)。仕上げ研磨を行うことにより、半導体基板54の裏面側が十分に平坦な状態となる。
Next, as shown in FIG. 3C, the back surface side (second surface side) of the
こうして、図3(d)及び図5に示すように、半導体基板54の厚さが薄くなる。試料12の評価を高分解能かつ高精度に行うためには、半導体基板54の厚さtを極めて薄くすることが必要である。具体的には、半導体基板54の厚さtを1μm以下とすることが望ましい。
In this way, the thickness of the
研磨により薄くした半導体基板54の厚さtは、光学顕微鏡を用いて等厚干渉縞を観察することにより求めることができる。等厚干渉縞とは、厚さが場所により変化している薄層の表裏面で反射された光による干渉縞のことである。等厚干渉縞では、同じ厚さの部分が同じ明るさとなる。等厚干渉縞を光学顕微鏡により観察する際に、試料台36を介して試料12に光を入射させるため、試料台36は透明であることが必要である。
The thickness t of the
図6(b)に示すように、半導体基板54の縁部では、半導体基板54の厚さt0は0μmとなっている。半導体基板54の縁部から中央部に向かって、半導体基板54の厚さtが徐々に厚くなっている。このような試料12を光学顕微鏡で観察すると、図6(a)に示すような等厚干渉縞が観察される。従って、厚さが0μmである半導体基板54の縁部における厚さt0を基準とし、等厚干渉縞の数に基づいて、試料12の各箇所における半導体基板54の厚さtを求めることが可能である。
As shown in FIG. 6 (b), the edge of the
こうして、研磨により薄くした半導体基板54の厚さtが確認される。
Thus, the thickness t of the
次に、図1に示すように、試料台36をX−Yステージ14上に載置する。試料台36をX−Yステージ14上に載置する際には、半導体基板54の裏面側(第2の面側)が上側に位置するように、試料台36を載置する。
Next, as shown in FIG. 1, the
次に、試料台36に埋め込まれた電極38から引き出された配線50を、電源21のプラス側に接続する。
Next, the
次に、図1、図7及び図8に示すように、プローブ22の位置合わせを行う。
Next, as shown in FIGS. 1, 7, and 8, the
こうして、試料12に対して測定を行うための準備が完了する。
In this way, the preparation for measuring the
次に、試料12に対しての測定を開始する。
Next, measurement for the
試料12に対しての測定を開始する際には、操作者(図示せず)が、試料の測定を開始すべき旨の命令を入力部32から入力する。
When starting measurement on the
処理部10は、操作者による命令に基づいて、所定の処理を行う。具体的には、プローブ22に電圧を印加した状態で、X−Yステージ14を走査する。電流像生成部26は、プローブ22に流れる電流に応じた信号を、XY座標に関連付けて取得する。また、AFM像生成部20は、スキャナ18の圧電素子に印加される電圧信号をXY座標に関連付けて取得する。
The
なお、本願の特許請求の範囲及び明細書中において、プローブ(探針)に電圧を印加するとは、プローブ22と試料12との間にバイアス電圧を印加するあらゆる場合を含むものとする。即ち、試料12を電源21のプラス側に接続し、プローブ22を電源21のマイナス側に接続(接地)してもよいし、試料12を電源21のマイナス側に接続(接地)し、プローブ22を電源21のプラス側に接続してもよい。
In the claims and specification of the present application, applying a voltage to the probe (probe) includes all cases in which a bias voltage is applied between the
図9は、半導体基板の厚さと測定における分解能との関係を示す概念図である。図9(a)は、半導体基板の厚さが比較的厚い場合を示しており、図9(b)は、半導体基板の厚さが比較的薄い場合を示している。 FIG. 9 is a conceptual diagram showing the relationship between the thickness of the semiconductor substrate and the resolution in measurement. FIG. 9A shows a case where the thickness of the semiconductor substrate is relatively thick, and FIG. 9B shows a case where the thickness of the semiconductor substrate is relatively thin.
プローブ22から半導体基板54内に流入する電子は、半導体基板54内で発散する。図9(a)に示すように、半導体基板54の厚さtが比較的厚い場合には、電子が比較的広い領域に発散してゲート電極58側に流入するため、あまり高い分解能で測定することができず、測定値のばらつきやノイズも比較的大きくなってしまう。
Electrons flowing from the
これに対し、図9(b)に示すように、半導体基板54の厚さtが極めて薄い場合には、電子が極めて狭い領域に集中している状態でゲート電極58側に流入するため、非常に高い分解能で測定することができ、測定値のばらつきやノイズも非常に小さくすることができる。従って、本実施形態のように半導体基板54の厚さtを極めて薄くすることにより、高分解能かつ高精度に測定を行うことが可能となる。
On the other hand, as shown in FIG. 9B, when the thickness t of the
次に、処理部10は、電流像生成部26により生成された電流像に関するデータと、AFM像生成部20により生成されたAFM像に関するデータとを用い、電流像とAFM像とを表示器28の表示画面上に表示させる。
Next, the
図10は、本実施形態による半導体評価方法により得られた電流像を示す概念図である。図10に示す電流像は、図8に示すように、ゲート電極58が形成されている領域を含む領域81に対してプローブ22を走査させることにより取得したものである。図10では、表示色の明度を異ならせることにより電流の大きさを表している。表示色が濃くなるほど電流が小さく、表示色が薄くなるほど電流が大きい。
FIG. 10 is a conceptual diagram showing a current image obtained by the semiconductor evaluation method according to the present embodiment. The current image shown in FIG. 10 is obtained by causing the
図10から分かるように、サイドウォール絶縁膜60が形成されている領域を流れる電流は非常に小さいことが分かる。また、サイドウォール絶縁膜60が形成されている領域には、一様な電流が流れている。電流が一様に流れていることから、サイドウォール絶縁膜60が形成されている領域には、異常な電流が流れる箇所が存在していないことが分かる。
As can be seen from FIG. 10, the current flowing through the region where the
また、図10から分かるように、ソース/ドレイン拡散層62が形成されている領域を流れる電流は、サイドウォール絶縁膜60が形成されている領域を流れる電流より大きい。また、ソース/ドレイン拡散層62には、一様な電流が流れている。電流が一様に流れていることから、ソース/ドレイン拡散層62が形成されている領域には、異常な電流が流れる箇所は存在していないことが分かる。
Also, as can be seen from FIG. 10, the current flowing through the region where the source /
また、図10から分かるように、ゲート電極58及びゲート絶縁膜56が形成されている領域を流れる電流は、ソース/ドレイン拡散層62が形成されている領域を流れる電流より大きい。また、ゲート絶縁膜56が形成されている領域のうちの一部の領域80において、比較的大きな電流が流れている。このことから、比較的大きなリーク電流が流れる領域80が、ゲート絶縁膜56の一部に存在していることが分かる。
Further, as can be seen from FIG. 10, the current flowing through the region where the
このように、本実施形態によれば、異常なリーク電流が流れる箇所を高分解能かつ高精度で特定することができる。また、本実施形態によれば、リーク電流値についても高分解能かつ高精度に測定することができる。 As described above, according to the present embodiment, it is possible to specify a portion where an abnormal leakage current flows with high resolution and high accuracy. Further, according to the present embodiment, the leakage current value can be measured with high resolution and high accuracy.
このように、本実施形態では、半導体基板54の裏面側を研磨することにより半導体基板54の厚さを極めて薄くし、プローブ22に電圧を印加した状態で、半導体基板54の裏面側にプローブ22を接触させ、プローブ22を走査させることにより、試料12に対する測定を行う。半導体基板54の厚さが極めて薄いため、プローブ22から半導体基板54内に流れ込む電子が、極めて狭い領域に集中した状態でトランジスタ64側に流入する。このため、本実施形態によれば、高分解能かつ高精度で測定することができる。しかも、研磨するのは半導体基板54の裏面側であるため、半導体基板54の表面側に形成されたトランジスタ等にダメージを加えることもない。従って、本実施形態によれば、試料にダメージを加えることなく、高分解能かつ高精度で試料を評価することができる。
As described above, in this embodiment, the thickness of the
しかも、本実施形態によれば、電流像とともにAFM像も取得するため、AFM像と電流像とを対応するように表示させることができる。従って、本実施形態によれば、測定結果をデバイス開発における有力な指針として容易に利用することが可能となる。 Moreover, according to the present embodiment, since the AFM image is acquired together with the current image, the AFM image and the current image can be displayed so as to correspond to each other. Therefore, according to the present embodiment, the measurement result can be easily used as an effective guideline for device development.
(変形例)
次に、本実施形態による半導体評価方法の変形例を図11乃至図13を用いて説明する。図11及び図12は、本変形例による半導体評価方法を示す工程図である。
(Modification)
Next, modified examples of the semiconductor evaluation method according to the present embodiment will be described with reference to FIGS. 11 and 12 are process diagrams showing a semiconductor evaluation method according to this modification.
本変形例による半導体評価方法は、半導体基板54に対して粗研磨を行った後、半導体基板54を部分的に薄くすることにより、半導体基板54が極めて薄くなっている領域を部分的に形成することに主な特徴がある。
In the semiconductor evaluation method according to this modification, after the rough polishing is performed on the
まず、試料12を試料台36上に固定するまでの工程は、図3(a)及び図3(b)を用いて上述した半導体評価方法と同様であるので説明を省略する(図11(a)及び図11(b)参照)。
First, since the process until the
次に、図11(c)に示すように、研磨布78等を用いて半導体基板54の裏面側を研磨する(粗研磨)。これにより、半導体基板54の厚さが、ある程度まで薄くなる。
Next, as shown in FIG. 11C, the back surface side of the
次に、図12(a)に示すように、ディンプルグラインダ82を用いて、半導体基板54の裏面側を部分的に薄くする。ディンプルグラインダ82とは、周囲に研磨布84が付された円柱状のホイール86を回転させながら試料に押し付けることにより、試料を部分的に薄くすることができる研磨装置である。
Next, as shown in FIG. 12A, the back side of the
図13は、半導体基板を部分的に薄くした状態を示す概略図である。図13(a)は平面図であり、図13(b)は図13(a)のA−A′線断面図である。 FIG. 13 is a schematic view showing a state in which the semiconductor substrate is partially thinned. FIG. 13A is a plan view, and FIG. 13B is a cross-sectional view taken along the line AA ′ of FIG.
図13(b)に示すように、半導体基板54の厚さtは部分的に薄くなっている。このような試料12を光学顕微鏡で観察すると、図13(b)に示すような等厚干渉縞が観察される。半導体基板54の縁部における厚さt0は、膜厚検査装置等を用いて測定することが可能である。そして、半導体基板54の端部における厚さt0を基準とし、等厚干渉縞の数に基づいて、試料12の各箇所における半導体基板54の厚さtを求めることができる。
As shown in FIG. 13B, the thickness t of the
こうして、研磨した半導体基板54の厚さtが確認される。
In this way, the thickness t of the
この後の半導体評価方法は、上述した本実施形態による半導体評価方法と同様であるため、説明を省略する。 The subsequent semiconductor evaluation method is the same as the above-described semiconductor evaluation method according to the present embodiment, and thus the description thereof is omitted.
このように、半導体基板54をディンプルグラインダ82等を用いて部分的に薄くするようにしてもよい。
Thus, the
[第2実施形態]
本発明の第2実施形態による半導体評価装置及び半導体評価方法を図14乃至図15を用いて説明する。図14は、本実施形態による半導体評価装置を示す概略図である。図15は、試料がセッティングされている状態を示す斜視図である。図1乃至図13に示す第1実施形態による半導体評価方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
[Second Embodiment]
A semiconductor evaluation apparatus and a semiconductor evaluation method according to the second embodiment of the present invention will be described with reference to FIGS. FIG. 14 is a schematic diagram showing the semiconductor evaluation apparatus according to the present embodiment. FIG. 15 is a perspective view showing a state in which the sample is set. The same components as those in the semiconductor evaluation method according to the first embodiment shown in FIG. 1 to FIG.
本実施形態による半導体評価装置及び半導体評価方法は、複数の電極パッド72の各々にバイアス電圧を適宜印加しながら、測定を行うことに主な特徴がある。
The semiconductor evaluation apparatus and the semiconductor evaluation method according to the present embodiment are mainly characterized in that measurement is performed while appropriately applying a bias voltage to each of the plurality of
図15に示すように、半導体基板54の厚さtは、研磨により薄くなっている。半導体基板54の厚さtを薄くする方法は、第1実施形態による半導体評価方法と同様であるので説明を省略する。
As shown in FIG. 15, the thickness t of the
なお、本実施形態では、半導体基板54等に埋め込まれた導体プラグ88a〜88dを介して試料に電圧を印加するため、試料台36に電極38を埋め込んでおく必要はない。
In the present embodiment, since the voltage is applied to the sample via the conductor plugs 88a to 88d embedded in the
半導体基板54及び層間絶縁膜66には、導体プラグ88aが埋め込まれている。導体プラグ88aの一方の端部は、トランジスタ64のソース拡散層62aに電気的に接続された電極パッド72aに接続されている。導体プラグ88aの他方の端部は、半導体基板54の裏面側(第2の面側)に露出している。なお、図15において、半導体基板54の裏面側(第2の面側)は紙面上側に位置しており、半導体基板54の表面側(第1の面側)は紙面下側に位置している。
A conductor plug 88 a is embedded in the
また、半導体基板54及び層間絶縁膜66には、導体プラグ88bが埋め込まれている。導体プラグ88bの一方の端部は、トランジスタ64のゲート電極58に電気的に接続された電極パッド72bに接続されている。導体プラグ88bの他方の端部は、半導体基板54の裏面側に露出している。
In addition, a
また、半導体基板54及び層間絶縁膜66には、導体プラグ88cが埋め込まれている。導体プラグ88cの一方の端部は、トランジスタ64のドレイン拡散層62bに電気的に接続された電極パッド72cに接続されている。導体プラグ88cの他方の端部は、半導体基板54の裏面側に露出している。
A
また、半導体基板54及び層間絶縁膜66には、導体プラグ88dが埋め込まれている。導体プラグ88dの一方の端部は、半導体基板54に電気的に接続された電極パッド72dに接続されている。導体プラグ88dの他方の端部は、半導体基板54の裏面側に露出している。
A
なお、導体プラグ88a〜88dは、半導体基板54を研磨により薄くした後に、例えばFIB(Focused Ion Beam)を用いて半導体基板54及び層間絶縁膜66にコンタクトホールを形成し、コンタクトホール内に導体プラグ88a〜88dを埋め込むことにより形成することが可能である。
For the conductor plugs 88a to 88d, after the
試料12aは、非導電性の接着剤76aにより試料台36(図14参照)に固定されている。なお、非導電性の接着剤を用いて試料12aを試料台36に固定しているのは、電極パッド72a〜72dが接着剤を介して互いに導通するのを防止するためである。
The
図14に示すように、導体プラグ88aには、電源21aのプラス側が接続されている。導体プラグ88aには、電源21aによりバイアス電圧Vbias1が印加される。
As shown in FIG. 14, the positive side of the
また、導体プラグ88bには、電源21bのプラス側が接続されている。導体プラグ88bには、電源21bによりバイアス電圧Vbias2が印加される。
The positive side of the
また、導体プラグ88cには、電源21cのプラス側が接続されている。導体プラグ88cには、電源21cによりバイアス電圧Vbias3が印加される。
The positive side of the
また、導体プラグ88dには、電源21dのプラス側が接続されている。導体プラグ88dには、電源21dによりバイアス電圧Vbias4が印加される。
The positive side of the
電源21a〜21dのマイナス側は、接地電圧GNDに接続されている。
The minus side of the
バイアス電圧Vbias1〜Vbias4は、例えばトランジスタ62が動作するように適宜設定されている。
The bias voltages V bias1 to V bias 4 are appropriately set so that, for example, the
こうして、複数の電極パッド72a〜72dの各々にバイアス電圧Vbias1〜Vbias4が独立して印加されるようになっている。
In this way, the bias voltages V bias1 to V bias 4 are independently applied to each of the plurality of
本実施形態による半導体評価方法は、複数の電極パッド72a〜72dの各々にバイアス電圧Vbias1〜Vbias4を適宜印加しながら測定を行う他は、上述した第1実施形態による半導体評価方法と同様であるため、説明を省略する。
The semiconductor evaluation method according to the present embodiment is the same as the semiconductor evaluation method according to the first embodiment described above, except that measurement is performed while appropriately applying the bias voltages V bias1 to V bias 4 to each of the plurality of
このように、本実施形態によれば、半導体基板54等に導体プラグ88a〜88dを埋め込み、導体プラグ88a〜88dを介して電極パッド72a〜72dの各々にバイアス電圧Vbias1〜Vbias4を適宜印加しながら測定を行うため、特定のトランジスタ62を動作させた状態で測定を行うことができる。従って、本実施形態によれば、極めて有用な測定結果を取得することができ、デバイス開発の有用な指針とすることができる。
As described above, according to the present embodiment, the conductor plugs 88a to 88d are embedded in the
[変形実施形態]
本発明は上記実施形態に限らず種々の変形が可能である。
[Modified Embodiment]
The present invention is not limited to the above embodiment, and various modifications can be made.
例えば、上記実施形態では、試料12を電源21のプラス側を接続し、プローブ22を電源21のマイナス側に接続する場合を例に説明したが、プローブ22を電源21のプラス側に接続し、試料12を電源21のマイナス側に接続するようにしてもよい。
For example, in the embodiment described above, the
また、上記実施形態では、プローブ22に流れる電流を測定する場合を例に説明したが、プローブ22の電位を測定するようにしてもよい。この場合には、試料の電位像が得られることとなる。なお、電位像とは、試料の各箇所において測定された電位の分布を画像として表したものである。
In the above embodiment, the case where the current flowing through the
以上詳述したように、本発明の特徴をまとめると以下のようになる。 As described above in detail, the features of the present invention are summarized as follows.
(付記1)
半導体基板と、前記半導体基板の第1の面側に形成された半導体素子と、前記半導体素子を覆うように形成された絶縁層とを有する半導体装置より成る試料を、走査型プローブ顕微鏡を用いて評価する半導体評価方法であって、
前記試料の前記絶縁層が形成されている側が試料台に接するように、前記試料台上に前記試料を固定する第1のステップと、
前記半導体基板の第2の面側を研磨することにより、前記半導体基板の厚さを所定の厚さまで薄くする第2のステップと、
前記走査型プローブ顕微鏡の探針に電圧を印加し、前記探針を前記半導体基板の前記第2の面側に接触させ、前記探針を流れる電流を測定する第3のステップと
を有することを特徴とする半導体評価方法。
(Appendix 1)
Using a scanning probe microscope, a sample comprising a semiconductor device having a semiconductor substrate, a semiconductor element formed on the first surface side of the semiconductor substrate, and an insulating layer formed to cover the semiconductor element is obtained. A semiconductor evaluation method for evaluating,
A first step of fixing the sample on the sample stage such that the side of the sample on which the insulating layer is formed contacts the sample stage;
A second step of reducing the thickness of the semiconductor substrate to a predetermined thickness by polishing the second surface side of the semiconductor substrate;
And applying a voltage to the probe of the scanning probe microscope, bringing the probe into contact with the second surface side of the semiconductor substrate, and measuring a current flowing through the probe. A semiconductor evaluation method.
(付記2)
付記1記載の半導体評価方法において、
前記第2のステップでは、測定対象となる前記半導体素子が形成されている領域の前記半導体基板の厚さを、部分的に薄くする
ことを特徴とする半導体評価方法。
(Appendix 2)
In the semiconductor evaluation method according to attachment 1,
In the second step, the thickness of the semiconductor substrate in a region where the semiconductor element to be measured is formed is partially reduced.
(付記3)
付記1又は2記載の半導体評価方法において、
前記第2のステップでは、測定対象となる前記半導体素子が形成されている領域の前記半導体基板の厚さが1μm以下になるまで、前記半導体基板の厚さを薄くする
ことを特徴とする半導体評価方法。
(Appendix 3)
In the semiconductor evaluation method according to
In the second step, the thickness of the semiconductor substrate is reduced until the thickness of the semiconductor substrate in the region where the semiconductor element to be measured is formed becomes 1 μm or less. Method.
(付記4)
付記1乃至3のいずれかに記載の半導体評価方法において、
前記試料台は、光を透過する材料より成り、
前記第2のステップでは、前記試料に光を導入した際に観察される等厚干渉縞に基づいて、前記半導体基板の厚さを測定する
ことを特徴とする半導体評価方法。
(Appendix 4)
In the semiconductor evaluation method according to any one of appendices 1 to 3,
The sample stage is made of a material that transmits light,
In the second step, the thickness of the semiconductor substrate is measured based on the equal thickness interference fringe observed when light is introduced into the sample.
(付記5)
付記1乃至4のいずれかに記載の半導体評価方法において、
前記試料は、前記半導体素子に電気的に接続され前記絶縁層上に露出する電極パッドを更に有し、
前記試料台は、導電性の試料台であり、
前記試料は、導電性の接着剤を介して前記試料台に固定されており、
前記試料台及び前記導電性の接着剤を介して、前記電極パッドに電圧が印加される
ことを特徴とする半導体評価方法。
(Appendix 5)
In the semiconductor evaluation method according to any one of appendices 1 to 4,
The sample further includes an electrode pad that is electrically connected to the semiconductor element and exposed on the insulating layer;
The sample stage is a conductive sample stage,
The sample is fixed to the sample stage via a conductive adhesive,
A voltage is applied to the electrode pad through the sample stage and the conductive adhesive. A semiconductor evaluation method, wherein:
(付記6)
付記1乃至4のいずれかに記載の半導体評価方法において、
前記試料は、前記半導体素子に電気的に接続され、絶縁層上に露出する電極パッドを更に有し、
前記試料台には、電極が埋め込まれており、
前記試料は、導電性の接着剤を介して前記試料台に固定されており、
前記電極及び前記導電性の接着剤を介して、前記電極パッドに電圧が印加される
ことを特徴とする半導体評価方法。
(Appendix 6)
In the semiconductor evaluation method according to any one of appendices 1 to 4,
The sample further includes an electrode pad electrically connected to the semiconductor element and exposed on the insulating layer,
An electrode is embedded in the sample stage,
The sample is fixed to the sample stage via a conductive adhesive,
A voltage is applied to the electrode pad through the electrode and the conductive adhesive. A semiconductor evaluation method, wherein:
(付記7)
付記1乃至4のいずれかに記載の半導体評価方法において、
前記試料は、前記半導体素子の各部にそれぞれ電気的に接続され、前記半導体基板の前記第2の面側に露出する複数の導体プラグを更に有し、
前記複数の導体プラグを介して、前記半導体素子の前記各部に電圧が印加される
ことを特徴とする半導体評価方法。
(Appendix 7)
In the semiconductor evaluation method according to any one of appendices 1 to 4,
The sample further includes a plurality of conductor plugs electrically connected to each part of the semiconductor element and exposed on the second surface side of the semiconductor substrate,
A voltage is applied to each part of the semiconductor element through the plurality of conductor plugs. A semiconductor evaluation method, comprising:
(付記8)
付記1乃至7のいずれかに記載の半導体評価方法において、
前記試料の各箇所において測定された電流に基づいて電流像を表示する第4のステップを更に有する
ことを特徴とする半導体評価方法。
(Appendix 8)
In the semiconductor evaluation method according to any one of appendices 1 to 7,
The semiconductor evaluation method further comprising a fourth step of displaying a current image based on the current measured at each location of the sample.
(付記9)
付記8記載の半導体評価方法において、
前記第4のステップでは、前記電流像を原子間力顕微鏡像に対応させて表示する
ことを特徴とする半導体評価方法。
(Appendix 9)
In the semiconductor evaluation method according to attachment 8,
In the fourth step, the current image is displayed in correspondence with an atomic force microscope image.
(付記10)
半導体基板と、前記半導体基板の第1の面側に形成された半導体素子と、前記半導体素子を覆うように形成された絶縁層とを有する半導体装置より成る試料を、走査型プローブ顕微鏡を用いて評価する半導体評価装置であって、
前記走査型プローブ顕微鏡の探針に電圧を印加する電圧印加手段と、
所定の厚さまで薄くした前記半導体基板の前記第2の面側に前記探針を接触させ、前記探針を流れる電流を測定する電流測定手段と
を有することを特徴とする半導体評価装置。
(Appendix 10)
Using a scanning probe microscope, a sample comprising a semiconductor device having a semiconductor substrate, a semiconductor element formed on the first surface side of the semiconductor substrate, and an insulating layer formed to cover the semiconductor element is obtained. A semiconductor evaluation device for evaluation,
Voltage applying means for applying a voltage to the probe of the scanning probe microscope;
A semiconductor evaluation apparatus comprising: a current measuring unit configured to measure the current flowing through the probe by bringing the probe into contact with the second surface side of the semiconductor substrate thinned to a predetermined thickness.
10…処理部
12、12a…試料
14…X−Yステージ
16…カンチレバー
18…スキャナ
20…AFM像生成部
21、21a〜21d…電源
22…プローブ
24…アンプ
26…電流像生成部
28…表示器
30…記憶部
32…入力部
34…X−Y走査回路
36…試料台
38…電極
40…アクチュエータ
42…ミラー
44…レーザ光源
46…検出器
48…サーボ回路
50…配線
52…配線
54…半導体基板
56…ゲート絶縁膜
58…ゲート電極
58a…ポリシリコン膜
58b…金属膜
60…サイドウォール絶縁膜
62…ソース/ドレイン拡散層
62a…ソース拡散層
62b…ドレイン拡散層
64…トランジスタ
66…層間絶縁膜
67…保護膜
68…導体プラグ
70…配線
72、72a〜72d…電極パッド
74…貫通孔
76…導電性接着剤
76a…非導電性接着剤
78…研磨布
80…リーク電流が大きい領域
82…ディンプルグラインダ
84…研磨布
86…ホイール
88a〜88d…導体プラグ
122…プローブ
154…半導体基板
156…ゲート絶縁膜
158…ゲート電極
158a…ポリシリコン膜
158b…金属膜
160…サイドウォール絶縁膜
162…ソース/ドレイン拡散層
164…トランジスタ
166…層間絶縁膜
167…保護膜
168…導体プラグ
170…配線
172…電極パッド
DESCRIPTION OF
Claims (5)
前記試料の前記絶縁層が形成されている側が試料台に接するように、前記試料台上に前記試料を固定する第1のステップと、
前記半導体基板の第2の面側を研磨することにより、前記半導体基板の厚さを所定の厚さまで薄くする第2のステップと、
前記走査型プローブ顕微鏡の探針に電圧を印加し、前記探針を前記半導体基板の前記第2の面側に接触させ、前記探針を流れる電流を測定する第3のステップと
を有することを特徴とする半導体評価方法。 Using a scanning probe microscope, a sample comprising a semiconductor device having a semiconductor substrate, a semiconductor element formed on the first surface side of the semiconductor substrate, and an insulating layer formed to cover the semiconductor element is obtained. A semiconductor evaluation method for evaluating,
A first step of fixing the sample on the sample stage such that the side of the sample on which the insulating layer is formed contacts the sample stage;
A second step of reducing the thickness of the semiconductor substrate to a predetermined thickness by polishing the second surface side of the semiconductor substrate;
And applying a voltage to the probe of the scanning probe microscope, bringing the probe into contact with the second surface side of the semiconductor substrate, and measuring a current flowing through the probe. A semiconductor evaluation method.
前記第2のステップでは、測定対象となる前記半導体素子が形成されている領域の前記半導体基板の厚さを、部分的に薄くする
ことを特徴とする半導体評価方法。 The semiconductor evaluation method according to claim 1,
In the second step, the thickness of the semiconductor substrate in a region where the semiconductor element to be measured is formed is partially reduced.
前記第2のステップでは、測定対象となる前記半導体素子が形成されている領域の前記半導体基板の厚さが1μm以下になるまで、前記半導体基板の厚さを薄くする
ことを特徴とする半導体評価方法。 In the semiconductor evaluation method according to claim 1 or 2,
In the second step, the thickness of the semiconductor substrate is reduced until the thickness of the semiconductor substrate in the region where the semiconductor element to be measured is formed becomes 1 μm or less. Method.
前記試料は、前記半導体素子の各部にそれぞれ電気的に接続され、前記半導体基板の前記第2の面側に露出する複数の導体プラグを更に有し、
前記複数の導体プラグを介して、前記半導体素子の前記各部に電圧が印加される
ことを特徴とする半導体評価方法。 In the semiconductor evaluation method according to any one of claims 1 to 3,
The sample further includes a plurality of conductor plugs electrically connected to each part of the semiconductor element and exposed on the second surface side of the semiconductor substrate,
A voltage is applied to each part of the semiconductor element through the plurality of conductor plugs. A semiconductor evaluation method, comprising:
前記走査型プローブ顕微鏡の探針に電圧を印加する電圧印加手段と、
所定の厚さまで薄くした前記半導体基板の前記第2の面側に前記探針を接触させ、前記探針を流れる電流を測定する電流測定手段と
を有することを特徴とする半導体評価装置。 Using a scanning probe microscope, a sample comprising a semiconductor device having a semiconductor substrate, a semiconductor element formed on the first surface side of the semiconductor substrate, and an insulating layer formed to cover the semiconductor element is obtained. A semiconductor evaluation device for evaluation,
Voltage applying means for applying a voltage to the probe of the scanning probe microscope;
A semiconductor evaluation apparatus comprising: a current measuring unit configured to measure the current flowing through the probe by bringing the probe into contact with the second surface side of the semiconductor substrate thinned to a predetermined thickness.
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