JP2006066522A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】優れた高周波伝送特性と高信頼性を両立した半導体装置およびその製造方法を提供する。
【解決手段】支持基板１１と、支持基板１１の第１面１１ａ側に設けられた多層配線層１２と、支持基板１１の第２面１１ｂ側に設けられた多層絶縁層１３と、支持基板１１と多層絶縁層１３とを連通する開口部１１−１、１３−１に装着された半導体チップ１４と、半導体チップ１４を覆い開口部１１−１、１３−１を充填する樹脂部１５と、多層配線層１２の表面に設けられた電極パッド１６に接続されたデカップリングキャパシタ１８等から構成される。デカップリングキャパシタ１８を半導体チップ１４に近接して設けると共に支持基板１１の多層配線層１２の反対側に多層絶縁層１３を設けて、熱膨張係数差による反りや歪みを抑制する。
【選択図】図３

Description

本発明は、半導体チップを搭載した多層配線基板を備える半導体装置およびその製造方法に関する。
近年、大規模集積回路（ＬＳＩ）の高性能化および高機能化に伴い、ＬＳＩを搭載する高密度実装基板のサイズの縮小化、高密度化、および多ピン化が望まれている。現在、実用化されている高密度実装基板として、配線層と絶縁層とが交互に積層されたビルドアップ多層基板が挙げられる。
ビルドアップ多層基板は、コア基板となるガラスエポキシ基板上にエポキシ系樹脂からなる絶縁層を形成し、絶縁層を貫通するビアや内層導体パターンからなる配線層を形成し、以後これらの工程の繰り返しにより多層化して形成される。
ＬＳＩの高速化に伴い、ＬＳＩ間の伝送速度の高速化が求められている。そこで、ビルドアップ多層基板内での高周波伝送特性が問題となっている。ビルドアップ多層基板では、ＬＳＩのデジタル回路がスイッチングする際に生じる過度電流を瞬時的に流す役割を有するデカップリングキャパシタがＬＳＩの周囲に配置されている。この過度電流が流れることにより、信号の「Ｌｏｗ］から「Ｈｉｇｈ」の状態遷移あるいはその逆の状態遷移が速やかに行われ、信号遅延が抑制される。他方、デカップリングキャパシタは、過度電流のエネルギーを基板全体に拡散させないという役割を有し、エネルギーの拡散によるノイズの発生を抑制している。
例えば、メタルコアに開口部を設けその開口部にＬＳＩのチップを固定し、開口部の周囲のメタルコアの表面にビルドアップ多層基板を設け、チップとビルドアップ多層基板をワイヤで接続する半導体パッケージが提案されている（例えば、特許文献１または２参照。）。
このような半導体パッケージの場合、チップとビルドアップ多層基板に搭載されたデカップリングキャパシタとの配線長が長くなり信号ノイズが発生し、さらに、配線に寄生するインダクタンス成分が増加し、デカップリングキャパシタの容量値と寄生するインダクタンス成分とで共振回路を形成し、その共振周波数が低下する。その結果、高周波伝送特性が劣化してしまう。
この対策のため、図１（Ａ）に示すように、ＬＳＩチップ１０１を支持基板１０２の開口部１０２ａにフィルム支持体１０７に仮固定し、さらに樹脂１０９で固定し、図１（Ｂ）に示すようにＬＳＩチップ１０１の電極１０８側の表面にビルドアップ多層基板１０３を形成して、デカップリングキャパシタ１０４を実装する半導体パッケージ１００が提案されている（例えば、非特許文献１参照。）。
また、図２に示す、金属板１１１の上にビルドアップ多層基板１１２を形成し、ＬＳＩチップ１０１を接合した後にその金属板１１１を全面除去する半導体パッケージ１１０が提案されている（非特許文献２参照。）。
特開平５−２２６５１３号公報 特開２０００−１３３７４５号公報 Gilroy J. Vandentop et. al,. "Bumpless Build-Up Layer Packaging" ASME International Mechanical Engineering Congress and Exposition(IMECE)* Nov. 11, 2001 ftp://download.intel.com/research/silicon/BBULASME1101.pdfよりダウンロード T. Shimoto et. al., "High-Performance Flip-Chip BGA based on Multi-Layer Thin-Film Packaging Technology" Proceedings of the 2002 IMAPS, p. 10-15
しかしながら、図１（Ｂ）に示す半導体パッケージ１００では、支持基板１０２の開口部１０２ａに固定されたＬＳＩチップ１０１の表面にビルドアップ多層基板１０３を形成するので、絶縁層１０３ａおよび配線層１０３ｂを積層する際やはんだバンプ１０５やピン１０６を接合する際の加熱処理により、ＬＳＩチップ１０１と絶縁層１０３ａとの熱膨張率差により、ＬＳＩチップ１０１の電極１０８と配線層１０３ｂとの間が断線するおそれがある。
また、ＬＳＩのチップ１０１を開口部１０２ａ内に固定する際に、開口部１０２ａに対してＬＳＩチップ１０１の位置にバラツキを生じるため、ＬＳＩチップ１０１の電極１０８に接続する配線層１０３ｂの位置合わせが困難化する。さらには、ビルドアップ多層基板１０３自体の歩留まりがわずかでも低下すると、ＬＳＩチップ１０１の再利用が困難であるため半導体チップが無駄になり製造コストが増大する。
また、図２に示す半導体パッケージ１１０では、ＬＳＩチップ１０１をビルドアップ多層基板１１２にはんだ接合後に金属板１１１の除去等の工程を行うので、温度条件の制約やＬＳＩチップ１０１の保護等、工程が煩雑となる。また、スティフナ１１４を設けてはいるものの、金属板１１１の除去後ではビルドアップ多層基板１１２の形成時とは異なる微妙な反りやうねり等が生じ、半導体パッケージ１１０の実装時等のその後の取扱いが困難になるおそれがある。
そこで、本発明は上記問題点に鑑みてなされたもので、本発明の目的は、優れた高周波伝送特性と高信頼性を両立した半導体装置およびその製造方法を提供することである。
本発明の一観点によれば、支持体と、前記支持体の一方の面に配設された第１の基板と、前記支持体の他方の面に配設された第２の基板と、前記支持体および第２の基板を貫通する開口部に露出する第１の基板上に配設された半導体チップと、を備え、前記第１の基板は、第１の絶縁層と配線層を含み、前記開口部内に露出する第１の面に、前記半導体チップと接続される複数の第１の電極を有し、前記第２の基板は、第１の絶縁層と略同一の材料からなる第２の絶縁層を含むことを特徴とする半導体装置が提供される。
本発明によれば、支持体の各々の面に第１の基板および第２の基板が設けられ、第１の基板および第２の基板には、各々第１の絶縁層、第２の絶縁層が積層されて設けられているので、支持体とこれを挟む第１の基板および第２の基板とに熱膨張係数差があっても、第１の基板および第２の基板で挟み込むことで熱膨張による歪みや反りが抑制される。したがって、この半導体装置の実装時や使用時等に高温に曝された場合であっても歪みや反りによる断線や接続不良を抑制することができる。その結果、高信頼性の半導体装置を実現することができる。
なお、前記第１の基板は、第１の面とは反対側の第２の面に、前記第１の電極と配線を介して接続される複数の第２の電極とを有してもよい。支持体の開口部内の第１の基板の第１の面に半導体チップが接続され、第１の面とは反対側の第２の面にデカップリングキャパシタ等が接続される第２の電極が設けられているので、半導体チップとデカップリングキャパシタ等が近接して接続でき、一層の高速伝送が可能となる。
本発明の他の観点によれば、支持体の第１の面に第１の基板を形成する工程と、前記第１の面とは反対側の第２の面に第２の基板を形成する工程と、前記第２の基板を貫通し、支持体の表面を露出する第１の開口部を形成する工程と、前記第２の基板をマスクとして、第１の開口部に連通すると共に支持体を貫通する第２の開口部を形成する工程と、前記第２の開口部内の第１の基板の表面に半導体チップをはんだ接合する工程と、を備え、前記第１の基板の形成は、前記支持体の第１の面に半導体チップが接続される第１の電極を形成する処理と、前記第１の電極を覆う第１の絶縁層および配線層を交互に積層する処理と、前記第１の基板の表面に第２の電極パターンを形成する処理とを含み、前記第２の基板の形成は、前記第２の面に第２の絶縁層を積層する処理を含む半導体装置の製造方法が提供される。
本発明によれば、半導体チップを第１の基板の表面にはんだ接合する際に、支持体が第１の基板と第２の基板とに挟まれて固定され、第１の基板と第２の基板とがほぼ同等の構成を有しているので、金属基板と第１の基板および第２の基板との熱膨張率差に起因する反りや歪みが抑制され、半導体チップと第１の電極と接合が容易となり、かつ接合の信頼性が向上する。
本発明によれば、優れた高周波伝送特性と高信頼性を両立した半導体装置およびその製造方法を提供できる。
以下図面を参照しつつ本発明の実施の形態を説明する。
（第１の実施の形態）
図３は、本発明の第１の実施の形態に係る半導体装置の概略断面図である。
図３を参照するに、本実施の形態の半導体装置１０は、支持基板１１と、支持基板１１の第１面１１ａ側に設けられた多層配線層１２と、支持基板１１の第２面１１ｂ側に設けられた多層絶縁層１３と、支持基板１１と多層絶縁層１３とを連通する開口部１１−１、１３−１に配置された半導体チップ１４と、半導体チップ１４を覆い開口部１１−１、１３−１を充填する樹脂部１５と、多層配線層１２の表面１２ａに設けられた電極パッド１６に接続されたデカップリングキャパシタ１８等から構成される。半導体チップ１４は開口部１１−１内の多層配線層１２の表面に形成された接続用パッド１９にはんだバンプ２０を介して接合されている。半導体チップ１４ははんだバンプ２０、接続用パッド１９、および多層配線層１２の配線を介して電極パッド１６に電気的に接続されている。
支持基板１１は、例えば厚さ５００μｍのＣｕ、Ｃｕ合金、Ｆｅ、Ｎｉ、ＦｅＮｉ合金、Ｍｏ、またはＷからなる板材から構成される。支持基板１１は、ＦｅＮｉ合金としては４２アロイ（Ｎｉ４２％−Ｆｅ残余）、コバール（Ｎｉ２９％−Ｃｏ１７％−Ｆｅ残余）、インバー（Ｎｉ３６％−Ｆｅ残余）、およびステンレスが挙げられ、また、Ｃｕ／インバー／Ｃｕや、Ｃｕ／コバール／Ｃｕ、Ｃｕ／Ｍｏ／Ｃｕ等のクラッドメタルが挙げられる。半導体装置１０の電子基板への実装時のはんだ接合等の加熱工程での熱膨張の観点からは、支持基板１１と半導体チップ１４との熱膨張係数差が小さい方が好ましく、半導体チップ１４の熱膨張係数３．５×１０-6／Ｋであるので、支持基板１１の熱膨張係数は、−１０×１０-6／Ｋ〜１０×１０-6／Ｋの範囲に設定されることが好ましい。このような材料としては、Ｗ、Ｍｏ、コバール、インバーが挙げられる。
支持基板１１の厚さは、１００μｍ〜１０００μｍの範囲に設定されることが好ましい。１０００μｍよりも厚いと開口部１１−１を形成するための加工、特にエッチングに多大な時間を要し、１００μｍよりも薄いと半導体装置１０が反り易くなる。
多層配線層１２は、支持基板１１側から絶縁層２１ａ〜２１ｆと配線層２２ａ〜２２ｅとが交互に積層されて構成される。絶縁層２１ａ〜２１ｆはエポキシ樹脂からなり、エポキシ樹脂シートをラミネートあるいはエポキシ樹脂を塗布して形成される。絶縁層２１として低誘電率材料のポリイミド樹脂、ビスマレイミド−トリアジン樹脂、マレイミド−スチリル樹脂を用いてもよい。信号遅延を抑制し高速化伝送が可能となる。
配線層２２ａ〜２２ｅは、Ｃｕ、Ｃｕ合金、Ａｌ等の導電材料からなり、無電解めっき法、電気めっき法、真空蒸着法、スパッタ法、ＣＶＤ法等により形成される。厚膜を容易に形成できる点で、無電解めっき法および電気めっき法が好ましい。配線のパターニングを含めた形成方法としては、いわゆるサブトラクティブ法、セミアディティブ法、フルアディティブ法が挙げられる。これらのうち、微細配線パターンを形成できる点でセミアディティブ法を用いることが好ましい。
支持基板１１の開口部１１−１内の多層配線層１２の表面に形成された接続用パッド１９は、Ａｕ膜、Ｎｉ膜、Ｐｄ膜、Ｃｕ膜、Ａｌ膜、およびこれらの積層膜からなる。接続用パッド１９は、以下に説明する半導体チップ１４の入出力端子であるはんだバンプ２０の配置および数に合わせて形成される。
半導体チップ１４は、例えばマイクロプロセッサ（ＭＰＵ）、マイクロコントローラ（ＭＣＵ）、デジタル信号処理プロセッサ（ＤＳＰ）や、ＲＡＭやＲＯＭ等のメモリ回路等が組み込まれたＬＳＩチップであり、特に限定はされない。半導体チップ１４の下面にははんだバンプ２０が融着されており、開口部１１−１内の多層配線層１２表面の接続用パッド１９と接続される。多層配線層１２の配線を介して電極パッド１６に電気的に接続される。
半導体チップ１４は開口部内を樹脂部１５により封止される。樹脂部１５は、例えば、エポキシ系樹脂、ポリイミド系樹脂、ビスマレイミド系樹脂、マレイミド系樹脂からなり、半導体チップ１４とほぼ同等の熱膨張係数を有する樹脂が好ましい。半導体装置１０の実装時の加熱による半導体チップ１４に印加される内部応力を低減できる。
支持基板１１の上側に設けられた多層絶縁層１３は複数の絶縁層２３ａ〜２３ｆからなる。絶縁層２３は多層配線層１２の絶縁層２１と同様の材料からなり、同じ材料を用いることが好ましい。多層絶縁層１３は、多層配線層１２との熱膨張係数差を低減あるいはほぼ０とすることで、半導体装置１０の実装時の歪みを低減し、信頼性の高い実装が可能となる。
多層絶縁層１３の絶縁層２３ａ〜２３ｆの層数は、多層配線層１２の絶縁層２１ａ〜２１ｆの層数と同一であることが好ましい。支持基板１１が多層絶縁層１３および多層配線層１２に対して伸縮した場合に反りの発生を一層抑制することができる。
デカップリングキャパシタ１８は、電極パッド１６に接続され、多層配線層１２の配線を介して半導体チップ１４に電気的に接続されている。デカップリングキャパシタ１８は、信号線と接地線との間に挿入され、共振周波数の高いキャパシタ・アレイ（例えばＡＶＸ社製、商品名ＬＩＣＡ（登録商標））を用いる。デカップリングキャパシタ１８（容量値Ｃ）は、半導体チップ１４に近接して接続されるので、半導体チップ１４−デカップリングキャパシタ１８間のインダクタンスＬを低減でき、（Ｌ×Ｃ）-1/2に比例する共振周波数を高くできる。なお、デカップリングキャパシタ１８の他に、信号線の電極パッド１６と接地線の電極パッド１６との間に必要に応じて終端抵抗を接続してもよく、信号線に直列にダンピング抵抗を接続してもよい。信号線のインピーダンスを整合できる。
本実施の形態によれば、デカップリングキャパシタ１８を半導体チップ１４に近接して設けることができ、かつ、熱膨張による半導体装置１０の歪みや反りが抑制されるので実装時や使用時に高温に曝された場合でも、半導体装置１０と被実装基板との間や、半導体チップ１４と電極パッド１６との間のはんだバンプ２０の断線を防止することができる。したがって、高速伝送が可能でかつ高信頼性の半導体装置を実現することができる。
次に本実施の形態に係る半導体装置の製造方法を説明する。
図４〜図７は、第１の実施の形態に係る半導体装置の製造工程図である。図４（Ａ）の工程では、金属材料からなる支持基板１１の第１面１１ａに後の工程でその一部電極パッドとなる積層体３２を形成する。具体的には、支持基板１１の第１面にフォトレジスト膜３１を形成しパターニングして開口部３１−１を形成する。開口部３１−１は、例えば円柱形状で大きさを直径１００μｍとする。次いで、開口部３１ａに、電気めっき法によりＮｉ膜３２ａ（例えば膜厚：５μｍ）、Ａｕ膜３２ｂ（例えば膜厚：１μｍ）、Ｎｉ膜３２ｃ（例えば膜厚：５μｍ）、Ｃｕ膜３２ｄ（例えば膜厚：１５μｍ）からなる積層体３２を形成する。支持基板１１側のＮｉ膜３２ａは支持基板１１との密着性を向上し、Ａｕ膜３２ｂは後のケミカルエッチングの工程においてエッチングストッパ膜として機能する。
次いで図４（Ｂ）の工程では、図４（Ａ）の工程のフォトレジスト膜３１を除去し、支持基板１１の第１面１１ａ側および第２面１１ｂ側の各々の側に絶縁層２１ａ、２３ａを形成する。具体的には、絶縁層２１ａ、２３ａは、第１面および第２面の各々に、例えば厚さ５０μｍのエポキシ樹脂シートを貼付し、真空ラミネータを用いて例えば温度１３０℃、処理時間２分間の加熱圧着処理を行い、さらに、クリーンオーブンを用いて温度１７０℃、処理時間３０分間の加熱処理を行う。
図４（Ｂ）の工程ではさらに、第１面１１ａ側の絶縁層２１ａを貫通し積層体３２の表面を露出するビアホール２１ａ−１を形成する。具体的には、例えば、炭酸ガスレーザのレーザ穴あけ機を用いて絶縁層２１ａに直径６０μｍのビアホール２１ａ−１を形成し、次いでビアホール２１ａ−１内に生じたスミアを過マンガン酸塩により除去するデスミア処理を行う。
次いで図４（Ｃ）の工程では、図４（Ｂ）の第１面１１ａ側の絶縁層２１ａ表面およびビアホール２１ａ−１内に無電解めっき法により例えば厚さ０．５μｍのＣｕ膜からなるめっきシード層３３を形成する。
図４（Ｃ）の工程ではさらに、めっきシード層３３を覆うドライフィルムフォトレジスト３４を貼付けし、配線パターンのマスクを用いて露光処理および現像処理を行い、配線パターンの開口部３４−１を形成する。
次いで図５（Ａ）の工程では、電気めっき法によりめっきシード層３３上に例えば厚さ２０μｍのＣｕ膜からなる配線層２２ａを形成する。
図５（Ａ）の工程ではさらに、図４（Ｃ）のドライフィルムフォトレジスト３４を剥離し、次いで、露出しためっきシード層３３を硫酸と過酸化水素水の混合溶液系のエッチング液を用いてエッチングし、さらにクリーンオーブンを用いて例えば温度１７０℃、処理時間３０分の加熱処理を行う。
次いで図５（Ｂ）の工程では、図５（Ａ）の構造体の表面、すなわち第１面１１ａ側の配線層２３ａの表面と第２面側の絶縁層２３ａの表面に、図４（Ｂ）の工程と同様にして厚さ５０μｍのエポキシ樹脂シートを貼付し絶縁層２１ｂ、２３ｂを形成する。次いで、図４（Ｂ）〜図５（Ａ）の工程の第１配線層と同様にして配線層２２ｂを形成する。
次いで図５（Ｃ）の工程では、図５（Ｂ）の工程を繰り返し、第１面１１ａ側に絶縁層２１ｃ〜２１ｅ、配線層２２ｃ〜２２ｅ、を形成し、第２面１２ａ側に絶縁層２３ｃ〜２３ｅを形成する。なお、電極パッド１６は最表面の配線層２２ｅと同時に形成される。
図５（Ｃ）の工程ではさらに、最表面の配線層２２ｅおよび電極パッド１６の表面をソルダレジストの前処理、例えばバフ研磨を行い、次いでソルダレジスト２１ｆを形成する。ソルダレジストは、例えばスクリーン印刷法により形成し、露光処理および現像処理により電極を露出させ、加熱処理により硬化させる。
図５（Ｃ）の工程ではさらに、第２面側の絶縁層２３ｅの表面に絶縁層２３ｆを形成する。絶縁層２３ｆはエポキシ樹脂シートを貼付してもよく、ソルダレジストを硬化させてもよい。第１面側と同様のソルダレジストを用いることで多層配線層１３と熱膨張係数がより一層同等となる。ソルダレジストを形成する場合は、第１面側と同時に加熱処理を行う。
図５（Ｃ）の工程ではさらに、電極パッド１６の表面に無電解めっき法により、Ｎｉ膜（例えば膜厚５μｍ）、Ａｕ膜（例えば膜厚０．１μｍ）形成する（薄膜のため図示されず）。以下、図６（Ａ）〜図７では、これまでの上下を逆に示す。
次いで図６（Ａ）の工程では、第２面１１ｂ側の多層絶縁層１３に、後の工程で搭載される半導体チップよりもやや大きい開口部１２−１を形成する。具体的には、多層配線層１２の表面にドライフィルムフォトレジスト３５を貼付して保護し、機械的加工、例えばドリル、エンドミル等で第２面側の多層絶縁層１３を機械的に研削し、第２面１１ｂを露出させる。
次いで図６（Ｂ）の工程では、化学エッチング法により多層絶縁層１３の開口部１３−１に連通する開口部１１−１を支持基板１１に形成する。具体的には、多層絶縁層１３をマスクとして、例えば支持基板１１が４２アロイ板の場合は塩化第２鉄溶液を用いて支持基板１１の厚さ方向にエッチングする。エッチングは、積層体３２の図４（Ａ）に示すＡｕ膜３２ｂがエッチングストッパ膜となり停止する。したがって、積層体３２は、Ｎｉ膜３２ａが除去され、Ａｕ膜３２ｂ／Ｎｉ膜３２ｃ／Ｃｕ膜３２ｄとなり、表面にＡｕ膜３２ｂが形成された接続用パッド１９が形成される。次いで、ドライフィルムフォトレジスト３５を剥離する。以上により半導体チップを搭載可能な多層積層基板３６が形成される。
次いで図７の工程では、半導体チップ装着機等を用いて開口部１１−１内に半導体チップ１４を配置し、はんだ接合処理を行う。はんだ接合処理は、リフローはんだ接合、例えば赤外線リフロー炉により行い、半導体チップ１４のはんだバンプ２０を多層配線層１２の接続用パッド１９に融着させる。はんだバンプ２０は、接続用パッド１９との位置合わせが自己形成的に行われる。また、支持基板１１が、ほぼ同等な材料からなる多層配線層１２と多層絶縁層１３とに挟まれているので、加熱による熱膨張差による支持基板１１の反りの発生が抑制され平坦性が良好であるので、半導体チップ１４のはんだバンプ２０と接続用電極１９との位置合わせが精度良く行うことができ、はんだバンプ２０と接続用電極１９との接触状態が良好となるので、信頼性の良好なはんだ接合が行える。
図７の工程の後に、上述した樹脂部１５の材料、例えばエポキシ系樹脂を開口部に充填し半導体チップ１４を封止し、デカップリングキャパシタを電極パッド１６にはんだ接合し、図３に示す半導体装置１０が形成される。
本実施の形態の製造方法によれば、半導体チップ１４を装着する際のはんだ接合処理において、支持基板１１が多層配線層１２と多層絶縁層１３とに挟まれて固定され、多層配線層１２と多層絶縁層１３がほぼ同等の構成を有しているので、支持基板１１と多層配線層１２および多層絶縁層１３との熱膨張率差に起因する反りや歪みが抑制されるので、半導体チップ１４と接続用電極との接続の信頼性が向上する。特に、開口部内の配線層に設けられた接続用パッド１９は例えばマトリックス状に配置され、その数は数百個程度である。多層配線層１２が優れた平坦性を有しているので精度良く総ての接続用電極と対応するはんだバンプ２０をはんだ接合できる。
また、本実施の形態の製造方法によれば、支持基板１１に開口部１１−１を化学的エッチングにより形成しているので、機械的加工よりも接続用パッド１９の損傷を抑制できる。また、エッチングストッパ膜（Ａｕ膜３２ｂ）を設けることで化学的エッチングの終点決定が容易となる。
なお、上記図６（Ｂ）の工程では以下のようにして支持基板１１の開口部を形成してもよい。
図８は、第１の実施の形態に係る半導体装置の製造工程の第１変形例を示す図である。図８の工程では、支持基板１１の所定の厚さを残すようにして多層絶縁層１３と同様にドリル等の機械的加工により研削し、開口部１１−２を形成する。所定の厚さは例えば１ｍｍである。次いで、図６（Ｂ）の工程のように、化学エッチング法を行い、支持基板１１を貫通する開口部１１−１を形成する。なお、開口部１１−１を形成する工程以外の工程は上述した製造工程と同様であるので、その説明を省略する。
本変形例では、支持基板１１の厚さが厚い場合に、機械的加工により支持基板１１を所定の深さまでの研削することで、エッチング時間を短縮して作業効率を向上することができる。
また、図３に示す半導体装置１０の第２面１１ｂ側の多層絶縁層１３を第１面１１ａ側の多層配線層１２と同様に多層配線層としてもよい。
図９は、第１の実施の形態に係る半導体装置の製造工程の第２変形例を示す図である。図９の工程では、上記図４（Ａ）〜図５（Ｃ）の第１面側のように、支持基板１１の第２面１１ｂ側にも配線層２２ａ〜２２ｅを積層することで、支持基板１１の両面にほぼ同様に多層配線層１２、３８を積層することで、多層配線層１２、３８を形成する工程において歪や内部応力が生じても支持基板１１に対してほぼ対称の方向およびほぼ同じ大きさとなるで、歪み、反り等を一層抑制することができる。
なお、図６（Ｂ）の工程の後に多層配線層１２が正常に配線されているか否かの配線テストを行ってもよい。半導体チップ１４を装着する前に不良の多層配線層１２を除外することで半導体チップ１４の無駄を防止できる。
（第２の実施の形態）
図１０は、第２の実施の形態に係る半導体装置の断面図である。図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
図１０を参照するに、本実施の形態に係る半導体装置４０は、半導体チップ１４上に設けられたヒートシンク４１と、多層絶縁層１３の表面に開口部１３−１を囲むように設けられたスティフナ４２を備える以外は第１の実施の形態に係る半導体装置と同様である。
ヒートシンク４１は、例えば厚さ２ｍｍの板状あるいはフィン状のＡｌ、Ａｌ合金、Ｃｕ、Ｃｕ合金等からなる。なお、熱抵抗を低減するためにヒートシンク４１と半導体チップ１４との接触面にアルミナ等の無機フィラーを含む高熱伝導性コンパウンドを塗布してもよい。
またスティフナ４２は、例えば厚さ１ｍｍの支持基板１１と同様の材料からなり、開口部１３−１とほぼ同等の開口部を有する板状あるいは枠状の形状からなる。スティフナ４２は、内部応力および外部応力による半導体装置４０の変形を防止して、半導体装置４０の一層優れた平坦性を保持する。
なお、開口部１１−１と半導体チップ１４との空間には第１の実施の形態と同様に樹脂部１５が形成される。はんだバンプ２０と開口部１１−１との間にのみ樹脂部１５、すなわちアンダーフィルを形成してもよい。また、ヒートシンク４１と開口部１３−１との空間には樹脂部１５と同様の樹脂材料が充填された樹脂部４３が形成される。
本変形例に係る半導体装置の製造方法は、図示を省略するが、最初に第１の実施の形態の図４〜図７の工程までを行い、次いで、開口部１１−１に半導体チップ１４の上面よりも低くなるように樹脂を充填して樹脂部１５を形成し、次いで半導体チップ１４の上面にヒートシンク４１を配置あるいは貼付する。次いで、多層絶縁層１３の表面スティフナ４２を接着する。
次いで、開口部１３−１の空間に樹脂部１５と同様の材料を用いて樹脂を充填し樹脂部４３を形成して半導体チップ１４を封止する。以上により、本変形例に係る半導体装置４０が形成される。
以上本発明の好ましい実施の形態について詳述したが、本発明は係る特定の実施の形態に限定されるものではなく、特許請求の範囲に記載された本発明の範囲内において、種々の変形・変更が可能である。
例えば、第１の実施の形態または第２の実施の形態において、図３あるいは図１０に示す半導体装置１０、４０の多層絶縁層１３に実際に配線として機能する配線層を設け、支持基板に貫通電極を形成して多層配線層１２の配線と接続してもよい。
なお、以上の説明に関して更に以下の付記を開示する。
（付記１） 支持体と、
前記支持体の一方の面に配設された第１の基板と、
前記支持体の他方の面に配設された第２の基板と、
前記支持体および第２の基板を貫通する開口部に露出する第１の基板上に配設された半導体チップと、を備え、
前記第１の基板は、
第１の絶縁層と配線層を含み、
前記開口部内に露出する第１の面に、前記半導体チップと接続される複数の第１の電極を有し、
前記第２の基板は、第１の絶縁層と略同一の材料からなる第２の絶縁層を含むことを特徴とする半導体装置。
（付記２） 前記第２の基板は、前記第２の絶縁層を積層してなることを特徴とする付記１記載の半導体装置。
（付記３） 前記第１の基板の第１の絶縁層の層数と、前記第２の基板の第２の絶縁層の層数は同一であることを特徴とする付記１または２記載の半導体装置。
（付記４） 前記半導体チップと第１の電極とは、はんだバンプを介して接続されてなることを特徴とする付記１〜３のうち、いずれか一項記載の半導体装置。
（付記５） 前記支持体は、Ｃｕ、Ｃｕ合金、Ｆｅ、Ｎｉ、ＦｅＮｉ合金、Ｍｏ、およびＷからなる群のうち、いずれか１種からなる金属基板であることを特徴とする付記１〜４のうち、いずれか一項記載の半導体装置。
（付記６） 前記第１の基板は、第１の面とは反対側の第２の面に、前記第１の電極と配線を介して接続される複数の第２の電極とを有し、
前記第２の電極に接続されてなるデカップリングコンデンサをさらに備えることを特徴とする付記１〜５のうち、いずれか一項記載の半導体装置。
（付記７） 前記半導体チップの表面に配設されたヒートシンクと、前記第２の基板の表面に配設されたスティフナと、前記開口部と半導体チップおよびヒートシンクとの空隙を充填してなる樹脂部をさらに備えることを特徴とする付記１〜６のうち、いずれか一項記載の半導体装置。
（付記８） 支持体の第１の面に第１の基板を形成する工程と、
前記第１の面とは反対側の第２の面に第２の基板を形成する工程と、
前記第２の基板を貫通し、支持体の表面を露出する第１の開口部を形成する工程と、
前記第２の基板をマスクとして、第１の開口部に連通すると共に支持体を貫通する第２の開口部を形成する工程と、
前記第２の開口部内の第１の基板の表面に半導体チップをはんだ接合する工程と、を備え、
前記第１の基板の形成は、
前記支持体の第１の面に半導体チップが接続される第１の電極を形成する処理と、
前記第１の電極を覆う第１の絶縁層および配線層を交互に積層する処理と、
前記第１の基板の表面に第２の電極パターンを形成する処理とを含み、
前記第２の基板の形成は、前記第２の面に第２の絶縁層を積層する処理を含むことを特徴とする半導体装置の製造方法。
（付記９） 前記支持体に第２の開口部を形成する工程はウエットエッチング法を用いることを特徴とする付記８記載の半導体装置の製造方法。
（付記１０） 前記第１の電極は、第１の面側に前記ウエットエッチングのエッチングストッパ膜が形成されてなり、
前記第２の開口部を形成する工程において、前記エッチングストッパ膜によりウエットエッチングの終点とすることを特徴とする付記８または９記載の半導体装置の製造方法。
（付記１１） 前記支持体に第２の開口部を形成する工程は、支持体の一部を機械的に研削し、次いでウエットエッチング法を用いることを特徴とする付記８〜１０のうち、いずれか一項記載の半導体装置の製造方法。
（付記１２） 前記第１の基板および第２の基板の形成は、第１の基板の第１の絶縁層とそれに対応する第２の基板の第２の絶縁層を同時に形成することを特徴とする付記８〜１１のうち、いずれか一項記載の半導体装置の製造方法。
（付記１３） 前記第２の基板の形成は、第１の基板の配線層とほぼ同等の配線層を第２の絶縁層と交互に積層する処理とを含むことを特徴とする付記８〜１２のうち、いずれか一項記載の半導体装置の製造方法。
（付記１４） 前記第１の基板および第２の基板の形成は、第１の基板の配線層と対応する第２の基板の配線層を同時に形成することを特徴とする付記１３記載の半導体装置の製造方法。
（付記１５） 支持体と、
前記支持体の一方の面に配設された第１の基板と、
前記支持体の他方の面に配設された第２の基板と、
前記支持体と第２の基板を貫通すると共に、第１の基板を露出する開口部と、を備え、
前記第１の基板は、
第１の絶縁層と配線層を含み、
前記開口部内に露出する第１の面に半導体チップが接続される複数の第１の電極を有し、
前記第２の基板は、第１の絶縁層と略同一の材料からなる第２の絶縁層を含むことを特徴とする半導体搭載用基板。
従来の半導体パッケージの断面図である。 従来の他の半導体パッケージの断面図である。 本発明の第１の実施の形態に係る半導体装置の概略断面図である。 （Ａ）〜（Ｃ）は第１の実施の形態に係る半導体装置の製造工程図（その１）である。 （Ａ）〜（Ｃ）は第１の実施の形態に係る半導体装置の製造工程図（その２）である。 （Ａ）および（Ｂ）は第１の実施の形態に係る半導体装置の製造工程図（その３）である。 第１の実施の形態に係る半導体装置の製造工程図（その４）である。 第１の実施の形態に係る半導体装置の製造工程の第１変形例を示す図である。 第１の実施の形態に係る半導体装置の製造工程の第２変形例を示す図である。 本発明の第２の実施の形態に係る半導体装置の概略断面図である。
符号の説明
１０ 半導体装置
１１ 支持基板
１１−１、１３−１ 開口部
１２ 多層配線層
１３ 多層絶縁層
１４ 半導体チップ
１５ 樹脂部
１６ 電極パッド
１８ デカップリングキャパシタ
１９ 接続用パッド
２０ はんだバンプ
２１、２３ 絶縁層
２２ 配線層
３１ フォトレジスト膜
３２ 積層体
３３ めっきシード層
３４ ドライフィルムフォトレジスト
３５ ドライフィルムフォトレジスト
３６ 多層積層基板
４０ 半導体装置
４１ ヒートシンク
４２ スティフナ

Claims (10)

  1. 支持体と、
    前記支持体の一方の面に配設された第１の基板と、
    前記支持体の他方の面に配設された第２の基板と、
    前記支持体および第２の基板を貫通する開口部に露出する第１の基板上に配設された半導体チップと、を備え、
    前記第１の基板は、
    第１の絶縁層と配線層を含み、
    前記開口部内に露出する第１の面に、前記半導体チップと接続される複数の第１の電極を有し、
    前記第２の基板は、第１の絶縁層と略同一の材料からなる第２の絶縁層を含むことを特徴とする半導体装置。
  2. 前記第２の基板は、前記第２の絶縁層を積層してなることを特徴とする請求項１記載の半導体装置。
  3. 前記半導体チップと第１の電極とは、はんだバンプを介して接続されてなることを特徴とする請求項１または２記載の半導体装置。
  4. 前記半導体チップの表面に配設されたヒートシンクと、前記第２の基板の表面に配設されたスティフナと、前記開口部と半導体チップおよびヒートシンクとの空隙を充填してなる樹脂部をさらに備えることを特徴とする請求項１〜３のうち、いずれか一項記載の半導体装置。
  5. 支持体の第１の面に第１の基板を形成する工程と、
    前記第１の面とは反対側の第２の面に第２の基板を形成する工程と、
    前記第２の基板を貫通し、支持体の表面を露出する第１の開口部を形成する工程と、
    前記第２の基板をマスクとして、第１の開口部に連通すると共に支持体を貫通する第２の開口部を形成する工程と、
    前記第２の開口部内の第１の基板の表面に半導体チップをはんだ接合する工程と、を備え、
    前記第１の基板の形成は、
    前記支持体の第１の面に半導体チップが接続される第１の電極を形成する処理と、
    前記第１の電極を覆う第１の絶縁層および配線層を交互に積層する処理と、
    前記第１の基板の表面に第２の電極パターンを形成する処理とを含み、
    前記第２の基板の形成は、前記第２の面に第２の絶縁層を積層する処理を含むことを特徴とする半導体装置の製造方法。
  6. 前記支持体に第２の開口部を形成する工程はウエットエッチング法を用いることを特徴とする請求項５記載の半導体装置の製造方法。
  7. 前記支持体に第２の開口部を形成する工程は、支持体の一部を機械的に研削し、次いでウエットエッチング法を用いることを特徴とする請求項５または６記載の半導体装置の製造方法。
  8. 前記第１の基板および第２の基板の形成は、第１の絶縁層と、それに対応する第２の絶縁層を同時に形成することを特徴とする請求項５〜７のうち、いずれか一項記載の半導体装置の製造方法。
  9. 前記第２の基板の形成は、第１の基板の配線層とほぼ同等の配線層を第２の絶縁層と交互に積層する処理とを含むことを特徴とする請求項５〜８のうち、いずれか一項記載の半導体装置の製造方法。
  10. 前記第１の基板および第２の基板の形成は、第１の基板の配線層と対応する第２の基板の配線層を同時に形成することを特徴とする請求項９記載の半導体装置の製造方法。
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