JP2006054608A - Pipelined analog/digital converter - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a pipelined analog/digital converter having the high degree of freedom in design and reduced circuit scale/power consumption. <P>SOLUTION: Bit blocks 10-13 each having A/D a converter (AD1-AD3) for converting an analog signal into a digital code of a distributed predetermined bit, a D/A converter (DA1-DA3) for converting the digital code into an analog signal and an amplifier (AMP0-AMP3) are connected in cascade. The amplification unit of each of the bit blocks amplifies the difference between an analog signal from the prestage and an analog signal from each of the D/A converters to sequentially supply to the next stage bit block. In that case, amplification units of the adjacent bit blocks share an amplifier (amplifier share) to ensure a high DC gain. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、集積回路に適用して好適なアナログ／ディジタル変換器に関し、特にパイプライン型のアナログ／ディジタル変換器に関する。   The present invention relates to an analog / digital converter suitable for application to an integrated circuit, and more particularly to a pipeline type analog / digital converter.

高い分解能および高速のサンプリングレートを有するアナログ／ディジタル変換器として、パイプライン型アナログ／ディジタル変換器（パイプライン型Ａ／Ｄ変換器）が知られている。
パイプライン型Ａ／Ｄ変換器は、アナログ信号を１ビットのＡ／Ｄ変換器で量子化するとともに入力した量子化した分のアナログ値を減算して適宜増幅して次段に出力するパイプラインステージを複数個直列に接続することによってＡ／Ｄ変換器を構成したものである。なお、以下の説明において、パイプライン型Ａ／Ｄ変換器を構成するパイプラインの各ステージをビットブロックと称する。 As an analog / digital converter having high resolution and a high sampling rate, a pipeline type analog / digital converter (pipeline type A / D converter) is known.
A pipeline type A / D converter is a pipeline that quantizes an analog signal with a 1-bit A / D converter and subtracts an input analog value corresponding to the quantized value to appropriately amplify and output it to the next stage. An A / D converter is configured by connecting a plurality of stages in series. In the following description, each stage of the pipeline constituting the pipeline type A / D converter is referred to as a bit block.

図１は、従来のパイプライン型Ａ／Ｄ変換器１ａの構成例を示す図である。以下、図１に関連付けて、従来のパイプライン型Ａ／Ｄ変換器の構成と動作について述べる。
図１に示すように、パイプライン型Ａ／Ｄ変換器１ａは、入力したアナログ信号Ａｉｎをサンプルホールドするための入力サンプルホールド回路（Ｉｎ−Ｓ／Ｈ）１０ａ、複数段のビットブロック１１ａ〜１４ａ、ディジタル補正回路（ＤＣ）２０ａにより構成される。 FIG. 1 is a diagram showing a configuration example of a conventional pipeline type A / D converter 1a. The configuration and operation of a conventional pipeline type A / D converter will be described below with reference to FIG.
As shown in FIG. 1, a pipelined A / D converter 1a includes an input sample and hold circuit (In-S / H) 10a for sampling and holding an input analog signal Ain, and a plurality of bit blocks 11a to 14a. And a digital correction circuit (DC) 20a.

入力段サンプルホールド回路１０ａは、複数段のビットブロック１１ａ〜１４ａを連結して構成され、所定の周波数（サンプリング周波数）によりアナログ入力信号Ａｉｎをサンプルする。   The input stage sample and hold circuit 10a is configured by connecting a plurality of stages of bit blocks 11a to 14a, and samples the analog input signal Ain at a predetermined frequency (sampling frequency).

ビットブロック１１ａは、たとえば、１．５ビット等の小ビットのＡ／Ｄ変換器ＡＤ１およびＤ／Ａ変換器ＤＡ１を含むサブ変換部ｓｕｂ＿１ａと、スイッチトキャパシタ増幅段である増幅部ＡＭＰ１ａを含んで構成される。
入力段サンプルホールド回路１０ａによりサンプルされたアナログ信号Ａｉｎは、Ａ／Ｄ変換器ＡＤ１によってディジタルコードに変換される。
Ａ／Ｄ変換器ＡＤ１では、たとえば、１．５ビットの分解能の場合には２つの比較器を含み、入力したアナログ信号をこれらの比較器を用いて所定の基準電圧と比較することによって得られるディジタル信号ｎ１−ｂをディジタル補正回路２０ａへ出力する。 The bit block 11a includes, for example, a sub-conversion unit sub_1a including a small bit A / D converter AD1 such as 1.5 bits and a D / A converter DA1, and an amplification unit AMP1a which is a switched capacitor amplification stage. Is done.
The analog signal Ain sampled by the input stage sample / hold circuit 10a is converted into a digital code by the A / D converter AD1.
The A / D converter AD1 includes, for example, two comparators in the case of 1.5-bit resolution, and is obtained by comparing an input analog signal with a predetermined reference voltage using these comparators. The digital signal n1-b is output to the digital correction circuit 20a.

ＡＭＰ１ａは、入力段サンプルホールド回路１０ａによりサンプルされたアナログ信号Ａｉｎと、Ａ／Ｄ変換器ＡＤ１によりディジタルコードに変換され、さらに当該ディジタルコードをＤ／Ａ変換器ＤＡ１により変換したアナログ信号との残差信号を２(a-1) 倍（ａ：Ａ／Ｄ変換の分解能）に増幅してフルスケール値に戻した後に、次段のビットブロック１２ａに出力する。すなわち、増幅部ＡＭＰ１ａは残差アンプとして機能する。 The AMP 1a is the remainder of the analog signal Ain sampled by the input stage sample and hold circuit 10a and the analog signal converted by the A / D converter AD1 and further converted by the D / A converter DA1. After the difference signal is amplified by 2 (a-1) times (a: A / D conversion resolution) and returned to the full scale value, it is output to the next bit block 12a. That is, the amplification unit AMP1a functions as a residual amplifier.

なお、ＡＭＰ１ａは、サンプルキャパシタをＡ／Ｄ変換の分解能に応じてアレイ状に設け、Ａ／Ｄ変換のサーモメータコードを利用してＤＡ機能と減算増幅機能を一体化するようにしてもよい（ＭＤＡＣ：Ｍｕｌｔｉｐｌｙｉｎｇ ＤＡＣ）。   In the AMP 1a, sample capacitors may be provided in an array according to the resolution of A / D conversion, and the DA function and the subtraction amplification function may be integrated using an A / D conversion thermometer code ( MDAC (Multipleing DAC).

ビットブロック１２ａ〜１４ａは、それぞれ、ビットブロック１１ａに対して順に連結され、その構成についてはビットブロック１１ａと同様である。したがって、各ビットブロックにより増幅された残差信号が順次、次段のビットブロックによってサンプルされるとともに、さらに残差信号を増幅する処理が順に行われる。
また、ビットブロック１２ａ〜１４ａからは、１．５ビット等の比較的分解能が低いディジタル信号ｎ２−ｂ〜ｎ４−ｂがディジタル補正回路２０ａへ順次出力される。
なお、各ビットブロック１２ａ〜１４ａは、ビットブロック１１ａと同じ構成であり図示しないが、それぞれ、サブ変換部ｓｕｂ＿２ａ〜ｓｕｂ＿４ａ、Ａ／Ｄ変換器ＡＤ２〜４、Ｄ／Ａ変換器ＤＡ２〜４、および増幅部ＡＭＰ２〜４を有する。 Each of the bit blocks 12a to 14a is sequentially connected to the bit block 11a, and the configuration thereof is the same as that of the bit block 11a. Therefore, the residual signal amplified by each bit block is sequentially sampled by the next-stage bit block, and the process of further amplifying the residual signal is sequentially performed.
Further, from the bit blocks 12a to 14a, digital signals n2-b to n4-b having a relatively low resolution such as 1.5 bits are sequentially output to the digital correction circuit 20a.
Each bit block 12a to 14a has the same configuration as that of the bit block 11a and is not shown, but sub-converters sub_2a to sub_4a, A / D converters AD2 to AD4, D / A converters DA2 to DA4, and It has amplification parts AMP2-4.

ディジタル補正回路２０ａは、ビットブロック１１ａ〜１４ａにより生成されたディジタル信号を加算する。これにより、入力段サンプルホールド回路１０ａに入力されたアナログ信号に対するディジタル信号出力が生成される。   The digital correction circuit 20a adds the digital signals generated by the bit blocks 11a to 14a. As a result, a digital signal output for the analog signal input to the input stage sample and hold circuit 10a is generated.

次に、パイプライン型Ａ／Ｄ変換器１ａの動作について、図２に関連付けて述べる。
上述したように、パイプライン型Ａ／Ｄ変換器では、上述したスイッチトキャパシタ(Switched capacitor)増幅段の動作が基本となり、各ビットブロック段のサンプルおよび増幅処理が交互に制御クロック信号に同期して行われる。すなわち、偶数段のビットブロック、たとえば図１のビットブロック１１ａおよび１３ａと、奇数段のビットブロック、たとえば図１のビットブロック１２ａおよび１４ａと、の隣り合うビットブロック間で、回路動作が異なることがパイプライン型Ａ／Ｄ変換器の特徴である。 Next, the operation of the pipeline type A / D converter 1a will be described with reference to FIG.
As described above, in the pipeline type A / D converter, the operation of the above-described switched capacitor amplification stage is fundamental, and the sampling and amplification processing of each bit block stage are alternately synchronized with the control clock signal. Done. That is, the circuit operation is different between adjacent bit blocks of even-numbered bit blocks, for example, bit blocks 11a and 13a in FIG. 1 and odd-numbered bit blocks, for example, bit blocks 12a and 14a in FIG. This is a feature of the pipeline type A / D converter.

図２は、サンプリング周波数に応じたタイミングによる各フェーズＰＨ０，１，２，…の各構成部分の動作内容を示す。
各ビットブロックで入力したアナログ信号と、Ｄ／Ａ変換されたアナログ信号との残差信号が、サンプリング周波数のクロック信号に同期した各フェーズＰＨ１〜５において、順次処理される。その際、フェーズＰＨ１〜５のうち、偶数フェーズと奇数フェーズの各タイミングでは、各ビットブロックのスイッチトキャパシタ増幅段のスイッチ群に与える２つの制御クロック信号のレベルが交互に反転し、これにより、図に示すように、特定の増幅部で見ると、隣り合うフェーズでは回路動作が異なり、サンプルを行うリセットフェーズ（Ｒｅｓｅｔ）と、残差増幅を行うアンプフェーズ（Ａｍｐ）の動作が順に行われる。 FIG. 2 shows the operation content of each component of each phase PH0, 1, 2,... At the timing according to the sampling frequency.
The residual signal between the analog signal input in each bit block and the D / A converted analog signal is sequentially processed in each of the phases PH1 to PH5 synchronized with the sampling frequency clock signal. At that time, at the timings of the even phase and the odd phase among the phases PH1 to PH5, the levels of the two control clock signals given to the switch group of the switched capacitor amplification stage of each bit block are alternately inverted. As shown in FIG. 5, when viewed from a specific amplification unit, circuit operations are different in adjacent phases, and a reset phase (Reset) for performing sampling and an amplifier phase (Amp) for performing residual amplification are sequentially performed.

以上、従来のパイプライン型Ａ／Ｄ変換器１ａについて述べた。
ところで、上述したパイプライン型Ａ／Ｄ変換器を設計する際には、複数のステージからなる各ビットブロックにおけるＡ／Ｄ変換のビット数をどのように分配するかという点が非常に重要となり、各増幅部の演算増幅器の帯域確保のために、１．５ビット／ステージとすることが非常に有効であることが知られている。
この場合の各増幅部のゲインは２倍となって、設計上広い帯域が確保しやすい。さらに、Ａ／Ｄ変換器を２個の比較器のみで構成できるため、回路素子の数の低減による低電力化に利することは明らかである。
かかる観点から、１０ビットクラスのパイプライン型Ａ／Ｄ変換器では、ビットの分配を１．５ビット／ステージとしたものが採用され、製品化されている。 The conventional pipeline type A / D converter 1a has been described above.
By the way, when designing the above-described pipeline type A / D converter, it is very important how to distribute the number of bits of A / D conversion in each bit block composed of a plurality of stages. It is known that the use of 1.5 bits / stage is very effective for securing the bandwidth of the operational amplifier of each amplifier.
In this case, the gain of each amplifying unit is doubled, and it is easy to secure a wide band by design. Furthermore, since the A / D converter can be composed of only two comparators, it is clear that it can be used to reduce power by reducing the number of circuit elements.
From this point of view, a 10-bit class pipeline A / D converter adopting a bit distribution of 1.5 bits / stage has been adopted and commercialized.

しかしながら、１０ビットを超える高分解能のパイプライン型Ａ／Ｄ変換器においては、上述した１．５ビット／ステージのパイプライン型Ａ／Ｄ変換器は消費電力の観点から課題を有する。
すなわち、たとえば１２ビット等の高精度なパイプライン型Ａ／Ｄ変換器では、高精度化に伴って、残差信号をフルスケール値まで増幅する増幅部内の演算増幅器の高利得化を図る必要が生ずる。すなわち、高利得化のために演算増幅器を複数段設定すると、増幅部で消費する電力が全体の消費電力に対して支配的となる。
特に、１．５ビット／ステージ構成のパイプライン型Ａ／Ｄ変換器では、１段のＡ／Ｄ変換を行うことで、次段のＡ／Ｄ変換は１ビットしか要求精度が緩和されず、前述した高利得の演算増幅器を多く配置する必要があるので、全体として消費電力が増大する傾向にある。 However, in the high-resolution pipeline A / D converter exceeding 10 bits, the above-described 1.5-bit / stage pipeline A / D converter has a problem from the viewpoint of power consumption.
That is, for example, in a high-precision pipeline A / D converter of 12 bits or the like, it is necessary to increase the gain of the operational amplifier in the amplifying unit that amplifies the residual signal to the full scale value as the accuracy increases. Arise. That is, when a plurality of operational amplifiers are set to increase the gain, the power consumed by the amplifying unit becomes dominant over the overall power consumption.
In particular, in a pipeline type A / D converter having a 1.5 bit / stage configuration, by performing A / D conversion in one stage, the required accuracy of the next stage A / D conversion is reduced by only 1 bit, Since it is necessary to arrange many operational amplifiers with high gain as described above, power consumption tends to increase as a whole.

かかる課題に対し、ビットブロックに対する特定のビット分配方法とアンプシェア技術の組み合わせによって、演算増幅器の消費電力を抑制したパイプライン型Ａ／Ｄ変換器に関する技術が下記の非特許文献１において開示されている。
図３は、非特許文献１において開示されている１２ビットのパイプライン型Ａ／Ｄ変換器１ｂの回路ブロックである。なお、図において、たとえば、Ｇ：８はゲインが８であることを示し、４ｂは４ビットであることを示す。
図に示すように、パイプライン型Ａ／Ｄ変換器１ｂは、４ビットのビットブロック１１ｂおよび１３ｂと、１．５ビットのビットブロック１２ｂおよび１４ｂとが交互にパイプライン接続されて構成される。各ビットブロックにより生成されたディジタル信号は、ディジタル補正回路２０ｂで加算されて１２ビットのディジタル信号が出力される。
パイプライン型Ａ／Ｄ変換器１ｂでは、各ビットブロックに対して特定のビット割付け（図では、４ビットおよび１．５ビット）を行うとともに、図に矢印で示すビットブロック間でアンプシェアを行っている。 Non-Patent Document 1 below discloses a technique related to a pipeline type A / D converter that suppresses power consumption of an operational amplifier by combining a specific bit distribution method for a bit block and an amplifier sharing technique. Yes.
FIG. 3 is a circuit block of a 12-bit pipeline A / D converter 1b disclosed in Non-Patent Document 1. In the figure, for example, G: 8 indicates that the gain is 8, and 4b indicates that it is 4 bits.
As shown in the figure, the pipeline A / D converter 1b is configured by alternately connecting pipelines of 4-bit bit blocks 11b and 13b and 1.5-bit bit blocks 12b and 14b. The digital signal generated by each bit block is added by the digital correction circuit 20b to output a 12-bit digital signal.
In the pipeline type A / D converter 1b, specific bit allocation (4 bits and 1.5 bits in the figure) is performed for each bit block, and amplifier sharing is performed between the bit blocks indicated by arrows in the figure. ing.

ここで、従来のパイプライン型Ａ／Ｄ変換器１ｂにおいて行われている、各ビットブロックに対する４ビットおよび１．５ビットのビット割付けとアンプシェアについて以下に述べる。
一般に、高精度のパイプライン型Ａ／Ｄ変換器を設計する際には、初段のビットブロックに多くのビット数を分配することが、線形性の観点および次段におけるＡ／Ｄ変換精度を緩和させる観点から有利となる。
一方、各ビットブロックの残差アンプでは、ビットブロック間でアナログ信号レベルの段差が生じないようにするため、分配されるビット数をａとした場合には、２(a-1) 倍の増幅利得を設定する必要がある。たとえば、４ビットのビットブロックの場合には、残差アンプのゲインは８倍（ａ＝４）となり、トータルは１２ビットＡ／Ｄ変換であることから、残差アンプの演算増幅器に必要とされるＤＣゲインは９０ｄＢ程度となる。
しかしながら、一般的にシングル段の演算増幅器のＤＣゲインは６０ｄＢ程度であるため、６０ｄＢ以上のＤＣ利得を得ようとする場合には、各残差アンプの演算増幅器の段数を増加させる必要があり、回路規模および設計の困難性の観点から不利となる。 Here, the bit allocation of 4 bits and 1.5 bits and the amplifier share for each bit block, which is performed in the conventional pipeline type A / D converter 1b, will be described below.
In general, when designing a high-precision pipelined A / D converter, distributing a large number of bits to the first-stage bit block eases the A / D conversion accuracy from the viewpoint of linearity and the next stage. It is advantageous from the viewpoint of making it.
On the other hand, in the residual amplifier of each bit block, in order to prevent a difference in analog signal level between the bit blocks, assuming that the number of distributed bits is a, the amplification is 2 (a-1) times. It is necessary to set the gain. For example, in the case of a 4-bit block, the gain of the residual amplifier is 8 times (a = 4), and the total is 12-bit A / D conversion, so that it is required for the operational amplifier of the residual amplifier. The DC gain is about 90 dB.
However, since the DC gain of a single stage operational amplifier is generally about 60 dB, in order to obtain a DC gain of 60 dB or more, it is necessary to increase the number of operational amplifier stages of each residual amplifier. This is disadvantageous in terms of circuit scale and design difficulty.

そこで、スイッチトキャパシタ増幅段を構成する残差アンプの演算増幅器を、増幅段がアクティブとなっていない隣り合う残差アンプの演算増幅器と連結し、２段アンプを構成する。これをアンプシェアという。
その際、バンド幅が比較的狭く高速動作の点でクリティカルとなる利得８倍のアンプ（８倍アンプ）として残差アンプを構成する時には、負荷を軽減するために出力側のＡＤ変換器を１．５ビットとし、バンド幅が比較的広く高速動作の点でクリティカルとならない利得２倍のアンプ（２倍アンプ）として残差アンプを構成する場合には、出力側のＡＤ変換器を４ビットとする。
すなわち、各ビットブロックのビット配分を４ビットおよび１．５ビットの交互に行い、４ビットのビットブロックをアンプモードとして使用する場合にのみアンプシェアを行う。 Therefore, the operational amplifier of the residual amplifier constituting the switched capacitor amplification stage is connected to the operational amplifier of the adjacent residual amplifier where the amplification stage is not active to constitute a two-stage amplifier. This is called amplifier sharing.
At that time, when a residual amplifier is configured as an amplifier with a gain of 8 times (8 times amplifier) which is critical in terms of high-speed operation with a relatively narrow bandwidth, an AD converter on the output side is set to 1 to reduce the load. When the residual amplifier is configured as an amplifier of double gain (double amplifier) that has a relatively wide bandwidth and is not critical in terms of high-speed operation, the output AD converter is set to 4 bits. To do.
That is, the bit allocation of each bit block is alternately 4 bits and 1.5 bits, and amplifier sharing is performed only when the 4-bit bit block is used as an amplifier mode.

次に、従来のパイプライン型Ａ／Ｄ変換器１ｂの動作について説明する。
図４は、パイプライン型Ａ／Ｄ変換器１ｂにおけるアンプシェアの動作を時系列のフェーズ毎の等価回路により示す。なお、実際には、各ビットブロックの増幅部間に接続されたスイッチ群（図示しない）がサンプリング周波数に応じた所定のクロック信号により制御されるが、図４では、このクロック信号の制御結果により得られる各フェーズ毎の等価回路のみを示す。 Next, the operation of the conventional pipeline type A / D converter 1b will be described.
FIG. 4 shows an amplifier sharing operation in the pipelined A / D converter 1b by an equivalent circuit for each phase in time series. In practice, a switch group (not shown) connected between the amplifying units of each bit block is controlled by a predetermined clock signal corresponding to the sampling frequency. In FIG. Only the equivalent circuit obtained for each phase is shown.

図５は、交互に偶数フェーズおよび奇数フェーズとなる各フェーズＰＨ０〜ＰＨ５において、パイプライン接続された各ビットブロックの動作状態を示す。
なお、増幅部ＡＭＰ１ｂ〜ＡＭＰ４ｂは、それぞれビットブロック１１ｂ〜１４ｂの増幅部に対応する。サブ変換部ｓｕｂ＿１ｂ〜ｓｕｂ＿４ｂは、それぞれビットブロック１１ｂ〜１４ｂのサブ変換部に対応する。サブ変換部ｓｕｂ＿１ｂおよびｓｕｂ＿３ｂは、それぞれ４ビットのＡ／Ｄ変換器ＡＤ１およびＡＤ３と、４ビットのＤ／Ａ変換器ＤＡ１およびＤＡ３を有し、サブ変換部ｓｕｂ＿２ｂおよびｓｕｂ＿４ｂは、それぞれ１．５ビットのＡ／Ｄ変換器ＡＤ２およびＡＤ４と、１．５ビットのＤ／Ａ変換器ＤＡ２およびＤＡ４を有している。 FIG. 5 shows an operation state of each bit block connected in pipeline in each of the phases PH0 to PH5 that alternately become even phases and odd phases.
The amplifying units AMP1b to AMP4b correspond to the amplifying units of the bit blocks 11b to 14b, respectively. The sub conversion units sub_1b to sub_4b correspond to the sub conversion units of the bit blocks 11b to 14b, respectively. The sub-conversion units sub_1b and sub_3b have 4-bit A / D converters AD1 and AD3 and 4-bit D / A converters DA1 and DA3, respectively, and the sub-conversion units sub_2b and sub_4b each have 1.5 bits A / D converters AD2 and AD4 and 1.5-bit D / A converters DA2 and DA4.

図４において、偶数フェーズ、たとえばＰＨ２およびＰＨ４では、２つの演算増幅器の入出力が連結されて２段アンプを構成するアンプシェアが行われる。
たとえば、フェーズＰＨ２では、Ｃ１２ｂ／Ｃ１０ｂおよびＣ１３ｂ／Ｃ１１ｂの容量比に応じて、８倍アンプを構成し、その際に、演算増幅器２１０ｂと２２０ｂの入出力が連結されてアンプシェアが行われる。
この時、演算増幅器２２０ｂの入出力間に接続されたキャパシタＣ２０ｂ〜Ｃ２３ｂは、位相補償容量として用いられる。これらのキャパシタは８倍残差アンプの出力電圧をチャージしていることと等価であるため、次フェーズＰＨ３における利得２倍の残差アンプのサンプリングも同時に兼ねていることになる（Ｉｎｎｅｒ ｓａｍｐｌｉｎｇ）。 In FIG. 4, in the even phase, for example, PH2 and PH4, the input / output of two operational amplifiers are connected to perform amplifier sharing that constitutes a two-stage amplifier.
For example, in phase PH2, an 8 × amplifier is configured according to the capacity ratio of C12b / C10b and C13b / C11b, and at that time, the inputs and outputs of operational amplifiers 210b and 220b are connected to perform amplifier sharing.
At this time, the capacitors C20b to C23b connected between the input and output of the operational amplifier 220b are used as phase compensation capacitors. Since these capacitors are equivalent to charging the output voltage of the 8-fold residual amplifier, they also serve as sampling of the residual amplifier having a gain of 2 in the next phase PH3 (Inner sampling).

上述したアンプシェア技術により、各残差アンプの演算増幅器の段数を増やすことなく高利得の演算増幅器が偶数フェーズにおいて可能となるため、１．５ビット／ステージの構成のみによって１２ビットのパイプライン型Ａ／Ｄ変換器を実現した場合と比較して、回路規模を縮小させるとともに、消費電力を低減させることができる。   The amplifier share technique described above enables a high-gain operational amplifier in the even phase without increasing the number of operational amplifier stages of each residual amplifier. Therefore, a 12-bit pipeline type with only a 1.5 bit / stage configuration. Compared with the case where an A / D converter is realized, the circuit scale can be reduced and the power consumption can be reduced.

"A 30mW 12b 21MSample/s Pipelined CMOS ADC" (2002 IEEE International Solid-State Circuits Conference (ISSCC), Dig. Tech. Paper, Feb.2002, pp18.4)"A 30mW 12b 21MSample / s Pipelined CMOS ADC" (2002 IEEE International Solid-State Circuits Conference (ISSCC), Dig. Tech. Paper, Feb.2002, pp18.4)

しかし、従来のパイプライン型Ａ／Ｄ変換器１ｂは、各ビットブロックのビット配分が４ビットおよび１．５ビットが交互になるように構成されているため、設計自由度が少なく、更なる回路規模縮小・消費電力低減を行うことが困難である。
たとえば、図４において、主として増幅部ＡＭＰ１ｂにより８倍アンプを構成するフェーズＰＨ２では、高速動作の観点から負荷となるＡ／Ｄ変換器ＡＤ２の分解能が制限される。同様に、主として増幅部ＡＭＰ３ｂにより８倍アンプを構成するフェーズＰＨ４では、高速動作の観点から負荷となるＡ／Ｄ変換器ＡＤ４の分解能が制限される。
すなわち、従来のパイプライン型Ａ／Ｄ変換器では、各ビットブロックに対して、比較的大きなビット、たとえば４ビットと、小さなビット、たとえば１．５ビットが交互に分配されるように、ビット割り振りが制限されている。 However, the conventional pipelined A / D converter 1b is configured such that the bit allocation of each bit block is alternated between 4 bits and 1.5 bits. It is difficult to reduce the scale and power consumption.
For example, in FIG. 4, in the phase PH2 in which the amplifier AMP1b mainly constitutes an 8-fold amplifier, the resolution of the A / D converter AD2 serving as a load is limited from the viewpoint of high-speed operation. Similarly, in the phase PH4 in which the amplifier AMP3b mainly constitutes an 8-fold amplifier, the resolution of the A / D converter AD4 serving as a load is limited from the viewpoint of high-speed operation.
That is, in the conventional pipeline type A / D converter, bit allocation is performed so that relatively large bits, for example, 4 bits and small bits, for example, 1.5 bits are alternately distributed to each bit block. Is limited.

本発明はかかる事情に鑑みてなされたものであり、その目的は、設計自由度が高く、かつ、回路規模・消費電力を低減したパイプライン型アナログ／ディジタル変換器を提供することにある。   The present invention has been made in view of such circumstances, and an object of the present invention is to provide a pipeline type analog / digital converter having a high degree of design freedom and a reduced circuit scale and power consumption.

上記目的を達成するために、本発明は、アナログ／ディジタル変換器と、ディジタル／アナログ変換器と、差分増幅回路と、を含む変換ブロックが複数直列に連結され、各変換ブロックにおいて、前記アナログ／ディジタル変換器がアナログ信号をディジタルコードに変換し、前記ディジタル／アナログ変換器が当該ディジタルコードを第２のアナログ信号に変換し、前記差分増幅回路は、前記アナログ信号および前記第２のアナログ信号の差分を増幅した第３のアナログ信号を次段の変換ブロックに供給し、各変換ブロックが生成するディジタルコードを加算するパイプライン型アナログ／ディジタル変換器であって、前記差分増幅回路は、周波数がサンプリング周波数に等しく互いに逆相関係にある２つのクロック信号によって制御され、隣り合う変換ブロックの差分増幅回路のうち、奇数番目の差分増幅回路が初段となり、偶数番目の差分増幅回路が出力段となって２段増幅器を構成する第１の接続状態と、偶数番目の差分増幅回路が初段となり、奇数番目の差分増幅回路が出力段となって２段増幅器を構成する第２の接続状態と、を前記２つのクロック信号の信号レベルに応じて、交互に繰り返すパイプライン型アナログ／ディジタル変換器である。   In order to achieve the above object, according to the present invention, a plurality of conversion blocks each including an analog / digital converter, a digital / analog converter, and a differential amplifier circuit are connected in series. The digital converter converts an analog signal into a digital code, the digital / analog converter converts the digital code into a second analog signal, and the differential amplifier circuit includes the analog signal and the second analog signal. A pipeline type analog / digital converter that supplies a third analog signal obtained by amplifying the difference to a next conversion block and adds a digital code generated by each conversion block. Controlled by two clock signals that are equal to the sampling frequency and are in opposite phase to each other. Among the differential amplifier circuits of adjacent conversion blocks, the odd-numbered differential amplifier circuit is the first stage, the even-numbered differential amplifier circuit is the output stage, and the first connection state constituting the two-stage amplifier, and the even-numbered difference Pipeline type in which the amplifier circuit is the first stage, and the odd-numbered differential amplifier circuit is the output stage, and the second connection state constituting the two-stage amplifier is alternately repeated according to the signal levels of the two clock signals. It is an analog / digital converter.

好適には、前記第１および第２の接続状態において、出力段となる差分増幅回路は、当該差分増幅回路のアナログ出力信号をサンプルするとともに、位相補償を行うキャパシタを含む。   Preferably, in the first and second connection states, the differential amplifier circuit serving as an output stage includes a capacitor that samples an analog output signal of the differential amplifier circuit and performs phase compensation.

特定的には、Ｎ番目（Ｎ：整数）の変換ブロックの差分増幅回路は、第１の演算増幅器と、それぞれ一端が当該第１の演算増幅器の入力端子に接続される第１および第２のキャパシタと、第１のスイッチ群を含み、Ｎ＋１番目の変換ブロックの差分増幅回路は、第２の演算増幅器と、それぞれ一端が当該第２の演算増幅器の入力端子に接続される第３および第４のキャパシタと、第２のスイッチ群を含み、Ｎ＋２番目の変換ブロックの差分増幅回路は、第３の演算増幅器と、それぞれ一端が当該第３の演算増幅器の入力端子に接続される第５および第６のキャパシタと、第３のスイッチ群を含み、前記２つのクロック信号によって前記第１、第２および第３のスイッチ群を制御し、これにより、前記サンプリング周波数に応じたＭ番目（Ｍ：整数）のフェーズにおいて、前記第１の演算増幅器と第２の演算増幅器が直列に接続され、前記第２のキャパシタの他端が前記第２の演算増幅器の出力端子に接続され、前記第１のキャパシタを入力容量、前記第２のキャパシタを帰還容量とするスイッチトキャパシタ増幅段を構成し、前記第３および第４のキャパシタは、それぞれ他端が前記第２の演算増幅器の出力端子に接続され、当該出力端子の信号をサンプルし、Ｍ＋１番目のフェーズにおいて、前記第２の演算増幅器と第３の演算増幅器が直列に接続され、前記第４のキャパシタの他端が前記第３の演算増幅器の出力端子に接続され、前記第３のキャパシタを入力容量、前記第４のキャパシタを帰還容量とするスイッチトキャパシタ増幅段を構成し、前記第５および第６のキャパシタは、それぞれ他端が前記第３の演算増幅器の出力端子に接続され、当該出力端子の信号をサンプルする。   Specifically, the differential amplifier circuit of the Nth (N: integer) conversion block includes a first operational amplifier and first and second terminals each having one end connected to an input terminal of the first operational amplifier. The differential amplifier circuit of the (N + 1) th conversion block including a capacitor and a first switch group includes a second operational amplifier and third and fourth terminals each having one end connected to the input terminal of the second operational amplifier. The differential amplifier circuit of the (N + 2) th conversion block includes a third operational amplifier, and fifth and fifth terminals each having one end connected to the input terminal of the third operational amplifier. 6 capacitors and a third switch group, and the first, second and third switch groups are controlled by the two clock signals, whereby the Mth (M: Phase), the first operational amplifier and the second operational amplifier are connected in series, the other end of the second capacitor is connected to the output terminal of the second operational amplifier, and the first operational amplifier A switched capacitor amplification stage having a capacitor as an input capacitance and a second capacitor as a feedback capacitance is configured, and the other ends of the third and fourth capacitors are connected to the output terminal of the second operational amplifier, The signal of the output terminal is sampled. In the (M + 1) th phase, the second operational amplifier and the third operational amplifier are connected in series, and the other end of the fourth capacitor is the output of the third operational amplifier. A switched capacitor amplifying stage connected to a terminal and having the third capacitor as an input capacitance and the fourth capacitor as a feedback capacitance, and the fifth and sixth capacitors; Are respectively the other end connected to an output terminal of said third operational amplifier samples the signal of the output terminal.

特定的には、各変換ブロックにおいて、差分増幅回路は、入力端子と出力端子を含む演算増幅器と、第１のノードと前記入力端子間に接続された第１のキャパシタと、第２のノードと前記入力端子間に接続された第２のキャパシタと、前段の変換ブロックの差分増幅回路の出力端子と、前記入力端子間に接続された第１のスイッチと、前記各変換ブロックのディジタル／アナログ変換器の出力端子と前記第１のノード間に接続された第２のスイッチと、前記第１のノードと前記出力端子間に接続された第３のスイッチと、前記第２のノードと前記出力端子間に接続された第４のスイッチと、前記第２のノードと次段の変換ブロックの差分増幅回路の出力端子間に接続された第５のスイッチと、を含み、前記第１、第３および第４のスイッチと、前記第２および第５のスイッチは、それぞれ、前記２つのクロック信号のうち異なるクロック信号により制御され、かつ、奇数番目の変換ブロックと偶数番目の変換ブロックとでは、対応する各スイッチがそれぞれ異なるクロック信号により制御される。   Specifically, in each conversion block, the differential amplifier circuit includes an operational amplifier including an input terminal and an output terminal, a first node connected between the first node and the input terminal, and a second node. A second capacitor connected between the input terminals; an output terminal of a differential amplifier circuit of a previous conversion block; a first switch connected between the input terminals; and a digital / analog conversion of each conversion block A second switch connected between the output terminal and the first node, a third switch connected between the first node and the output terminal, the second node and the output terminal. A fourth switch connected between the second node and a fifth switch connected between the output terminals of the differential amplifier circuit of the next stage conversion block, and the first, third and With the fourth switch The second and fifth switches are controlled by different clock signals of the two clock signals, and the corresponding switches are different in the odd-numbered conversion block and the even-numbered conversion block. Controlled by signal.

本発明のパイプライン型アナログ／ディジタル変換器の作用は、以下の通りである。
すなわち、各変換ブロックにおいて、入力したアナログ信号をアナログ／ディジタル変換器がディジタルコードに変換し、ディジタル／アナログ変換器が当該ディジタルコードを第２のアナログ信号に変換し、差分増幅回路は、前記アナログ信号および第２のアナログ信号の差分を増幅した第３のアナログ信号を次段の変換ブロックに供給する。 The operation of the pipeline type analog / digital converter of the present invention is as follows.
That is, in each conversion block, the input analog signal is converted into a digital code by an analog / digital converter, the digital / analog converter converts the digital code into a second analog signal, and the differential amplifier circuit A third analog signal obtained by amplifying the difference between the signal and the second analog signal is supplied to the next conversion block.

サンプリング周波数に応じたあるフェーズにおいて、差分増幅を行う変換ブロックでは、２つのクロック信号のうち一方のクロック信号が所定のレベルとなって、当該差分増幅回路と隣り合う次の変換ブロックの差動増幅回路と連結され、当該差分増幅回路を初段、次の差分増幅回路を出力段となる２段増幅器を構成する第１の接続状態となる。
次のフェーズでは、２つのクロック信号のうち他方のクロック信号が所定レベルとなって、次の差分増幅回路と隣り合うさらに次の差分増幅回路の差動増幅回路と連結され、２段増幅器を構成する第２の接続状態となる。 In a conversion block that performs differential amplification in a phase corresponding to the sampling frequency, one of the two clock signals becomes a predetermined level, and the differential amplification of the next conversion block adjacent to the differential amplification circuit It is connected to a circuit, and is in a first connection state constituting a two-stage amplifier in which the differential amplifier circuit is the first stage and the next differential amplifier circuit is the output stage.
In the next phase, the other clock signal of the two clock signals becomes a predetermined level and is connected to the differential amplifier circuit of the next differential amplifier circuit adjacent to the next differential amplifier circuit to form a two-stage amplifier. The second connection state is established.

すなわち、奇数番目の差分増幅回路が初段となり、偶数番目の差分増幅回路が出力段となって２段増幅器を構成する第１の接続状態と、偶数番目の差分増幅回路が初段となり、奇数番目の差分増幅回路が出力段となって２段増幅器を構成する第２の接続状態と、を交互に繰り返し、順次、各変換ブロックでディジタルコードを生成する。
したがって、すべてのフェーズにおいて、２段増幅器を構成するため、各変換ブロックにおける差動増幅回路のループゲインを高く設定することができるので、各変換ブロックのアナログ／ディジタル変換器およびディジタル／アナログ変換器に対するビット分配を自由に設定することができる。これにより、パイプラインを構成する変換ブロックの数を低減させることが可能となる。 That is, the odd-numbered differential amplifier circuit is the first stage, the even-numbered differential amplifier circuit is the output stage, and the first connection state constituting the two-stage amplifier, and the even-numbered differential amplifier circuit is the first stage, and the odd-numbered differential amplifier circuit is the first stage. The second connection state in which the differential amplifier circuit becomes an output stage and constitutes a two-stage amplifier is alternately repeated, and a digital code is sequentially generated in each conversion block.
Therefore, since the two-stage amplifier is configured in all phases, the loop gain of the differential amplifier circuit in each conversion block can be set high. Therefore, the analog / digital converter and the digital / analog converter in each conversion block The bit distribution for can be freely set. As a result, it is possible to reduce the number of conversion blocks constituting the pipeline.

本発明に係るパイプライン型アナログ／ディジタル変換器によれば、多ビット構成の場合でも、設計自由度が高く、かつ、消費電力を低減させることができる。   The pipeline type analog / digital converter according to the present invention has a high degree of design freedom and can reduce power consumption even in the case of a multi-bit configuration.

実施の形態
以下、本発明に係るパイプライン型アナログ／ディジタル変換器の一実施形態について添付図面に関連付けて説明する。
図６は、本発明に係る１２ビットのパイプライン型Ａ／Ｄ変換器の一構成例を示す。実施形態に係るパイプライン型Ａ／Ｄ変換器は、隣り合うビットブロック同士に対して常にアンプシェア（図で矢印で示す）を行うことを企図する。すなわち、偶数フェーズのみではなくすべてのフェーズにおいてアンプシェアを行うことで、各ビットブロックに対するビットの割付けの自由度を向上させる。
各ビットブロックのビットの割付けの自由度が向上することで、たとえば図６に示すように、１２ビットのパイプライン型Ａ／Ｄ変換器を、Ｉｎ−Ｓ／Ｈ（入力サンプルホールド部）と、２段構成の４ビットのビットブロックと、最終段の６ビットＡ／Ｄ変換器のみによって構成することができ、従来のパイプライン型Ａ／Ｄ変換器に対してビットブロックの段数を格段に少なくすることができる。 DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, an embodiment of a pipeline type analog / digital converter according to the present invention will be described with reference to the accompanying drawings.
FIG. 6 shows a configuration example of a 12-bit pipelined A / D converter according to the present invention. The pipeline type A / D converter according to the embodiment contemplates that amplifier sharing (indicated by an arrow in the figure) is always performed between adjacent bit blocks. That is, by performing amplifier sharing not only in the even-numbered phase but in all phases, the degree of freedom of bit allocation to each bit block is improved.
By improving the degree of freedom of bit allocation in each bit block, for example, as shown in FIG. 6, a 12-bit pipeline A / D converter is connected to an In-S / H (input sample hold unit), It can be configured only by a 2-bit 4-bit bit block and a final 6-bit A / D converter, and the number of bit block stages is significantly smaller than that of a conventional pipelined A / D converter. can do.

なお、図６に示す構成によってアンプシェアを行う場合には、４ビットのビットブロックにおいて、８倍アンプを構成するスイッチトキャパシタ増幅段の負荷が４ビットＡ／Ｄ変換器（１６個の比較器分の容量）となり、従来のパイプライン型Ａ／Ｄ変換器１ｂ（１．５ビットＡ／Ｄにより２個の比較器分の容量）と比較して負荷が大きくなる。
しかしながら、
（１）近年の半導体における線幅等の微細プロセスが大幅に進展していること、及び、
（２）近年のＡ／Ｄ変換の高分解能化に伴いサンプリングの熱雑音（ｋｔ／Ｃノイズ）を低減させる観点からサンプル容量の下限値に限界があること、
を鑑みると、各ビットブロックの負荷よりも各ビットブロックのサンプル容量が支配的となりつつある。すなわち、各ビットブロックの負荷となるＡ／Ｄ変換器は、更なる微細プロセスの進展に伴い、たとえば、４ビット等の所定の性能を確保した上でシュリンクすることが行われている一方で、特に初段のビットブロックでは、要求される分解能の増加に応じて、１０ビット／１２ビット等に見合ったサンプル容量を少なくとも確保する必要がある。
したがって、今後の微細プロセスの進展を考慮すると、パイプライン型Ａ／Ｄ変換器をチップ上に実装する際に、たとえば、数ビット程度のＡ／Ｄ変換の入力容量（負荷）がスイッチトキャパシタ増幅段の高速動作に影響を与えることはなく、各ビットブロックに対するビットの割付けを、図６に例示したように自由に設定しても構わない。 In the case of performing amplifier sharing with the configuration shown in FIG. 6, in the 4-bit bit block, the load of the switched capacitor amplification stage constituting the 8-fold amplifier is a 4-bit A / D converter (16 comparators). Therefore, the load is larger than that of the conventional pipelined A / D converter 1b (capacity of two comparators by 1.5 bits A / D).
However,
(1) Significant progress in fine processes such as line width in recent semiconductors, and
(2) There is a limit to the lower limit value of the sample capacity from the viewpoint of reducing thermal noise (kt / C noise) of sampling with the recent increase in resolution of A / D conversion,
In view of this, the sample capacity of each bit block is becoming more dominant than the load of each bit block. That is, the A / D converter that is the load of each bit block is shrunk after securing a predetermined performance such as 4 bits, for example, along with further progress of the fine process, Particularly in the first-stage bit block, it is necessary to secure at least a sample capacity corresponding to 10 bits / 12 bits or the like in accordance with an increase in required resolution.
Therefore, considering the progress of future fine processes, when a pipeline type A / D converter is mounted on a chip, for example, an input capacity (load) of about several bits of A / D conversion is a switched capacitor amplification stage. The bit allocation to each bit block may be freely set as illustrated in FIG. 6 without affecting the high-speed operation.

以下、図６に例示した本実施形態に係るパイプライン型Ａ／Ｄ変換器の一般的な構成として、図７に示すパイプライン型Ａ／Ｄ変換器１について説明する。
図７に示すように、パイプライン型Ａ／Ｄ変換器１は、入力したアナログ信号Ａｉｎをサンプルホールドするための入力サンプルホールド回路（Ｉｎ−Ｓ／Ｈ）１０、複数段のビットブロック１１〜１３、ディジタル補正回路（ＤＣ）２０を含んで構成される。ここで、各ビットブロックは、本発明の変換ブロックの一実施形態である。
なお、最終段のＡ／Ｄ変換器、たとえば、図６に示す６ビットＡ／Ｄ変換器（６ｂ Ａ／Ｄ）については、従来のパイプライン型Ａ／Ｄ変換器の最終段のＡ／Ｄ変換器と同一の構成とする。 Hereinafter, a pipeline type A / D converter 1 shown in FIG. 7 will be described as a general configuration of the pipeline type A / D converter according to this embodiment illustrated in FIG.
As shown in FIG. 7, the pipelined A / D converter 1 includes an input sample hold circuit (In-S / H) 10 for sampling and holding an input analog signal Ain, and a plurality of bit blocks 11 to 13. The digital correction circuit (DC) 20 is included. Here, each bit block is an embodiment of the conversion block of the present invention.
For the final stage A / D converter, for example, the 6-bit A / D converter (6b A / D) shown in FIG. 6, the final stage A / D converter of the conventional pipeline type A / D converter is used. The same configuration as the converter.

入力段サンプルホールド回路１０は、複数段のビットブロック１１〜１３を連結して構成される。所定の周波数（サンプリング周波数）のクロック信号に同期してアナログ入力信号Ａｉｎをサンプルする。   The input stage sample and hold circuit 10 is configured by connecting a plurality of stages of bit blocks 11 to 13. The analog input signal Ain is sampled in synchronization with a clock signal having a predetermined frequency (sampling frequency).

ビットブロック１１〜１３の構成は、同一であるため、ビットブロック１１の構成についてのみ以下に述べる。
ビットブロック１１は、たとえば４ビット等の分解能の低いＡ／Ｄ変換器ＡＤ１およびＤ／Ａ変換器ＤＡ１を含むサブ変換部ｓｕｂ＿１と、増幅部ＡＭＰ１を含んで構成される。なお、増幅部は、本発明の差分増幅回路の一実施形態である。
Ａ／Ｄ変換器ＡＤ１は、たとえば、４ビットの分解能であれば１６個の比較器を含み、入力したアナログ信号をこれらの比較器を用いて所定の基準電圧と比較することによって得られる４ビットのディジタル信号ｎ１−ｂをディジタル補正回路２０へ出力する。 Since the configuration of the bit blocks 11 to 13 is the same, only the configuration of the bit block 11 will be described below.
The bit block 11 includes a sub-conversion unit sub_1 including an A / D converter AD1 and a D / A converter DA1 having a low resolution such as 4 bits, and an amplification unit AMP1. The amplifying unit is an embodiment of the differential amplifier circuit of the present invention.
The A / D converter AD1 includes, for example, 16 comparators with a resolution of 4 bits, and 4 bits obtained by comparing an input analog signal with a predetermined reference voltage using these comparators. The digital signal n 1 -b is output to the digital correction circuit 20.

ＡＭＰ１は、入力段サンプルホールド回路１０によりサンプルされたアナログ信号Ａｉｎと、Ａ／Ｄ変換器ＡＤ１によりディジタルコードに変換され、さらに当該ディジタルコードをＤ／Ａ変換器ＤＡ１により変換したアナログ信号との残差信号を２(a-1) 倍（ａ：Ａ／Ｄ変換の分解能）に増幅してフルスケール値に戻した後に、次段のビットブロック１２に出力する。すなわち、増幅部ＡＭＰ１は残差アンプとして機能する。
ここで、各ビットブロックの増幅部では、ビットブロック間でアナログ信号レベルの段差が生じないようにするため、分配されるビット数をａとした場合には、２(a-1) 倍の増幅利得（ループゲイン）を設定する必要がある。たとえば、Ａ／Ｄ変換器ＡＤ１の分解能が４ビットの場合には、増幅部ＡＭＰ１は８倍アンプとなるように設定される。 AMP1 is the remainder of the analog signal Ain sampled by the input stage sample and hold circuit 10 and the analog signal converted by the A / D converter AD1 and further converted by the D / A converter DA1. The difference signal is amplified by 2 (a-1) times (a: A / D conversion resolution) and returned to the full scale value, and then output to the bit block 12 at the next stage. That is, the amplification unit AMP1 functions as a residual amplifier.
Here, in the amplifying unit of each bit block, in order to prevent a difference in analog signal level between the bit blocks, when the number of bits to be distributed is a, the amplification is 2 (a-1) times. It is necessary to set the gain (loop gain). For example, when the resolution of the A / D converter AD1 is 4 bits, the amplifying unit AMP1 is set to be an 8 × amplifier.

次に、図７に示した増幅部ＡＭＰ０〜ＡＭＰ３の具体的な回路構成の一例を説明する。
図８は、入力段サンプルホールド回路１０およびビットブロック１１〜１３の増幅部ＡＭＰ０〜ＡＭＰ３の回路構成の一例を示す。なお、図において、四角形で示した素子は、スイッチ（半導体スイッチ）であり、四角形の中に記載したクロック信号φ０またはφ１は、当該スイッチの導通状態がクロック信号φ０またはφ１によって制御されることを意味している。
図９は、増幅部ＡＭＰ０〜３を制御するクロック信号φ０およびφ１の信号波形を示す図である。図に示すように、クロック信号φ０およびφ１は、互いに逆相関係にあり、信号レベルが重なり合わない信号波形となっており、サンプリング周波数と同一の周波数でオン状態とオフ状態を繰り返す。
なお、図８において、クロック信号φ０がＨレベルの時に、クロック信号φ０で制御される各スイッチがオン状態となり、クロック信号φ０がＬレベルの時に、クロック信号φ０で制御される各スイッチがオフ状態となる。クロック信号φ１がＨレベルの時に、クロック信号φ１で制御される各スイッチがオン状態となり、クロック信号φ１がＬレベルの時に、クロック信号φ１で制御される各スイッチがオフ状態となる。 Next, an example of a specific circuit configuration of the amplification units AMP0 to AMP3 illustrated in FIG. 7 will be described.
FIG. 8 shows an example of the circuit configuration of the input stage sample and hold circuit 10 and the amplifying units AMP0 to AMP3 of the bit blocks 11 to 13. In the figure, the element indicated by a rectangle is a switch (semiconductor switch), and the clock signal φ0 or φ1 described in the rectangle indicates that the conduction state of the switch is controlled by the clock signal φ0 or φ1. I mean.
FIG. 9 is a diagram illustrating signal waveforms of clock signals φ0 and φ1 that control the amplifiers AMP0 to AMP3. As shown in the figure, the clock signals φ0 and φ1 are in a phase relationship with each other, have signal waveforms that do not overlap with each other, and repeat the on state and the off state at the same frequency as the sampling frequency.
In FIG. 8, when the clock signal φ0 is at the H level, each switch controlled by the clock signal φ0 is turned on, and when the clock signal φ0 is at the L level, each switch controlled by the clock signal φ0 is turned off. It becomes. When the clock signal φ1 is at the H level, each switch controlled by the clock signal φ1 is turned on, and when the clock signal φ1 is at the L level, each switch controlled by the clock signal φ1 is turned off.

増幅部ＡＭＰ０は、２入力２出力の反転増幅器である演算増幅器２００、キャパシタＣ２，Ｃ３を含んで構成される。
図８に示すように、パイプライン型Ａ／Ｄ変換器１のアナログ入力端子とキャパシタＣ２，Ｃ３の間には、それぞれスイッチ１０２，１０３が接続される。演算増幅器２００の入出力端子間には、スイッチ１０６，１０７が接続される。キャパシタＣ２，Ｃ３とＡＭＰ１の演算増幅器２１０の出力端子の間には、それぞれスイッチ１０４，１０５が接続される。 The amplifying unit AMP0 includes an operational amplifier 200 that is an inverting amplifier having two inputs and two outputs, and capacitors C2 and C3.
As shown in FIG. 8, switches 102 and 103 are connected between the analog input terminal of the pipeline type A / D converter 1 and the capacitors C2 and C3, respectively. Switches 106 and 107 are connected between the input and output terminals of the operational amplifier 200. Switches 104 and 105 are connected between the capacitors C2 and C3 and the output terminal of the operational amplifier 210 of AMP1, respectively.

増幅部ＡＭＰ１は、２入力２出力の反転増幅器である演算増幅器２１０、キャパシタＣ１０，Ｃ１１、キャパシタＣ１２，Ｃ１３を含んで構成される。
図８に示すように、Ｄ／Ａ変換器ＤＡ１の出力端子とキャパシタＣ１０，Ｃ１１の間には、それぞれスイッチ１１２，１１３が接続される。増幅部ＡＭＰ０の演算増幅器２００の出力端子と演算増幅器２１０の入力端子の間には、スイッチ１１４，１１５が接続される。キャパシタＣ１０，Ｃ１１の一端が演算増幅器２１０の入力端子に接続され、キャパシタＣ１０，Ｃ１１の他端と演算増幅器２１０の出力端子の間には、それぞれスイッチ１１０，１１１が接続される。キャパシタＣ１２，Ｃ１３の一端が演算増幅器２１０の入力端子に接続され、キャパシタＣ１２，Ｃ１３の他端と演算増幅器２１０の出力端子の間には、それぞれスイッチ１１６，１１７が接続される。キャパシタＣ１２，Ｃ１３の当該他端と増幅部ＡＭＰ２の演算増幅器２２０の出力端子の間には、それぞれスイッチ１１８，１１９が接続される。 The amplifying unit AMP1 includes an operational amplifier 210 that is a two-input two-output inverting amplifier, capacitors C10 and C11, and capacitors C12 and C13.
As shown in FIG. 8, switches 112 and 113 are connected between the output terminal of the D / A converter DA1 and the capacitors C10 and C11, respectively. Switches 114 and 115 are connected between the output terminal of the operational amplifier 200 and the input terminal of the operational amplifier 210 of the amplifying unit AMP0. One ends of the capacitors C10 and C11 are connected to the input terminal of the operational amplifier 210, and switches 110 and 111 are connected between the other ends of the capacitors C10 and C11 and the output terminal of the operational amplifier 210, respectively. One ends of the capacitors C12 and C13 are connected to the input terminal of the operational amplifier 210, and switches 116 and 117 are connected between the other ends of the capacitors C12 and C13 and the output terminal of the operational amplifier 210, respectively. Switches 118 and 119 are connected between the other end of the capacitors C12 and C13 and the output terminal of the operational amplifier 220 of the amplifier AMP2.

ＡＭＰ２は、２入力２出力の反転増幅器である演算増幅器２２０、キャパシタＣ２０，Ｃ２１、キャパシタＣ２２，Ｃ２３を含んで構成される。
図８に示すように、Ｄ／Ａ変換器ＤＡ２の出力端子とキャパシタＣ２０，Ｃ２１の間には、それぞれスイッチ１２２，１２３が接続される。増幅部ＡＭＰ１の演算増幅器２１０の出力端子と演算増幅器２２０の入力端子の間には、スイッチ１２４，１２５が接続される。キャパシタＣ２０，Ｃ２１の一端が演算増幅器２２０の入力端子に接続され、キャパシタＣ２０，Ｃ２１の他端と演算増幅器２２０の出力端子の間には、それぞれスイッチ１２０，１２１が接続される。キャパシタＣ２２，Ｃ２３の一端が演算増幅器２２０の入力端子に接続され、キャパシタＣ２２，Ｃ２３の他端と演算増幅器２２０の出力端子の間には、それぞれスイッチ１２６，１２７が接続される。キャパシタＣ２２，Ｃ２３の当該他端と増幅部ＡＭＰ３の演算増幅器２３０の出力端子の間には、それぞれスイッチ１２８，１２９が接続される。 AMP2 is configured to include an operational amplifier 220, capacitors C20 and C21, and capacitors C22 and C23, which are inverting amplifiers having two inputs and two outputs.
As shown in FIG. 8, switches 122 and 123 are connected between the output terminal of the D / A converter DA2 and the capacitors C20 and C21, respectively. Switches 124 and 125 are connected between the output terminal of the operational amplifier 210 and the input terminal of the operational amplifier 220 of the amplifier AMP1. One ends of the capacitors C20 and C21 are connected to the input terminal of the operational amplifier 220, and switches 120 and 121 are connected between the other ends of the capacitors C20 and C21 and the output terminal of the operational amplifier 220, respectively. One ends of the capacitors C22 and C23 are connected to the input terminal of the operational amplifier 220, and switches 126 and 127 are connected between the other ends of the capacitors C22 and C23 and the output terminal of the operational amplifier 220, respectively. Switches 128 and 129 are connected between the other ends of the capacitors C22 and C23 and the output terminal of the operational amplifier 230 of the amplifier AMP3, respectively.

ＡＭＰ３は、２入力２出力の反転増幅器である演算増幅器２３０、キャパシタＣ３０，Ｃ３１、キャパシタＣ３２，Ｃ３３を含んで構成される。
図８に示すように、Ｄ／Ａ変換器ＤＡ３の出力端子とキャパシタＣ３０，Ｃ３１の間には、それぞれスイッチ１３２，１３３が接続される。増幅部ＡＭＰ２の演算増幅器２２０の出力端子と演算増幅器２３０の入力端子の間には、スイッチ１３４，１３５が接続される。キャパシタＣ３０，Ｃ３１の一端が演算増幅器２３０の入力端子に接続され、キャパシタＣ３０，Ｃ３１の他端と演算増幅器２３０の出力端子の間には、それぞれスイッチ１３０，１３１が接続される。キャパシタＣ３２，Ｃ３３の一端が演算増幅器２３０の入力端子に接続され、キャパシタＣ３２，Ｃ３３の他端と演算増幅器２３０の出力端子の間には、それぞれスイッチ１３６，１３７が接続される。キャパシタＣ３２，Ｃ３３の当該他端と次段の増幅部の演算増幅器の出力端子の間には、それぞれスイッチ１３８，１３９が接続される。 The AMP 3 includes an operational amplifier 230 that is a 2-input 2-output inverting amplifier, capacitors C30 and C31, and capacitors C32 and C33.
As shown in FIG. 8, switches 132 and 133 are connected between the output terminal of the D / A converter DA3 and the capacitors C30 and C31, respectively. Switches 134 and 135 are connected between the output terminal of the operational amplifier 220 and the input terminal of the operational amplifier 230 of the amplifier AMP2. One ends of the capacitors C30 and C31 are connected to the input terminal of the operational amplifier 230, and switches 130 and 131 are connected between the other ends of the capacitors C30 and C31 and the output terminal of the operational amplifier 230, respectively. One ends of the capacitors C32 and C33 are connected to the input terminal of the operational amplifier 230, and switches 136 and 137 are connected between the other ends of the capacitors C32 and C33 and the output terminal of the operational amplifier 230, respectively. Switches 138 and 139 are connected between the other ends of the capacitors C32 and C33 and the output terminal of the operational amplifier of the next-stage amplification unit, respectively.

なお、図７に図示しない増幅部ＡＭＰ３以降の増幅部についても、図８に示す回路構成と同様に構成される。
また、図８に示すように、増幅部ＡＭＰ１および増幅部ＡＭＰ２のスイッチ群を比較すると、対応する位置にある各スイッチが動作するクロック信号がそれぞれクロック信号φ０およびφ１であり、反転している。同様に、増幅部ＡＭＰ２および増幅部ＡＭＰ３のスイッチ群を比較すると、対応する位置にある各スイッチが動作するクロック信号が反転している。
すなわち、図８に示す回路においては、偶数番目のビットブロックと奇数番目のビットブロックとで、各ビットブロックの増幅部に接続されたスイッチ群が動作するタイミングが交互に切り替わる。 Note that the amplifying units after the amplifying unit AMP3 (not shown in FIG. 7) are configured similarly to the circuit configuration shown in FIG.
Further, as shown in FIG. 8, when the switch groups of the amplification unit AMP1 and the amplification unit AMP2 are compared, the clock signals operated by the switches at the corresponding positions are the clock signals φ0 and φ1, respectively, and are inverted. Similarly, when the switch groups of the amplifying unit AMP2 and the amplifying unit AMP3 are compared, the clock signal for operating each switch at the corresponding position is inverted.
That is, in the circuit shown in FIG. 8, the timings at which the switch groups connected to the amplifying units of the bit blocks operate alternately in the even-numbered bit blocks and the odd-numbered bit blocks.

次に、本実施形態に係るパイプライン型Ａ／Ｄ変換器１の動作について、図１０に関連付けて説明する。
図１０は、フェーズ毎のスイッチ群の動作状態に応じた各増幅部の接続状態を示す等価回路である。すなわち、図８に示した各増幅部の回路構成について、図９に示す波形のクロック信号φ０およびφ１を動作させた場合の各フェーズ毎の等価回路を示している。
なお、図１０において、たとえば「ＰＨ０（φ０）」は、フェーズＰＨ０でクロック信号φ０がオン状態（クロック信号φ１はオフ状態）であることを示す。 Next, the operation of the pipeline A / D converter 1 according to this embodiment will be described with reference to FIG.
FIG. 10 is an equivalent circuit showing a connection state of each amplification unit according to the operation state of the switch group for each phase. 8 shows an equivalent circuit for each phase when the clock signals φ0 and φ1 having the waveforms shown in FIG. 9 are operated with respect to the circuit configuration of each amplifier shown in FIG.
In FIG. 10, for example, “PH0 (φ0)” indicates that the clock signal φ0 is in the on state (the clock signal φ1 is in the off state) in the phase PH0.

先ず、フェーズＰＨ０において、入力段サンプルホールド回路１０は、入力したアナログ信号ＡｉｎがキャパシタＣ２およびＣ３にサンプルされる。この時、増幅部ＡＭＰ０はＲｅｓｅｔモードとなっている。   First, in the phase PH0, the input stage sample and hold circuit 10 samples the input analog signal Ain into the capacitors C2 and C3. At this time, the amplification unit AMP0 is in the Reset mode.

フェーズＰＨ１では、図１０に示すように、増幅部ＡＭＰ０と増幅部ＡＭＰ１の演算増幅器２００および２１０の入出力が連結された状態となり、アンプシェアを構成する。すなわち、キャパシタＣ２およびＣ３の一端を増幅部ＡＭＰ１の演算増幅器２１０の出力端に接続させることで、増幅部ＡＭＰ０が初段、増幅部ＡＭＰ１が出力段となる２段アンプが構成される。
この時、増幅部ＡＭＰ０はＡｍｐモード（増幅モード）として機能する。また、キャパシタＣ１０，Ｃ１１は、発振を回避するための位相補償容量として機能するとともに、２段アンプの出力電圧がチャージされるため、次フェーズのためのアナログ信号をサンプルすることと等価となる（Ｉｎｎｅｒ Ｓａｍｐｌｅ）。
また、フェーズＰＨ１では、フェーズＰＨ０でキャパシタＣ２およびＣ３にチャージされた電荷がサブ変換部ｓｕｂ＿１のＡ／Ｄ変換器ＡＤ１に供給され、ディジタルコードに変換される。 In the phase PH1, as shown in FIG. 10, the input and output of the operational amplifiers 200 and 210 of the amplification unit AMP0 and the amplification unit AMP1 are connected to form an amplifier share. That is, by connecting one end of the capacitors C2 and C3 to the output terminal of the operational amplifier 210 of the amplification unit AMP1, a two-stage amplifier in which the amplification unit AMP0 is the first stage and the amplification unit AMP1 is the output stage is configured.
At this time, the amplification unit AMP0 functions as an Amp mode (amplification mode). Capacitors C10 and C11 function as phase compensation capacitors for avoiding oscillation and are charged with the output voltage of the two-stage amplifier, which is equivalent to sampling an analog signal for the next phase ( Inner Sample).
In the phase PH1, the charges charged in the capacitors C2 and C3 in the phase PH0 are supplied to the A / D converter AD1 of the sub-conversion unit sub_1 and converted into a digital code.

次に、フェーズＰＨ２では、図１０に示すように、増幅部ＡＭＰ１と増幅部ＡＭＰ２の演算増幅器２１０および２２０の入出力が連結された状態となり、増幅部ＡＭＰ１が初段（Ｓｕｂ−Ａｍｐ）、増幅部ＡＭＰ２が出力段となる２段アンプを構成する（アンプシェア）。
すなわち、キャパシタＣ１２およびＣ１３の一端を増幅部ＡＭＰ２の演算増幅器２２０の出力端に接続し、キャパシタＣ１０，Ｃ１１を入力容量、キャパシタＣ１２，Ｃ１３を帰還容量とするスイッチトキャパシタ増幅段（残差アンプ）を構成する。その際、主の増幅機能となる演算増幅器２１０に対して、次段の演算増幅器２２０を連結して、高いＤＣ利得を確保する。
また、各ビットブロックのビット分配が例えば４ビットであれば、残差アンプとして８倍の増幅利得（ループゲイン）を得る必要があるため、容量比（Ｃ１２／Ｃ１０，Ｃ１３／Ｃ１１）をそれに応じて設定する。 Next, in the phase PH2, as shown in FIG. 10, the input and output of the operational amplifiers 210 and 220 of the amplifying unit AMP1 and the amplifying unit AMP2 are connected, the amplifying unit AMP1 is the first stage (Sub-Amp), and the amplifying unit AMP2 constitutes a two-stage amplifier serving as an output stage (amplifier share).
That is, one end of capacitors C12 and C13 is connected to the output terminal of the operational amplifier 220 of the amplifier AMP2, and a switched capacitor amplification stage (residual amplifier) having capacitors C10 and C11 as input capacitors and capacitors C12 and C13 as feedback capacitors is provided. Constitute. At this time, the operational amplifier 220 of the next stage is connected to the operational amplifier 210 which is the main amplification function, and a high DC gain is ensured.
Further, if the bit distribution of each bit block is, for example, 4 bits, it is necessary to obtain an amplification gain (loop gain) of 8 times as a residual amplifier, so the capacity ratio (C12 / C10, C13 / C11) is set accordingly. To set.

ＡＭＰ２のキャパシタＣ２０，Ｃ２１は、発振を回避するための位相補償容量として機能するとともに、２段アンプの出力電圧がチャージされるため、次フェーズのためのアナログ信号をサンプルすることと等価となる（Ｉｎｎｅｒ Ｓａｍｐｌｅ）。
フェーズＰＨ２において、演算増幅器２２０の出力電圧は、サブ変換部ｓｕｂ＿２のＡ／Ｄ変換器ＡＤ２によりディジタルコードに変換される。
なお、図１０に示すように、フェーズＰＨ２では、増幅部ＡＭＰ０はＲｅｓｅｔモードとなっている。 The capacitors C20 and C21 of the AMP2 function as phase compensation capacitors for avoiding oscillation and are charged with the output voltage of the two-stage amplifier, which is equivalent to sampling an analog signal for the next phase ( Inner Sample).
In phase PH2, the output voltage of the operational amplifier 220 is converted into a digital code by the A / D converter AD2 of the sub-conversion unit sub_2.
As shown in FIG. 10, in the phase PH2, the amplification unit AMP0 is in the Reset mode.

次に、フェーズＰＨ３では、図１０に示すように、増幅部ＡＭＰ２と増幅部ＡＭＰ３の演算増幅器２２０および２３０の入出力が連結された状態となり、増幅部ＡＭＰ２が初段（Ｓｕｂ−Ａｍｐ）、増幅部ＡＭＰ３が出力段となる２段アンプを構成する（アンプシェア）。
すなわち、キャパシタＣ２２およびＣ２３の一端を増幅部ＡＭＰ３の演算増幅器２３０の出力端に接続し、キャパシタＣ２０，Ｃ２１を入力容量、キャパシタＣ２２，Ｃ２３を帰還容量とするスイッチトキャパシタ増幅段（残差アンプ）を構成する。その際、主の増幅機能となる演算増幅器２２０に対して、次段の演算増幅器２３０を連結して、高いＤＣ利得を確保する。
また、各ビットブロックのビット分配が例えば４ビットであれば、残差アンプとして８倍の増幅利得（ループゲイン）を得る必要があるため、容量比（Ｃ２２／Ｃ２０，Ｃ２３／Ｃ２１）をそれに応じて設定する。 Next, in the phase PH3, as shown in FIG. 10, the input and output of the operational amplifiers 220 and 230 of the amplification unit AMP2 and the amplification unit AMP3 are connected, and the amplification unit AMP2 is the first stage (Sub-Amp), and the amplification unit The AMP3 constitutes a two-stage amplifier serving as an output stage (amplifier share).
That is, one end of the capacitors C22 and C23 is connected to the output terminal of the operational amplifier 230 of the amplifier AMP3, and a switched capacitor amplification stage (residual amplifier) having capacitors C20 and C21 as input capacitors and capacitors C22 and C23 as feedback capacitors is provided. Constitute. At that time, the operational amplifier 230 of the next stage is connected to the operational amplifier 220 which is the main amplification function to ensure a high DC gain.
Further, if the bit distribution of each bit block is, for example, 4 bits, it is necessary to obtain an amplification gain (loop gain) of 8 times as a residual amplifier, so the capacity ratio (C22 / C20, C23 / C21) is set accordingly. To set.

増幅部ＡＭＰ３のキャパシタＣ３０，Ｃ３１は、発振を回避するための位相補償容量として機能するとともに、２段アンプの出力電圧がチャージされるため、次フェーズのためのアナログ信号をサンプルすることと等価となる（Ｉｎｎｅｒ Ｓａｍｐｌｅ）。
フェーズＰＨ３において、演算増幅器２３０の出力電圧は、サブ変換部ｓｕｂ＿３のＡ／Ｄ変換器ＡＤ３によりディジタルコードに変換される。 The capacitors C30 and C31 of the amplifying unit AMP3 function as a phase compensation capacitor for avoiding oscillation and are charged with the output voltage of the two-stage amplifier, which is equivalent to sampling an analog signal for the next phase. (Inner Sample).
In phase PH3, the output voltage of the operational amplifier 230 is converted into a digital code by the A / D converter AD3 of the sub-conversion unit sub_3.

フェーズＰＨ４以降においても、上述した動作がビットブロック毎に順に行われる。
図１１は、時系列上での各機能ブロックの動作を示した図である。図では、フェーズＰＨ０，１，２，３，…において、増幅部ＡＭＰ０〜４の各フェーズ毎の動作状態と、サブ変換部ｓｕｂ＿１〜５のうち、各フェーズにおいて動作している変換器と、が示されている。
図に示すように、クロック信号φ０がオン状態となる偶数フェーズＰＨ０，２，４，…と、クロック信号φ１がオン状態となる奇数フェーズＰＨ１，３，５，…がサンプリング周波数によるタイミングで交互に発生し、一連の処理を繰り返す。その際に、隣り合うビットブロックの２つの増幅部を順にシェアすることによって、高利得の残差アンプが実現される。 Also in the phase PH4 and subsequent phases, the above-described operation is sequentially performed for each bit block.
FIG. 11 is a diagram showing the operation of each functional block on a time series. In the figure, in the phase PH0, 1, 2, 3,..., The operation state for each phase of the amplification units AMP0 to 4 and the converter operating in each phase among the sub-conversion units sub_1 to 5 are: It is shown.
As shown in the figure, even-numbered phases PH0, 2, 4,... In which the clock signal φ0 is turned on and odd-numbered phases PH1, 3, 5,. Occurs and repeats a series of processes. At this time, a high-gain residual amplifier is realized by sequentially sharing the two amplifying units of the adjacent bit blocks.

以上説明したように、本実施形態に係るパイプライン型Ａ／Ｄ変換器１によれば、アナログ信号を、分配された所定ビットのディジタルコードに変換するＡ／Ｄ変換器と、当該ディジタルコードをアナログ信号に変換するＤ／Ａ変換器と、増幅部と、を有するビットブロックの複数段をカスケード接続し、各ビットブロックの増幅部は、前段からのアナログ信号とＤ／Ａ変換器からのアナログ信号の差分を増幅して順次次段のビットブロックに供給する。
その際、昨今の半導体における微細プロセスの進展によって数ビット（たとえば、４ビット程度）のＡ／Ｄ変換器の比較器による負荷よりもサンプル容量が支配的となっていることに着目し、すべての隣り合うビットブロック間でアンプシェアを行う。すなわち、隣り合うビットブロックの増幅部同士が演算増幅器をシェアすることで得られる高いＤＣゲインに基づいてスイッチトキャパシタ増幅段を構成する。 As described above, according to the pipeline type A / D converter 1 according to the present embodiment, an A / D converter that converts an analog signal into a distributed digital code of a predetermined bit, and the digital code A plurality of stages of bit blocks each having a D / A converter for converting into an analog signal and an amplification section are cascade-connected, and the amplification section of each bit block includes an analog signal from the previous stage and an analog from the D / A converter. The signal difference is amplified and sequentially supplied to the next bit block.
At that time, attention is paid to the fact that the sample capacity is more dominant than the load by the comparator of the A / D converter of several bits (for example, about 4 bits) due to the progress of the fine process in recent semiconductors. Share amplifiers between adjacent bit blocks. That is, the switched capacitor amplification stage is configured based on the high DC gain obtained by amplifying the amplifiers of adjacent bit blocks sharing the operational amplifier.

これにより、アンプシェアにより得られる演算増幅器の高いＤＣゲインを利用して、どのビットブロック間でも、すなわち、奇数フェーズおよび偶数フェーズの両フェーズで高いループ利得の残差アンプを構成することができるため、ビットの割り振りを比較的自由に設定することができる。すなわち、特定のタイミングにのみ小ビット（たとえば、１．５ビット）のビットブロックを割り付ける必要がなく、各ビットブロックに対するビット割付けを自由に設定することができる。
したがって、分解能、変換速度に応じて最適に設定可能なパイプライン型Ａ／Ｄ変換器の提供が可能になる。 This makes it possible to configure a residual amplifier having a high loop gain between any bit blocks, that is, both the odd phase and the even phase, using the high DC gain of the operational amplifier obtained by the amplifier share. The bit allocation can be set relatively freely. That is, it is not necessary to allocate a bit block of small bits (for example, 1.5 bits) only at a specific timing, and bit allocation to each bit block can be freely set.
Therefore, it is possible to provide a pipeline type A / D converter that can be optimally set according to the resolution and conversion speed.

また、本実施形態に係るパイプライン型Ａ／Ｄ変換器１によれば、ビットの割り振りを自由に設定することができる結果、多ビット／ステージのパイプラインを構成でき、カスケード接続を行う段数を低減することが可能となる。したがって、パイプライン型Ａ／Ｄ変換器全体の回路規模・消費電力を低減させることができる。   Further, according to the pipeline type A / D converter 1 according to the present embodiment, the bit allocation can be freely set. As a result, a multi-bit / stage pipeline can be configured, and the number of stages for cascade connection can be reduced. It becomes possible to reduce. Therefore, the circuit scale and power consumption of the entire pipeline type A / D converter can be reduced.

従来のパイプライン型Ａ／Ｄ変換器の構成例を示す図である。It is a figure which shows the structural example of the conventional pipeline type A / D converter. 従来のパイプライン型Ａ／Ｄ変換器の動作タイミングを示す図表である。It is a chart which shows the operation timing of the conventional pipeline type A / D converter. 従来の１２ビットのパイプライン型Ａ／Ｄ変換器の回路ブロック図である。It is a circuit block diagram of a conventional 12-bit pipelined A / D converter. 従来の１２ビットのパイプライン型Ａ／Ｄ変換器におけるアンプシェアの動作を時系列のフェーズ毎の等価回路である。5 is an equivalent circuit for each phase in time series of amplifier share operation in a conventional 12-bit pipelined A / D converter. 交互に偶数フェーズおよび奇数フェーズとなる各フェーズにおいて、パイプライン接続された各ビットブロックの動作状態を示す図表である。It is a chart which shows the operation state of each bit block connected in pipeline in each phase which becomes an even-numbered phase and an odd-numbered phase alternately. 実施形態に係る１２ビットのパイプライン型Ａ／Ｄ変換器の一構成例を示す。1 shows a configuration example of a 12-bit pipelined A / D converter according to an embodiment. 実施形態に係るパイプライン型Ａ／Ｄ変換器の一般的な構成を示す。1 shows a general configuration of a pipeline type A / D converter according to an embodiment. 入力段サンプルホールド回路およびビットブロックの増幅部の回路構成の一例を示す。An example of a circuit structure of an input stage sample hold circuit and the amplification part of a bit block is shown. 増幅部を制御する２つのクロック信号の信号波形を示す。2 shows signal waveforms of two clock signals for controlling the amplification unit. フェーズ毎のスイッチ群の動作状態に応じた各増幅部の接続状態を示す等価回路である。It is an equivalent circuit which shows the connection state of each amplifier according to the operation state of the switch group for every phase. 時系列上での各機能ブロックの動作を示す図表である。It is a graph which shows operation | movement of each functional block on a time series.

符号の説明Explanation of symbols

１，１ａ，１ｂ…パイプライン型Ａ／Ｄ変換器、１０，１０ａ…入力段サンプルホールド回路、１１〜１３，１１ａ〜１４ａ…ビットブロック、２０，２０ａ，２０ｂ…ディジタル補正回路。   DESCRIPTION OF SYMBOLS 1,1a, 1b ... Pipeline type A / D converter, 10, 10a ... Input stage sample hold circuit, 11-13, 11a-14a ... Bit block, 20, 20a, 20b ... Digital correction circuit.

Claims (4)

アナログ／ディジタル変換器と、ディジタル／アナログ変換器と、差分増幅回路と、を含む変換ブロックが複数直列に連結され、
各変換ブロックにおいて、前記アナログ／ディジタル変換器がアナログ信号をディジタルコードに変換し、前記ディジタル／アナログ変換器が当該ディジタルコードを第２のアナログ信号に変換し、前記差分増幅回路は、前記アナログ信号および前記第２のアナログ信号の差分を増幅した第３のアナログ信号を次段の変換ブロックに供給し、
各変換ブロックが生成するディジタルコードを加算するパイプライン型アナログ／ディジタル変換器であって、
前記差分増幅回路は、周波数がサンプリング周波数に等しく互いに逆相関係にある２つのクロック信号によって制御され、
隣り合う変換ブロックの差分増幅回路のうち、奇数番目の差分増幅回路が初段となり、偶数番目の差分増幅回路が出力段となって２段増幅器を構成する第１の接続状態と、偶数番目の差分増幅回路が初段となり、奇数番目の差分増幅回路が出力段となって２段増幅器を構成する第２の接続状態と、を前記２つのクロック信号の信号レベルに応じて、交互に繰り返す
パイプライン型アナログ／ディジタル変換器。 A plurality of conversion blocks including an analog / digital converter, a digital / analog converter, and a differential amplifier circuit are connected in series,
In each conversion block, the analog / digital converter converts an analog signal into a digital code, the digital / analog converter converts the digital code into a second analog signal, and the differential amplifier circuit includes the analog signal. And a third analog signal obtained by amplifying the difference between the second analog signals is supplied to the next conversion block,
A pipeline type analog / digital converter for adding digital codes generated by each conversion block,
The differential amplifier circuit is controlled by two clock signals whose frequency is equal to the sampling frequency and in opposite phase to each other,
Among the differential amplifier circuits of adjacent conversion blocks, the odd-numbered differential amplifier circuit is the first stage, the even-numbered differential amplifier circuit is the output stage, and the first connection state constituting the two-stage amplifier, and the even-numbered difference The amplifying circuit is the first stage, the odd-numbered differential amplifying circuit is the output stage, and the second connection state constituting the two-stage amplifier is alternately repeated according to the signal level of the two clock signals. Pipeline type Analog / digital converter. 前記第１および第２の接続状態において、出力段となる差分増幅回路は、
当該差分増幅回路のアナログ出力信号をサンプルするとともに、位相補償を行うキャパシタを含む
請求項１記載のパイプライン型アナログ／ディジタル変換器。 In the first and second connection states, the differential amplifier circuit serving as an output stage is:
The pipeline type analog / digital converter according to claim 1, further comprising a capacitor that samples an analog output signal of the differential amplifier circuit and performs phase compensation. Ｎ番目（Ｎ：整数）の変換ブロックの差分増幅回路は、第１の演算増幅器と、それぞれ一端が当該第１の演算増幅器の入力端子に接続される第１および第２のキャパシタと、第１のスイッチ群を含み、
Ｎ＋１番目の変換ブロックの差分増幅回路は、第２の演算増幅器と、それぞれ一端が当該第２の演算増幅器の入力端子に接続される第３および第４のキャパシタと、第２のスイッチ群を含み、
Ｎ＋２番目の変換ブロックの差分増幅回路は、第３の演算増幅器と、それぞれ一端が当該第３の演算増幅器の入力端子に接続される第５および第６のキャパシタと、第３のスイッチ群を含み、
前記２つのクロック信号によって前記第１、第２および第３のスイッチ群を制御し、それにより、
前記サンプリング周波数に応じたＭ番目（Ｍ：整数）のフェーズにおいて、
前記第１の演算増幅器と第２の演算増幅器が直列に接続され、前記第２のキャパシタの他端が前記第２の演算増幅器の出力端子に接続され、前記第１のキャパシタを入力容量、前記第２のキャパシタを帰還容量とするスイッチトキャパシタ増幅段を構成し、
前記第３および第４のキャパシタは、それぞれ他端が前記第２の演算増幅器の出力端子に接続され、当該出力端子の信号をサンプルし、
Ｍ＋１番目のフェーズにおいて、
前記第２の演算増幅器と第３の演算増幅器が直列に接続され、前記第４のキャパシタの他端が前記第３の演算増幅器の出力端子に接続され、前記第３のキャパシタを入力容量、前記第４のキャパシタを帰還容量とするスイッチトキャパシタ増幅段を構成し、
前記第５および第６のキャパシタは、それぞれ他端が前記第３の演算増幅器の出力端子に接続され、当該出力端子の信号をサンプルする
請求項１記載のパイプライン型アナログ／ディジタル変換器。 The differential amplifier circuit of the Nth (N: integer) conversion block includes a first operational amplifier, first and second capacitors each having one end connected to the input terminal of the first operational amplifier, Including a group of switches
The differential amplifier circuit of the (N + 1) th conversion block includes a second operational amplifier, third and fourth capacitors each having one end connected to the input terminal of the second operational amplifier, and a second switch group. ,
The differential amplifier circuit of the (N + 2) th conversion block includes a third operational amplifier, fifth and sixth capacitors each having one end connected to the input terminal of the third operational amplifier, and a third switch group. ,
Controlling the first, second and third switch groups by the two clock signals, thereby
In the Mth (M: integer) phase according to the sampling frequency,
The first operational amplifier and the second operational amplifier are connected in series, the other end of the second capacitor is connected to the output terminal of the second operational amplifier, the first capacitor is an input capacitor, A switched capacitor amplification stage having a second capacitor as a feedback capacitor is configured,
Each of the third and fourth capacitors has the other end connected to the output terminal of the second operational amplifier, samples the signal at the output terminal,
In the M + 1st phase,
The second operational amplifier and the third operational amplifier are connected in series, the other end of the fourth capacitor is connected to the output terminal of the third operational amplifier, the third capacitor is an input capacitor, A switched capacitor amplification stage having a fourth capacitor as a feedback capacitor;
2. The pipeline type analog / digital converter according to claim 1, wherein each of the fifth and sixth capacitors is connected to an output terminal of the third operational amplifier at the other end and samples a signal at the output terminal. 各変換ブロックにおいて、差分増幅回路は、
入力端子と出力端子を含む演算増幅器と、
第１のノードと前記入力端子間に接続された第１のキャパシタと、
第２のノードと前記入力端子間に接続された第２のキャパシタと、
前段の変換ブロックの差分増幅回路の出力端子と、前記入力端子間に接続された第１のスイッチと、
前記各変換ブロックのディジタル／アナログ変換器の出力端子と前記第１のノード間に接続された第２のスイッチと、
前記第１のノードと前記出力端子間に接続された第３のスイッチと、
前記第２のノードと前記出力端子間に接続された第４のスイッチと、
前記第２のノードと次段の変換ブロックの差分増幅回路の出力端子間に接続された第５のスイッチと、を含み、
前記第１、第３および第４のスイッチと、前記第２および第５のスイッチは、それぞれ、前記２つのクロック信号のうち異なるクロック信号により制御され、かつ、奇数番目の変換ブロックと偶数番目の変換ブロックとでは、対応する各スイッチがそれぞれ異なるクロック信号により制御される
請求項１記載のパイプライン型アナログ／ディジタル変換器。
In each conversion block, the differential amplifier circuit is
An operational amplifier including an input terminal and an output terminal;
A first capacitor connected between a first node and the input terminal;
A second capacitor connected between a second node and the input terminal;
An output terminal of the differential amplifier circuit of the previous conversion block; a first switch connected between the input terminals;
A second switch connected between an output terminal of the digital / analog converter of each conversion block and the first node;
A third switch connected between the first node and the output terminal;
A fourth switch connected between the second node and the output terminal;
A fifth switch connected between the second node and the output terminal of the differential amplifier circuit of the next-stage conversion block;
The first, third, and fourth switches and the second and fifth switches are controlled by different clock signals of the two clock signals, respectively, and the odd-numbered conversion block and the even-numbered switch The pipeline type analog / digital converter according to claim 1, wherein each switch corresponding to the conversion block is controlled by a different clock signal.
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