JP4589139B2 - Pipeline type analog-digital converter - Google Patents
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Description
本発明は、縦続接続された複数段のAD変換部を備えるパイプライン型のアナログ-デジタル変換器に関するものである。 The present invention relates to a pipeline type analog-digital converter including a plurality of cascaded AD converters.
アナログ-デジタル変換器は、入力したアナログ信号をデジタル信号に変換(AD変換)して、該デジタル信号を出力するものである。その中でも、パイプライン型のアナログ-デジタル変換器は、縦続接続された複数段のAD変換部を備えており、高速にAD変換をすることが可能である(特許文献1参照)。 The analog-digital converter converts an input analog signal into a digital signal (AD conversion) and outputs the digital signal. Among them, the pipeline type analog-digital converter includes a plurality of cascaded AD conversion units, and can perform AD conversion at high speed (see Patent Document 1).
図10は、従来のパイプライン型アナログ-デジタル変換器100の機能ブロック図である。この図に示されるように、従来のアナログ-デジタル変換器100は、サンプルホールド部110、N段のAD変換部1201〜120Nおよび出力部130を備える。また、出力部130は、N個のラッチ回路1311〜131Nおよび出力回路132を含む。ここで、Nは2以上の整数である。N段のAD変換部1201〜120Nは順に縦続接続されている。
FIG. 10 is a functional block diagram of a conventional pipeline type analog-to-
このアナログ-デジタル変換器100において、サンプルホールド部110にアナログ信号が入力すると、そのアナログ信号の値(アナログデータ)がサンプルホールド部110によりホールドされ、そのホールドされたアナログデータがサンプルホールド部110から初段AD変換部1201へ出力される。
In this analog-to-
初段AD変換部1201では、サンプルホールド部110から出力されたアナログデータがデジタルデータに変換されて、該デジタルデータがラッチ回路1311へ出力されるとともに、サンプルホールド部110から出力されたアナログデータと該デジタルデータとに基づいて当該変換の誤差に応じたアナログデータが第2段のAD変換部1202へ出力される。
In the first stage
第2段のAD変換部1202では、初段AD変換部1201から出力されたアナログデータがデジタルデータに変換されて、該デジタルデータがラッチ回路1312へ出力されるとともに、初段AD変換部1201から出力されたアナログデータと該デジタルデータとに基づいて当該変換の誤差に応じたアナログデータが第3段のAD変換部1203へ出力される。
In the second-stage
AD変換部1203〜120N−1それぞれにおいても、第2段のAD変換部1202と同様に動作する。最終段のAD変換部120Nでは、前段のAD変換部120N−1から出力されたアナログデータがデジタルデータに変換されて、該デジタルデータがラッチ回路131Nへ出力される。
Also in the AD conversion unit 120 3 to 120 N-1 respectively, it operates in the same manner as the
N段のAD変換部1201〜120Nは、システムクロックに従ってパイプライン動作をする。そこで、初段AD変換部1201から出力されるデジタルデータは、ラッチ回路1311により例えばN/2クロックサイクル分の遅延が与えられた後に出力回路132に入力される。第2段のAD変換部1202から出力されるデジタルデータは、ラッチ回路1312により例えば(N−1)/2クロックサイクル分の遅延が与えられた後に出力回路132に入力される。また、最終段のAD変換部120Nから出力されるデジタルデータは、ラッチ回路131Nにより例えば1/2クロックサイクル分の遅延が与えられた後に出力回路132に入力される。そして、出力回路132において、N個のラッチ回路1311〜131Nにより同期がとられたデジタルデータに基づいて所定の演算を行い、この演算結果であるデジタル信号が最終的に出力される。
The N-
図11は、従来のパイプライン型アナログ-デジタル変換器100に含まれる初段AD変換部1201の機能ブロック図である。(N−1)個のAD変換部1201〜120N−1は共通の構成を有しており、ここでは代表して初段AD変換部1201の構成を示す。初段AD変換部1201は、ADC回路121、DAC回路122、S/H回路123、減算回路124および増幅回路125を含む。DAC回路122、S/H回路123、減算回路124および増幅回路125は、互いに区分され得る別個の回路構成とは必ずしもなってはおらず、1つの回路構成からなる場合もあるので、以下では、これらを纏めてMDAC回路129と呼ぶ。なお、最終段のAD変換部120NはMDAC回路129を含んでいない。図12は、従来のパイプライン型アナログ-デジタル変換器100の動作を説明するタイミングチャートである。以下では、アナログ-デジタル変換器100の動作、特に、初段AD変換部1201の動作について、図11および図12を参照しながら説明する。
FIG. 11 is a functional block diagram of the first stage
サンプルホールド部110およびN段のAD変換部1201〜120Nそれぞれでは、動作が半サイクル毎に切り替わる。すなわち、サンプルホールド部110では、或る半サイクル期間にサンプル動作が行われ、続く半サイクル期間にホールド動作が行われる。初段から第(N−1)段までのAD変換部1201〜120N−1それぞれでは、或る半サイクル期間にサンプル動作が行われ、続く半サイクル期間にAD変換動作,DA変換動作および増幅動作が行われる。また、最終段のAD変換部120Nでは、或る半サイクル期間にAD変換動作が行われ、続く半サイクル期間にはデジタルデータを保持する。
In each of the
或る半サイクル期間T1にサンプルホールド部110によりホールドされて出力されるアナログデータについては、続く半サイクル期間T2に初段AD変換部1201においてAD変換動作,DA変換動作および増幅動作が行われる。また、この半サイクル期間T2に初段AD変換部1201から第2段のAD変換部1202へ出力されるアナログデータについては、更に続く半サイクル期間T3に第2段AD変換部1202においてAD変換動作,DA変換動作および増幅動作が行われる。
For certain half cycle analog data is hold output to T 1 by the sample-and-
半サイクル期間T2における初段AD変換部1201の動作は以下のとおりである。前の半サイクル期間T1にサンプルホールド部110から出力されていたアナログデータはS/H回路123によりホールドされる。ここで、S/H回路123の入力容量は大きいため、サンプリングホールド部110の出力が所定の値に安定するまでT1の時間が掛かる。サンプリングホールド部110の出力が安定した後、半サイクル期間T2開始のタイミングで、S/H回路123がサンプリングを開始するとともに、半サイクル期間T2開始時のサンプリングホールド部110の出力をADC回路121がAD変換する。S/H回路123がホールドしたアナログデータは減算回路124へ出力される。一方、ADC回路121によりAD変換されたデジタルデータはDAC回路122およびラッチ回路1311へ出力される。
Operation of the first-stage
このADC回路121から出力されるデジタルデータが確定した後に、そのデジタルデータはDAC回路122によりDA変換され、そのDA変換結果であるアナログデータはDAC回路122から減算回路124へ出力される。そして、減算回路124において、S/H回路123から出力されるアナログデータから、DAC回路122から出力されるアナログデータが減算されて、当該減算の結果であるアナログデータが減算回路124から出力される。この減算回路124から出力されるアナログデータは、増幅回路125により増幅された後に第2段のAD変換部1202へ出力される。
以上のように、アナログ-デジタル変換器は、パイプライン動作することで高速にAD変換をすることができる。しかしながら、更に高速にAD変換をすることができるアナログ-デジタル変換器が求められている。 As described above, the analog-digital converter can perform AD conversion at high speed by performing a pipeline operation. However, an analog-digital converter that can perform AD conversion at higher speed is demanded.
本発明は、上記要求に対応する為になされたものであり、更に高速にAD変換をすることができるパイプライン型アナログ-デジタル変換器を提供することを目的とする。 The present invention has been made to meet the above-described demand, and an object of the present invention is to provide a pipeline type analog-digital converter that can perform AD conversion at a higher speed.
本発明に係るパイプライン型アナログ-デジタル変換器は、(1) アナログ信号を入力し、このアナログ信号の値(アナログデータ)を或る半サイクル期間にサンプル動作を行い、続く半サイクル期間にホールドして、このホールドしたアナログデータを出力するサンプルホールド部と、(2) このサンプルホールド部に入力するアナログ信号を直接に入力し、このアナログ信号の値(アナログデータ)を前記続く半サイクル期間にデジタルデータに変換して該デジタルデータを出力するとともに、サンプルホールド部から出力されるアナログデータの出力が前記続く半サイクル期間かけて所定の値に安定した後にホールドして、このホールドしたアナログデータと該デジタルデータとの差に基づいて当該変換の誤差に応じたアナログデータを出力する初段AD変換部と、(3) この初段AD変換部から出力されるアナログデータを入力し、このアナログデータをデジタルデータに変換して該デジタルデータを出力する第2段以降のAD変換部と、(4) 初段AD変換部および第2段以降のAD変換部それぞれから出力されるデジタルデータに基づいて、アナログ信号の入力値に対応する値のデジタル信号を出力する出力部と、を備えることを特徴とする。
The pipeline type analog-to-digital converter according to the present invention (1) inputs an analog signal , samples the analog signal value (analog data) in a certain half cycle period, and holds it in the subsequent half cycle period. The sample and hold unit that outputs the held analog data, and (2) the analog signal that is input to the sample and hold unit is directly input, and the value (analog data) of the analog signal is input in the subsequent half cycle period. together into digital data and outputs the digital data, the output of the analog data output from the sample hold portion over a half-cycle period following said hold after stable at a predetermined value, and the analog data the hold to output the analog data corresponding to the error of the conversion based on the difference between the digital data A first-stage AD converter, and (3) a second-stage AD converter that inputs analog data output from the first-stage AD converter, converts the analog data into digital data, and outputs the digital data; (4) an output unit that outputs a digital signal having a value corresponding to the input value of the analog signal based on the digital data output from each of the first stage AD conversion unit and the second and subsequent AD conversion units; Features.
このパイプライン型アナログ-デジタル変換器において、サンプルホールド部を経由したアナログ信号が初段AD変換部に入力されるとともに、サンプルホールド部に入力するアナログ信号が直接に初段AD変換部に入力される。この初段AD変換部では、サンプルホールド部に入力するアナログ信号の値(アナログデータ)がデジタルデータに変換されて、該デジタルデータが出力部へ出力される。また、初段AD変換部では、サンプルホールド部から出力されたアナログデータと該デジタルデータとに基づいて当該変換の誤差に応じたアナログデータが第2段のAD変換部へ出力される。第2段以降のAD変換部では、この初段AD変換部から出力されるアナログデータがデジタルデータに変換されて、該デジタルデータが出力される。そして、出力部では、初段AD変換部および第2段以降のAD変換部それぞれから出力されるデジタルデータに基づいて、アナログ信号の入力値に対応する値のデジタル信号が出力される。 In this pipeline type analog-digital converter, an analog signal passing through the sample hold unit is input to the first stage AD conversion unit, and an analog signal input to the sample hold unit is directly input to the first stage AD conversion unit. In the first stage AD conversion unit, the value of the analog signal (analog data) input to the sample hold unit is converted into digital data, and the digital data is output to the output unit. In the first stage AD converter, analog data corresponding to the conversion error is output to the second stage AD converter based on the analog data output from the sample hold unit and the digital data. In the AD converters after the second stage, the analog data output from the first stage AD converter is converted into digital data, and the digital data is output. The output unit outputs a digital signal having a value corresponding to the input value of the analog signal based on the digital data output from the first-stage AD conversion unit and the second-stage AD conversion units.
このように本発明では、サンプルホールド部に入力するアナログ信号は初段AD変換部にも入力し、このアナログ信号の値(アナログデータ)が初段AD変換部によりデジタルデータに変換される。このようにしたことにより、サンプルホールド部によるホールド動作と初段AD変換部によるAD変換動作とが同一の期間に行われ、サンプルホールド部によるサンプル動作と初段AD変換部によるDA変換動作及び増幅動作とが同一の期間に行われ得る。このことから、本発明に係るパイプライン型アナログ-デジタル変換器は、動作サイクル期間を短くすることができるため、高速なAD変換が実現できる。 As described above, in the present invention, the analog signal input to the sample hold unit is also input to the first stage AD conversion unit, and the value of this analog signal (analog data) is converted into digital data by the first stage AD conversion unit. Thus, the hold operation by the sample hold unit and the AD conversion operation by the first stage AD conversion unit are performed in the same period, and the sample operation by the sample hold unit and the DA conversion operation and amplification operation by the first stage AD conversion unit are performed. Can be performed in the same period. Therefore, the pipeline type analog-digital converter according to the present invention can shorten the operation cycle period, and can realize high-speed AD conversion.
本発明では、初段AD変換部は、(a) サンプルホールド部に入力するアナログ信号を入力し、このアナログ信号の値(アナログデータ)をデジタルデータに変換して該デジタルデータを出力するADC回路と、(b) このADC回路から出力されるデジタルデータを入力し、このデジタルデータをアナログデータに変換して該アナログデータを出力するDAC回路と、(c) サンプルホールド部から出力されるアナログデータを入力してホールドし、そのホールドしたアナログデータを出力するS/H回路と、(d) このS/H回路から出力されるアナログデータから、DAC回路から出力されるアナログデータを減算して、当該減算の結果であるアナログデータを出力する減算回路と、(e) この減算回路から出力されるアナログデータを増幅して出力する増幅回路と、を含むのが好適である。 In the present invention, the first stage AD conversion unit includes: (a) an ADC circuit that inputs an analog signal to be input to the sample hold unit, converts the value of this analog signal (analog data) into digital data, and outputs the digital data; (B) A DAC circuit that inputs digital data output from the ADC circuit, converts the digital data into analog data and outputs the analog data, and (c) analog data output from the sample hold unit. An S / H circuit that inputs and holds and outputs the held analog data; and (d) the analog data output from the DAC circuit is subtracted from the analog data output from the S / H circuit. (E) The analog data output from the subtraction circuit is amplified and output. An amplifier circuit, it is preferable to include a.
このように構成される初段AD変換部では、サンプルホールド部に入力するアナログ信号はADC回路にも入力して、該アナログ信号の値(アナログデータ)がADC回路によりデジタルデータに変換されて、該デジタルデータがADC回路から出力される。このADC回路から出力されるデジタルデータはDAC回路によりアナログデータに変換され、該アナログデータがDAC回路から出力される。サンプルホールド部から出力されるアナログデータはS/H回路によりホールドされ、そのホールドされたアナログデータはS/H回路から出力される。そして、減算回路により、このS/H回路から出力されるアナログデータから、DAC回路から出力されるアナログデータが減算されて、当該減算の結果であるアナログデータが増幅回路により増幅されて第2段のAD変換部へ出力される。 In the first stage AD conversion unit configured as described above, the analog signal input to the sample hold unit is also input to the ADC circuit, and the value of the analog signal (analog data) is converted into digital data by the ADC circuit. Digital data is output from the ADC circuit. The digital data output from the ADC circuit is converted into analog data by the DAC circuit, and the analog data is output from the DAC circuit. The analog data output from the sample hold unit is held by the S / H circuit, and the held analog data is output from the S / H circuit. Then, the analog data output from the DAC circuit is subtracted from the analog data output from the S / H circuit by the subtracting circuit, and the analog data that is the result of the subtraction is amplified by the amplifier circuit, and the second stage. To the AD converter.
また、本発明では、入力がシングルエンド信号である場合には、サンプルホールド部は、(a) シングルエンド信号をアナログ信号として入力し、このシングルエンド信号を差動信号に変換して該差動信号を出力するシングル差動変換回路と、(b) このシングル差動変換回路から出力される差動信号を入力し、この差動信号の値(アナログデータ)をホールドして、このホールドしたアナログデータを出力する第1S/H回路と、を含むのが好適である。さらに、このとき、初段AD変換部は、(a) サンプルホールド部に入力するシングルエンド信号をアナログ信号として入力し、このシングルエンド信号の値(アナログデータ)をデジタルデータに変換して該デジタルデータを出力するADC回路と、(b) このADC回路から出力されるデジタルデータを入力し、このデジタルデータをアナログデータに変換して該アナログデータを出力するDAC回路と、(c) サンプルホールド部の第1S/H回路から出力されるアナログデータを入力してホールドし、そのホールドしたアナログデータを出力する第2S/H回路と、(d) この第2S/H回路から出力されるアナログデータから、DAC回路から出力されるアナログデータを減算して、当該減算の結果であるアナログデータを出力する減算回路と、(e) この減算回路から出力されるアナログデータを増幅して出力する増幅回路と、を含むのが好適である。 In the present invention, when the input is a single-ended signal, the sample-and-hold unit (a) inputs the single-ended signal as an analog signal, converts the single-ended signal into a differential signal, and outputs the differential signal. A single differential converter circuit that outputs a signal, and (b) a differential signal output from this single differential converter circuit is input, the value of this differential signal (analog data) is held, and the held analog signal And a first S / H circuit that outputs data. Further, at this time, the first stage AD conversion unit (a) inputs the single end signal input to the sample hold unit as an analog signal, converts the value (analog data) of the single end signal into digital data, and converts the digital data And (b) a DAC circuit for inputting digital data output from the ADC circuit, converting the digital data into analog data and outputting the analog data, and (c) a sample hold unit. A second S / H circuit for inputting and holding analog data output from the first S / H circuit, and outputting the held analog data; and (d) from the analog data output from the second S / H circuit, A subtracting circuit that subtracts analog data output from the DAC circuit and outputs analog data as a result of the subtraction; and (e) an amplification circuit that amplifies and outputs analog data output from the subtraction circuit.
このように構成されるサンプルホールド部では、シングルエンド信号が上記アナログ信号としてシングル差動変換回路(以下「S/D変換回路」という。)に入力し、このS/D変換回路により該シングルエンド信号が差動信号に変換されて該差動信号が出力される。このS/D変換回路から出力される差動信号の値(アナログデータ)は第1S/H回路によりホールドされて、このホールドされたアナログデータが第1S/H回路から出力される。一方、初段ADC変換部では、サンプルホールド部に入力するシングルエンド信号がアナログ信号としてADC回路にも入力して、該シングルエンド信号の値(アナログデータ)がADC回路によりデジタルデータに変換されて、該デジタルデータがADC回路から出力される。このADC回路から出力されるデジタルデータはDAC回路によりアナログデータに変換され、該アナログデータがDAC回路から出力される。サンプルホールド部の第1S/H回路から出力されるアナログデータは第2S/H回路によりホールドされ、そのホールドされたアナログデータは第2S/H回路から出力される。そして、減算回路により、この第2S/H回路から出力されるアナログデータから、DAC回路から出力されるアナログデータが減算されて、当該減算の結果であるアナログデータが増幅回路により増幅されて第2段のAD変換部へ出力される。 In the sample and hold unit configured as described above, a single end signal is input as an analog signal to a single differential conversion circuit (hereinafter referred to as “S / D conversion circuit”), and the single end signal is input by the S / D conversion circuit. The signal is converted into a differential signal and the differential signal is output. The value of the differential signal (analog data) output from the S / D conversion circuit is held by the first S / H circuit, and the held analog data is output from the first S / H circuit. On the other hand, in the first stage ADC conversion unit, the single end signal input to the sample hold unit is also input to the ADC circuit as an analog signal, and the value of the single end signal (analog data) is converted into digital data by the ADC circuit. The digital data is output from the ADC circuit. The digital data output from the ADC circuit is converted into analog data by the DAC circuit, and the analog data is output from the DAC circuit. The analog data output from the first S / H circuit of the sample hold unit is held by the second S / H circuit, and the held analog data is output from the second S / H circuit. Then, the analog data output from the DAC circuit is subtracted from the analog data output from the second S / H circuit by the subtracting circuit, and the analog data as a result of the subtraction is amplified by the amplifying circuit to be second. To the AD converter of the stage.
また、本発明では、初段AD変換部は、(a) サンプルホールド部に入力するアナログ信号を入力し、このアナログ信号の値(アナログデータ)をホールドして、このホールドしたアナログデータを出力する第1S/H回路と、(b) この第1S/H回路から出力されるアナログデータを入力し、このアナログデータをデジタルデータに変換して該デジタルデータを出力するADC回路と、(c) このADC回路から出力されるデジタルデータを入力し、このデジタルデータをアナログデータに変換して該アナログデータを出力するDAC回路と、(d) サンプルホールド部から出力されるアナログデータを入力してホールドし、そのホールドしたアナログデータを出力する第2S/H回路と、(e) この第2S/H回路から出力されるアナログデータから、DAC回路から出力されるアナログデータを減算して、当該減算の結果であるアナログデータを出力する減算回路と、(f) この減算回路から出力されるアナログデータを増幅して出力する増幅回路と、を含むのが好適である。 In the present invention, the first stage AD conversion unit (a) inputs an analog signal to be input to the sample hold unit, holds the value of this analog signal (analog data), and outputs the held analog data. A 1S / H circuit; and (b) an ADC circuit that receives analog data output from the first S / H circuit, converts the analog data into digital data, and outputs the digital data; and (c) the ADC. A DAC circuit that inputs digital data output from the circuit, converts the digital data into analog data and outputs the analog data, and (d) inputs and holds the analog data output from the sample hold unit, From the second S / H circuit that outputs the held analog data, and (e) the analog data output from the second S / H circuit, A subtracting circuit that subtracts analog data output from the AC circuit and outputs analog data that is the result of the subtraction; (f) an amplifier circuit that amplifies and outputs the analog data output from the subtracting circuit; Is preferably included.
このように構成される初段AD変換部では、サンプルホールド部に入力するアナログ信号は第1S/H回路にも入力して、このアナログ信号の値(アナログデータ)が第1S/H回路によりホールドされて、このホールドされたアナログデータが第1S/H回路から出力される。第1S/H回路から出力されたアナログデータはADC回路によりデジタルデータに変換されて、該デジタルデータがADC回路から出力される。このADC回路から出力されるデジタルデータはDAC回路によりアナログデータに変換され、該アナログデータがDAC回路から出力される。サンプルホールド部から出力されるアナログデータは第2S/H回路によりホールドされ、そのホールドされたアナログデータは第2S/H回路から出力される。そして、減算回路により、この第2S/H回路から出力されるアナログデータから、DAC回路から出力されるアナログデータが減算されて、当該減算の結果であるアナログデータが増幅回路により増幅されて第2段のAD変換部へ出力される。 In the first stage AD converter configured as described above, the analog signal input to the sample hold unit is also input to the first S / H circuit, and the value of this analog signal (analog data) is held by the first S / H circuit. Thus, the held analog data is output from the first S / H circuit. The analog data output from the first S / H circuit is converted into digital data by the ADC circuit, and the digital data is output from the ADC circuit. The digital data output from the ADC circuit is converted into analog data by the DAC circuit, and the analog data is output from the DAC circuit. The analog data output from the sample hold unit is held by the second S / H circuit, and the held analog data is output from the second S / H circuit. Then, the analog data output from the DAC circuit is subtracted from the analog data output from the second S / H circuit by the subtracting circuit, and the analog data as a result of the subtraction is amplified by the amplifying circuit to be second. To the AD converter of the stage.
また、本発明では、サンプルホールド部は、(a) アナログ信号を入力し、このアナログ信号の値(アナログデータ)をホールドして、このホールドしたアナログデータを出力する第1S/H回路と、(b) この第1S/H回路から出力されるアナログデータを1より大きい増幅率で増幅して出力する第1増幅回路と、を含むのが好適である。さらに、このとき、初段AD変換部は、(a) サンプルホールド部に入力するアナログ信号を入力し、このアナログ信号の値(アナログデータ)をデジタルデータに変換して該デジタルデータを出力するADC回路と、(b) このADC回路から出力されるデジタルデータを入力し、このデジタルデータをアナログデータに変換して該アナログデータを出力するDAC回路と、(c) サンプルホールド部の第1増幅回路から出力されるアナログデータを入力してホールドし、そのホールドしたアナログデータを出力する第2S/H回路と、(d) この第2S/H回路から出力されるアナログデータから、DAC回路から出力されるアナログデータを減算して、当該減算の結果であるアナログデータを出力する減算回路と、(e) この減算回路から出力されるアナログデータを増幅して出力する第2増幅回路と、を含むのが好適である。 In the present invention, the sample hold unit (a) receives an analog signal, holds the value of the analog signal (analog data), and outputs the held analog data; and b) a first amplifier circuit that amplifies the analog data output from the first S / H circuit at an amplification factor greater than 1 and outputs the amplified data. Further, at this time, the first stage AD conversion unit (a) inputs an analog signal to be input to the sample hold unit, converts an analog signal value (analog data) into digital data, and outputs the digital data. And (b) a DAC circuit that inputs digital data output from the ADC circuit, converts the digital data into analog data and outputs the analog data, and (c) a first amplifier circuit of the sample hold unit. A second S / H circuit for inputting and holding the output analog data and outputting the held analog data; and (d) from the analog data output from the second S / H circuit, output from the DAC circuit. A subtracting circuit that subtracts the analog data and outputs the analog data as a result of the subtraction; and (e) an analog signal output from the subtracting circuit. It preferably includes a second amplifier circuit for amplifying and outputting the log data.
このように構成されるサンプルホールド部では、アナログ信号が第1S/H回路に入力し、このアナログ信号の値(アナログデータ)が第1S/H回路によりホールドされ、このホールドされたアナログデータが第1S/H回路から出力される。この第1S/H回路から出力されるアナログデータは第1増幅回路により増幅されて出力される。一方、初段AD変換部では、サンプルホールド部に入力するアナログ信号はADC回路にも入力して、該アナログ信号の値(アナログデータ)がADC回路によりデジタルデータに変換されて、該デジタルデータがADC回路から出力される。このADC回路から出力されるデジタルデータはDAC回路によりアナログデータに変換され、該アナログデータがDAC回路から出力される。サンプルホールド部の第1増幅回路から出力されるアナログデータは第2S/H回路によりホールドされ、そのホールドされたアナログデータは第2S/H回路から出力される。そして、減算回路により、この第2S/H回路から出力されるアナログデータから、DAC回路から出力されるアナログデータが減算されて、当該減算の結果であるアナログデータが増幅回路により増幅されて第2段のAD変換部へ出力される。 In the sample hold unit configured as described above, an analog signal is input to the first S / H circuit, the value of this analog signal (analog data) is held by the first S / H circuit, and the held analog data is stored in the first S / H circuit. Output from 1S / H circuit. The analog data output from the first S / H circuit is amplified by the first amplifier circuit and output. On the other hand, in the first stage AD conversion unit, the analog signal input to the sample hold unit is also input to the ADC circuit, and the value of the analog signal (analog data) is converted into digital data by the ADC circuit. Output from the circuit. The digital data output from the ADC circuit is converted into analog data by the DAC circuit, and the analog data is output from the DAC circuit. The analog data output from the first amplifier circuit of the sample hold unit is held by the second S / H circuit, and the held analog data is output from the second S / H circuit. Then, the analog data output from the DAC circuit is subtracted from the analog data output from the second S / H circuit by the subtracting circuit, and the analog data as a result of the subtraction is amplified by the amplifying circuit to be second. To the AD converter of the stage.
本発明によれば、更に高速にAD変換をすることができる。 According to the present invention, AD conversion can be performed at higher speed.
以下、添付図面を参照して、本発明を実施するための最良の形態を詳細に説明する。なお、図面の説明において同一または略同一の要素には同一の符号を付し、重複する説明を省略する。 The best mode for carrying out the present invention will be described below in detail with reference to the accompanying drawings. In the description of the drawings, the same or substantially the same elements are denoted by the same reference numerals, and redundant description is omitted.
(第1実施形態)
先ず、本発明に係るパイプライン型アナログ-デジタル変換器の第1実施形態について説明する。図1は、第1実施形態に係るパイプライン型アナログ-デジタル変換器1の機能ブロック図である。この図に示されるように、本実施形態に係るアナログ-デジタル変換器1は、サンプルホールド部10、N段のAD変換部201〜20Nおよび出力部30を備える。また、出力部30は、N個のラッチ回路311〜31Nおよび出力回路32を含む。ここで、Nは2以上の整数である。N段のAD変換部201〜20Nは順に縦続接続されている。
(First embodiment)
First, a first embodiment of a pipeline type analog-digital converter according to the present invention will be described. FIG. 1 is a functional block diagram of a pipeline type analog-
サンプルホールド部10は、アナログ信号を入力し、このアナログ信号の値(アナログデータ)をホールドして、このホールドしたアナログデータを初段AD変換部201へ出力する。
Sample-and-
初段AD変換部201は、サンプルホールド部10に入力するアナログ信号を入力し、このアナログ信号の値(アナログデータ)をデジタルデータに変換して該デジタルデータをラッチ回路311へ出力する。また、初段AD変換部201は、サンプルホールド部10から出力されるアナログデータと、上記変換で得られた該デジタルデータとに基づいて、当該変換の誤差に応じたアナログデータを第2段のAD変換部202へ出力する。
Stage AD conversion unit 20 1 receives the analog signal to be input to the
第2段のAD変換部202は、初段AD変換部201から出力されるアナログデータを入力し、このアナログデータをデジタルデータに変換して該デジタルデータをラッチ回路311へ出力する。また、第2段のAD変換部202は、初段AD変換部201から出力されるアナログデータと、上記変換で得られた該デジタルデータとに基づいて、当該変換の誤差に応じたアナログデータを第3段のAD変換部203へ出力する。 AD conversion unit 20 2 of the second stage receives the analog data output from the first-stage AD conversion unit 20 1, and outputs the digital data and converts the analog data into digital data to the latch circuit 31 1. The analog data AD converter 20 2 of the second stage, the analog data output from the first-stage AD conversion unit 20 1, on the basis of the said digital data obtained by the conversion, according to the error of the conversion and it outputs the to the AD converter 20 3 of the third stage.
一般に、第n段のAD変換部20nは、前段のAD変換部20n−1から出力されるアナログデータを入力し、このアナログデータをデジタルデータに変換して該デジタルデータをラッチ回路31nへ出力する。また、第n段のAD変換部20nは、前段のAD変換部20n−1から出力されるアナログデータと、上記変換で得られた該デジタルデータとに基づいて、当該変換の誤差に応じたアナログデータを後段のAD変換部20n+1へ出力する。ここで、nは、2以上(N−1)以下の任意の整数である。 In general, the nth AD converter 20 n receives analog data output from the previous AD converter 20 n−1 , converts the analog data into digital data, and the digital data is latched by the latch circuit 31 n. Output to. The n-th stage AD conversion unit 20 n responds to the error of the conversion based on the analog data output from the previous - stage AD conversion unit 20 n−1 and the digital data obtained by the conversion. The analog data is output to the AD conversion unit 20 n + 1 at the subsequent stage. Here, n is an arbitrary integer of 2 or more and (N-1) or less.
最終段のAD変換部20Nは、前段のAD変換部20N−1から出力されるアナログデータを入力し、このアナログデータをデジタルデータに変換して該デジタルデータをラッチ回路31Nへ出力する。これらN段のAD変換部201〜20Nは、システムクロックに従ってパイプライン動作をする。 The AD converter 20 N at the final stage receives the analog data output from the AD converter 20 N−1 at the previous stage, converts the analog data into digital data, and outputs the digital data to the latch circuit 31 N. . These N stages of AD converters 20 1 to 20 N perform a pipeline operation according to the system clock.
出力部30は、N段のAD変換部201〜20Nそれぞれから出力されるデジタルデータに基づいて、アナログ信号の入力値に対応する値のデジタル信号を出力する。この出力部30に含まれるラッチ回路311は、初段AD変換部201から出力されるデジタルデータに対してN/2クロックサイクル分の遅延を与えた後に、そのデジタルデータを出力回路32へ出力する。一般に、ラッチ回路31nは、第n段のAD変換部20nから出力されるデジタルデータに対して(N+1−n)/2クロックサイクル分の遅延を与えた後に、そのデジタルデータを出力回路32へ出力する(ただし、2≦n≦N−1)。ラッチ回路31Nは、最終段のAD変換部20Nから出力されるデジタルデータに対して1/2クロックサイクル分の遅延を与えた後に、そのデジタルデータを出力回路32へ出力する。以上、各ラッチ回路は、AD変換部から出力されるデジタルデータを最終段のAD変換部20Nから前段のAD変換部ほど1/2クロックずつ加算した遅延を行う例を説明したが、出力回路32での演算に適切な遅延時間であれば、遅延時間はこの例に限らない。
The
出力回路32は、N個のラッチ回路311〜31Nにより遅延時間を調整したデジタルデータを入力し、これらのデジタルデータに基づいて所定の演算を行い、この演算結果であるデジタル信号を出力する。この出力回路32から出力されるデジタル信号は、サンプルホールド部10に入力するアナログ信号をAD変換した結果のものとなっている。
The
なお、前に図10に示した従来のアナログ-デジタル変換器100の構成では、初段AD変換部1201は、サンプルホールド部110から出力されるアナログデータをデジタルデータに変換した。これに対して、この図1に示した本実施形態のアナログ-デジタル変換器1の構成では、初段AD変換部201は、サンプルホールド部10に入力するアナログ信号を直接に入力し、このアナログ信号の値(アナログデータ)をデジタルデータに変換する。
Incidentally, before conventional analog shown in FIG. 10 - In
このアナログ-デジタル変換器1において、サンプルホールド部10にアナログ信号が入力すると、そのアナログ信号の値(アナログデータ)がサンプルホールド部10によりホールドされ、そのホールドされたアナログデータがサンプルホールド部10から初段AD変換部201へ出力される。
In this analog-
初段AD変換部201には、サンプルホールド部10によりホールドされて出力されたアナログデータが入力するだけでなく、サンプルホールド部10に入力するアナログ信号も直接に入力される。この初段AD変換部201では、サンプルホールド部10に入力するアナログ信号の値(アナログデータ)がデジタルデータに変換されて、該デジタルデータがラッチ回路311へ出力される。また、初段AD変換部201では、サンプルホールド部10から出力されたアナログデータと該デジタルデータとに基づいて当該変換の誤差に応じたアナログデータが第2段のAD変換部202へ出力される。
The first stage AD conversion unit 20 1, as well as analog data is input that is output is held by the sample-
第2段のAD変換部202では、初段AD変換部201から出力されたアナログデータがデジタルデータに変換されて、該デジタルデータがラッチ回路312へ出力されるとともに、初段AD変換部201から出力されたアナログデータと該デジタルデータとに基づいて当該変換の誤差に応じたアナログデータが第3段のAD変換部203へ出力される。 In the second stage of the AD conversion unit 20 2, the analog data output from the first stage AD conversion unit 20 1 is converted into digital data, together with the digital data is output to the latch circuit 31 2, the first-stage AD conversion unit 20 analog data corresponding to the error of the conversion based on the analog data and the digital data output from the 1 is output to the AD converter 20 3 of the third stage.
一般に、第n段のAD変換部20nでは、前段のAD変換部20n−1から出力されたアナログデータがデジタルデータに変換されて、該デジタルデータがラッチ回路31nへ出力されるとともに、前段のAD変換部20n−1から出力されたアナログデータと該デジタルデータとに基づいて当該変換の誤差に応じたアナログデータが後段のAD変換部20n+1へ出力される(ただし、2≦n≦N−1)。 Generally, in the n stages of AD conversion unit 20 n, the analog data output from the AD conversion unit 20 n-1 of the preceding stage is converted into digital data, together with the digital data is output to the latch circuit 31 n, Based on the analog data output from the preceding AD conversion unit 20 n−1 and the digital data, analog data corresponding to the error of the conversion is output to the subsequent AD conversion unit 20 n + 1 (where 2 ≦ n ≦ N−1).
最終段のAD変換部20Nでは、前段のAD変換部20N−1から出力されたアナログデータがデジタルデータに変換されて、該デジタルデータがラッチ回路31Nへ出力される。 In the AD converter 20 N at the final stage, the analog data output from the AD converter 20 N−1 at the previous stage is converted into digital data, and the digital data is output to the latch circuit 31 N.
N段のAD変換部201〜20Nは、システムクロックに従ってパイプライン動作をする。そこで、初段AD変換部201から出力されるデジタルデータは、ラッチ回路311により例えばN/2クロックサイクル分の遅延が与えられた後に出力回路32に入力される。第n段のAD変換部20nから出力されるデジタルデータは、ラッチ回路31nにより例えば(N+1−n)/2クロックサイクル分の遅延が与えられた後に出力回路32に入力される(ただし、2≦n≦N−1)。また、最終段のAD変換部20Nから出力されるデジタルデータは、ラッチ回路31Nにより例えば1/2クロックサイクル分の遅延が与えられた後に出力回路32に入力される。そして、出力回路32において、N個のラッチ回路311〜31Nそれぞれから出力されたデジタルデータに基づいて所定の演算を行い、この演算結果であるデジタル信号が最終的に出力される。
The N-stage AD converters 20 1 to 20 N perform a pipeline operation according to the system clock. Therefore, the digital data output from the first-stage AD conversion unit 20 1 is input to the
図2は、第1実施形態に係るパイプライン型アナログ-デジタル変換器1に含まれる初段AD変換部201の機能ブロック図である。この図に示されるように、初段AD変換部201は、ADC回路21、DAC回路22、S/H回路23、減算回路24および増幅回路25を含む。DAC回路22、S/H回路23、減算回路24および増幅回路25は、互いに区分され得る別個の回路構成とは必ずしもなってはおらず、1つの回路構成からなる場合もあるので、以下では、これらを纏めてMDAC回路29と呼ぶ。なお、第2段から第(N−1)段までのAD変換部202〜20N−1それぞれは、前に図11に示した構成と同様であってもよい。また、最終段のAD変換部20Nは、前に図11に示した構成のうちMDAC回路129を含んでいない。
FIG. 2 is a functional block diagram of the first stage
ADC回路21は、サンプルホールド部10に入力するアナログ信号を直接に入力し、このアナログ信号の値(アナログデータ)をデジタルデータに変換して、該デジタルデータをDAC回路22およびラッチ回路311へ出力する。DAC回路22は、ADC回路21から出力されるデジタルデータを入力し、このデジタルデータをアナログデータに変換して、該アナログデータを減算回路24へ出力する。S/H回路23は、サンプルホールド部10によりホールドされて出力されるアナログデータを入力し、このアナログデータをホールドして減算回路24へ出力する。減算回路24は、S/H回路23から出力されるアナログデータから、DAC回路22から出力されるアナログデータを減算して、当該減算の結果であるアナログデータを増幅回路25へ出力する。増幅回路25は、減算回路24から出力されるアナログデータを増幅して第2段のAD変換部202へ出力する。ADC回路21から出力されるデジタルデータのビット数をmとすると、増幅回路25の利得は2mである(ただし、mは1以上N未満の整数)。
図3は、第1実施形態に係るパイプライン型アナログ-デジタル変換器1の動作を説明するタイミングチャートである。以下では、アナログ-デジタル変換器1の動作、特に、初段AD変換部201の動作について、図2および図3を参照しながら説明する。
FIG. 3 is a timing chart for explaining the operation of the pipeline type analog-
サンプルホールド部10およびN段のAD変換部201〜20Nそれぞれでは、動作が半サイクル毎に切り替わる。すなわち、サンプルホールド部10では、或る半サイクル期間にサンプル動作が行われ、続く半サイクル期間にホールド動作が行われる。初段AD変換部201のADC回路21では、或る半サイクル期間にAD変換動作が行われ、続く半サイクル期間にはデジタルデータを保持する。初段AD変換部201のMDAC回路29では、或る半サイクル期間にサンプル動作が行われ、続く半サイクル期間にDA変換動作および増幅動作が行われる。第2段から第(N−1)段までのAD変換部202〜20N―1それぞれでは、或る半サイクル期間にサンプル動作が行われ、続く半サイクル期間にAD変換動作,DA変換動作および増幅動作が行われる。また、最終段のAD変換部20Nでは、或る半サイクル期間にAD変換動作が行われ、続く半サイクル期間にはデジタルデータを保持する。
The
或る半サイクル期間T1にサンプルホールド部10によりホールドされて出力されているアナログデータについては、同じ半サイクル期間T1に初段AD変換部201においてAD変換動作が行われ、また、続く半サイクル期間T2に初段AD変換部201においてDA変換動作および増幅動作が行われる。また、この半サイクル期間T2に初段AD変換部201から第2段のAD変換部202へ出力されるアナログデータについては、更に続く半サイクル期間T3に第2段AD変換部202においてAD変換動作,DA変換動作および増幅動作が行われる。
For certain half cycle analog data which is held by the sample-and-
初段AD変換部201の動作は以下のとおりである。サンプルホールド部10によりホールドされているアナログデータがサンプルホールド部10から出力されている半サイクル期間T1に、ADC回路21に直接に入力するアナログ信号の値(アナログデータ)はADC回路21によりAD変換され、そのAD変換結果であるデジタルデータはDAC回路22およびラッチ回路311へ出力される。
The operation of the first
続く半サイクル期間T2に、前の半サイクル期間T1にサンプルホールド部10から出力されていたアナログデータはS/H回路23によりホールドされ、このホールドされたアナログデータはS/H回路23から減算回路24へ出力される。また、この半サイクル期間T2に、前の半サイクル期間T1にADC回路21から出力されていたデジタルデータはDAC回路22によりDA変換され、そのDA変換結果であるアナログデータはDAC回路22から減算回路24へ出力される。さらに、この半サイクル期間T2に、減算回路24において、S/H回路23から出力されるアナログデータから、DAC回路22から出力されるアナログデータが減算されて、当該減算の結果であるアナログデータが減算回路24から出力される。この減算回路24から出力されるアナログデータは、増幅回路25により増幅された後に第2段のAD変換部202へ出力される。
In the subsequent half cycle period T 2 , the analog data output from the
以上のように、本実施形態に係るパイプライン型アナログ-デジタル変換器1では、サンプルホールド部10に入力するアナログ信号は初段AD変換部201に直接に入力し、このアナログ信号の値(アナログデータ)が初段AD変換部201のADC回路21によりデジタルデータに変換される。このようにしたことにより、サンプルホールド部10によるホールド動作と、初段AD変換部201のADC回路21によるAD変換動作とは、同一の半サイクル期間T1に行われる。そして、続く半サイクル期間T2においては、初段AD変換部201のMDAC回路29によるDA変換動作および増幅動作が直ちに行われる。
As described above, in the pipeline type analog-
前に図12に示した従来のアナログ-デジタル変換器100の動作では、半サイクル期間T2において初段AD変換部1201のADC回路121から出力されるデジタルデータが確定するのを待って初段AD変換部1201のMDAC回路129の動作が開始されるのに対して、本実施形態に係るアナログ-デジタル変換器1の動作では、半サイクル期間T2において直ちに初段AD変換部201のMDAC回路29の動作が開始され得る。したがって、本実施形態に係るアナログ-デジタル変換器1では、初段AD変換部201のMDAC回路29の動作に余裕を与えることができる。
Conventional analog shown in FIG. 12 before - in the operation of the
一般に、パイプライン型アナログ-デジタル変換器においては、初段AD変換部のMDAC回路での処理の精度が全体のAD変換精度を決める。MDAC回路は、高い精度の処理を行おうとするほど長い処理時間が掛かる。したがって、初段AD変換部は、第2段以降の各AD変換部と比べ、長い処理時間が必要である。このため、初段AD変換部において必要な動作サイクル期間がパイプライン型アナログ-デジタル変換器全体の動作サイクル期間(すなわち、変換速度)を律速している。本実施形態によれば、初段AD変換部201のADC回路21のAD変換期間とMDAC回路29の処理期間とを異なる動作サイクルで行うことができるので、サイクル期間を短くすることができる。したがって、本実施形態に係るアナログ-デジタル変換器1は、更に高速にAD変換をすることができ、或いは、更に高精度にAD変換をすることができる。
In general, in a pipeline type analog-digital converter, the accuracy of processing in the MDAC circuit of the first stage AD converter determines the overall AD conversion accuracy. The MDAC circuit takes a long processing time to perform high-precision processing. Therefore, the first stage AD conversion unit requires a longer processing time than each AD conversion unit after the second stage. For this reason, the operation cycle period required in the first stage AD conversion unit determines the operation cycle period (that is, the conversion speed) of the entire pipeline type analog-digital converter. According to the present embodiment, since the AD conversion period of the
なお、サンプルホールド部10および初段AD変換部201それぞれに入力するアナログ信号は、差動信号であるのが好適であるが、シングルエンド信号であってもよい。次に説明する第2実施形態は、入力アナログ信号がシングルエンド信号である場合に好適なものである。
The analog signal input to the respective sample-and-
(第2実施形態)
次に、本発明に係るパイプライン型アナログ-デジタル変換器の第2実施形態について説明する。第2実施形態に係るパイプライン型アナログ-デジタル変換器の機能ブロック図は、前に図1に示したものと同様である。第1実施形態に係るパイプライン型アナログ-デジタル変換器1と比較すると、この第2実施形態に係るパイプライン型アナログ-デジタル変換器は、サンプルホールド部10および初段AD変換部201それぞれの構成の点で相違する。
(Second Embodiment)
Next, a second embodiment of the pipeline type analog-digital converter according to the present invention will be described. The functional block diagram of the pipeline type analog-digital converter according to the second embodiment is the same as that shown in FIG. Compared to
図4は、第2実施形態に係るパイプライン型アナログ-デジタル変換器に含まれるサンプルホールド部10および初段AD変換部201の機能ブロック図である。第2実施形態におけるサンプルホールド部10は、S/H回路11およびS/D変換回路12を含む。また、第2実施形態における初段AD変換部201は、ADC回路21、DAC回路22、S/H回路23、減算回路24および増幅回路25を含む。図2に示した構成と比較すると、この第2実施形態における構成は、サンプルホールド部10がS/H回路11に加えてS/D変換回路12を含む点で相違し、また、初段AD変換部201のADC回路21がシングルエンド入力のものである点で相違する。
Figure 4 is a pipelined analog according to the second embodiment - is a functional block diagram of a sample-and-
サンプルホールド部10に含まれるS/D変換回路12は、シングルエンド信号をアナログ信号として入力し、このシングルエンド信号を差動信号に変換して、該差動信号をS/H回路11へ出力する。S/H回路11は、このS/D変換回路12から出力される差動信号を入力し、この差動信号の値(アナログデータ)をホールドして、このホールドしたアナログデータを初段AD変換部201のS/H回路23へ出力する。S/H回路23は、サンプルホールド部10のS/H回路11から出力されるアナログデータを入力し、このアナログデータをホールドして、そのホールドしたアナログデータを減算回路24へ出力する。また、ADC回路21は、サンプルホールド部10に入力するシングルエンド信号をアナログ信号として入力し、このシングルエンド信号の値(アナログデータ)をデジタルデータに変換して、該デジタルデータをDAC回路22へ出力する。DAC回路22,S/H回路23,減算回路24および増幅回路25を含むMDAC回路29は、前の第1実施形態におけるものと同様のものである。
The S /
第2実施形態に係るパイプライン型アナログ-デジタル変換器の動作のタイミングチャートは、図3に示されたものと略同様である。ただし、サンプルホールド部10において、アナログ信号(シングルエンド信号)はS/D変換回路12により差動信号に変換され、半サイクル期間T1に、このS/D変換回路12から出力されるアナログ信号(差動信号)の値(アナログデータ)がS/H回路11によりホールドされて、このホールドされたアナログ信号がS/H回路11からS/H回路23へ出力される。また、同じ半サイクル期間T1に、S/H回路11によりホールドされて出力されている差動信号の値(アナログデータ)に対応するシングルエンド信号の値(アナログデータ)が初段AD変換部201によりAD変換される。
The timing chart of the operation of the pipeline type analog-digital converter according to the second embodiment is substantially the same as that shown in FIG. However, the sample-
第2実施形態に係るパイプライン型アナログ-デジタル変換器は、前の第1実施形態に係るパイプライン型アナログ-デジタル変換器1が奏する効果と同様の効果を奏することができる。加えて、第2実施形態に係るパイプライン型アナログ-デジタル変換器は、初段AD変換部201のADC回路21がシングルエンド入力であることから、簡易な構成とすることができる。また、ADC回路21は、サンプルホールド部10から出力されるアナログデータを入力しないことから、このアナログデータのコモンモードレベルの変動の影響を受けることなく、高精度にAD変換をすることができる。
The pipeline type analog-to-digital converter according to the second embodiment can achieve the same effect as the effect of the pipeline type analog-to-
(第3実施形態)
次に、本発明に係るパイプライン型アナログ-デジタル変換器の第3実施形態について説明する。第3実施形態に係るパイプライン型アナログ-デジタル変換器の機能ブロック図は、前に図1に示したものと同様である。前の第1実施形態に係るパイプライン型アナログ-デジタル変換器1と比較すると、この第3実施形態に係るパイプライン型アナログ-デジタル変換器は、初段AD変換部201の構成の点で相違する。
(Third embodiment)
Next, a third embodiment of the pipeline type analog-digital converter according to the present invention will be described. The functional block diagram of the pipeline type analog-digital converter according to the third embodiment is the same as that shown in FIG. Compared to
図5は、第3実施形態に係るパイプライン型アナログ-デジタル変換器に含まれる初段AD変換部201の機能ブロック図である。第3実施形態における初段AD変換部201は、ADC回路21、DAC回路22、S/H回路23、減算回路24、増幅回路25およびS/H回路26を含む。前に図2に示した構成と比較すると、この第3実施形態における構成は、初段AD変換部201が更にS/H回路26を含む点で相違する。
FIG. 5 is a functional block diagram of the first stage
S/H回路26は、サンプルホールド部10に入力するアナログ信号を入力し、このアナログ信号の値(アナログデータ)をホールドして、このホールドしたアナログデータをADC回路21へ出力する。ADC回路21は、S/H回路26から出力されるアナログデータを入力し、このアナログデータをデジタルデータに変換して、該デジタルデータをDAC回路22へ出力する。DAC回路22,S/H回路23,減算回路24および増幅回路25を含むMDAC回路29は、前の第1実施形態におけるものと同様のものである。
The S /
図6は、第3実施形態に係るパイプライン型アナログ-デジタル変換器の動作を説明するタイミングチャートである。以下では、アナログ-デジタル変換器の動作、特に、初段AD変換部201の動作について、図5および図6を参照しながら説明する。 FIG. 6 is a timing chart for explaining the operation of the pipeline type analog-digital converter according to the third embodiment. In the following, an analog - operation of the digital converter, in particular, the operation of the first stage AD conversion unit 20 1 will be described with reference to FIGS.
サンプルホールド部10およびN段のAD変換部201〜20Nそれぞれでは、動作が半サイクル毎に切り替わる。すなわち、サンプルホールド部10および初段AD変換部201のS/H回路26では、或る半サイクル期間にサンプル動作が行われ、続く半サイクル期間にホールド動作が行われる。初段AD変換部201のADC回路21では、或る半サイクル期間にAD変換動作が行われ、続く半サイクル期間にはデジタルデータを保持する。初段AD変換部201のMDAC回路29では、或る半サイクル期間にサンプル動作が行われ、続く半サイクル期間にDA変換動作および増幅動作が行われる。第2段から第(N−1)段までのAD変換部202〜20N―1それぞれでは、或る半サイクル期間にサンプル動作が行われ、続く半サイクル期間にAD変換動作,DA変換動作および増幅動作が行われる。また、最終段のAD変換部20Nでは、或る半サイクル期間にAD変換動作が行われ、続く半サイクル期間にはデジタルデータを保持する。
The
或る半サイクル期間T1にサンプルホールド部10によりホールドされて出力されるアナログデータと、この期間T1に初段AD変換部201のS/H回路26によりホールドされて出力されるアナログデータとは、互いに同等のものである。この半サイクル期間T1に、このホールドされて出力されているアナログデータについて、同じ半サイクル期間T1に初段AD変換部201においてAD変換動作が行われ、また、続く半サイクル期間T2に初段AD変換部201においてDA変換動作および増幅動作が行われる。また、この半サイクル期間T2に初段AD変換部201から第2段のAD変換部202へ出力されるアナログデータについては、更に続く半サイクル期間T3に第2段AD変換部202においてAD変換動作,DA変換動作および増幅動作が行われる。
Analog data output is held in a certain half cycle period T 1 by the sample-
初段AD変換部201の動作は以下のとおりである。サンプルホールド部10によりホールドされているアナログデータがサンプルホールド部10から出力されている半サイクル期間T1に、同じアナログデータが初段AD変換部201のS/H回路26によりホールドされて出力されている。ここで、ADC回路21の入力容量はS/H回路23の入力容量と比べて小さいため、S/H回路26の出力値は半サイクル期間T1に比べ早く安定する。したがって、ADC回路21は半サイクル期間T1中にAD変換動作を開始し且つ完了することができる。ADC回路21から出力されるデジタルデータはDAC回路22およびラッチ回路311へ入力される。
The operation of the first
続く半サイクル期間T2に、前の半サイクル期間T1にサンプルホールド部10から出力されていたアナログデータはS/H回路23によりホールドされ、このホールドされたアナログデータはS/H回路23から減算回路24へ出力される。また、この半サイクル期間T2に、前の半サイクル期間T1にADC回路21から出力されていたデジタルデータはDAC回路22によりDA変換され、そのDA変換結果であるアナログデータはDAC回路22から減算回路24へ出力される。さらに、この半サイクル期間T2に、減算回路24において、S/H回路23から出力されるアナログデータから、DAC回路22から出力されるアナログデータが減算されて、当該減算の結果であるアナログデータが減算回路24から出力される。この減算回路24から出力されるアナログデータは、増幅回路25により増幅された後に第2段のAD変換部202へ出力される。
In the subsequent half cycle period T 2 , the analog data output from the
以上のように、本実施形態に係るパイプライン型アナログ-デジタル変換器では、前の第1実施形態に係るパイプライン型アナログ-デジタル変換器1が奏する効果と同様の効果を奏することができる。加えて、第3実施形態に係るパイプライン型アナログ-デジタル変換器は、半サイクル期間T1においてサンプルホールド部10および初段AD変換部201のS/H回路26が同じアナログデータをホールドして出力するので、入力するアナログ信号の時間的変化が速い場合であっても、高精度にAD変換をすることができる。
As described above, the pipeline type analog-to-digital converter according to the present embodiment can achieve the same effects as the effects produced by the pipeline type analog-to-
(第4実施形態)
次に、本発明に係るパイプライン型アナログ-デジタル変換器の第4実施形態について説明する。第4実施形態に係るパイプライン型アナログ-デジタル変換器の機能ブロック図は、前に図1に示したものと同様である。前の第1実施形態に係るパイプライン型アナログ-デジタル変換器1と比較すると、この第4実施形態に係るパイプライン型アナログ-デジタル変換器は、サンプルホールド部10および初段AD変換部201それぞれの構成の点で相違する。
(Fourth embodiment)
Next, a fourth embodiment of the pipeline type analog-digital converter according to the present invention will be described. The functional block diagram of the pipeline type analog-digital converter according to the fourth embodiment is the same as that shown in FIG. Pipelined analog according to the previous first embodiment - when compared to
図7は、第4実施形態に係るパイプライン型アナログ-デジタル変換器に含まれるサンプルホールド部10および初段AD変換部201の機能ブロック図である。第4実施形態におけるサンプルホールド部10は、S/H回路11および増幅回路13を含む。また、第4実施形態における初段AD変換部201は、ADC回路21、DAC回路22、S/H回路23、減算回路24および増幅回路25を含む。前に図2に示した構成と比較すると、この第4実施形態における構成は、サンプルホールド部10がS/H回路11に加えて増幅回路13を含む点で相違し、また、初段AD変換部201の増幅回路25の利得が相違する。
Figure 7 is a pipelined analog according to a fourth embodiment - is a functional block diagram of a sample-and-
サンプルホールド部10に含まれるS/H回路11は、アナログ信号を入力し、このアナログ信号の値(アナログデータ)をホールドして、このホールドしたアナログデータを増幅回路13へ出力する。増幅回路13は、このS/H回路11から出力されるアナログデータを増幅して、その増幅後のアナログデータを初段AD変換部201のS/H回路23へ出力する。S/H回路23は、サンプルホールド部10の増幅回路13から出力されるアナログデータを入力してホールドし、そのホールドしたアナログデータを減算回路24へ出力する。
The S /
ADC回路21は、前の第1実施形態におけるものと同様のものである。また、DAC回路22,S/H回路23,減算回路24および増幅回路25を含むMDAC回路29は、前の第1実施形態におけるものと略同様のものである。ただし、サンプルホールド部10の増幅回路13の利得を1より大きいものとすることにより、初段AD変換部201の増幅回路25の利得を第1実施形態の場合より小さくすることができる。
The
すなわち、ADC回路21から出力されるデジタルデータのビット数をmとすると、前の第1実施形態では増幅回路25の利得は2mであるが、これに対して、この第4実施形態では、増幅回路13の利得G1と増幅回路25の利得G2との積(G1G2)が2mであればよいので、増幅回路13の利得G1が1より大きければ、増幅回路25の利得G2は2mより小さくすることができる。例えば、ADC回路21から出力されるデジタルデータが2ビットであれば、前の第1実施形態では増幅回路25の利得を4とする必要があるのに対して、この第4実施形態では増幅回路13および増幅回路25それぞれの利得を2とすることができる。
That is, assuming that the number of bits of digital data output from the
第4実施形態に係るパイプライン型アナログ-デジタル変換器は、前の第1実施形態に係るパイプライン型アナログ-デジタル変換器1が奏する効果と同様の効果を奏することができる。加えて、第4実施形態に係るパイプライン型アナログ-デジタル変換器は、初段AD変換部201の増幅回路25の利得を小さくすることができることから、MDAC回路29の出力が安定するまでに要する時間が短縮されて、更に高速にAD変換をすることができる。
The pipeline type analog-to-digital converter according to the fourth embodiment can achieve the same effect as the effect of the pipeline type analog-to-
(第5実施形態)
次に、本発明に係るパイプライン型アナログ-デジタル変換器の第5実施形態について説明する。第5実施形態に係るパイプライン型アナログ-デジタル変換器の機能ブロック図は、前に図1に示したものと同様である。前の第1実施形態に係るパイプライン型アナログ-デジタル変換器1と比較すると、この第5実施形態に係るパイプライン型アナログ-デジタル変換器は、サンプルホールド部10および初段AD変換部201それぞれの構成の点で相違する。
(Fifth embodiment)
Next, a fifth embodiment of the pipeline type analog-digital converter according to the present invention will be described. The functional block diagram of the pipeline type analog-digital converter according to the fifth embodiment is the same as that shown in FIG. Pipelined analog according to the previous first embodiment - when compared to
図8は、第5実施形態に係るパイプライン型アナログ-デジタル変換器に含まれるサンプルホールド部10および初段AD変換部201の機能ブロック図である。第5実施形態におけるサンプルホールド部10は、S/H回路11、S/D変換回路12および増幅回路13を含む。また、第5実施形態における初段AD変換部201は、ADC回路21、DAC回路22、S/H回路23、減算回路24および増幅回路25を含む。前に図2に示した構成と比較すると、この第5実施形態における構成は、サンプルホールド部10がS/H回路11に加えてS/D変換回路12および増幅回路13を含む点で相違し、初段AD変換部201のADC回路21がシングルエンド入力のものである点で相違し、また、初段AD変換部201の増幅回路25の利得が相違する。
Figure 8 is a pipelined analog according to the fifth embodiment - is a functional block diagram of a sample-and-
この第5実施形態における構成は、前の第2実施形態および第4実施形態それぞれにおける構成上の特徴を併せ有するものである。すなわち、この第5実施形態におけるS/D変換回路12およびADC回路21は、前の第2実施形態におけるものと同様のものである。また、この第5実施形態における増幅回路13および増幅回路25は、前の第4実施形態におけるものと同様のものである。したがって、この第5実施形態に係るパイプライン型アナログ-デジタル変換器は、前の第2実施形態および第4実施形態それぞれのパイプライン型アナログ-デジタル変換器の動作を併せた動作を行い、また、これらのイプライン型アナログ-デジタル変換器が奏する効果を併せて奏することができる。
The configuration in the fifth embodiment has both the structural features in the previous second embodiment and the fourth embodiment. That is, the S /
図9は、第5実施形態に係るパイプライン型アナログ-デジタル変換器に含まれるサンプルホールド部10および初段AD変換部201の回路の一例を示す図である。この図に示されるように、初段AD変換部201のMDAC回路29の回路構成は、DAC回路22、S/H回路23、減算回路24および増幅回路25が互いに区分され得る別個のものとはなっていない。また、サンプルホールド部10の回路構成は、S/H回路11、S/D変換回路12および増幅回路13が互いに区分され得る別個のものとはなっていない。
Figure 9 is a pipelined analog according to the fifth embodiment - a view showing an example of a circuit of the sample and hold
1…パイプライン型アナログ-デジタル変換器、10…サンプルホールド部、11…S/H回路、12…S/D変換回路、13…増幅回路、201〜20N…AD変換部、21…ADC回路、22…DAC回路、23…S/H回路、24…減算回路、25…増幅回路、26…S/H回路、29…MDAC回路、30…出力部、311〜31N…ラッチ回路、32…出力回路。 1 ... pipelined analog - digital converter, 10 ... sample-hold unit, 11 ... S / H circuit, 12 ... S / D conversion circuit, 13 ... amplifier, 20 1 to 20 N ... AD conversion unit, 21 ... ADC circuit, 22 ... DAC circuit, 23 ... S / H circuit, 24 ... subtracting circuit, 25 ... amplifier, 26 ... S / H circuit, 29 ... MDAC circuit, 30 ... output unit, 31 1 to 31 N ... latch circuit, 32: Output circuit.
Claims (5)
このサンプルホールド部に入力するアナログ信号を直接に入力し、このアナログ信号の値(アナログデータ)を前記続く半サイクル期間にデジタルデータに変換して該デジタルデータを出力するとともに、前記サンプルホールド部から出力されるアナログデータの出力が前記続く半サイクル期間かけて所定の値に安定した後にホールドして、このホールドしたアナログデータと該デジタルデータとの差に基づいて当該変換の誤差に応じたアナログデータを出力する初段AD変換部と、
この初段AD変換部から出力されるアナログデータを入力し、このアナログデータをデジタルデータに変換して該デジタルデータを出力する第2段以降のAD変換部と、
前記初段AD変換部および前記第2段以降のAD変換部それぞれから出力されるデジタルデータに基づいて、前記アナログ信号の入力値に対応する値のデジタル信号を出力する出力部と、
を備えることを特徴とするパイプライン型アナログ-デジタル変換器。
A sample-and-hold unit for inputting an analog signal, performing a sample operation for a value of the analog signal (analog data) in a certain half cycle period, holding in a subsequent half cycle period, and outputting the held analog data;
The analog signal to be input to the sample hold unit is directly input, the value of the analog signal (analog data) is converted into digital data in the subsequent half cycle period, and the digital data is output. The analog data output is held after the output is stabilized to a predetermined value over the following half cycle period, and the analog data corresponding to the conversion error is based on the difference between the held analog data and the digital data. The first stage AD converter that outputs
Input analog data output from the first stage AD converter, convert the analog data into digital data, and output the digital data; second and subsequent AD converters;
An output unit that outputs a digital signal having a value corresponding to an input value of the analog signal, based on digital data output from each of the first-stage AD conversion unit and the second-stage AD conversion unit; and
A pipeline type analog-to-digital converter characterized by comprising:
前記サンプルホールド部に入力するアナログ信号を入力し、このアナログ信号の値(アナログデータ)をデジタルデータに変換して該デジタルデータを出力するADC回路と、
このADC回路から出力されるデジタルデータを入力し、このデジタルデータをアナログデータに変換して該アナログデータを出力するDAC回路と、
前記サンプルホールド部から出力されるアナログデータを入力してホールドし、そのホールドしたアナログデータを出力するS/H回路と、
このS/H回路から出力されるアナログデータから、前記DAC回路から出力されるアナログデータを減算して、当該減算の結果であるアナログデータを出力する減算回路と、
この減算回路から出力されるアナログデータを増幅して出力する増幅回路と、
を含むことを特徴とする請求項1記載のパイプライン型アナログ-デジタル変換器。 The first stage AD converter is
An ADC circuit that inputs an analog signal to be input to the sample hold unit, converts the value of the analog signal (analog data) into digital data, and outputs the digital data;
A DAC circuit that inputs digital data output from the ADC circuit, converts the digital data into analog data, and outputs the analog data;
S / H circuit for inputting and holding analog data output from the sample hold unit and outputting the held analog data;
A subtracting circuit that subtracts the analog data output from the DAC circuit from the analog data output from the S / H circuit, and outputs analog data as a result of the subtraction;
An amplifying circuit for amplifying and outputting analog data output from the subtracting circuit;
The pipeline type analog-to-digital converter according to claim 1, comprising:
シングルエンド信号を前記アナログ信号として入力し、このシングルエンド信号を差動信号に変換して該差動信号を出力するシングル差動変換回路と、
このシングル差動変換回路から出力される差動信号を入力し、この差動信号の値(アナログデータ)をホールドして、このホールドしたアナログデータを出力する第1S/H回路と、
を含み、
前記初段AD変換部が、
前記サンプルホールド部に入力するシングルエンド信号を前記アナログ信号として入力し、このシングルエンド信号の値(アナログデータ)をデジタルデータに変換して該デジタルデータを出力するADC回路と、
このADC回路から出力されるデジタルデータを入力し、このデジタルデータをアナログデータに変換して該アナログデータを出力するDAC回路と、
前記サンプルホールド部の前記第1S/H回路から出力されるアナログデータを入力してホールドし、そのホールドしたアナログデータを出力する第2S/H回路と、
この第2S/H回路から出力されるアナログデータから、前記DAC回路から出力されるアナログデータを減算して、当該減算の結果であるアナログデータを出力する減算回路と、
この減算回路から出力されるアナログデータを増幅して出力する増幅回路と、
を含む、
ことを特徴とする請求項1記載のパイプライン型アナログ-デジタル変換器。 The sample hold unit is
A single differential conversion circuit that inputs a single-ended signal as the analog signal, converts the single-ended signal into a differential signal, and outputs the differential signal; and
A first S / H circuit that inputs a differential signal output from the single differential conversion circuit, holds a value (analog data) of the differential signal, and outputs the held analog data;
Including
The first stage AD converter is
An ADC circuit that inputs a single-ended signal input to the sample-and-hold unit as the analog signal, converts a value (analog data) of the single-ended signal into digital data, and outputs the digital data;
A DAC circuit that inputs digital data output from the ADC circuit, converts the digital data into analog data, and outputs the analog data;
A second S / H circuit for inputting and holding analog data output from the first S / H circuit of the sample and hold unit, and outputting the held analog data;
A subtracting circuit that subtracts the analog data output from the DAC circuit from the analog data output from the second S / H circuit and outputs analog data as a result of the subtraction;
An amplifying circuit for amplifying and outputting analog data output from the subtracting circuit;
including,
2. The pipeline type analog-digital converter according to claim 1.
前記サンプルホールド部に入力するアナログ信号を入力し、このアナログ信号の値(アナログデータ)をホールドして、このホールドしたアナログデータを出力する第1S/H回路と、
この第1S/H回路から出力されるアナログデータを入力し、このアナログデータをデジタルデータに変換して該デジタルデータを出力するADC回路と、
このADC回路から出力されるデジタルデータを入力し、このデジタルデータをアナログデータに変換して該アナログデータを出力するDAC回路と、
前記サンプルホールド部から出力されるアナログデータを入力してホールドし、そのホールドしたアナログデータを出力する第2S/H回路と、
この第2S/H回路から出力されるアナログデータから、前記DAC回路から出力されるアナログデータを減算して、当該減算の結果であるアナログデータを出力する減算回路と、
この減算回路から出力されるアナログデータを増幅して出力する増幅回路と、
を含むことを特徴とする請求項1記載のパイプライン型アナログ-デジタル変換器。 The first stage AD converter is
A first S / H circuit for inputting an analog signal to be input to the sample hold unit, holding the value of the analog signal (analog data), and outputting the held analog data;
An ADC circuit that receives analog data output from the first S / H circuit, converts the analog data into digital data, and outputs the digital data;
A DAC circuit that inputs digital data output from the ADC circuit, converts the digital data into analog data, and outputs the analog data;
A second S / H circuit for inputting and holding the analog data output from the sample and hold unit, and outputting the held analog data;
A subtracting circuit that subtracts the analog data output from the DAC circuit from the analog data output from the second S / H circuit and outputs analog data as a result of the subtraction;
An amplifying circuit for amplifying and outputting analog data output from the subtracting circuit;
The pipeline type analog-to-digital converter according to claim 1, comprising:
アナログ信号を入力し、このアナログ信号の値(アナログデータ)をホールドして、このホールドしたアナログデータを出力する第1S/H回路と、
この第1S/H回路から出力されるアナログデータを1より大きい増幅率で増幅して出力する第1増幅回路と、
を含み、
前記初段AD変換部が、
前記サンプルホールド部に入力するアナログ信号を入力し、このアナログ信号の値(アナログデータ)をデジタルデータに変換して該デジタルデータを出力するADC回路と、
このADC回路から出力されるデジタルデータを入力し、このデジタルデータをアナログデータに変換して該アナログデータを出力するDAC回路と、
前記サンプルホールド部の前記第1増幅回路から出力されるアナログデータを入力してホールドし、そのホールドしたアナログデータを出力する第2S/H回路と、
この第2S/H回路から出力されるアナログデータから、前記DAC回路から出力されるアナログデータを減算して、当該減算の結果であるアナログデータを出力する減算回路と、
この減算回路から出力されるアナログデータを増幅して出力する第2増幅回路と、
を含む、
ことを特徴とする請求項1記載のパイプライン型アナログ-デジタル変換器。 The sample hold unit is
A first S / H circuit that inputs an analog signal, holds the value of the analog signal (analog data), and outputs the held analog data;
A first amplifier circuit that amplifies the analog data output from the first S / H circuit at an amplification factor greater than 1 and outputs the amplified data;
Including
The first stage AD converter is
An ADC circuit that inputs an analog signal to be input to the sample hold unit, converts the value of the analog signal (analog data) into digital data, and outputs the digital data;
A DAC circuit that inputs digital data output from the ADC circuit, converts the digital data into analog data, and outputs the analog data;
A second S / H circuit for inputting and holding the analog data output from the first amplifier circuit of the sample and hold unit, and outputting the held analog data;
A subtracting circuit that subtracts the analog data output from the DAC circuit from the analog data output from the second S / H circuit and outputs analog data as a result of the subtraction;
A second amplifying circuit for amplifying and outputting analog data output from the subtracting circuit;
including,
2. The pipeline type analog-digital converter according to claim 1.
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