JP2006053348A - Display apparatus - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a display apparatus which can be digitally driven with a constant current even if a driving voltage rises due to deterioration with age in an organic EL device, and can be longer lasting by preventing burning of pixels. <P>SOLUTION: Each pixel circuit of an active matrix type display array 101 is configured to current-drive the organic EL device. When turning on the organic EL device, a data driver 102 supplies ON-state current of the organic EL device to a data line 107, and when turning off the organic EL device, the data driver supplies OFF-state potential to the data line, to perform writing to the pixel. Moreover, an auxiliary circuit 110 is prepared, and when writing ON-current, a large current is made to flow through the data line 107. Thus, the data line 107 is driven speedily. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、電流駆動されるダイオード型発光素子と前記ダイオード型発光素子を制御する複数の薄膜トランジスタとを１つの画素回路として、この画素回路をマトリクス状に配置したアクティブマトリクス型の表示装置に関する。   The present invention relates to an active matrix display device in which a current-driven diode type light emitting element and a plurality of thin film transistors for controlling the diode type light emitting element are used as one pixel circuit, and the pixel circuits are arranged in a matrix.

近年、情報化が進展し、携帯情報端末にも、かつてのパーソナルコンピューターに匹敵する処理能力を要求されるようになってきた。これに伴い、映像表示装置にも高精細化、高品質化が要求され、薄型、軽量、高視野角、低消費電力なものが望まれている。   In recent years, computerization has progressed, and portable information terminals have been required to have processing capabilities comparable to those of personal computers. Along with this, video display devices are also required to have high definition and high quality, and thin, lightweight, high viewing angle, and low power consumption are desired.

この要求に応えるべく、ガラス基板上にマトリクス状に薄膜能動素子（薄膜トランジスタ、Thin Film Transistor、または単にTFT）を形成し、その上にＴＦＴによって駆動が制御される電気光学素子を形成した表示装置（ディスプレイ）の開発がさかんに行われている。   In order to meet this requirement, a thin film active element (thin film transistor, thin film transistor, or simply TFT) is formed in a matrix on a glass substrate, and an electro-optic element whose drive is controlled by the TFT is formed on the display device ( Display) is being developed a lot.

薄膜能動素子を形成する基板はアモルファスシリコンやポリシリコンなどの半導体膜を成膜後、パターニングし、メタルで配線接続した形態が主流である。薄膜能動素子の電気的特性の違いから、アモルファスシリコンを利用する場合は別に駆動用のＩＣ（Integrated Circuit）を必要とし、ポリシリコンを利用する場合は駆動用の回路を基板上に形成できるという特徴がある。   As a substrate on which a thin film active element is formed, a form in which a semiconductor film such as amorphous silicon or polysilicon is formed, patterned, and connected by metal wiring is the mainstream. Due to the difference in electrical characteristics of thin-film active devices, a separate driving IC (Integrated Circuit) is required when using amorphous silicon, and a driving circuit can be formed on the substrate when using polysilicon. There is.

現在、広く用いられている液晶ディスプレイ（Liquid Crystal Display、または単にLCD）では、大型なものに関しては、前者のアモルファスシリコンタイプが普及しているが、中・小型では後者の高精細化に向くポリシリコンタイプが主流になりつつある。   At present, the liquid crystal display (Liquid Crystal Display, or just LCD), which is widely used, is the former amorphous silicon type that is widely used for large-sized ones. Silicon type is becoming mainstream.

自己発光型で、薄型、軽量、高視野角といった特長を有するエレクトロルミネッセンス型（有機ＥＬ）ディスプレイは、ポリシリコンタイプのみ量産されている。   Only the polysilicon type is mass-produced as an electroluminescence type (organic EL) display that is self-luminous and has features such as thinness, light weight, and high viewing angle.

一般に、有機ＥＬ素子は、ＴＦＴと組み合わせることによって、その電圧電流制御作用を利用し、電流が制御される。ここでいう電流電圧制御作用とは、ＴＦＴのゲート端子に電圧を印加して、ソース・ドレイン間の電流を制御する作用のことをいう。有機ＥＬ素子に駆動電流を供給するＴＦＴのゲート端子の電圧を輝度データ（階調データ）に応じたものにセットすることで、輝度データに応じた駆動電流を有機ＥＬ素子供給して、発光強度を調整することができ、所望の階調を表示することが可能となる。   In general, when an organic EL element is combined with a TFT, the current is controlled using its voltage-current control action. The current / voltage control action here refers to an action of controlling the current between the source and the drain by applying a voltage to the gate terminal of the TFT. By setting the voltage at the gate terminal of the TFT that supplies the drive current to the organic EL element to a value corresponding to the luminance data (gradation data), the drive current corresponding to the luminance data is supplied to the organic EL element, and the light emission intensity Can be adjusted, and a desired gradation can be displayed.

しかし、このような構成を採用しているため、有機ＥＬ素子の発光強度はＴＦＴの特性に非常に敏感に影響を受ける。特に、ポリシリコンＴＦＴ、中でも低温ポリシリコンと呼ばれる低温プロセスで形成されるポリシリコンＴＦＴは、隣接画素間においても比較的大きな電気的特性の違いが生じることが確認されており、有機ＥＬディスプレイの表示品質、特に画面内の表示均一性を劣化させる大きな要因の一つとなっている。   However, since such a configuration is adopted, the light emission intensity of the organic EL element is very sensitively influenced by the characteristics of the TFT. In particular, it has been confirmed that polysilicon TFTs, especially polysilicon TFTs formed by a low-temperature process called low-temperature polysilicon, have a relatively large difference in electrical characteristics between adjacent pixels. This is one of the major factors that degrade the quality, particularly the display uniformity within the screen.

それを改善する従来技術が、特許文献１に開示されている。この従来技術では、有機ＥＬ素子を駆動するポリシリコンＴＦＴをスイッチとして用い、点灯、消灯の二つの状態でのみ動作させる（デジタル駆動する）ことでその特性のばらつきを抑え、その点灯期間を制御することで多階調化している。   A conventional technique for improving this is disclosed in Patent Document 1. In this conventional technique, a polysilicon TFT for driving an organic EL element is used as a switch, and it is operated only in two states of lighting and extinguishing (digital driving), thereby suppressing variation in characteristics and controlling the lighting period. That is why there are multiple gradations.

特開２００２−２９７０９４JP 2002-297094 A

しかしながら、ポリシリコンＴＦＴをスイッチとして用い、有機ＥＬ素子に電圧を印加するか否かで駆動すると、有機ＥＬ素子の経時劣化により、比較的短期間で駆動電圧が上昇し、オン電流が低下する。このオン電流が低下した画素は焼きつきとして表示に現れるため、比較的に寿命が短くなるという問題があった。   However, when the polysilicon TFT is used as a switch and driven depending on whether or not a voltage is applied to the organic EL element, the driving voltage increases in a relatively short period and the on-current decreases due to deterioration with time of the organic EL element. Since the pixels with the reduced on-current appear in the display as burn-in, there is a problem that the lifetime is relatively short.

本発明は、電流駆動されるダイオード型発光素子と前記ダイオード型発光素子を制御する複数の薄膜トランジスタとを１つの画素回路として、前記画素回路をマトリクス状に配置したアクティブマトリクス型表示アレイと、前記マトリクスの各列に対応して設けられ、対応する列の画素回路にデータ信号を供給するデータラインと、前記データラインへの前記データ信号の供給を制御するデータドライバと、前記マトリクスの各行に対応して設けられ、対応する行の画素回路に選択信号を供給する選択ラインと、前記選択ラインに選択信号を供給するゲートドライバと、を有し、前記データ信号は、オン電流を供給するか否かで、「１」、「０」を表すデジタル信号であることを特徴とする。   The present invention provides an active matrix display array in which a pixel-type light-emitting element driven by current and a plurality of thin-film transistors that control the diode-type light-emitting element are used as one pixel circuit, and the pixel circuits are arranged in a matrix, and the matrix A data line for supplying a data signal to a pixel circuit in the corresponding column, a data driver for controlling the supply of the data signal to the data line, and a row corresponding to each row of the matrix. And a selection line that supplies a selection signal to the pixel circuits in the corresponding row, and a gate driver that supplies the selection signal to the selection line, and whether the data signal supplies an on-current. Thus, the digital signal represents “1” and “0”.

また、前記データドライバは、オン電流を供給しない場合には、所定のオフ電位をデータラインに供給することが好適である。   The data driver preferably supplies a predetermined off potential to the data line when the on current is not supplied.

また、前記データラインに対し、データ信号の供給に先立って所定のプリチャージ電圧を供給するプリチャージ回路を有し、このプリチャージ回路が所定のオフ電位をデータラインに供給することが好適である。   Preferably, the data line has a precharge circuit for supplying a predetermined precharge voltage prior to the supply of the data signal, and the precharge circuit supplies a predetermined off potential to the data line. .

また、前記データドライバは、１フレームにおける画素毎の表示データに基づいて、各画素についての１フレーム内の複数のサブフレームにおける前記データ信号の「１」、「０」を決定し、サブフレーム毎に前記データ信号をデータラインに供給することが好適である。   The data driver determines “1” and “0” of the data signal in a plurality of subframes in one frame for each pixel based on display data for each pixel in one frame, and Preferably, the data signal is supplied to the data line.

また、前記データドライバは、１つのデータラインに対し、異なる行であって、異なるサブフィールドの画素についてのデータ信号を順次供給し、前記ゲートドライバは、データラインに供給されるデータ信号を供給すべき行の選択ラインをデータ信号の供給に同期して順次選択することが好適である。   The data driver sequentially supplies data signals for pixels of different subfields in different rows to one data line, and the gate driver supplies a data signal supplied to the data line. It is preferable to sequentially select the selection line of the power row in synchronization with the supply of the data signal.

さらに、前記データラインに接続される補助回路を有し、前記補助回路は前記データラインに供給された前記データドライバからのデータ信号の前記オン電流の一部を流すことが可能であることが好適である。   Furthermore, it has an auxiliary circuit connected to the data line, and the auxiliary circuit preferably allows a part of the on-current of the data signal from the data driver supplied to the data line to flow. It is.

また、前記補助回路は、データラインに供給されるオン電流の一部を流すトランジスタと、その状態におけるトランジスタのゲート電圧を保持するコンデンサを有し、前記画素回路は、この補助回路のコンデンサに保持された電圧に応じて前記ダイオード型発光素子を電流駆動することが好適である。   The auxiliary circuit includes a transistor that passes a part of the on-current supplied to the data line, and a capacitor that holds a gate voltage of the transistor in that state. The pixel circuit is held in the capacitor of the auxiliary circuit. It is preferable to drive the diode type light emitting element in accordance with the voltage applied.

また、前記補助回路は、電流供給力が画素回路と比較して大きいことが好適である。   The auxiliary circuit preferably has a larger current supply capability than the pixel circuit.

また、前記補助回路は、１つのデータラインに対し異なる電流供給力を有する複数の補助回路から構成されることが好適である。   The auxiliary circuit is preferably composed of a plurality of auxiliary circuits having different current supply capabilities for one data line.

また、前記補助回路は、スイッチを介しデータラインに接続され、１水平期間に少なくとも１回、前記データラインに接続されることが好適である。   Further, it is preferable that the auxiliary circuit is connected to the data line via a switch and connected to the data line at least once in one horizontal period.

また、前記データドライバは同じデータ電圧に対し、複数のデータ電流を前記データラインに供給することが可能であり、１水平期間中に前記複数のデータ電流を切り替えることが好適である。   The data driver can supply a plurality of data currents to the data line for the same data voltage, and it is preferable to switch the plurality of data currents during one horizontal period.

また、前記複数のデータ電流は、前記データラインに、１水平期間の前半に画素に書き込むデータ電流より大きい電流として供給されることが好適である。   Further, it is preferable that the plurality of data currents are supplied to the data lines as currents larger than data currents written to the pixels in the first half of one horizontal period.

有機ＥＬ素子を電流駆動する画素構成とし、有機ＥＬ素子をオンする場合には、データラインにオン電流を供給し、オフする場合にはデータラインにオフ電位を供給して画素に書き込むことで、有機ＥＬ素子を駆動ＴＦＴで電流駆動する。このため、有機ＥＬ素子の経時劣化による駆動電圧が上昇しても一定の電流でデジタル駆動でき、画素の焼きつきを防止して、寿命を長くすることができる。   A pixel configuration in which the organic EL element is current-driven, when the organic EL element is turned on, an on-current is supplied to the data line, and when the organic EL element is turned off, an off-potential is supplied to the data line to write to the pixel. The organic EL element is driven with current by a driving TFT. For this reason, even if the driving voltage increases due to deterioration with time of the organic EL element, digital driving can be performed with a constant current, pixel burn-in can be prevented, and the life can be extended.

特に、補助回路を利用することで、データラインに大電流を流し、データの書き込みを行うことができ、電流書き込みを短時間で完了することができる。   In particular, by using an auxiliary circuit, a large current can be passed through the data line, data can be written, and current writing can be completed in a short time.

以下、図面を用いて本発明の実施の形態を詳細に説明する。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.

（１）第１実施形態
＜全体構成＞
図１に、本発明における第１実施形態の全体構成を示す。 (1) First embodiment <Overall configuration>
FIG. 1 shows the overall configuration of the first embodiment of the present invention.

有機ＥＬディスプレイ１は、各画素がマトリクス状に配置されているアクティブマトリクス型表示アレイ１０１、表示アレイ１０１の各列に設けられたデータライン１０７にデータ信号を供給するデータドライバ１０２、表示アレイ１０１の各行に設けられた第１選択ライン１０８と、第２選択ライン１０９に第１の選択電位と、第２の選択電位をそれぞれ供給するゲートドライバ１０３、各データライン１０７のデータ電流の一部を流す補助回路１１０、データ制御バス１１２を介してデータドライバ１０２に映像信号および制御信号を供給するとともにゲート制御バス１１３を介してゲートドライバ１０３に制御信号を供給する制御回路１０６、メモリバス１１４を介して制御回路１０６に制御されるフレームメモリ１２１、外部からの映像信号やクロックを入力する入力バス１１１から構成されている。低温ポリシリコンプロセスを適用すれば、制御回路１０６、フレームメモリ１２１以外の回路は、すべてガラス基板上に容易に形成でき、表示デバイス１０５を構成することができる。なお、制御回路１０６、フレームメモリ１２１については、別のＩＣによって、構成する方が効率的であるが、ガラス基板上に形成することが不可能なわけではない。   The organic EL display 1 includes an active matrix display array 101 in which pixels are arranged in a matrix, a data driver 102 that supplies a data signal to a data line 107 provided in each column of the display array 101, and the display array 101. A first selection line 108 provided in each row, a gate driver 103 for supplying a first selection potential and a second selection potential to the second selection line 109, and a part of the data current of each data line 107 are supplied. Via the auxiliary circuit 110, the data control bus 112, the video signal and the control signal are supplied to the data driver 102, and the control signal 106 is supplied to the gate driver 103 via the gate control bus 113, via the memory bus 114. The frame memory 121 controlled by the control circuit 106, from the outside And an input bus 111 for inputting an image signal and a clock. If the low-temperature polysilicon process is applied, all circuits other than the control circuit 106 and the frame memory 121 can be easily formed on the glass substrate, and the display device 105 can be configured. It should be noted that the control circuit 106 and the frame memory 121 are more efficiently configured by separate ICs, but it is not impossible to form them on a glass substrate.

制御回路１０６は、外部からの映像信号やクロックについて、必要に応じて所定のレベルへの変換処理を施し、変換後の信号をデータドライバ１０２、ゲートドライバ１０３へ供給する。   The control circuit 106 converts the external video signal and clock to a predetermined level as necessary, and supplies the converted signal to the data driver 102 and the gate driver 103.

制御回路１０６とフレームメモリ１２１はそれぞれ単体のＩＣで構成してもよいが、メモリバス１１４のバス幅が広くなるため、制御回路１０６のピン数が増え、実装面積が増大し、またコスト、消費電力が上昇する。   The control circuit 106 and the frame memory 121 may each be constituted by a single IC. However, since the bus width of the memory bus 114 is widened, the number of pins of the control circuit 106 is increased, the mounting area is increased, and cost and consumption are increased. Power rises.

そこで、ＳｏＣ（System On Chip）として制御回路１０６内にフレームメモリ１２１を内蔵し、一つのＩＣとして用いてもよい。あるいはＳｉＰ（System In Package）として、制御回路１０６とフレームメモリ１２１を一つのパッケージ内に封止し、メモリバス１１４をパッケージ内に収めて、実装面積を縮小し、外部ピンの増加と消費電力を低減してもよい。   Therefore, the frame memory 121 may be built in the control circuit 106 as SoC (System On Chip) and used as one IC. Alternatively, as the SiP (System In Package), the control circuit 106 and the frame memory 121 are sealed in one package, the memory bus 114 is housed in the package, the mounting area is reduced, the increase in external pins and the power consumption are reduced. It may be reduced.

現在、液晶ディスプレイ用のＩＣにはＲＡＭ内蔵ドライバと呼ばれる、ＲＡＭ（フレームメモリ）をデータドライバ内に組み込んだＩＣが提供されている。これに倣い、フレームメモリ１２１とデータドライバ１０２をＩＣとして一体化し、それを用いてもよい。   Currently, an IC for a liquid crystal display, which is called a RAM built-in driver, is an IC in which a RAM (frame memory) is incorporated in a data driver. Following this, the frame memory 121 and the data driver 102 may be integrated as an IC and used.

＜画素回路構成＞
次に、図２を用いて、アクティブマトリクス型表示アレイ１０１内にマトリクス状に配置されている、本実施形態で用いる画素回路の構成について説明する。 <Pixel circuit configuration>
Next, the configuration of the pixel circuit used in this embodiment, which is arranged in a matrix in the active matrix display array 101, will be described with reference to FIG.

画素回路は、有機ＥＬ素子２０１、有機ＥＬ素子２０１を電流駆動する駆動ＴＦＴ２０２、駆動ＴＦＴ２０２のゲート端子とドレイン端子を接続するダイオードスイッチＴＦＴ２０３、有機ＥＬ素子２０１を点灯するか否か（電流を流すか流さないか）を制御する点灯制御ＴＦＴ２０４、データライン１０７からの階調電流を画素内へ供給制御するゲートＴＦＴ２０５、保持容量２０６、有機ＥＬ素子２０１に電流を供給する電流供給ライン２１１、保持容量２０６の一方の端子電位を所定値に固定する固定電位ライン２１２を有して構成される。固定電位ライン２１２は電流供給ライン２１１と接続してもよい。   The pixel circuit includes an organic EL element 201, a driving TFT 202 that drives the organic EL element 201 with current, a diode switch TFT 203 that connects the gate terminal and the drain terminal of the driving TFT 202, and whether or not the organic EL element 201 is turned on (whether current is passed). Lighting control TFT 204 for controlling whether or not to flow, gate TFT 205 for controlling supply of gradation current from the data line 107 into the pixel, storage capacitor 206, current supply line 211 for supplying current to the organic EL element 201, storage capacitor 206 The fixed potential line 212 that fixes one terminal potential to a predetermined value. The fixed potential line 212 may be connected to the current supply line 211.

駆動ＴＦＴ２０２のソース端子は電流供給ライン２１１に、ドレイン端子は点灯制御ＴＦＴ２０４のソース端子とダイオードスイッチＴＦＴ２０３のソース端子に、ゲート端子は保持容量２０６の固定電位ライン２１２に接続されていない片方の端子とゲートＴＦＴ２０５のドレイン端子、ダイオードスイッチＴＦＴ２０３のドレイン端子に接続される。   The source terminal of the driving TFT 202 is connected to the current supply line 211, the drain terminal is connected to the source terminal of the lighting control TFT 204 and the source terminal of the diode switch TFT 203, and the gate terminal is connected to one terminal not connected to the fixed potential line 212 of the storage capacitor 206. The drain terminal of the gate TFT 205 and the drain terminal of the diode switch TFT 203 are connected.

点灯制御ＴＦＴ２０４のゲート端子は第１選択ライン１０８に接続され、ドレイン端子は有機ＥＬ素子２０１のアノードに接続される。   The gate terminal of the lighting control TFT 204 is connected to the first selection line 108, and the drain terminal is connected to the anode of the organic EL element 201.

ゲートＴＦＴ２０５のゲート端子は第１選択ライン１０８に、ソース端子はデータライン１０７に接続される。   The gate terminal of the gate TFT 205 is connected to the first selection line 108 and the source terminal is connected to the data line 107.

ダイオードスイッチＴＦＴ２０３のゲート端子は第２選択ライン１０９に接続される。   The gate terminal of the diode switch TFT 203 is connected to the second selection line 109.

電流供給ライン２１１、固定電位ライン２１２、有機ＥＬ素子のカソード電極はすべての画素で共有されている。   The current supply line 211, the fixed potential line 212, and the cathode electrode of the organic EL element are shared by all the pixels.

なお、駆動ＴＦＴ２０２、ダイオードスイッチＴＦＴ２０３、点灯制御ＴＦＴ２０４はＰチャネル型ＴＦＴであり、ゲートＴＦＴ２０５はＮチャネル型ＴＦＴである。   Note that the driving TFT 202, the diode switch TFT 203, and the lighting control TFT 204 are P-channel TFTs, and the gate TFT 205 is an N-channel TFT.

データドライバ１０２、ゲートドライバ１０３、補助回路１１０を用いて図２の画素回路を制御する方法に関しては後述するが、以下に図２の画素を用いて有機ＥＬ素子を駆動する方法を説明する。   A method for controlling the pixel circuit in FIG. 2 using the data driver 102, the gate driver 103, and the auxiliary circuit 110 will be described later. A method for driving the organic EL element using the pixel in FIG. 2 will be described below.

＜画素駆動方法＞
画素に書き込むデータ信号は、オン電流とオフ電位の２値である。まず、第１、第２選択ライン１０８、１０９をアクティブとすると、ゲートＴＦＴ２０５がオン、点灯制御ＴＦＴ２０４がオフ、ダイオードスイッチＴＦＴ２０３がオンする。 <Pixel driving method>
A data signal written to the pixel is a binary value of an on-current and an off-potential. First, when the first and second selection lines 108 and 109 are activated, the gate TFT 205 is turned on, the lighting control TFT 204 is turned off, and the diode switch TFT 203 is turned on.

オン電流を書き込む際には、データライン１０７に所望のオン電流を流すと、駆動ＴＦＴ２０２は、ダイオードスイッチＴＦＴ２０３によりゲート端子とドレイン端子が接続されてＭＯＳダイオードとなっているため、電流供給ライン２１１から駆動ＴＦＴ２０２のソース端子、ドレイン端子を経由し、ダイオードスイッチＴＦＴ２０３のソース端子、ドレイン端子を通過後、ゲートＴＦＴ２０５を介してデータライン１０７に流れる。   When writing an on-current, when a desired on-current is passed through the data line 107, the driving TFT 202 is a MOS diode having a gate terminal and a drain terminal connected by a diode switch TFT 203. After passing through the source terminal and drain terminal of the driving TFT 202 and passing through the source terminal and drain terminal of the diode switch TFT 203, the current flows to the data line 107 through the gate TFT 205.

この際、駆動ＴＦＴ２０２のゲート端子には駆動ＴＦＴ２０２がデータライン１０７に流れているオン電流を流す電位が生成され、これが保持容量２０６に保持される。   At this time, a potential for generating an on-current flowing through the data line 107 through the drive TFT 202 is generated at the gate terminal of the drive TFT 202, and this is held in the storage capacitor 206.

この電位が安定した後、第１、第２選択ライン１０８、１０９を非アクティブとすることで保持容量２０６（駆動ＴＦＴ２０２のゲート）にオン電流を生成する電位が保持され、次にアクセスされるまで駆動ＴＦＴ２０２は書き込まれたオン電流を有機ＥＬ素子２０１に流しつづける。   After this potential is stabilized, the first and second selection lines 108 and 109 are made inactive, so that the potential for generating an on-current is held in the holding capacitor 206 (the gate of the driving TFT 202) until the next access. The driving TFT 202 continues to flow the written on-current to the organic EL element 201.

オフ電位の書き込みは、同様に第１、第２選択ライン１０８、１０９をオンし、駆動ＴＦＴ２０２がオフする電位をデータライン１０７へ供給すると、保持容量にオフ電位が書き込まれるため、その電位が安定した後、第１、第２選択ライン１０８、１０９をオフすることで、次にアクセスされるまで駆動ＴＦＴ２０２は有機ＥＬ素子２０１に電流を流さない状態を維持する。   Similarly, when the first and second selection lines 108 and 109 are turned on and the potential at which the driving TFT 202 is turned off is supplied to the data line 107, the off potential is written to the storage capacitor. After that, by turning off the first and second selection lines 108 and 109, the driving TFT 202 maintains a state in which no current flows through the organic EL element 201 until it is accessed next time.

図２の画素回路のように、ゲートＴＦＴ２０５をＮ型、ダイオードスイッチＴＦＴ２０３をＰ型とすると、ゲートＴＦＴ２０５が“Ｈｉｇｈ”でアクティブ、ダイオードスイッチＴＦＴ２０３が“Ｌｏｗ”でアクティブとなる。したがって、この構成では、両ＴＦＴは、互いに逆の極性で制御されるため、保持容量２０６に保持された電位は選択ライン１０８、１０９の選択電位による変動を受けにくくなる。   When the gate TFT 205 is N-type and the diode switch TFT 203 is P-type as in the pixel circuit of FIG. 2, the gate TFT 205 is active at “High” and the diode switch TFT 203 is active at “Low”. Therefore, in this configuration, since both TFTs are controlled with opposite polarities, the potential held in the holding capacitor 206 is less susceptible to fluctuations due to the selection potential of the selection lines 108 and 109.

すなわち、階調電流の書き込み時には、第１選択ライン１０８は“Ｈｉｇｈ”、第２選択ライン１０９は“Ｌｏｗ”となるため、保持容量に与える影響が互いにキャンセルされ、選択解除時にも、第１選択ライン１０８は“Ｌｏｗ”、第２選択ライン１０９は“Ｈｉｇｈ”となるため、同様にキャンセルされる。   That is, when the gradation current is written, the first selection line 108 is “High” and the second selection line 109 is “Low”, so that the influence on the storage capacitance is canceled and the first selection line is also released when the selection is canceled. Since the line 108 is “Low” and the second selection line 109 is “High”, they are similarly cancelled.

このように、画素回路を、複数の選択ラインを互いに逆極性で制御する構成にすると、保持容量２０６に保持される電位の変動を抑制することができる。   In this manner, when the pixel circuit is configured to control a plurality of selection lines with opposite polarities, fluctuations in the potential held in the storage capacitor 206 can be suppressed.

次に、図２の画素回路がマトリクス状に配置された表示アレイ１０１を前述のように駆動するために用いるデータドライバ１０２および補助回路１１０の構成について図３に基づいて説明する。ここで、データドライバ内の出力回路３０４の構成については図１６、個々の補助回路３０５の構成については図１７に示す。また、ゲートドライバ１０３の構成ついて図４を用いてその内部構成を説明する。   Next, the configuration of the data driver 102 and the auxiliary circuit 110 used for driving the display array 101 in which the pixel circuits of FIG. 2 are arranged in a matrix as described above will be described with reference to FIG. Here, the configuration of the output circuit 304 in the data driver is shown in FIG. 16, and the configuration of each auxiliary circuit 305 is shown in FIG. The internal configuration of the gate driver 103 will be described with reference to FIG.

＜データドライバ＞
データドライバ１０２はシフトレジスタ３０１、１ライン分のデータを順次ラッチする第１ラッチ回路３０２、１ライン分のデータを一定期間保持する第２ラッチ回路３０３、ラッチデータに基づきオン電流、オフ電位をデータライン１０７に供給する出力回路３０４、データバス３１１、データ転送制御ライン３１２から構成される。 <Data driver>
The data driver 102 includes a shift register 301, a first latch circuit 302 that sequentially latches data for one line, a second latch circuit 303 that holds data for one line for a certain period, and an on-current and an off-potential based on the latch data. It comprises an output circuit 304 supplied to the line 107, a data bus 311 and a data transfer control line 312.

デジタル駆動を行う場合、各データラインはオン電流、オフ電位の２値で駆動されるため、データバス３１１の１本で１画素のデータを伝送できる。例えば、データバス３１１が２４本とすると、フルカラーディスプレイでは、８画素分を１度に転送することができることになる。   When digital driving is performed, each data line is driven with a binary value of an on-current and an off-potential, so that one pixel of data can be transmitted with one data bus 311. For example, if there are 24 data buses 311, a full color display can transfer 8 pixels at a time.

上記例に従うと、データバス３１１上の８画素データは、シフトレジスタ３０１のパルスで第１ラッチ回路３０２に順次転送され、１ライン分のデータとして、次にシフトレジスタのパルスが入力されるまで保持される。この間、第１ラッチ３０２のデータは第２データラッチ３０３に反映されず、１ライン分のデータラッチ動作が完了した時点でデータ転送制御ライン３１２をアクティブとすることで、第１ラッチ３０２のデータを第２ラッチ３０３に転送する。   According to the above example, the 8 pixel data on the data bus 311 are sequentially transferred to the first latch circuit 302 by the pulse of the shift register 301 and held as data for one line until the next shift register pulse is input. Is done. During this time, the data in the first latch 302 is not reflected in the second data latch 303, and the data transfer control line 312 is activated when the data latch operation for one line is completed, so that the data in the first latch 302 is changed. Transfer to the second latch 303.

出力回路３０４は、第２ラッチ３０３のデータに応じてオン電流、オフ電位を生成し、データライン１０７に供給する。   The output circuit 304 generates an on-current and an off-potential according to the data in the second latch 303 and supplies it to the data line 107.

出力回路３０４がデータライン１０７にデータを供給している間、第１ラッチ３０２は再度シフトレジスタ３０１のシフトパルスにより、次のラインデータを８画素毎に順次ラッチする。これらの動作を繰り返して１画面のデータライン１０７へのデータ供給を続ける。   While the output circuit 304 supplies data to the data line 107, the first latch 302 sequentially latches the next line data every 8 pixels by the shift pulse of the shift register 301 again. By repeating these operations, the data supply to the data line 107 of one screen is continued.

＜出力回路構成＞
出力回路３０４は、図１６に示されるが、簡単な構成では図１６（ａ）に示されるように、Ｐチャネル型のオフ電位スイッチＴＦＴ１６０１、Ｎチャネル型のオン電流生成ＴＦＴ１６０２、レベルシフタ１６０３、入力部１６００から構成される。 <Output circuit configuration>
The output circuit 304 is shown in FIG. 16, but in a simple configuration, as shown in FIG. 16A, a P-channel type off-potential switch TFT 1601, an N-channel type on-current generation TFT 1602, a level shifter 1603, an input unit 1600.

入力部１６００は、オフ電位スイッチＴＦＴ１６０１のゲート端子、レベルシフタ１６０３の入力に接続され、オフ電位スイッチＴＦＴ１６０１のソース端子は電源ラインＶＤＤに、ドレイン端子はデータライン１０７に接続されている。   The input unit 1600 is connected to the gate terminal of the off-potential switch TFT 1601 and the input of the level shifter 1603, the source terminal of the off-potential switch TFT 1601 is connected to the power supply line VDD, and the drain terminal is connected to the data line 107.

オン電流生成ＴＦＴ１６０２のゲート端子はレベルシフタ１６０３の出力へ接続され、ソース端子は電源ラインＶＳＳへ、ドレイン端子はデータライン１０７へ接続されている。   The gate terminal of the on-current generation TFT 1602 is connected to the output of the level shifter 1603, the source terminal is connected to the power supply line VSS, and the drain terminal is connected to the data line 107.

入力部１６００は第２ラッチ回路３０３に接続されているため、第２ラッチ回路３０３のデータにより、データライン１０７はオン電流、もしくはオフ電位が供給される。   Since the input portion 1600 is connected to the second latch circuit 303, an on-current or an off-potential is supplied to the data line 107 depending on the data of the second latch circuit 303.

第２ラッチ回路３０３のラッチデータが”Ｈｉｇｈ”の場合、オフ電位スイッチＴＦＴ１６０１はオフしており、レベルシフタ１６０３の出力に、この”Ｈｉｇｈ”がレベルシフトされた電位が生成されることから、オン電流生成ＴＦＴ１６０２が前記シフト電位に応じた電流を生成し、データライン１０７に供給する。   When the latch data of the second latch circuit 303 is “High”, the off-potential switch TFT 1601 is off, and a potential in which “High” is level-shifted is generated at the output of the level shifter 1603. The generation TFT 1602 generates a current corresponding to the shift potential and supplies it to the data line 107.

第２ラッチ３０３のラッチデータが”Ｌｏｗ”の場合、レベルシフタ１６０３の出力にはオン電流生成ＴＦＴ１６０２がオフするレベルが生成され、オフ電位スイッチ１６０１がオンするため、データライン１０７にはオフ電位が供給される。   When the latch data of the second latch 303 is “Low”, a level at which the on-current generation TFT 1602 is turned off is generated at the output of the level shifter 1603, and the off-potential switch 1601 is turned on. Is done.

オン電流生成ＴＦＴ１６０２により生成されるオン電流は、オン電流生成ＴＦＴ１６０２のＶｔｈのばらつきにより、著しく変化するので、図１６（ｂ）のようなＶｔｈ補正回路を付加することが望ましい。   Since the on-current generated by the on-current generation TFT 1602 varies significantly due to the variation in Vth of the on-current generation TFT 1602, it is desirable to add a Vth correction circuit as shown in FIG.

図１６（ｂ）のＶｔｈ補正回路付き出力回路は、図１６（ａ）の回路に加え、Ｎチャネル型リセットＴＦＴ１６０４、１６０５、Pチャネル型スイッチＴＦＴ１６０６、１６０７、リセット容量１６０８、出力制御ライン１６１０を有している。   The output circuit with a Vth correction circuit in FIG. 16B includes N-channel reset TFTs 1604 and 1605, P-channel switch TFTs 1606 and 1607, a reset capacitor 1608, and an output control line 1610 in addition to the circuit in FIG. is doing.

＜閾値電圧Ｖｔｈ補正＞
Ｖｔｈ補正手順を以下に説明する。まず、出力制御ライン１６１０を非アクティブとすると、スイッチＴＦＴ１６０６、１６０７がオフ、リセットＴＦＴ１６０４、１６０５がオンする。リセットＴＦＴ１６０４、１６０５がオンすると、オン電流生成ＴＦＴ１６０２は、ゲート端子とドレイン端子が接続され、ＭＯＳダイオードとなり、リセット容量１６０８にオン電流生成ＴＦＴ１６０２のＶｔｈが書き込まれる。 <Threshold voltage Vth correction>
The Vth correction procedure will be described below. First, when the output control line 1610 is made inactive, the switch TFTs 1606 and 1607 are turned off, and the reset TFTs 1604 and 1605 are turned on. When the reset TFTs 1604 and 1605 are turned on, the gate terminal and the drain terminal of the on-current generation TFT 1602 are connected to form a MOS diode, and Vth of the on-current generation TFT 1602 is written into the reset capacitor 1608.

次に、出力制御ライン１６１０をアクティブとすると、リセットＴＦＴ１６０４、１６０５はオフ、スイッチＴＦＴ１６０６、１６０７がオンするため、リセット容量１６０８に書き込まれたＶｔｈは保持され、レベルシフタ１６０３の出力は保持容量の一端に接続される。このため、オン電流生成ＴＦＴ１６０２のゲート電位Ｖｇｓは、レベルシフタ１６０３の出力電位をＶｌｓとすると、Ｖｇｓ＝Ｖｔｈ＋Ｖｌｓとなり、常にＶｔｈが加算されるゲート電位となる。   Next, when the output control line 1610 is activated, the reset TFTs 1604 and 1605 are turned off, and the switch TFTs 1606 and 1607 are turned on. Connected. Therefore, the gate potential Vgs of the on-current generating TFT 1602 is Vgs = Vth + Vls, where Vls is the output potential of the level shifter 1603, and is always a gate potential to which Vth is added.

Ｖｔｈが補正されたゲート電位により生成されるオン電流は、アクティブな出力制御ライン１６１０によりオンとなったスイッチＴＦＴ１６０６を経由してデータライン１０７に供給される。   The on-current generated by the gate potential with the corrected Vth is supplied to the data line 107 via the switch TFT 1606 that is turned on by the active output control line 1610.

＜補助回路＞
補助回路１１０は、各データラインに接続可能な補助回路３０５、補助回路イネーブルライン３１３から構成される。 <Auxiliary circuit>
The auxiliary circuit 110 includes an auxiliary circuit 305 and an auxiliary circuit enable line 313 that can be connected to each data line.

個々の補助回路３０５は、図１７に示されるように、画素回路内の有機ＥＬ素子２０１、点灯制御ＴＦＴ２０４を略し、ダイオードスイッチＴＦＴ２０３のゲート電位を図１７（ａ）に示すようにダイオードスイッチＴＦＴ２０３がオンする固定電位に接続するか、もしくは図１７（ｂ）に示すように画素回路と同様に、第２の補助回路イネーブルライン３１４を設け、それに接続して構成される。なお、補助回路３０５においては、画素回路へのデータ書き込み時にのみ電流を流せばよいため、補助容量２０６は省略してもよい。   As shown in FIG. 17, each of the auxiliary circuits 305 omits the organic EL element 201 and the lighting control TFT 204 in the pixel circuit, and the diode switch TFT 203 has the gate potential of the diode switch TFT 203 as shown in FIG. A second auxiliary circuit enable line 314 is provided and connected to a fixed potential that is turned on or similar to the pixel circuit as shown in FIG. Note that in the auxiliary circuit 305, the auxiliary capacitor 206 may be omitted because a current needs to flow only when data is written to the pixel circuit.

補助回路３０５内の駆動ＴＦＴ２０２は、画素回路と比較して、同じゲート電位に対し、より大きな電流を流すことができる（電流供給力が高い）。ここでは後の説明のため、ｘを１以上の実数とし、（ｘ−１）倍の電流供給力を有するものとする。   The driving TFT 202 in the auxiliary circuit 305 can pass a larger current (high current supply capability) with respect to the same gate potential than the pixel circuit. Here, for later explanation, it is assumed that x is a real number equal to or greater than 1, and has a current supply capability of (x-1) times.

選択画素にオン電流を書き込む場合、データラインの配線容量が数ｐＦ〜数十ｐＦ程度存在するため、書き込み時間をある程度消費すること、またデジタル駆動では書き込み時間が通常駆動と比較して短いことなどを考慮すると、より高速な電流書き込みを実現する必要がある。   When on-state current is written to the selected pixel, the wiring capacity of the data line is about several pF to several tens pF, so that the write time is consumed to some extent, and the digital drive has a short write time compared to the normal drive. Therefore, it is necessary to realize faster current writing.

そこで、データライン１０７に、より大きな電流を流してデータラインを高速に駆動し、補助回路３０５にその一部の電流を流すことで、選択画素には所望の電流を流すように制御する。   Therefore, a larger current is supplied to the data line 107 to drive the data line at a high speed, and a part of the current is supplied to the auxiliary circuit 305 so that a desired current is supplied to the selected pixel.

ここでは、画素の駆動ＴＦＴが流すオン電流をｉとすると、補助回路の電流供給力が画素回路の（ｘ−１）倍であることから、データライン１０７にｘ＊ｉの電流を流すと、補助回路には（ｘ−１）＊ｉの電流が流れ、画素回路にはｉの電流が流れる。   Here, if the on-current that the pixel driving TFT flows is i, the current supply capability of the auxiliary circuit is (x-1) times that of the pixel circuit. A current of (x−1) * i flows through the auxiliary circuit, and a current of i flows through the pixel circuit.

データライン１０７に流す電流を決定する倍率ｘは選択画素に割り当てられたアクセスタイム、配線容量などを考慮して決定する。   The magnification x that determines the current that flows through the data line 107 is determined in consideration of the access time, wiring capacitance, and the like assigned to the selected pixel.

補助回路３０５の駆動ＴＦＴと画素回路の駆動ＴＦＴで特性が異なる場合、画素に書き込まれる電流は所望の値と異なる。   When the driving TFT of the auxiliary circuit 305 and the driving TFT of the pixel circuit have different characteristics, the current written to the pixel is different from a desired value.

そこで、選択期間の前半に補助回路を接続し、データラインにｘ＊ｉの電流を流して高速に駆動しつつ、画素には間接的に電流ｉに近い電流を流す。その後半では補助回路をデータラインから切り離し、データラインに所望の電流ｉを流して、画素に直接電流ｉを書き込むというように２段階で制御してもよい。   Therefore, an auxiliary circuit is connected in the first half of the selection period, and the current of x * i is supplied to the data line to drive at high speed, while a current close to the current i is supplied to the pixel indirectly. In the second half, the auxiliary circuit may be disconnected from the data line, a desired current i may be supplied to the data line, and the current i may be directly written to the pixel.

この場合、データドライバ１０２内の出力回路にはｘ＊ｉの電流と、ｉの電流を切り替えるため、図１６の回路をもう１つ用意するか、レベルシフタ１６０３に２値の電圧レベルを設け、切り替えてもよい。また、オン電流ｉ、倍率ｘはＲＧＢそれぞれで異なる値としてもよい。   In this case, in order to switch the current of x * i and the current of i in the output circuit in the data driver 102, another circuit of FIG. 16 is prepared, or a binary voltage level is provided in the level shifter 1603 and switched. May be. The on-current i and the magnification x may be different values for each of RGB.

また、補助回路３０５は、図１８に示されるように、データライン１０７に複数設けておいてもよい。図１８（ａ）は電流供給力の等しい複数の補助回路をデータラインに接続可能な例で、補助回路イネーブルラインＳＵＢＡ、ＳＵＢＢ、ＳＵＢＣをアクティブにして、データラインに接続すべき補助回路を選択可能としている。   Further, a plurality of auxiliary circuits 305 may be provided in the data line 107 as shown in FIG. FIG. 18A shows an example in which a plurality of auxiliary circuits having the same current supply capability can be connected to the data line. The auxiliary circuit enable lines SUBA, SUBB, and SUBC can be activated to select the auxiliary circuit to be connected to the data line. It is said.

図１８（ｂ）は電流供給力の異なる複数の補助回路をデータラインに接続可能な例で、例えば電流供給力を２のべき乗に異なる補助回路を４つ接続可能とした場合、補助回路イネーブルラインＳＵＢ０、ＳＵＢ１、ＳＵＢ２をアクティブにして、合計１６通りの電流供給力が生成できるため、電流供給力の調整が可能となる。   FIG. 18B shows an example in which a plurality of auxiliary circuits having different current supply capabilities can be connected to the data line. For example, when four auxiliary circuits having different current supply capabilities to the power of 2 can be connected, the auxiliary circuit enable line Since SUB0, SUB1, and SUB2 are activated and a total of 16 current supply capacities can be generated, the current supply capacities can be adjusted.

＜ゲートドライバ＞
次に、図４を用いてゲートドライバ１０３の内部構成を説明する。ゲートドライバ１０３は、シフトレジスタ４０１、イネーブル回路４０２、レベルシフタ４０３、バッファ４０４で構成される。Ｖ１〜Ｖｎはシフトレジスタ４０１の出力、Ｅ１〜３はイネーブル制御ラインである。 <Gate driver>
Next, the internal configuration of the gate driver 103 will be described with reference to FIG. The gate driver 103 includes a shift register 401, an enable circuit 402, a level shifter 403, and a buffer 404. V1 to Vn are outputs of the shift register 401, and E1 to E3 are enable control lines.

イネーブル回路４０２の１入力はシフトレジスタの出力Ｖｉ（ｉは自然数）がそれぞれ入力され、他の１入力には３本のイネーブル制御線Ｅ１〜Ｅ３のいずれかが接続されている。つまり、図４に示すように、シフトレジスタの出力Ｖ１、Ｖ４、・・・、Ｖ３＊ｉ−２に接続されるイネーブル回路４０２にはイネーブル制御線Ｅ１が、Ｖ２、Ｖ５、・・・、Ｖ３＊ｉ−１に接続されるイネーブル回路にはイネーブル制御線Ｅ２が、Ｖ３、Ｖ６、・・・、Ｖ３＊ｉに接続されるイネーブル回路にはイネーブル制御線Ｅ３が接続されている。   The shift circuit output Vi (i is a natural number) is input to one input of the enable circuit 402, and any one of the three enable control lines E1 to E3 is connected to the other one input. That is, as shown in FIG. 4, the enable control line E1 is connected to the enable circuit 402 connected to the outputs V1, V4,..., V3 * i-2 of the shift register, V2, V5,. An enable control line E2 is connected to the enable circuit connected to * i-1, and an enable control line E3 is connected to the enable circuit connected to V3, V6,..., V3 * i.

シフトレジスタ４０１は、入力パルスをクロックによってシフトし、出力Ｖｉにシフトパルスを出力する。シフトレジスタ４０１から出力されたシフトパルスは、イネーブル制御ラインＥ１〜Ｅ３のいずれかで制御されるイネーブル回路４０２によって選択的に有効化され、レベルシフタ４０３へ反映する。   The shift register 401 shifts the input pulse by a clock and outputs the shift pulse to the output Vi. The shift pulse output from the shift register 401 is selectively validated by the enable circuit 402 controlled by any one of the enable control lines E1 to E3 and reflected to the level shifter 403.

レベルシフタ４０３は、シフトレジスタ４０１の信号レベルを、ゲート信号線を駆動可能な信号レベルに変換する。バッファ４０４はレベルシフタ４０３の信号レベルをバッファして第１、第２選択ライン１０８、１０９に互いに逆極性で出力することで選択ラインを所定の電位に駆動する。   The level shifter 403 converts the signal level of the shift register 401 into a signal level that can drive the gate signal line. The buffer 404 buffers the signal level of the level shifter 403 and outputs it to the first and second selection lines 108 and 109 with opposite polarities, thereby driving the selection line to a predetermined potential.

図４では、イネーブル制御線はＥ１〜Ｅ３の３本としたが、それに限定されることはなく、４本以上でもよい。   In FIG. 4, three enable control lines E1 to E3 are used. However, the number of enable control lines is not limited thereto, and may be four or more.

＜駆動方法＞
以上に説明したデータドライバ１０２、ゲートドライバ１０３、補助回路１１０を用いてデジタル駆動を行うための駆動方法について説明する。 <Driving method>
A driving method for performing digital driving using the data driver 102, the gate driver 103, and the auxiliary circuit 110 described above will be described.

図５は、アクティブマトリクス型ディスプレイにおけるデジタル駆動の駆動シーケンスを、横軸を時間、縦軸を書き込みを行うラインとして示している。図５は説明を簡単にするため、４ビット１６階調のデジタル駆動の例である。   FIG. 5 shows a driving sequence of digital driving in an active matrix display, with the horizontal axis representing time and the vertical axis representing writing lines. FIG. 5 shows an example of digital driving with 4 bits and 16 gradations for the sake of simplicity.

デジタル駆動では１フレーム期間を複数のサブフレームＳＦ０〜ＳＦｎに分割し、各サブフレーム期間はビットデータに相当する重み付けされた表示期間が割り当てられている。図５に示すＴ０〜Ｔ３は各サブフレーム期間を示し、それぞれがビットデータＤ０〜Ｄ３に対応している。Ｄ０〜Ｄ３のビットが“１”の時、それに対応するサブフレームＳＦ０〜ＳＦ３がＴ０〜Ｔ３の期間点灯し、ビットが“０”の時、それに対応するサブフレームＳＦ０〜ＳＦ３がＴ０〜Ｔ３の期間消灯する。   In digital driving, one frame period is divided into a plurality of subframes SF0 to SFn, and a weighted display period corresponding to bit data is assigned to each subframe period. T0 to T3 shown in FIG. 5 indicate each subframe period, and each corresponds to bit data D0 to D3. When the bits D0 to D3 are “1”, the corresponding subframes SF0 to SF3 are lit during the period T0 to T3. When the bits are “0”, the corresponding subframes SF0 to SF3 are T0 to T3. Turns off during the period.

点灯及び消灯期間は、概ねＴ０：Ｔ１：Ｔ２：Ｔ３＝１：２：４：８となるように制御する。このように制御することで４ビット１６階調表示が可能となる。さらに６ビットや８ビットといった多階調化を実現する場合も同様な考え方が適用できることは言うまでもない。   The lighting and extinguishing periods are controlled to be approximately T0: T1: T2: T3 = 1: 2: 4: 8. By controlling in this way, 4-bit 16 gradation display is possible. Furthermore, it goes without saying that the same idea can be applied to the case of realizing multi-gradation such as 6 bits or 8 bits.

図６は、図５のＸ−Ｘ’期間のタイミングチャートである。説明を簡単にするため、１０ラインの表示を考える。   FIG. 6 is a timing chart for the period X-X ′ in FIG. 5. To simplify the description, consider a 10-line display.

６０１はゲートドライバ１０３のシフトレジスタに入力する入力パルス、６０２はシフトレジスタのデータをシフトするＴｖ周期のクロックである。６０３は初段のシフトレジスタの出力Ｖ１で、このパルスがシフトクロック６０２によって各シフトレジスタに順次シフトされ、各出力Ｖｉ（ｉは１〜１０）にパルスを出力する。   Reference numeral 601 denotes an input pulse input to the shift register of the gate driver 103, and reference numeral 602 denotes a Tv cycle clock for shifting data in the shift register. Reference numeral 603 denotes an output V1 of the first-stage shift register. This pulse is sequentially shifted to each shift register by the shift clock 602, and a pulse is output to each output Vi (i is 1 to 10).

入力パルス６０１は、パルス幅をＰ０＝２＊Ｔｖ、Ｐ１＝５＊Ｔｖ、Ｐ２＝８＊Ｔｖ、Ｐ３＝１６＊Ｔｖとあらかじめ決めて入力している。   The input pulse 601 is inputted with predetermined pulse widths of P0 = 2 * Tv, P1 = 5 * Tv, P2 = 8 * Tv, and P3 = 16 * Tv.

Ｘ−Ｘ’期間に着目すると、この期間、シフトレジスタ出力Ｖ２、Ｖ７、Ｖ９が“Ｈｉｇｈ”となっているが、図４のゲートドライバの構成で示したように、Ｖ２はＥ２、Ｖ７はＥ１、Ｖ９はＥ３のイネーブル制御ラインでイネーブルされるため、第２ライン、第７ライン、第９ラインの選択ラインは時分割で選択することができる。   Focusing on the XX ′ period, the shift register outputs V2, V7, and V9 are “High” during this period. As shown in the configuration of the gate driver in FIG. 4, V2 is E2, and V7 is E1. , V9 is enabled by the E3 enable control line, so that the selection lines of the second line, the seventh line, and the ninth line can be selected in a time division manner.

＜時分割選択＞
図７は、図６のＸ−Ｘ’期間に、第２、第７、第９ラインを時分割で選択する際のタイミングチャートである。 <Time division selection>
FIG. 7 is a timing chart when the second, seventh, and ninth lines are selected in a time division manner in the period XX ′ in FIG.

７０１は、第２、第７、第９段のシフトレジスタ出力Ｖ２、Ｖ７、Ｖ９の出力パルスである。７０２は、第３、第８、第１０段のシフトレジスタ出力Ｖ３、Ｖ８、Ｖ１０の出力パルスである。７０３、７０４、７０５はそれぞれＥ１、Ｅ２、Ｅ３のイネーブルパルス、７０６はデータドライバ１０２のシフトレジスタ３０１に入力するデータ転送開始パルス、７０７は第１ラッチ３０２のデータ、７０８は第１ラッチ３０２のデータを第２ラッチ３０３へ転送する転送パルス、７０９は第２ラッチ３０４のデータである。   Reference numeral 701 denotes output pulses of the second, seventh, and ninth stage shift register outputs V2, V7, and V9. Reference numeral 702 denotes output pulses of the third, eighth, and tenth stage shift register outputs V3, V8, and V10. 703, 704, and 705 are enable pulses for E1, E2, and E3, 706 is a data transfer start pulse input to the shift register 301 of the data driver 102, 707 is data for the first latch 302, and 708 is data for the first latch 302. Is transferred to the second latch 303, and 709 is data of the second latch 304.

データドライバ１０２の初段のシフトレジスタに入力されるデータ転送開始パルス７０６は、シフトレジスタ３０１によりパルスが順次転送され、第１ラッチに１ライン分のデータを取り込む。１ライン分のデータが第１ラッチに取り込まれた後、データ転送パルス７０８がデータ転送制御ライン３１２に入力され、１ライン分の第１ラッチデータが第２ラッチに一括転送される。   The data transfer start pulse 706 input to the first-stage shift register of the data driver 102 is sequentially transferred by the shift register 301, and one line of data is taken into the first latch. After the data for one line is taken into the first latch, a data transfer pulse 708 is input to the data transfer control line 312 and the first latch data for one line is batch transferred to the second latch.

オン電流生成ＴＦＴ１６０２のＶｔｈ補正を行う場合、データ転送パルス７０８を出力制御ライン１６１０に入力し、この”Ｈｉｇｈ”期間にＶｔｈ補正を行えばよい。   When Vth correction of the on-current generation TFT 1602 is performed, the data transfer pulse 708 may be input to the output control line 1610 and Vth correction may be performed during this “High” period.

第２ラッチデータ３０４の値は出力回路３０５によりデータライン１０７に出力され、画素にオン電流、オフ電圧として書き込まれるが、書き込まれる情報は第２ラッチデータで決まるため、ここではデータライン１０７上の信号は示していない。   The value of the second latch data 304 is output to the data line 107 by the output circuit 305 and written to the pixel as an on-current and an off-voltage, but since the information to be written is determined by the second latch data, here the data on the data line 107 The signal is not shown.

Ｘ−Ｘ’期間の３分割された最初の期間で、Ｅ１が“Ｌｏｗ”、Ｅ２が“Ｈｉｇｈ”、Ｅ３が“Ｌｏｗ”であるため、Ｖ２のパルスがイネーブル回路により有効となり、第２ラインの選択ラインがアクティブになる。このタイミングで第２ラッチ３０３のデータが第２ラインのビット２データであるため、第２ラインの画素にはこのデータが書き込まれ、サブフレームＳＦ１の表示が終了し、サブフレームＳＦ２の表示を開始する。   Since E1 is “Low”, E2 is “High”, and E3 is “Low” in the first divided period of the XX ′ period, the pulse of V2 is enabled by the enable circuit, and the second line The selected line becomes active. At this timing, the data of the second latch 303 is the bit 2 data of the second line, so this data is written to the pixels of the second line, the display of the subframe SF1 is finished, and the display of the subframe SF2 is started. To do.

第２番目の区間では、Ｅ１が“Ｌｏｗ”、Ｅ２が“Ｌｏｗ”、Ｅ３が“Ｈｉｇｈ”であるため、Ｖ９のパルスがイネーブル回路により有効となり、第９ラインの選択ラインがアクティブになる。このタイミングで第２ラッチ３０３のデータが第９ラインのビット０データであるため、第９ラインの画素にはこのデータが書き込まれ、サブフレームＳＦ３の表示が終了し、サブフレームＳＦ０の表示を開始する。   In the second interval, since E1 is “Low”, E2 is “Low”, and E3 is “High”, the pulse of V9 is enabled by the enable circuit, and the selection line of the ninth line becomes active. At this timing, the data of the second latch 303 is the bit 0 data of the ninth line, so this data is written to the pixels of the ninth line, the display of the subframe SF3 is finished, and the display of the subframe SF0 is started. To do.

最後の区間では、Ｅ１が“Ｈｉｇｈ”、Ｅ２が“Ｌｏｗ”、Ｅ３が“Ｌｏｗ”であるため、Ｖ７のパルスがイネーブル回路により有効となり、第７ラインのゲート線がアクティブになる。このタイミングで第２データラッチ３０３のデータが第７ラインのビット１データであるため、第７ラインの画素にはこのデータが書き込まれ、サブフレームＳＦ０の表示が終了し、サブフレームＳＦ１の表示を開始する。   In the last section, since E1 is “High”, E2 is “Low”, and E3 is “Low”, the pulse of V7 is enabled by the enable circuit, and the gate line of the seventh line becomes active. At this timing, the data of the second data latch 303 is the bit 1 data of the seventh line, so this data is written to the pixels of the seventh line, the display of the subframe SF0 is finished, and the display of the subframe SF1 is displayed. Start.

図８は、図６のＹ−Ｙ’期間の時分割選択タイミングチャートで、８０１はＶ１、Ｖ９の出力パルス、８０２はＶ２、Ｖ１０の出力パルス、８０３、８０４、８０５はそれぞれＥ１、Ｅ２、Ｅ３のイネーブル信号、８０７は第１ラッチ３０２、８０９は第２ラッチ３０３のデータである。   FIG. 8 is a time division selection timing chart in the YY ′ period of FIG. 6, 801 is the output pulse of V1, V9, 802 is the output pulse of V2, V10, and 803, 804, 805 are E1, E2, E3, respectively. , 807 is data of the first latch 302, and 809 is data of the second latch 303.

Ｙ−Ｙ’期間の３分割された最初の区間では、Ｅ１が“Ｌｏｗ”、Ｅ２が“Ｌｏｗ”、Ｅ３が“Ｈｉｇｈ”であるため、Ｖ９のパルスがイネーブル回路により有効となり、第９ラインの選択ラインがアクティブになる。このタイミングで第２ラッチ３０３のデータが第９ラインのビット２データであるため、第９ラインの画素にはこのデータが書き込まれ、サブフレームＳＦ１の表示が終了し、サブフレームＳＦ２の表示を開始する。   In the first section of the YY ′ period divided into three, since E1 is “Low”, E2 is “Low”, and E3 is “High”, the V9 pulse is enabled by the enable circuit, and the ninth line The selected line becomes active. At this timing, the data of the second latch 303 is the bit 2 data of the ninth line, so this data is written to the pixels of the ninth line, the display of the subframe SF1 is finished, and the display of the subframe SF2 is started. To do.

次の区間では、Ｅ１が“Ｈｉｇｈ”、Ｅ２が“Ｌｏｗ”、Ｅ３が“Ｌｏｗ”であるため、Ｖ１のパルスがイネーブル回路により有効となり、第１ラインの選択ラインがアクティブになる。このタイミングで第２ラッチ３０３のデータが第１ラインのビット３データであるため、第１ラインの画素にはこのデータが書き込まれ、サブフレームＳＦ２の表示が終了し、サブフレームＳＦ３の表示を開始する。   In the next section, since E1 is “High”, E2 is “Low”, and E3 is “Low”, the pulse of V1 is enabled by the enable circuit, and the selection line of the first line becomes active. At this timing, the data of the second latch 303 is the bit 3 data of the first line, so this data is written to the pixels of the first line, the display of the subframe SF2 is finished, and the display of the subframe SF3 is started. To do.

最後の区間では、Ｅ１〜Ｅ３いずれも“Ｈｉｇｈ”でないため、どの選択ラインもアクティブにならない。   In the last section, since none of E1 to E3 is “High”, no selected line becomes active.

このように駆動することで、図６に示すように、１フレームをサブフレームＳＦ０〜ＳＦ３に分割し、全ライン数が１０ラインという少ない例ではあるが、矛盾無く各画素に時分割でビットデータを書き込むことができる。   By driving in this way, as shown in FIG. 6, one frame is divided into sub-frames SF0 to SF3, and the total number of lines is a small example of 10 lines. Can be written.

図９には、各サブフレームＳＦ０〜ＳＦ３の時分割選択順序、パルス間隔Ｐ０〜Ｐ３、サブフレーム期間（現サブフレーム開始から次のサブフレームの開始までの期間）、ＳＦ０のサブフレーム期間Ｔ０に対するＴ１〜Ｔ３の比率がテーブルに示されている。   FIG. 9 shows the time division selection order of each subframe SF0 to SF3, the pulse intervals P0 to P3, the subframe period (the period from the start of the current subframe to the start of the next subframe), and the subframe period T0 of SF0. The ratio of T1 to T3 is shown in the table.

図１０に図９のサブフレーム期間で階調を生成した場合の入出力階調特性が示されている。図９のテーブルに従えば、増加する入力階調に対し、階調レベルが反転することなく生成可能であることが理解される。   FIG. 10 shows input / output gradation characteristics when gradation is generated in the subframe period of FIG. According to the table of FIG. 9, it can be understood that the gradation level can be generated without inversion for the increasing input gradation.

＜データ処理＞
図１１は、図７、８で示したタイミングで第２ラッチにデータを保持するため、フレームメモリ１２１を用いてデータ制御回路１０６が処理するデータ処理タイミングを示す。 <Data processing>
FIG. 11 shows the data processing timing processed by the data control circuit 106 using the frame memory 121 in order to hold data in the second latch at the timing shown in FIGS.

１１０１は入力バス１１１より入力される入力データ、１１０２は制御回路１０６により生成され、フレームメモリ１２１に書き込むデータ、１１０３はフレームメモリ１２１から読み出すデータである。   1101 is input data input from the input bus 111, 1102 is data generated by the control circuit 106 and written to the frame memory 121, and 1103 is data read from the frame memory 121.

入力バス１１１より入力される映像データはフルカラーディスプレイの場合、ＲＧＢの３チャンネル存在するが、ＲＧＢいずれも同じ操作であるため、図１１ではそのうちの１つのみ示してある。   In the case of a full-color display, the video data input from the input bus 111 has three channels of RGB, but since all the RGB operations are the same, only one of them is shown in FIG.

ａ：ｂと表記したビットデータは、１ラインのデータのうち、第ａ番目の第ｂビット目のビットデータを意味し、１：０であれば、第１番目データのビット０であり、３２０：３であれば、第３２０番目データのビット３データである。   The bit data expressed as a: b means bit data of the a-th and b-th bits in one line of data. If 1: 0, it is bit 0 of the first data. : 3 is bit 3 data of the 320th data.

図１１には、１ラインが３２０画素のラインデータが３２０クロックで入力される例が示されており、入力されるデータ１１０１のうち、連続する４ビットの４画素データ毎に、連続する４画素のビット０データ、ビット１データ、ビット２データ、ビット３データにデータの並べ替えを行い、データ１１０２を生成する。   FIG. 11 shows an example in which line data of 320 pixels per line is input at 320 clocks, and among the input data 1101, four consecutive four-pixel data for every four consecutive 4-bit data. The data 1102 is generated by rearranging the data into bit 0 data, bit 1 data, bit 2 data, and bit 3 data.

並べ替えられたビットデータ１１０２はフレームメモリ１２１に３２０クロックで書き込まれる。   The rearranged bit data 1102 is written to the frame memory 121 at 320 clocks.

読み出し時には、例えばＸ−Ｘ’期間の場合、第２ラインのビット２、第９ラインのビット０、第７ラインのビット１の順にデータを供給する必要がある。図１１では、８０クロックで第２ラインのビット２データから３２０画素分読み出し、次の８０クロックで第９ラインのビット０データ、次の８０クロックで第７ラインのビット１を読み出している。   At the time of reading, for example, in the X-X ′ period, it is necessary to supply data in the order of bit 2 of the second line, bit 0 of the ninth line, and bit 1 of the seventh line. In FIG. 11, 320 pixels are read from the bit 2 data of the second line at 80 clocks, bit 0 data of the ninth line is read at the next 80 clocks, and bit 1 of the seventh line is read at the next 80 clocks.

このようにフレームメモリ１２１からデータを読み出すことで、時分割選択時に必要なデータを供給できる。   By reading data from the frame memory 121 in this way, it is possible to supply data necessary for time division selection.

＜多階調化駆動方法＞
以上、例として４ビット１６階調表示例を示したが、実際、携帯情報端末等で用いられているディスプレイでは６〜８ビット、すなわち６４〜２５６階調表示が求められている。このような多階調表示時でも前述の駆動方法を適用できる。 <Multi-gradation drive method>
As described above, a 4-bit 16-gradation display example has been shown as an example. However, a display used in a portable information terminal or the like actually requires 6-8 bits, that is, 64-256 gradation display. The above driving method can be applied even in such multi-gradation display.

ただし、時分割選択がゲートドライバ１０３の構成では、最大３ラインに限られる。このような構成であっても、８ビット、２５６階調表示を可能とするデジタル駆動方法について説明する。   However, the time division selection is limited to a maximum of 3 lines in the configuration of the gate driver 103. A digital driving method that enables 8-bit, 256-gradation display even with such a configuration will be described.

８ビット２５６階調表示では、Ｔ０：Ｔ１・・・：Ｔ７＝１：２・・・：１２８として設定され、発光期間の短いサブフレームから発光期間の長いサブフレームまで必要となる。短いサブフレームはパルス間隔が密になり、時分割でゲート線を選択するにはより多くのイネーブル制御ラインを必要とする。また、長いサブフレームは点灯期間が低周波となるため、フリッカの要因となりやすい。   In 8-bit 256 gradation display, T0: T1...: T7 = 1: 2... 128 is set, and a subframe having a short light emission period to a subframe having a long light emission period are necessary. Short subframes have tight pulse intervals and require more enable control lines to select gate lines in a time division manner. In addition, a long subframe tends to cause flicker because the lighting period has a low frequency.

そこで、パルス間隔Ｐ０〜Ｐ７、時分割選択順序を図１２のように設定した。ここでＳＦ７−１、ＳＦ７−２は３本のイネーブル制御ラインでデジタル駆動するためにＳＦ７のパルス区間を例えば均等に分割したそれぞれのパルス間隔Ｐ７−１、Ｐ７−２である。   Therefore, the pulse intervals P0 to P7 and the time division selection order are set as shown in FIG. Here, SF7-1 and SF7-2 are pulse intervals P7-1 and P7-2 obtained by dividing the pulse section of SF7 equally, for example, in order to digitally drive with three enable control lines.

２つのＰ７のパルス間隔はビットデータ７に対応しているため、Ｐ７−１とＰ７−２のデータは一致している。   Since the two P7 pulse intervals correspond to the bit data 7, the data of P7-1 and P7-2 match.

図１３には、横軸を時間、縦軸を選択ラインとし、サブフレームＳＦ７を２つに分割した８ビット２５６階調駆動シーケンスが示されている。   FIG. 13 shows an 8-bit 256 gradation drive sequence in which the horizontal axis is time, the vertical axis is a selection line, and the subframe SF7 is divided into two.

例えば、２４０ラインあるパネルを考えると、サブフレームＳＦ０のデータを書き込んでいる選択ラインが第１００ラインである図１４のＸ−Ｘ’期間において、図１２より、サブフレームＳＦ１の選択ラインは第９６ライン、サブフレームＳＦ７−１の選択ラインは８９ラインにあり、それ以降は画面内に存在していないことになる。   For example, when a panel having 240 lines is considered, in the period XX ′ of FIG. 14 in which the selection line in which data of the subframe SF0 is written is the 100th line, the selection line of the subframe SF1 is the 96th line from FIG. The selection lines of the line and subframe SF7-1 are at 89 lines, and the subsequent lines do not exist in the screen.

図１４は、Ｘ−Ｘ’期間の時分割タイミングチャートであり、１４０１はシフトレジスタ出力Ｖ８９、Ｖ９６、Ｖ１００の出力パルス、１４０２はシフトレジスタ出力Ｖ９０、Ｖ９７、Ｖ１０１の出力パルス、１４０３、１４０４、１４０５はそれぞれイネーブル制御ラインＥ１、Ｅ２、Ｅ３のイネーブルパルス、１４０６はデータドライバ１０２のシフトレジスタの初段に入力するデータ転送開始パルス、１４０７は第１ラッチ３０２のデータ、１４０８は第１ラッチ３０２のデータを第２ラッチ３０３に転送するパルス、１４０９は第２ラッチ３０３のデータである。   FIG. 14 is a time-division timing chart of the XX ′ period, 1401 is an output pulse of shift register outputs V89, V96, and V100, 1402 is an output pulse of shift register outputs V90, V97, and V101, 1403, 1404, and 1405. Are the enable pulses of the enable control lines E1, E2, and E3, 1406 is the data transfer start pulse input to the first stage of the shift register of the data driver 102, 1407 is the data of the first latch 302, and 1408 is the data of the first latch 302. A pulse 1409 transferred to the second latch 303 is data of the second latch 303.

シフトレジスタの出力パルスＶ８９、Ｖ９６、Ｖ１００の“Ｈｉｇｈ”期間を３分割した最初の期間で、Ｅ１が“Ｌｏｗ”、Ｅ２が“Ｌｏｗ”、Ｅ３が“Ｈｉｇｈ”であるため、Ｅ３に接続されているイネーブル回路により、Ｖ９６の信号が有効化され、第９６ラインの選択ラインがアクティブになる。そのタイミングで第２ラッチ３０３にはライン９６のビット１データが保持されているため、第９６ラインの画素にそのデータが書き込まれ、Ｔ１の期間その表示を行う。   In the first period obtained by dividing the “High” period of the output pulses V89, V96, and V100 of the shift register into three, since E1 is “Low”, E2 is “Low”, and E3 is “High”, they are connected to E3. The enable circuit enables the V96 signal and activates the 96th selected line. At that timing, since the bit 1 data of the line 96 is held in the second latch 303, the data is written to the pixel of the 96th line, and the display is performed for the period T1.

２番目の期間では、Ｅ１が“Ｈｉｇｈ”、Ｅ２が“Ｌｏｗ”、Ｅ３が“Ｌｏｗ”であるため、Ｅ１に接続されているイネーブル回路により、Ｖ１００の信号が有効化され、第１００ラインの選択ラインがアクティブになる。そのタイミングで第２ラッチ３０３にはライン１００のビット０データが格納されているため、第１００ラインの画素にそのデータが書き込まれ、Ｔ０の期間その表示を行う。   In the second period, since E1 is “High”, E2 is “Low”, and E3 is “Low”, the enable circuit connected to E1 enables the signal of V100 to select the 100th line. The line becomes active. At that timing, since the bit 0 data of the line 100 is stored in the second latch 303, the data is written to the pixels of the 100th line, and the display is performed for the period T0.

最後期間では、Ｅ１が“Ｌｏｗ”、Ｅ２が“Ｈｉｇｈ”、Ｅ３が“Ｌｏｗ”であるため、Ｅ２に接続されているイネーブル回路により、Ｖ８９の信号が有効化され、第８９ラインの選択ラインがアクティブになる。そのタイミングで第２ラッチ３０３にはライン８９のビット７データが格納されているため、第８９ラインの画素にそのデータが書き込まれ、Ｔ７−１の期間その表示を行う。   In the last period, since E1 is “Low”, E2 is “High”, and E3 is “Low”, the enable circuit connected to E2 enables the signal of V89, and the selected line of the 89th line is Become active. At that timing, since the bit 7 data of the line 89 is stored in the second latch 303, the data is written to the pixel of the 89th line, and the display is performed for the period T7-1.

図１２のサブフレーム期間Ｔ０〜Ｔ７で２５６階調表示を行うと、図１５のような入力階調と出力階調の特性が得られる。   When 256 gradation display is performed in the subframe periods T0 to T7 in FIG. 12, the characteristics of the input gradation and the output gradation as shown in FIG. 15 are obtained.

このように、サブフレーム間隔が密な部分に、サブフレーム間隔の大きなサブフレームの一部を挿入することで、３本のイネーブル制御ラインで多階調化できる。   In this manner, by inserting a part of a subframe with a large subframe interval into a portion where the subframe interval is close, multiple gradations can be achieved with three enable control lines.

（２）第２実施形態
＜画素回路構成＞
図２０は、従来に用いられている画素回路で、図２０において、ダイオードスイッチＴＦＴ２０３、点灯制御ＴＦＴ２０４を略し、駆動ＴＦＴ２０２のドレイン端子を有機ＥＬ素子２０１のアノードに接続した構成である。 (2) Second Embodiment <Pixel Circuit Configuration>
FIG. 20 shows a pixel circuit that has been used in the related art. In FIG. 20, the diode switch TFT 203 and the lighting control TFT 204 are omitted, and the drain terminal of the driving TFT 202 is connected to the anode of the organic EL element 201.

図２０の画素回路は、トランジスタ数が少ない構成であるため、回路面積を比較的消費しない。したがって、開口率を向上でき、さらに高精細なパネルを構成できる利点がある。   Since the pixel circuit in FIG. 20 has a configuration with a small number of transistors, the circuit area is not relatively consumed. Therefore, there is an advantage that the aperture ratio can be improved and a higher definition panel can be configured.

＜画素駆動方法＞
画素回路は、データドライバ１０２、ゲートドライバ１０３、補助回路３０５を用いて以下のように駆動される。 <Pixel driving method>
The pixel circuit is driven as follows using the data driver 102, the gate driver 103, and the auxiliary circuit 305.

データドライバ１０２の出力回路３０４がデータライン１０７にオン電流を供給し、選択ライン１０８と補助回路イネーブルライン３１３をアクティブとすると、補助回路３０５がデータライン１０７に接続され、データライン１０７のオン電流が補助回路３０５に流される。   When the output circuit 304 of the data driver 102 supplies an on-current to the data line 107 and activates the selection line 108 and the auxiliary circuit enable line 313, the auxiliary circuit 305 is connected to the data line 107, and the on-current of the data line 107 is changed. Flowed to the auxiliary circuit 305.

補助回路３０５の駆動ＴＦＴが画素回路の駆動ＴＦＴに対し、ｘを正の実数として、ｘ倍の電流供給力を有するものとすると、データライン１０７にｘ＊ｉの電流を流した際、画素回路には電流は流れず、補助回路にｘ＊ｉの電流が流れる。   Assuming that the driving TFT of the auxiliary circuit 305 has a current supply capacity that is x times as large as x as a positive real number with respect to the driving TFT of the pixel circuit, when a current of x * i flows through the data line 107, the pixel circuit No current flows, and x * i current flows in the auxiliary circuit.

データライン１０７には補助回路の駆動ＴＦＴがｘ＊ｉを流す電位が生成され、その電位が画素回路に書き込まれる。   In the data line 107, a potential at which the driving TFT of the auxiliary circuit passes x * i is generated, and the potential is written in the pixel circuit.

画素回路の駆動ＴＦＴは補助回路の駆動ＴＦＴに対し、ｘ分の１の電流供給力であるので、書き込み電位に対し、電流ｉを生成する。   Since the driving TFT of the pixel circuit has a current supply capacity of 1 / x that of the driving TFT of the auxiliary circuit, the current i is generated for the writing potential.

選択ライン１０８を非アクティブとすると、前記電位は次にアクセスされるまで保持容量２０６に保持され、有機ＥＬ素子２０１を電流ｉで駆動し続ける。   When the selection line 108 is made inactive, the potential is held in the holding capacitor 206 until the next access, and the organic EL element 201 is continuously driven with the current i.

ただし、画素内の駆動ＴＦＴと補助回路の駆動ＴＦＴの特性に差があると、データライン上の電流に対し、均一にｘ分の１の電流が有機ＥＬ素子に流れない。   However, if there is a difference in characteristics between the driving TFT in the pixel and the driving TFT in the auxiliary circuit, a current that is 1 / x of the current on the data line does not flow uniformly to the organic EL element.

そこで、補助回路を複数設けた図１８の構成を用いて、補正することが可能である。例えば、図１８（ａ）を用いて特性の近いいずれか一つの補助回路を選択する方法、もしくは各ラインで、データラインに接続する補助回路を変更するなどの方法が考えられる。   Therefore, correction can be performed using the configuration of FIG. 18 provided with a plurality of auxiliary circuits. For example, a method of selecting any one auxiliary circuit having similar characteristics using FIG. 18A or a method of changing the auxiliary circuit connected to the data line in each line is conceivable.

図１８（ｂ）を用いれば、いくつかの補助回路を組み合わせて特性を補正することができ、また各ラインで組み合わせを変更するなどの方法が適用できる。   If FIG. 18B is used, characteristics can be corrected by combining several auxiliary circuits, and a method of changing the combination in each line can be applied.

（３）第３実施形態
＜全体構成＞
図１９には第３実施形態の全体構成が示されている。 (3) Third embodiment <Overall configuration>
FIG. 19 shows the overall configuration of the third embodiment.

有機ＥＬディスプレイ２は、図１の有機ＥＬディスプレイ１において、データライン１０７に接続され、所定のプリチャージ電位を供給するプリチャージ回路１０４、プリチャージイネーブルライン１１５が付加されて構成される。   The organic EL display 2 is configured by adding a precharge circuit 104 and a precharge enable line 115 connected to the data line 107 and supplying a predetermined precharge potential in the organic EL display 1 of FIG.

プリチャージ回路１０４を設けた場合、データドライバ１０２の出力回路３０４はオフ電位を供給する必要がないため、図１６の出力回路構成において、オフ電位スイッチＴＦＴ１６０１は略すことができる。   When the precharge circuit 104 is provided, the output circuit 304 of the data driver 102 does not need to supply an off potential, and thus the off potential switch TFT 1601 can be omitted in the output circuit configuration of FIG.

＜駆動方法＞
プリチャージ回路１０４を用いてデジタル駆動を行う方法について以下説明する。 <Driving method>
A method for performing digital driving using the precharge circuit 104 will be described below.

図２１は図６のＸ−Ｘ’期間の時分割選択タイミングチャートで、７１０はプリチャージイネーブルライン１１５に供給されるプリチャージパルス、７１１はデータライン１０７上のデータ信号である。   FIG. 21 is a time division selection timing chart of the X-X ′ period of FIG. 6, 710 is a precharge pulse supplied to the precharge enable line 115, and 711 is a data signal on the data line 107.

図２１において、各３分割された選択期間の前半で、プリチャージイネーブルラインがアクティブであることから、データライン１０７にはまずプリチャージ電位が供給されている。   In FIG. 21, since the precharge enable line is active in the first half of each of the three divided selection periods, the data line 107 is first supplied with the precharge potential.

図２の画素回路において、第１、第２選択ライン１０８、１０９がアクティブになると、まず、画素内に前記プリチャージ電位が書き込まれる。このプリチャージ電位は駆動ＴＦＴ２０２をオフするレベル、すなわちオフ電位である。   In the pixel circuit of FIG. 2, when the first and second selection lines 108 and 109 become active, first, the precharge potential is written into the pixel. This precharge potential is a level at which the driving TFT 202 is turned off, that is, an off potential.

次に、補助回路１１０がデータライン１０７に接続され、データドライバ１０２の出力回路３０４がオン電流を供給すれば、その後、データライン１０７にデータ電流が供給され、補助回路の駆動ＴＦＴと画素内の駆動ＴＦＴの電流供給力に応じたデータ電流が画素回路に書き込まれる。   Next, if the auxiliary circuit 110 is connected to the data line 107 and the output circuit 304 of the data driver 102 supplies an on-current, then the data current is supplied to the data line 107, and the driving TFT of the auxiliary circuit and the pixel in the pixel are supplied. A data current corresponding to the current supply capability of the driving TFT is written into the pixel circuit.

オフ電位スイッチ１６０１が略された、データドライバ１０２の出力回路３０４の出力がハイインピーダンスとなると、データライン１０７にはプリチャージ回路１０４に供給されたオフ電位がそのまま維持されるため、画素内にはオフ電位が保持される。   When the output of the output circuit 304 of the data driver 102 in which the off-potential switch 1601 is omitted becomes high impedance, the off-potential supplied to the precharge circuit 104 is maintained as it is in the data line 107, so The off potential is maintained.

以降の駆動方法は第１実施形態と同じで、同様な電流駆動型デジタル駆動を行うことができる。   The subsequent driving method is the same as that of the first embodiment, and the same current-driven digital driving can be performed.

第１実施形態の全体構成図である。It is a whole block diagram of 1st Embodiment. 画素回路構成図である。It is a pixel circuit block diagram. データドライバ内部構成図である。It is a data driver internal block diagram. ゲートドライバの内部構成図である。It is an internal block diagram of a gate driver. ４ビット１６階調デジタル駆動のサブフレームチャートである。It is a sub-frame chart of 4-bit 16 gradation digital drive. ゲートドライバのタイミングチャートである。It is a timing chart of a gate driver. 時分割選択タイミングチャートである。It is a time division selection timing chart. 時分割選択タイミングチャートである。It is a time division selection timing chart. ４ビット１６階調デジタル駆動サブフレーム設定テーブルである。It is a 4 bit 16 gradation digital drive sub-frame setting table. ４ビット１６階調入出力階調特性図である。It is a 4-bit 16 gradation input / output gradation characteristic diagram. ４ビット１６階調デジタル駆動データ処理タイミングチャートである。It is a 4-bit 16 gradation digital drive data processing timing chart. ８ビット２５６階調サブフレーム設定テーブルである。It is an 8-bit 256 gradation subframe setting table. ８ビット２５６階調デジタル駆動のサブフレームチャートである。It is a sub-frame chart of 8-bit 256 gradation digital drive. 時分割選択タイミングチャートである。It is a time division selection timing chart. ８ビット２５６階調入出力階調特性図である。It is an 8-bit 256 gradation input / output gradation characteristic diagram. 出力回路の内部構成図である。It is an internal block diagram of an output circuit. 補助回路の内部構成図である。It is an internal block diagram of an auxiliary circuit. 複数の補助回路の構成図である。It is a block diagram of a some auxiliary circuit. 第３実施形態の全体構成図である。It is a whole block diagram of 3rd Embodiment. 画素回路構成図である。It is a pixel circuit block diagram. 時分割タイミングチャートである。It is a time division timing chart.

符号の説明Explanation of symbols

１０１ アクティブマトリクス型表示アレイ、１０２ データドライバ、１０３ ゲートドライバ、１０４ プリチャージ回路、１０５ 表示デバイス、１０６ 制御回路、１０７ データライン、１０８ 第１選択ライン、１０９ 第２選択ライン、１１０ 補助回路、１１１ 入力バス、１１２ データ制御バス、１１３ ゲート制御バス、１１４ メモリバス、１２１ フレームメモリ、２０１ 有機ＥＬ素子、２０２ 駆動ＴＦＴ、２０３ ダイオードスイッチＴＦＴ、２０４ 点灯制御ＴＦＴ、２０５ ゲートＴＦＴ、２０６ 保持容量、２１１ 電流供給ライン、２１２ 固定電位ライン、３０１ シフトレジスタ、３０２ 第１ラッチ回路、３０３ 第２ラッチ回路、３０４ 出力回路、３０５ 補助回路、３１１ データバス、３１２ データ転送制御ライン、３１３，３１４ 補助回路イネーブルライン、４０１ シフトレジスタ、４０２ イネーブル回路、４０３ レベルシフタ、４０４ バッファ回路、１６００ 入力部、１６０１ オフ電位スイッチＴＦＴ、１６０２ オン電流生成ＴＦＴ、１６０３ レベルシフタ、１６０４，１６０５ リセットＴＦＴ、１６０６，１６０７ スイッチＴＦＴ、１６０８ リセット容量、１６１０ 出力制御ライン。   101 active matrix display array, 102 data driver, 103 gate driver, 104 precharge circuit, 105 display device, 106 control circuit, 107 data line, 108 first selection line, 109 second selection line, 110 auxiliary circuit, 111 input Bus, 112 Data control bus, 113 Gate control bus, 114 Memory bus, 121 Frame memory, 201 Organic EL element, 202 Drive TFT, 203 Diode switch TFT, 204 Lighting control TFT, 205 Gate TFT, 206 Retention capacitance, 211 Current supply Line 212 fixed potential line 301 shift register 302 first latch circuit 303 second latch circuit 304 output circuit 305 auxiliary circuit 311 data bus 312 data transfer Control line, 313, 314 Auxiliary circuit enable line, 401 shift register, 402 enable circuit, 403 level shifter, 404 buffer circuit, 1600 input unit, 1601 off potential switch TFT, 1602 on current generation TFT, 1603 level shifter, 1604, 1605 reset TFT , 1606, 1607 Switch TFT, 1608 Reset capacitor, 1610 Output control line.

Claims (12)

電流駆動されるダイオード型発光素子と前記ダイオード型発光素子を制御する複数の薄膜トランジスタとを１つの画素回路として、前記画素回路をマトリクス状に配置したアクティブマトリクス型表示アレイと、
前記マトリクスの各列に対応して設けられ、対応する列の画素回路にデータ信号を供給するデータラインと、
前記データラインへの前記データ信号の供給を制御するデータドライバと、
前記マトリクスの各行に対応して設けられ、対応する行の画素回路に選択信号を供給する選択ラインと、
前記選択ラインに選択信号を供給するゲートドライバと、
を有し、
前記データ信号は、オン電流を供給するか否かで、「１」、「０」を表すデジタル信号であることを特徴とする表示装置。 An active matrix display array in which a pixel-type light-emitting element driven by current and a plurality of thin-film transistors that control the diode-type light-emitting element are used as one pixel circuit, and the pixel circuits are arranged in a matrix;
A data line provided corresponding to each column of the matrix and supplying a data signal to the pixel circuit of the corresponding column;
A data driver for controlling the supply of the data signal to the data line;
A selection line provided corresponding to each row of the matrix and supplying a selection signal to the pixel circuit of the corresponding row;
A gate driver for supplying a selection signal to the selection line;
Have
The display device according to claim 1, wherein the data signal is a digital signal representing “1” or “0” depending on whether an on-current is supplied. 請求項１に記載の表示装置において、
前記データドライバは、オン電流を供給しない場合には、所定のオフ電位をデータラインに供給することを特徴とする表示装置。 The display device according to claim 1,
The data driver supplies a predetermined off potential to the data line when the on current is not supplied. 請求項１に記載の表示装置において、
前記データラインに対し、データ信号の供給に先立って所定のプリチャージ電圧を供給するプリチャージ回路を有し、このプリチャージ回路が所定のオフ電位をデータラインに供給することを特徴とする表示装置。 The display device according to claim 1,
A display device comprising: a precharge circuit that supplies a predetermined precharge voltage to the data line prior to supplying a data signal, and the precharge circuit supplies a predetermined off-potential to the data line. . 請求項１〜３のいずれか１つに記載の表示装置において、
前記データドライバは、１フレームにおける画素毎の表示データに基づいて、各画素についての１フレーム内の複数のサブフレームにおける前記データ信号の「１」、「０」を決定し、サブフレーム毎に前記データ信号をデータラインに供給することを特徴とする表示装置。 The display device according to any one of claims 1 to 3,
The data driver determines “1” and “0” of the data signal in a plurality of subframes in one frame for each pixel based on display data for each pixel in one frame, and A display device that supplies a data signal to a data line. 請求項４に記載の表示装置において、
前記データドライバは、１つのデータラインに対し、異なる行であって、異なるサブフィールドの画素についてのデータ信号を順次供給し、
前記ゲートドライバは、データラインに供給されるデータ信号を供給すべき行の選択ラインをデータ信号の供給に同期して順次選択することを特徴とする表示装置。 The display device according to claim 4,
The data driver sequentially supplies data signals for pixels in different subfields in different rows to one data line;
The display device according to claim 1, wherein the gate driver sequentially selects a selection line of a row to which a data signal supplied to the data line is supplied in synchronization with the supply of the data signal. 請求項１〜５のいずれか１つに記載の表示装置において、
さらに、
前記データラインに接続される補助回路を有し、
前記補助回路は前記データラインに供給された前記データドライバからのデータ信号の前記オン電流の一部を流すことが可能であることを特徴とする表示装置。 In the display device according to any one of claims 1 to 5,
further,
An auxiliary circuit connected to the data line;
The display device according to claim 1, wherein the auxiliary circuit is capable of passing a part of the on-current of the data signal from the data driver supplied to the data line. 請求項６に記載の表示装置において、
前記補助回路は、データラインに供給されるオン電流の一部を流すトランジスタと、その状態におけるトランジスタのゲート電圧を保持するコンデンサを有し、
前記画素回路は、この補助回路のコンデンサに保持された電圧に応じて前記ダイオード型発光素子を電流駆動することを特徴とする表示装置。 The display device according to claim 6,
The auxiliary circuit includes a transistor that passes a part of the on-current supplied to the data line, and a capacitor that holds the gate voltage of the transistor in that state.
The display device, wherein the pixel circuit current-drives the diode-type light emitting element in accordance with a voltage held in a capacitor of the auxiliary circuit. 請求項６に記載の表示装置において、
前記補助回路は、電流供給力が画素回路と比較して大きいことを特徴とする表示装置。 The display device according to claim 6,
The display device according to claim 1, wherein the auxiliary circuit has a larger current supply capability than the pixel circuit. 請求項６〜８のいずれか１つに記載の表示装置において、
前記補助回路は、１つのデータラインに対し異なる電流供給力を有する複数の補助回路から構成されることを特徴とする表示装置。 The display device according to any one of claims 6 to 8,
The display device according to claim 1, wherein the auxiliary circuit includes a plurality of auxiliary circuits having different current supply capabilities for one data line. 請求項６〜９のいずれか１つに記載の表示装置において、
前記補助回路は、スイッチを介しデータラインに接続され、１水平期間に少なくとも１回、前記データラインに接続されることを特徴とする表示装置。 In the display device according to any one of claims 6 to 9,
The auxiliary circuit is connected to the data line through a switch, and is connected to the data line at least once in one horizontal period. 請求項６〜１０のいずれか１つに記載の表示装置において、
前記データドライバは同じデータ電圧に対し、複数のデータ電流を前記データラインに供給することが可能であり、１水平期間中に前記複数のデータ電流を切り替えることを特徴とする表示装置。 In the display device according to any one of claims 6 to 10,
The display device, wherein the data driver can supply a plurality of data currents to the data line for the same data voltage, and switches the plurality of data currents during one horizontal period. 請求項１１に記載の表示装置において、
前記複数のデータ電流は、前記データラインに、１水平期間の前半に画素に書き込むデータ電流より大きい電流として供給されることを特徴とする表示装置。 The display device according to claim 11,
The display device according to claim 1, wherein the plurality of data currents are supplied to the data lines as currents larger than data currents written to the pixels in the first half of one horizontal period.
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