JP2005070227A - Electro-optical device, method for driving the electro-optical device and electronic apparatus - Google Patents
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Abstract
Description
本発明は、電気光学装置、電気光学装置の駆動方法および電子機器に係り、特に、データ電流の供給に先立ち行われる電流プリチャージに関する。 The present invention relates to an electro-optical device, a driving method of the electro-optical device, and an electronic apparatus, and more particularly, to current precharge performed prior to supply of data current.
近年、有機EL(Electronic Luminescence)素子を用いたディスプレイが注目されている。有機EL素子は、自己を流れる駆動電流に応じた輝度で発光する電流駆動型素子である。このような有機EL素子の駆動方式の一つとして、例えば、特許文献1や特許文献2に開示されているように、データ線へのデータの供給を電流ベースで行う電流プログラム方式がある。電流プログラム方式は、TFT(薄膜トランジスタ)の特性のばらつきをある程度補償できるという利点がある反面、データ電流が微少になる低階調時に、データ線の配線容量等に起因したデータの書き込み不足が生じ易いという不都合がある。
In recent years, a display using an organic EL (Electronic Luminescence) element has attracted attention. The organic EL element is a current-driven element that emits light with a luminance corresponding to a driving current flowing through the organic EL element. As one of the driving methods for such an organic EL element, for example, as disclosed in
かかる不都合を解消すべく、特許文献3には、1フレームを複数のサブフレームに分割し、各サブフレームにおける有機EL素子の輝度の平均によって、画素の階調を設定するサブフレーム駆動について開示されている。このサブフレーム駆動によれば、高階調と同程度の電流値によってデータの書き込みが行われるため、低階調時に微少電流を用いる必要がなくなるという利点がある。
In order to eliminate such inconvenience,
なお、データの書き込み不足の改善に関連する本出願人の先願としては、特願2003−3331号、特願2003−368399号および特願2001−379714号がある。
本発明の目的は、電流プログラム方式におけるデータの書き込み不足を改善する新規な構成を提供することである。 An object of the present invention is to provide a novel configuration for improving deficiency of data writing in a current programming method.
かかる課題を解決するために、第1の発明は、データ線に対する信号の供給が電流ベースで行われる電気光学装置を提供する。この電気光学装置は、複数の走査線と、複数のデータ線と、これらの交差に対応して設けられた複数の画素とを有する。画素のそれぞれは、データを保持するキャパシタと、キャパシタに保持されたデータに応じた駆動電流が流れることによって、輝度が設定される電気光学素子と、データ線を介して供給された電流に応じて発生する電圧によって、キャパシタへのデータの書き込みを行うとともに、電流が流れる経路中の抵抗値が可変に設定されるプログラム部とを有する。画素の階調を規定するデータ電流がデータ線に供給されるデータ書込期間に先立つプリチャージ期間において、データ電流よりも大きなプリチャージ電流がデータ線に供給される。また、プリチャージ期間に設定されるプログラム部の第1の抵抗値は、データ書込期間に設定されるプログラム部の第2の抵抗値よりも小さい。 In order to solve such a problem, the first invention provides an electro-optical device in which a signal is supplied to a data line on a current basis. The electro-optical device includes a plurality of scanning lines, a plurality of data lines, and a plurality of pixels provided corresponding to these intersections. Each of the pixels corresponds to a capacitor that holds data, an electro-optical element in which luminance is set by a drive current corresponding to the data held in the capacitor, and a current supplied via the data line A program unit that writes data to the capacitor according to the generated voltage and in which a resistance value in a path through which a current flows is variably set. In a precharge period preceding a data write period in which a data current defining the gray level of a pixel is supplied to the data line, a precharge current larger than the data current is supplied to the data line. Further, the first resistance value of the program unit set in the precharge period is smaller than the second resistance value of the program unit set in the data writing period.
ここで、第1の発明において、第1の抵抗値は、データ電流に対するプリチャージ電流の大きさに応じて設定されることが好ましく、データ電流に対してプリチャージ電流を増大させた割合に反比例して設定されることが望ましい。 Here, in the first invention, the first resistance value is preferably set according to the magnitude of the precharge current with respect to the data current, and is inversely proportional to the ratio of increasing the precharge current with respect to the data current. It is desirable to set as follows.
また、第1の発明において、シフトレジスタ機能を有するラッチ回路を含むデータ線駆動回路をさらに設けてもよい。この場合、プリチャージ電流は、ラッチ回路に保持されたデータをシフトさせることにより、プリチャージ電流はデータ電流の2のべき乗倍に設定される。それとともに、第1の抵抗値は第2の抵抗値の1/2のべき乗倍に設定される。 In the first invention, a data line driver circuit including a latch circuit having a shift register function may be further provided. In this case, the precharge current is set to a power of 2 times the data current by shifting the data held in the latch circuit. At the same time, the first resistance value is set to a power of 1/2 of the second resistance value.
第1の発明において、プリチャージ電流は、データ電流よりも大きな電流値からデータ電流の電流値に向かって減少し、第1の抵抗値は、第2の抵抗値よりも小さな抵抗値から第2の抵抗値に向かって増大することが好ましい。この場合、プリチャージ電流は、変化量が経時的に小さくなるように段階的に減少し、第1の抵抗値は、変化量が経時的に大きくなるように段階的に増大することが望ましい。 In the first invention, the precharge current decreases from the current value larger than the data current toward the current value of the data current, and the first resistance value decreases from the resistance value smaller than the second resistance value to the second current value. It is preferable to increase toward the resistance value. In this case, it is desirable that the precharge current decreases stepwise so that the amount of change decreases with time, and the first resistance value increases stepwise so that the amount of change increases with time.
第2の発明は、データ線に対する信号の供給が電流ベースで行われる電気光学装置を提供する。この電気光学装置は、複数の走査線と、複数のデータ線と、これらの交差に対応して設けられた複数の画素とを有する。画素のそれぞれは、データを保持するキャパシタと、キャパシタに保持されたデータに応じた駆動電流が流れることによって、輝度が設定される電気光学素子と、キャパシタへのデータの書き込みを行う第1のトランジスタと、第1のトランジスタと並列に設けられ、キャパシタへのデータの書き込みを行う少なくとも一つの第2のトランジスタとを有する。プリチャージ期間では、画素の階調を規定するデータ電流よりも大きなプリチャージ電流がデータ線に供給されるとともに、プリチャージ電流に応じたデータの書き込みが第1のトランジスタと第2のトランジスタとを用いて行われる。プリチャージ期間に続くデータ書込期間では、データ電流がデータ線に供給されるとともに、データ電流に応じたデータの書き込みが第1のトランジスタを用いて行われる。 A second invention provides an electro-optical device in which a signal is supplied to a data line on a current basis. The electro-optical device includes a plurality of scanning lines, a plurality of data lines, and a plurality of pixels provided corresponding to these intersections. Each of the pixels includes a capacitor that holds data, an electro-optical element in which luminance is set by a drive current corresponding to the data held in the capacitor, and a first transistor that writes data to the capacitor And at least one second transistor that is provided in parallel with the first transistor and writes data to the capacitor. In the precharge period, a precharge current larger than the data current that defines the gray level of the pixel is supplied to the data line, and data writing according to the precharge current flows between the first transistor and the second transistor. Done with. In the data writing period following the precharge period, a data current is supplied to the data line, and data writing according to the data current is performed using the first transistor.
ここで、第2の発明において、シフトレジスタ機能を有するラッチ回路を含むデータ線駆動回路をさらに設けてもよい。この場合、プリチャージ電流は、ラッチ回路に保持されたデータをシフトさせることにより、データ電流の2のべき乗倍に設定される。それとともに、プリチャージ期間において、第1のトランジスタと第2のトランジスタとの並列接続によって設定される抵抗値は、第1のトランジスタの抵抗値の1/2のべき乗倍に設定される。 Here, in the second invention, a data line driving circuit including a latch circuit having a shift register function may be further provided. In this case, the precharge current is set to a power of 2 times the data current by shifting the data held in the latch circuit. At the same time, in the precharge period, the resistance value set by the parallel connection of the first transistor and the second transistor is set to a power of 1/2 of the resistance value of the first transistor.
また、第2の発明において、プリチャージ期間では、第1のトランジスタに並列接続する第2のトランジスタの個数を経時的に減らしていくことが好ましい。この場合、プリチャージ電流は、第1のトランジスタに並列接続される第2のトランジスタの個数に応じて、可変に設定されることが望ましい。例えば、プリチャージ電流は、第1のトランジスタに並列接続される第2のトランジスタの個数に応じて、データ電流よりも大きな電流値からデータ電流の電流値に向かって段階的に減少することが好ましい。 In the second invention, it is preferable that the number of second transistors connected in parallel to the first transistor is reduced with time during the precharge period. In this case, it is desirable that the precharge current is variably set according to the number of second transistors connected in parallel to the first transistor. For example, it is preferable that the precharge current gradually decreases from a current value larger than the data current toward the current value of the data current according to the number of second transistors connected in parallel to the first transistor. .
第3の発明は、上述した第1または第2の発明に係る電気光学装置を実装した電子機器を提供する。 A third invention provides an electronic apparatus in which the electro-optical device according to the first or second invention described above is mounted.
第4の発明は、複数の走査線と複数のデータ線との交差に対応して設けられた複数の画素を有し、データ線に対する信号の供給が電流ベースで行われる電気光学装置の駆動方法を提供する。この駆動方法において、第1のステップでは、画素の階調を規定するデータ電流よりも大きなプリチャージ電流をデータ線に供給するとともに、プリチャージ電流が流れる経路中の抵抗値を第1の抵抗値に設定した上で、プリチャージ電流に応じて発生する電圧によって、キャパシタへのデータの書き込みを行う。第2のステップでは、データ電流をデータ線に供給するとともに、データ電流が流れる経路中の抵抗値を第1の抵抗値よりも大きな第2の抵抗値に設定した上で、データ電流に応じて発生する電圧によって、キャパシタへのデータの書き込みを行う。第3のステップでは、キャパシタに保持されたデータに応じた駆動電流を電気光学素子に供給することによって、画素の階調を設定する。 According to a fourth aspect of the invention, there is provided a driving method of an electro-optical device having a plurality of pixels provided corresponding to intersections of a plurality of scanning lines and a plurality of data lines, and supplying a signal to the data lines on a current basis. I will provide a. In this driving method, in the first step, a precharge current larger than the data current defining the gradation of the pixel is supplied to the data line, and the resistance value in the path through which the precharge current flows is set to the first resistance value. Then, data is written to the capacitor with a voltage generated according to the precharge current. In the second step, the data current is supplied to the data line, the resistance value in the path through which the data current flows is set to a second resistance value larger than the first resistance value, and the data current is Data is written to the capacitor by the generated voltage. In the third step, the gradation of the pixel is set by supplying a drive current corresponding to the data held in the capacitor to the electro-optic element.
ここで、第4の発明に係る第1のステップにおいて、データ電流に対するプリチャージ電流の大きさに応じて、第1の抵抗値を設定することが好ましく、データ電流に対してプリチャージ電流を増大させた割合に反比例して、第1の抵抗値を設定することが望ましい。例えば、第1のステップにおいて、データ電流の2のべき乗倍にプリチャージ電流を設定するとともに、第2の抵抗値の1/2のべき乗倍に第1の抵抗値を設定してもよい。 Here, in the first step according to the fourth invention, it is preferable to set the first resistance value according to the magnitude of the precharge current with respect to the data current, and to increase the precharge current with respect to the data current. It is desirable to set the first resistance value in inverse proportion to the ratio. For example, in the first step, the precharge current may be set to a power of 2 of the data current, and the first resistance value may be set to a power of 1/2 of the second resistance value.
また、第4の発明に係る第1のステップにおいて、データ電流よりも大きな電流値からデータ電流の電流値に向かってプリチャージ電流を減少させるとともに、第2の抵抗値よりも小さな抵抗値から第2の抵抗値に向かって第1の抵抗値を増大させてもよい。この場合、第1のステップにおいて、変化量が経時的に小さくなるように段階的にプリチャージ電流を減少させるとともに、変化量が経時的に大きくなるように段階的に第1の抵抗値を増大させることが好ましい。 In the first step according to the fourth aspect of the invention, the precharge current is decreased from the current value larger than the data current toward the current value of the data current, and the first resistance value is smaller than the second resistance value. The first resistance value may be increased toward a resistance value of 2. In this case, in the first step, the precharge current is decreased stepwise so that the amount of change decreases with time, and the first resistance value is increased stepwise so that the amount of change increases with time. It is preferable to make it.
第5の発明は、複数の走査線と複数のデータ線との交差に対応して設けられた複数の画素を有し、データ線に対する信号の供給が電流ベースで行われる電気光学装置の駆動方法を提供する。この駆動方法において、第1のステップでは、画素の階調を規定するデータ電流よりも大きなプリチャージ電流をデータ線に供給するとともに、プリチャージ電流に応じたキャパシタへのデータの書き込みを、並列接続された第1のトランジスタと、少なくとも一つの第2のトランジスタとを用いて行う。第2のステップでは、データ電流をデータ線に供給するとともに、データ電流に応じたキャパシタへのデータの書き込みを、第1のトランジスタを用いて行う。第3のステップでは、キャパシタに保持されたデータに応じた駆動電流を電気光学素子に供給することによって、画素の階調を設定する。 According to a fifth aspect of the present invention, there is provided a driving method of an electro-optical device having a plurality of pixels provided corresponding to intersections of a plurality of scanning lines and a plurality of data lines, and supplying a signal to the data lines on a current basis. I will provide a. In this driving method, in the first step, a precharge current larger than the data current defining the gradation of the pixel is supplied to the data line, and data writing to the capacitor according to the precharge current is connected in parallel. This is performed using the first transistor and at least one second transistor. In the second step, a data current is supplied to the data line, and data is written to the capacitor in accordance with the data current using the first transistor. In the third step, the gradation of the pixel is set by supplying a drive current corresponding to the data held in the capacitor to the electro-optic element.
ここで、第5の発明に係る第1のステップにおいて、データ電流の2のべき乗倍にプリチャージ電流を設定するとともに、第1のトランジスタと第2のトランジスタとの並列接続によって設定される抵抗値を第1のトランジスタの抵抗値の1/2のべき乗倍に設定することが好ましい。 Here, in the first step according to the fifth invention, the precharge current is set to a power of 2 times the data current, and the resistance value set by the parallel connection of the first transistor and the second transistor Is preferably set to a power of 1/2 of the resistance value of the first transistor.
また、第5の発明に係る第1のステップにおいて、第1のトランジスタに並列接続する第2のトランジスタの個数を経時的に減らしていくことが好ましい。この場合、第1のトランジスタに並列接続される第2のトランジスタの個数に応じて、プリチャージ電流を可変に設定することが望ましい。さらに、第1のトランジスタに並列接続される第2のトランジスタの個数に応じて、データ電流よりも大きな電流値からデータ電流の電流値に向かって、プリチャージ電流を段階的に減少させることが望ましい。 In the first step according to the fifth aspect of the invention, it is preferable that the number of second transistors connected in parallel to the first transistor is reduced over time. In this case, it is desirable to variably set the precharge current according to the number of second transistors connected in parallel to the first transistor. Furthermore, it is desirable to reduce the precharge current stepwise from a current value larger than the data current toward the current value of the data current according to the number of second transistors connected in parallel to the first transistor. .
本発明では、データ書込期間に先立つプリチャージ期間において、データ電流よりも大きなプリチャージ電流をデータ線に供給するとともに、データ書込期間よりもプリチャージ期間において、プログラム部の抵抗値を小さく設定する。これにより、電流プログラム方式におけるデータの書き込み不足を有効に改善することが可能になる。 In the present invention, in the precharge period preceding the data write period, a precharge current larger than the data current is supplied to the data line, and the resistance value of the program unit is set smaller in the precharge period than in the data write period. To do. This makes it possible to effectively improve the lack of data writing in the current programming method.
図1は、本実施形態に係る電気光学装置のブロック構成図である。表示部1は、例えば、TFT等のスイッチング素子によって電気光学素子を駆動するアクティブマトリクス型の表示パネルである。この表示部1には、mドット×nライン分の画素2がマトリクス状(二次元平面的)に並んでいる。また、表示部1には、それぞれが水平方向に延在している走査線群Y1〜Ynと、それぞれが垂直方向に延在しているデータ線群X1〜Xmとが設けられており、これらの交差に対応して画素2が配置されている。本実施形態では、1つの画素2を画像の最小表示単位としているが、カラーパネルのように、1つの画素2をRGBの3つのサブ画素で構成してもよい。また、図1には、それぞれの画素2に対して所定の電圧Vdd,Vssを供給する電源線等が省略されている。
FIG. 1 is a block diagram of an electro-optical device according to this embodiment. The
図2は、一例としての画素2の回路図である。1つの画素2は、有機EL素子OLED、8つのトランジスタT1〜T4,Tp1,Tp2、SW1,SW2およびデータを保持するキャパシタCによって構成されている。ダイオードとして表記された有機EL素子OLEDは、自己を流れる駆動電流Ioledによって輝度が設定される典型的な電流駆動型素子である。なお、この画素回路では、nチャネル型のトランジスタT1,T2,T4とpチャネル型のトランジスタT3,Tp1,Tp2,SW1,SW2とが用いられているが、これは一例であって、本発明はこれに限定されるものではない。
FIG. 2 is a circuit diagram of the
トランジスタT1のゲートは、走査信号SELが供給された1本の走査線Yに接続され、そのソースは、データ電流Idataが供給された1本のデータ線Xに接続されている。このトランジスタT1のドレインは、トランジスタT2のソースと、トランジスタT3のドレインと、トランジスタT4のドレインとに共通接続されている。トランジスタT2のゲートは、トランジスタT1と同様に、走査信号SELが供給された走査線Yに接続されている。トランジスタT2のドレインは、キャパシタCの一方の電極と、トランジスタT3のゲートとに共通接続されている。キャパシタCの他方の電極とトランジスタT3のソースとには、電源電圧Vddが印加されている。駆動信号GELがゲートに供給されたトランジスタT4は、トランジスタT3のドレインと有機EL素子OLEDのアノード(陽極)との間に設けられている。この有機EL素子OLEDのカソード(陰極)には、電源電圧Vddよりも低い基準電圧Vssが印加されている。 The gate of the transistor T1 is connected to one scanning line Y supplied with the scanning signal SEL, and the source thereof is connected to one data line X supplied with the data current Idata. The drain of the transistor T1 is commonly connected to the source of the transistor T2, the drain of the transistor T3, and the drain of the transistor T4. Similarly to the transistor T1, the gate of the transistor T2 is connected to the scanning line Y to which the scanning signal SEL is supplied. The drain of the transistor T2 is commonly connected to one electrode of the capacitor C and the gate of the transistor T3. A power supply voltage Vdd is applied to the other electrode of the capacitor C and the source of the transistor T3. The transistor T4 to which the drive signal GEL is supplied to the gate is provided between the drain of the transistor T3 and the anode (anode) of the organic EL element OLED. A reference voltage Vss lower than the power supply voltage Vdd is applied to the cathode (cathode) of the organic EL element OLED.
また、トランジスタT3と並列に、2つのプリチャージトランジスタTp1,Tp2が設けられている。第1のプリチャージトランジスタTp1のソースには、電源電圧Vddが印加されているとともに、そのドレインは、第1のスイッチングトランジスタSW1を介して、トランジスタT3のドレインに接続されている。また、第2のプリチャージトランジスタTp2のソースには、電源電圧Vddが印加されているとともに、そのドレインは、第2のスイッチングトランジスタSW2を介して、トランジスタT3のドレインに接続されている。これらのプリチャージトランジスタTp1,Tp2のゲートは、トランジスタT3のゲートに共通接続されている。 Two precharge transistors Tp1 and Tp2 are provided in parallel with the transistor T3. A power supply voltage Vdd is applied to the source of the first precharge transistor Tp1, and its drain is connected to the drain of the transistor T3 via the first switching transistor SW1. The power supply voltage Vdd is applied to the source of the second precharge transistor Tp2, and its drain is connected to the drain of the transistor T3 via the second switching transistor SW2. The gates of these precharge transistors Tp1, Tp2 are commonly connected to the gate of the transistor T3.
プログラム部20は、3つのトランジスタT3,Tp1,Tp2を主体とし、これに2つのスイッチングトランジスタSW1,SWを付加した構成になっている。このプログラム部20は、データ線Xを介して供給された電流に応じて発生する電圧によって、キャパシタCへのデータの書き込みを行う。
The
ここで、トランジスタT3,Tp1,Tp2の抵抗比は、後述する電流プリチャージとの関係上、1:1:1/2に設定されている。この抵抗比の設定は、例えば、チャネル幅Wpを変えることによって容易に実現でき、トランジスタT3のチャネル幅をWp×1、第1のプリチャージトランジスタTp1のそれをWp×1、第2のプリチャージトランジスタTp2のそれをWp×2に設定すればよい(チャネル長は同一)。スイッチングトランジスタSW1,SW2は、制御信号GPCG1,GPCG2によって導通制御され、これによって、トランジスタT3,Tp1,Tp2の接続形態が設定される。そして、この接続形態を変えることによって、プログラム部20全体としての抵抗値Rtft、換言すれば、データ線Xから供給された電流が流れる経路中の抵抗値が可変に設定される。スイッチングトランジスタSW1,SW2が共にオフ(非導通)の場合には、トランジスタT3自身の抵抗が抵抗値Rtftとなる。この場合の抵抗値Rtftを1とすると、第1のスイッチングトランジスタSW1のみがオン(導通)の場合には、2つのトランジスタT3,Tp1の並列接続になって、抵抗値Rtftは1/2になる。また、第1および第2のスイッチングトランジスタSW1,SW2が共にオンの場合には、3つのトランジスタT3,Tp1,Tp2の並列接続になって、抵抗値Rtftは1/4となる。
Here, the resistance ratio of the transistors T3, Tp1, and Tp2 is set to 1: 1: 1/2 in relation to the current precharge described later. The setting of the resistance ratio can be easily realized, for example, by changing the channel width Wp. The channel width of the transistor T3 is Wp × 1, the first precharge transistor Tp1 is Wp × 1, and the second precharge is performed. The transistor Tp2 may be set to Wp × 2 (the channel length is the same). The conduction of the switching transistors SW1 and SW2 is controlled by control signals GPCG1 and GPCG2, thereby setting the connection form of the transistors T3, Tp1, and Tp2. By changing this connection form, the resistance value Rtft of the
タイミング信号生成回路5は、図示しない上位装置より入力される垂直同期信号Vs、水平同期信号Hsおよびドットクロック信号DCLKといった外部信号に基づいて、各種の内部信号を生成する。これらの内部信号による同期制御の下、走査線駆動回路3とデータ線駆動回路4とは、互いに協働して表示部1の表示制御を行う。内部信号としては、走査線駆動系の信号CLY,DY、データ線駆動系の信号CLX,DX、LP,CLK,RST1,RST2、および、プリチャージ制御系の信号BPCG1,BPCG2等が挙げられる。
The timing
ここで、走査線駆動系の信号のうち、スタートパルスDYは、すべての走査線Y1〜Yn1を選択する期間、すなわち、1垂直走査期間(1F)を規定する信号であり、1Fの開始時にパルス状に立ち上がる。クロック信号CLYは、1本の走査線Yの選択期間、すなわち、1水平走査期間(1H)を規定する信号であり、1Hのクロック周期に設定されている。また、データ線駆動系の信号のうち、ラッチパルスLPは、1Hの最初に出力されるパルス信号であって、クロック信号CLYのレベル遷移時、すなわち、立ち上がり時および立ち下がり時にパルス状に立ち上がる。クロック信号CLXは、画素2へのデータ書込用のドットクロック信号である。スタートパルスDXは、1水平ライン分の画素群(すなわち1画素行)分のデータの取り込みを開始するタイミングを規定している。クロックCLKおよびリセット信号RST1,RST2は、後述するプリチャージ制御信号PCGを生成する際に用いられる信号である。さらに、プリチャージ制御系の信号であるBPCG1,BPCG2は、後述するプリチャージ電流Ipcgを段階的に変化させる際の変化タイミングを規定するベース信号である。
Here, among the signals of the scanning line driving system, the start pulse DY is a signal that defines a period for selecting all the scanning lines Y1 to Yn1, that is, one vertical scanning period (1F), and is a pulse at the start of 1F. Stand up in shape. The clock signal CLY is a signal that defines a selection period of one scanning line Y, that is, one horizontal scanning period (1H), and is set to a clock period of 1H. Among the signals of the data line driving system, the latch pulse LP is a pulse signal output at the beginning of 1H, and rises in a pulse shape at the time of level transition of the clock signal CLY, that is, at the rise and fall. The clock signal CLX is a dot clock signal for data writing to the
走査線駆動回路3は、シフトレジスタ、出力回路等を主体に構成されており、走査線Y1〜Ynに走査信号SELを出力することによって、走査線Y1〜Ynの線順次走査を行う。走査信号SELは、高レベル(以下「Hレベル」という)または低レベル(以下「Lレベル」という)の2値的な信号レベルをとり、データの書込対象となる画素行に対応する走査線YはHレベル、これ以外の走査線YはLレベルにそれぞれ設定される。そして、1Fにおいて、所定の選択順序で(一般的には最上から最下に向かって)、それぞれの画素行が順番に選択されていく(線順次走査)。なお、走査線駆動回路3は、走査信号SEL以外に、図2の画素回路におけるトランジスタT4を導通制御する駆動信号GELを画素行単位で出力する。この駆動信号GELによって、有機EL素子OLEDが発光する駆動期間が設定される。
The scanning
データ線駆動回路4は、走査線駆動回路3と協働し、それぞれのデータ線X1〜Xmに対する信号の供給を電流ベースで行う。図3は、データ線駆動回路4の構成図である。このデータ線駆動回路4は、mビットのXシフトレジスタ40、データ線単位で設けられたm個の回路ユニット41、記憶回路42および判別回路43で構成されている。Xシフトレジスタ40は、1Hの最初に供給されるスタートパルスDXをクロック信号CLXにしたがって転送し、ラッチ信号S1,S2,S3,・・・,Smのレベルを順次排他的にHレベルに設定する。
The data line driving
記憶回路42は、1画素行分のデータDATAを比較対象として、その上位2ビットD5,D4の最小値Dminを記憶するとともに、この最小値Dminを後段の判別回路43に出力する。具体的には、ある1Hにおいて、64階調を規定する6ビットのシリアルデータDATAの供給が開始されると、時系列的に入力された上位2ビットの値(D5D4)が記憶回路42中の記憶値と随時比較される。そして、現在の記憶値よりも今回の入力値(D5D4)の方が小さい場合には、この入力値に記憶値が更新される。したがって、1画素行分のデータ供給が終了した時点における記憶値は、この画素行に関する上位2ビットの値(D5D4)の最小値Dminとなる。なお、ある1Hにおける記憶値は、次の1Hにおける新たな最小値Dminの記憶に備えるべく、次の1Hでのデータ供給に先立ち、リセット信号RST1によってリセットされる。
The
判別回路43は、記憶回路42から画素行毎に出力される最小値Dminに基づいて、データの書き込みをプリチャージ付で行うか否かを画素行単位で決定し、プリチャージの有無を指示するプリチャージ制御信号PCGを出力する。本実施形態では、最小値DminがD5D4=「00」の場合、換言すれば、低階調側1/4の領域に属する階調(階調0〜11)が画素行に一つでも存在する場合には、この画素行に対するプリチャージが指示される。図8に示すように、プリチャージを行うべき画素行に関しては、その1Hの前半のプリチャージ期間t0〜t2において、プリチャージ制御信号PCGがHレベルに設定され、その後半の期間t2〜t3ではLレベルに設定される。また、プリチャージを行わない画素行に関しては、プリチャージ期間t0〜t2を含む1Hにおいて、プリチャージ制御信号PCGがLレベルのまま維持される。プリチャージ制御信号PCGは、データ線単位で設けられた回路ユニット41のすべてに対して共通に出力されるとともに、図1に示すように、走査線単位で設けられたプリチャージ制御回路6のすべてに対しても共通に出力される。
Based on the minimum value Dmin output from the
なお、データDATAに基づくプリチャージの有無の判別には、様々な手法が考えられ、上記手法はその一例にすぎない。例えば、上位2ビットの値(D5D4)が「00」になる画素が1画素中に所定の個数以上含まれている場合、この画素行に対するプリチャージを行うようにしてもよい。また、プリチャージを行う低階調領域は、データの書込特性を考慮した上で、例えば、低階調側1/8の領域、或いは、低階調側1/16の領域といったように適宜設定すればよい。さらに、プリチャージの実行の有無を画素行単位で判別する以外に、1画素単位で判別することも可能である。
Various methods are conceivable for determining the presence or absence of precharge based on the data DATA, and the above method is merely an example. For example, when a predetermined number or more of pixels in which the value of the upper 2 bits (D5D4) is “00” are included in one pixel, this pixel row may be precharged. In addition, the low gradation region to be precharged is appropriately selected, for example, a
m個の回路ユニット41は、ある1Hでデータを書き込む画素行に対する電流ベースの信号の一斉出力と、次の1Hで書き込みを行う画素行に関するデータの点順次的なラッチとを同時に行う。それぞれの回路ユニット41は、データDATAのビット単位で設けられたスイッチの集合である4つのスイッチ群41a,41c,41d,41e、第1のラッチ回路41b、シフトレジスタ機能を有する第2のラッチ回路41fおよび電流DAC41gで構成されている。データ線X1〜Xmに対応する個々の回路ユニット41の動作は、ラッチ信号S1,S2,S3,・・・,SmによるデータDATAの取り込みタイミングが異なる点を除けば同様である。
The
具体的には、まず、最前段のスイッチ群41aは、対応するラッチ信号SがHレベルになることによってオンする。これにより、ラッチ信号Sが規定する取り込みタイミングで、6ビットデータD5〜D0が第1のラッチ回路41bに取り込まれる。第1のラッチ回路41bにラッチされたデータD5〜D0は、ラッチパルスLPがHレベルになってスイッチ群41cがオンした時点で、第2のラッチ回路41fに転送される。それとともに、第1のラッチ回路41bには、スイッチ群41aを介して、次の1HにおけるデータD5〜D0が新たにラッチされる。
Specifically, first, the frontmost switch group 41a is turned on when the corresponding latch signal S becomes H level. As a result, the 6-bit data D5 to D0 are captured by the
第1のラッチ回路41bより出力されたデータD5〜D0は、8ビットで構成されたシフトレジスタ機能付の第2のラッチ回路41fにラッチされるが、そのラッチ位置はプリチャージ制御信号PCGに応じて、2通りに設定される。そして、電流DAC41gは、第2のラッチ回路41fにラッチされた下位6ビットのデータに基づいて、データ電流Idataを生成し、これを対応するデータ線Xに供給する。
The data D5 to D0 output from the
図4は、階調とデータ電流Idataとの関係を示す概略的な特性図である。電流DAC41gは、この特性にしたがい、第2のラッチ回路41fを構成する8ビット中の下位6ビットに基づいて、データ電流Idataを設定する。なお、同図では、階調とデータ電流Idataとの関係が線形的に示されているが、これは一例であって、有機EL素子OLEDの特性等を考慮した非線形な関係に設定してもよく、また、最小階調のデータ電流Idataが0である必要もない。
FIG. 4 is a schematic characteristic diagram showing the relationship between gradation and data current Idata. According to this characteristic, the
図5は、プリチャージありのプログラム時における第2のラッチ回路41fの保持状態の説明図である。このケースでは、その前半でプリチャージ制御信号PCGがHレベルになるため、スイッチ群41dがオンして、スイッチ群41eがオフする。したがって、第1のラッチ回路41bより出力されたデータD5〜D0は、スイッチ群41c,41dを介して、8ビットで構成された第2のラッチ回路41fの上位6ビット側に初期的にラッチされる。そして、下位側(LSB)の2ビットは、リセット信号RST2による指示によって、Dummy2,Dummy1にリセットされる(Dummy2,Dummy1=0)。つまり、6ビットデータD5〜D0は、上位(MSB)側に2ビット分だけシフトさせた形態、換言すれば、データ電流Idataの4倍を出力する保持状態で、第2のラッチ回路41fにデータがラッチされる。そして、第2のラッチ回路41fは、自己が備えるシフトレジスタ機能によって、クロックCLKが立ち上がる毎に、ラッチしたデータを下位側に1ビットずつ順次シフトしていく。クロックCLKの1回目の立ち上がりで(CLK=1)、データ電流Idataの2倍を出力する保持状態になり、2回目の立ち上がりで(CLK=2)、本来のデータ電流Idataを出力する保持状態になる。
FIG. 5 is an explanatory diagram of the holding state of the
一例として、第1のラッチ回路41bにD5D4D3D2D1D0=「000101」(階調5)がラッチされているケースについて説明する。このケースにおいて、CLK=0(初期状態)における第2のラッチ回路41fの保持状態は、2ビット上位側にシフトさせた「00010100」(階調20)となる。したがって、CLK=0では、階調20に相当するプリチャージ電流Ipcgがデータ線Xに供給される。図4の特性図において、このプリチャージ電流Ipcgは、本来表示すべき階調5におけるデータ電流Idataの4倍に相当する。したがって、CLK=0におけるプリチャージを、以下、「4倍プリチャージ」という。続くCLK=1では、第2のラッチ回路41fの保持状態が「00010100」から「-0001010」(階調10)に変化する。したがって、CLK=1では、階調10に相当するプリチャージ電流Ipcgがデータ線Xに供給される。このプリチャージ電流Ipcgは、データ電流Idataの2倍に相当するため、CLK=1におけるプリチャージを、以下、「2倍プリチャージ」という。そして、CLK=2では、第2のラッチ回路41fの保持状態は「-0001010」から「--000101」(階調5)に変化する。したがって、CLK=2では、本来の階調5に相当するデータ電流Idataがデータ線Xに供給される。
As an example, a case where D5D4D3D2D1D0 = “000101” (gradation 5) is latched in the
なお、プリチャージを画素行単位で実行する関係上、本来的にデータの書込不足が生じない画素2についても、この画素行に低階調側1/4の領域に属する画素2が存在する限り、プリチャージが実行される。この場合、上位2ビット(D5D4)が「00」でない画素2に関しては、4倍プリチャージ、2倍プリチャージの関係が崩れることになる。例えば、「110001」(階調49)を表示すべき画素2に関しては、CLK=0では「000100」(階調4)、CLK=1では「100010」(階調34)のプリチャージ電流Ipcgが出力されることになる。しかしながら、続くデータ書込時(CLK=2)において、データの書き込みが大電流(本来の階調49相当)によって短時間で行われるため、プリチャージ電流Ipcgの設定値をどのように設定しても問題は生じない。
It should be noted that due to the precharge being performed in units of pixel rows, even for the
図6は、プリチャージなしのプログラム時における第2のラッチ回路41fの保持状態の説明図である。このケースでは、プリチャージ制御信号PCGがLレベルのままであるから、スイッチ群41dがオフして、スイッチ群41eがオンする。したがって、第1のラッチ回路41bより出力されたデータD5〜D0は、スイッチ群41c,41eを介して、第2のラッチ回路41fの下位6ビット側にラッチされる。この場合、第2のラッチ回路41fは、クロックCLKによるシフト動作を伴わない一般的なラッチ回路として機能する。例えば、第1のラッチ回路41bにD5D4D3D2D1D0=「100101」(階調37)がラッチされているケースでは、「--100101」(階調37)が第2のラッチ回路41fにそのままラッチされる。これにより、プリチャージが行われることなく、階調37に相当する本来のデータ電流Idataがデータ線Xにそのまま供給される。
FIG. 6 is an explanatory diagram of the holding state of the
プリチャージ制御回路6は、走査信号SEL、プリチャージ制御信号PCG、およびベース信号BPCG1,BPCG2に基づいて、制御信号GPCG1,GPCG2を出力する。図7に示すように、プリチャージ制御回路6は、一例として、1つのAND回路6aと、2つのNAND回路6b,6cとで構成することができる。図8は、プリチャージ制御回路6のタイミングチャートである。走査信号SELがHレベルになる期間t0〜t3が1Hである。また、タイミング信号生成回路5より供給されるベース信号BPCG1,BPCG2のうち、前者は1H相当の周期を有し、後者は0.5H相当の周期を有する。
The precharge control circuit 6 outputs control signals GPCG1 and GPCG2 based on the scanning signal SEL, the precharge control signal PCG, and the base signals BPCG1 and BPCG2. As shown in FIG. 7, the precharge control circuit 6 can be configured by one AND circuit 6a and two NAND circuits 6b and 6c as an example. FIG. 8 is a timing chart of the precharge control circuit 6. The period t0 to t3 during which the scanning signal SEL is at the H level is 1H. Of the base signals BPCG1 and BPCG2 supplied from the timing
プリチャージありの場合、1Hの前半におけるプリチャージ期間t0〜t2では、プリチャージ制御信号PCGがHレベルになる。したがって、AND回路61の出力がHレベルになって、NAND回路61,62は、ベース信号BPCG1,BPCG2の反転レベルを制御信号GPCG1,GPCG2として出力する。これにより、第1の制御信号GPCG1は、期間t0〜t2に亘ってLレベルに設定されるとともに、第2の制御信号GPCG2は、期間t0〜t1ではLレベル、期間t1〜t2ではHレベルに設定される。また、プリチャージ期間t0〜t2に続くデータ書込期間t2〜t3では、プリチャージ制御信号PCGがLレベルになる。したがって、AND回路61の出力がLレベルになって、NAND回路61,62は、ベース信号BPCG1,BPCG2のレベルに関わりなく、制御信号GPCG1,GPCG2を共にHレベルに設定する。
In the case of precharge, the precharge control signal PCG becomes H level during the precharge period t0 to t2 in the first half of 1H. Accordingly, the output of the AND
一方、プリチャージなしの場合、期間t0〜t3の全体に亘って、プリチャージ制御信号PCGがLレベルのまま維持される。したがって、AND回路61の出力がLレベルになって、NAND回路61,62は、ベース信号BPCG1,BPCG2のレベルに関わりなく、制御信号GPCG1,GPCG2をHレベルのまま維持する。
On the other hand, when there is no precharge, the precharge control signal PCG is maintained at the L level throughout the period t0 to t3. Therefore, the output of the AND
図9は、プリチャージありのプログラム時における画素2の駆動タイミングチャートである。画素2の選択が開始されるタイミングをt0とし、この画素2の選択が次に開始されるタイミングをt4とする。この期間t0〜t4は、プログラム期間t0〜t3と駆動期間t3〜t4とに大別される。また、プログラム期間t0〜t3は、前半のプリチャージ期間t0〜t2と、後半のデータ書込期間t2〜t3とに分けられる。さらに、プリチャージ期間t0〜t2は、4倍プリチャージ期間t0〜t1と、2倍プリチャージ期間t1〜t2とに分けられる。
FIG. 9 is a drive timing chart of the
まず、4倍プリチャージ期間t0〜t1では、CLK=0となって、データ電流Idataの4倍のプリチャージ電流Ipcgがデータ線Xに供給される。それとともに、図2に示したキャパシタCに対するデータの書き込みは、並列接続された3つのトランジスタT3,Tp1,Tp2を用いて行われる。図10は、4倍プリチャージ期間t0〜t1の動作説明図である。タイミングt0において、走査信号SELがHレベルに立ち上がって、トランジスタT1,T2が共にオンする。また、2つの制御信号GPCG1,GPCG2がLレベルとなって、スイッチングトランジスタSW1,SW2が共にオンするため、3つのトランジスタT3,Tp1,Tp2が並列接続される。これにより、データ線Xが3つのトランジスタT3,Tp1,Tp2のドレインに共通接続されるとともに、トランジスタT3,Tp1,Tp2のそれぞれは、自己のゲートと自己のドレインとが電気的に接続されたダイオード接続となる。 First, in the 4-times precharge period t0 to t1, CLK = 0 and a precharge current Ipcg that is 4 times the data current Idata is supplied to the data line X. At the same time, data is written to the capacitor C shown in FIG. 2 using three transistors T3, Tp1, and Tp2 connected in parallel. FIG. 10 is a diagram for explaining the operation during the 4-times precharge period t0 to t1. At timing t0, the scanning signal SEL rises to H level, and both the transistors T1 and T2 are turned on. Further, since the two control signals GPCG1 and GPCG2 become L level and the switching transistors SW1 and SW2 are both turned on, the three transistors T3, Tp1, and Tp2 are connected in parallel. Thus, the data line X is commonly connected to the drains of the three transistors T3, Tp1, and Tp2, and each of the transistors T3, Tp1, and Tp2 is a diode in which its own gate and its own drain are electrically connected. Connect.
上述したように、3つのトランジスタT3,Tp1,Tp2の抵抗比は1:1:1/2に設定されているため、プログラム部20全体の抵抗値Rtftは、データ書込時の1/4になる。データ線Xより供給されたプリチャージ電流Ipcg(Idata×4)は、この抵抗比に応じて分流される。トランジスタT3のチャネルにはIdata×1の電流が流れ、これに応じたゲート電圧が自己のゲートに発生する。また、第1のプリチャージトランジスタTp1のチャネルにもIdata×1の電流が流れ、これに応じたゲート電圧が自己のゲートに発生する。さらに、第2のプリチャージトランジスタTp2のチャネルにはIdata×2の電流が流れ、これに応じたゲート電圧が自己のゲートに発生する。3つのトランジスタT3,Tp1,Tp2のゲート電圧は同一になり、これらのゲートに共通接続されたキャパシタCには、発生したゲート電圧に応じた電荷がデータとして蓄積されていく。
As described above, since the resistance ratio of the three transistors T3, Tp1, and Tp2 is set to 1: 1: 1/2, the resistance value Rtft of the
つぎに、2倍プリチャージ期間t1〜t2では、CLK=1になって、データ電流Idataの2倍のプリチャージ電流Ipcgがデータ線Xに供給される。それとともに、キャパシタCに対するデータの書き込みは、並列接続された2つのトランジスタT3,Tp1を用いて行われる。図11は、2倍プリチャージ期間t1〜t2の動作説明図である。この期間t1〜t2では、第2の制御信号GPCG2がLレベルからHレベルに立ち上がるため、第2のスイッチングトランジスタSW2がオフして、2つのトランジスタT3,Tp1が並列接続される。これにより、データ線Xが2つのトランジスタT3,Tp1のドレインに共通接続されるとともに、トランジスタT3,Tp1のそれぞれがダイオード接続となる。 Next, in the double precharge period t1 to t2, CLK = 1, and the precharge current Ipcg that is twice the data current Idata is supplied to the data line X. At the same time, data writing to the capacitor C is performed using two transistors T3 and Tp1 connected in parallel. FIG. 11 is an operation explanatory diagram of the double precharge period t1 to t2. During this period t1 to t2, the second control signal GPCG2 rises from the L level to the H level, so that the second switching transistor SW2 is turned off and the two transistors T3 and Tp1 are connected in parallel. As a result, the data line X is commonly connected to the drains of the two transistors T3 and Tp1, and each of the transistors T3 and Tp1 is diode-connected.
2倍プリチャージ期間t1〜t2では、プログラム部20の抵抗値Rtftは、データ書込時の1/2になり、データ線Xより供給されたプリチャージ電流Ipcg(Idata×2)はトランジスタT3,Tp1の抵抗比(1:1)に応じて分流される。トランジスタT3のチャネルにはIdata×1の電流が流れ、これに応じたゲート電圧が自己のゲートに発生する。また、第1のプリチャージトランジスタTp1のチャネルにもIdata×1の電流が流れ、これに応じたゲート電圧が自己のゲートに発生する。2つのトランジスタT3,Tp1のゲート電圧は同一であり、かつ、先の4倍プリチャージ期間t0〜t1のゲート電圧とも同一である。これらのゲートに共通接続されたキャパシタCには、発生したゲート電圧に応じた電荷がデータとして蓄積されていく。
In the double precharge period t1 to t2, the resistance value Rtft of the
プリチャージ期間t0〜t2に続くデータ書込期間t2〜t3では、CLK=2になって、本来のデータ電流Idataがデータ線Xに供給される。それとともに、キャパシタCに対するデータの書き込みは、単一のトランジスタT3を用いて行われる。図12は、データ書込期間t2〜t3の動作説明図である。この期間t2〜t3では、第1の制御信号GPCG1もLレベルからHレベルに立ち上がるため、第1のスイッチングトランジスタSW1もオフする。これにより、データ線XがトランジスタT3のドレインのみに接続されるとともに、トランジスタT3のみがダイオード接続となる。データ線Xより供給されたデータ電流Idataは、トランジスタT3のチャネルを流れ、これに応じたゲート電圧が自己のゲートに発生する。トランジスタT3のゲート電圧は、先のプリチャージ期間t0〜t2のゲート電圧と同一であり、このゲートに共通接続されたキャパシタCには、発生したゲート電圧に応じた電荷がデータとして蓄積される。 In the data write period t2 to t3 following the precharge period t0 to t2, CLK = 2 and the original data current Idata is supplied to the data line X. At the same time, data is written to the capacitor C using the single transistor T3. FIG. 12 is a diagram for explaining the operation during the data writing period t2 to t3. During this period t2 to t3, the first control signal GPCG1 also rises from the L level to the H level, so the first switching transistor SW1 is also turned off. As a result, the data line X is connected only to the drain of the transistor T3, and only the transistor T3 is diode-connected. The data current Idata supplied from the data line X flows through the channel of the transistor T3, and a gate voltage corresponding to this flows in its own gate. The gate voltage of the transistor T3 is the same as the gate voltage in the previous precharge period t0 to t2, and charges corresponding to the generated gate voltage are stored as data in the capacitor C commonly connected to the gate.
なお、プログラム期間t0〜t3では、駆動信号GELがLレベルに維持されているため、トランジスタT4はオフのままである。したがって、有機EL素子OLEDに対する駆動電流Ioledの電流経路が遮断されるため、有機EL素子OLEDは発光しない。 In the program period t0 to t3, since the drive signal GEL is maintained at the L level, the transistor T4 remains off. Therefore, since the current path of the drive current Ioled with respect to the organic EL element OLED is interrupted, the organic EL element OLED does not emit light.
プログラム期間t0〜t3に続く駆動期間t3〜t4では、キャパシタCに蓄積された電荷量(データ)に応じた駆動電流Ioledが有機EL素子OLEDを流れ、有機EL素子OLEDの輝度が設定される。図13は、駆動期間t3〜t4の動作説明図である。まず、タイミングt3において、走査信号SELがLレベルに立ち下がり、トランジスタT1,T2が共にオフする。これにより、データ電流Idataが供給されるデータ線XとトランジスタT3のドレインとが電気的に分離され、トランジスタT3のゲートとドレインとの間も電気的に分離される。トランジスタT3のゲートには、キャパシタCの蓄積電荷に応じたゲート電圧が印加され続ける。タイミングt3における走査信号SELの立ち下がりと同期して、それ以前はLレベルだった駆動信号GELがHレベルに立ち上がる。これにより、電源電圧Vddから基準電圧Vssに向かって、トランジスタT3,T4と有機EL素子OLEDとを介した駆動電流Ioledの電流経路が形成される。有機EL素子OLEDを流れる駆動電流Ioledは、トランジスタT3のチャネル電流に相当し、その電流レベルは、キャパシタCの電荷量に起因したゲート電圧によって制御される。有機EL素子OLEDは駆動電流Ioledに応じた輝度で発光し、これによって、画素2の階調が設定される。
In the drive period t3 to t4 following the program period t0 to t3, the drive current Ioled corresponding to the charge amount (data) accumulated in the capacitor C flows through the organic EL element OLED, and the luminance of the organic EL element OLED is set. FIG. 13 is an explanatory diagram of the operation during the driving period t3 to t4. First, at timing t3, the scanning signal SEL falls to the L level, and both the transistors T1 and T2 are turned off. As a result, the data line X to which the data current Idata is supplied is electrically isolated from the drain of the transistor T3, and the gate and drain of the transistor T3 are also electrically isolated. A gate voltage corresponding to the charge stored in the capacitor C is continuously applied to the gate of the transistor T3. In synchronization with the falling edge of the scanning signal SEL at the timing t3, the driving signal GEL, which was previously at the L level, rises to the H level. As a result, a current path of the drive current Ioled through the transistors T3 and T4 and the organic EL element OLED is formed from the power supply voltage Vdd to the reference voltage Vss. The drive current Ioled flowing through the organic EL element OLED corresponds to the channel current of the transistor T3, and the current level is controlled by the gate voltage resulting from the amount of charge in the capacitor C. The organic EL element OLED emits light with a luminance corresponding to the drive current Ioled, and thereby the gradation of the
なお、トランジスタT3は、プログラミング期間t0〜t3では、キャパシタCにデータを書き込むプログラミングトランジスタとして機能するが、駆動期間t3〜t4では、駆動電流Ioledを生成する駆動トランジスタとして機能する。 The transistor T3 functions as a programming transistor that writes data to the capacitor C in the programming period t0 to t3, but functions as a driving transistor that generates the driving current Ioled in the driving period t3 to t4.
一方、プリチャージなしのプログラム時には、上述したプリチャージ期間t0〜t2は存在せず、プログラム期間t0〜t3の全体がデータ書込期間となる。この場合、プログラム期間t0〜t3の全体において、画素2の階調を規定するデータ電流Idataがデータ線Xに供給され、キャパシタCに対するデータの書き込みが、プログラミングトランジスタとして機能するトランジスタT3のみによって行われる。
On the other hand, at the time of programming without precharge, the above-described precharge period t0 to t2 does not exist, and the entire program period t0 to t3 is a data writing period. In this case, the data current Idata defining the gradation of the
このように、本実施形態によれば、データ書込期間t2〜t3に先立つプリチャージ期間t0〜t2において、画素2の階調を規定するデータ電流Idataよりも大きいプリチャージ電流Ipcgをデータ線Xに供給する。そして、これに続くデータ書込期間t2〜t3では電流を増大させることなく、表示すべき階調通りのデータ電流Idataをデータ線に供給する。このように、電流プリチャージを行う期間をプログラム期間t0〜t3の一部に限定することにより、プログラム期間t0〜t3の全体で電流を増大させる場合と比較して、消費電力の低減を図ることが可能になる。
Thus, according to the present embodiment, in the precharge period t0 to t2 prior to the data write period t2 to t3, the precharge current Ipcg larger than the data current Idata defining the gradation of the
また、本実施形態では、プリチャージ電流Ipcgをデータ電流Idataよりも増大させたことに対応して、プリチャージ期間t0〜t2におけるプログラム部20の抵抗値Rtftをデータ書込期間t2〜t3のそれよりも小さく設定している。これにより、電流値のみを増大させる場合と比較して、プリチャージ効果の向上を図ることができる。この点を、図14に示すプログラム時における画素2の等価モデルを参照しつつ詳述する。同図において、Cstgは画素2中のキャパシタCの容量、Cclmはデータ線Xの配線容量、Rtftはプログラム部20の全体的な抵抗である。
Further, in the present embodiment, in response to the precharge current Ipcg being increased from the data current Idata, the resistance value Rtft of the
まず、プリチャージに続くデータ書き込みによって、プログラム部20のゲート印加電圧をVpcgからVdataに設定する場合、これに要する書込時間Δtは数式1で表される。
(数1)
Δt=(Cstg+Cclm)(Vpcg−Vdata)/Idata
First, when the gate application voltage of the
(Equation 1)
Δt = (Cstg + Cclm) (Vpcg−Vdata) / Idata
ここで、プログラム部20の抵抗値Rtftを一定とし、プリチャージ電流Ipcgをデータ電流Idataのα倍に設定した場合、数式1は、数式2のように表すことができる。
(数2)
Δt=(Cstg+Cclm)(Ipcg・Rtft−Idata・Rtft)/Idata
=(Cstg+Cclm)(α−1)Idata・Rtft/Idata
=(Cstg+Cclm)(α−1)Rtft
Here, when the resistance value Rtft of the
(Equation 2)
Δt = (Cstg + Cclm) (Ipcg · Rtft−Idata · Rtft) / Idata
= (Cstg + Cclm) (α-1) Idata · Rtft / Idata
= (Cstg + Cclm) (α-1) Rtft
数式1から分かるように、プリチャージ時とデータ書込時とでゲート印加電圧の差(Vpcg−Vdata)が大きくなると、キャパシタCや配線容量の充放電に要する書込時間Δtが長くなってしまう。また、数式2から分かるように、プログラム部20の抵抗値Rtftを変えることなく、プリチャージ電流Ipcgのみを増大させた場合、αが大きくなるほど書込時間Δが長くなってしまう。そのため、単純にプリチャージ電流Ipcgのみを増大させても、書込時間Δtに長時間を要するため、結果的に、十分なプリチャージ効果を得ることが困難になる。
As can be seen from
そこで、本実施形態では、データ電流Idataに対してプリチャージ電流Ipcgを大きくすることに加え、プリチャージ電流Ipcgの大きさに応じて、プログラム部20の抵抗値Rtftを可変に設定する。本実施形態では、トランジスタT3に並列接続されるプリチャージトランジスタTp1,Tp2の個数を減少させていくことによって、これらの合成抵抗としての抵抗値Rtftを変えている。そして、データ電流Idataに対してプリチャージ電流Ipcgを大きくした割合に反比例させて、プリチャージ時にはデータ書込時よりも抵抗値Rtftを小さく設定する。具体的には、プリチャージ時の抵抗値Rtft’をデータ書込時の抵抗値Rtftの1/α倍に設定する。この場合、数式1は、数式3のように表すことができる。
(数3)
Δt=(Cstg+Cclm)(Ipcg・Rtft’−Idata・Rtft)/Idata
=(Cstg+Cclm)(Idata・α・Rtft/α−Idata・Rtft)/Idata
=0
Therefore, in this embodiment, in addition to increasing the precharge current Ipcg with respect to the data current Idata, the resistance value Rtft of the
(Equation 3)
Δt = (Cstg + Cclm) (Ipcg · Rtft'−Idata · Rtft) / Idata
= (Cstg + Cclm) (Idata.alpha.Rtft / .alpha.-Idata.Rtft) / Idata
= 0
このように、プリチャージ電流Ipcgをデータ電流Idataのα倍に設定した場合、これに反比例させて、プリチャージ時の抵抗をデータ書込時の1/α倍に設定する。これにより、プリチャージ時のゲート印加電圧Vpcgとデータ書込時のゲート印加電圧Vdataとの差がなくなるので、書込時間Δtを理論上0にすることができる。実際には、トランジスタや配線等の特性にばらつきがあるため、書込時間Δtを完全に0にすることはできないが、書込時間Δtの十分な短縮を図ることは可能である。なお、プリチャージ後に本来のデータの書き込みが控えており、その時点で、書き込まれるデータが微調整される関係上、プリチャージにおけるデータの書き込みはある程度ラフなものであっても構わない。 Thus, when the precharge current Ipcg is set to α times the data current Idata, the precharge resistance is set to 1 / α times that at the time of data writing in inverse proportion to this. This eliminates the difference between the gate applied voltage Vpcg at the time of precharging and the gate applied voltage Vdata at the time of data writing, so that the writing time Δt can be theoretically reduced to zero. Actually, the writing time Δt cannot be completely reduced to zero because of variations in characteristics of transistors and wirings, but the writing time Δt can be sufficiently shortened. Note that the original data is not written after the precharge, and the data to be written in the precharge may be rough to some extent because the written data is finely adjusted at that time.
以上のような理由により、本実施形態によれば、電流プログラム方式において、特に低階調時に生じ易いデータの書き込み不足を有効に改善することが可能になる。また、低階調時あっても短時間でデータの書き込みを完了することができる。その結果、表示部1の高精細化への対応が容易になる他、表示制御の高速化を図ることも可能になる。
For the reasons described above, according to the present embodiment, in the current program method, it is possible to effectively improve the lack of data writing that is likely to occur particularly at a low gradation. In addition, data writing can be completed in a short time even when the gradation is low. As a result, it becomes easy to cope with high definition of the
また、本実施形態では、データ電流Idataよりも大きな電流値からデータ電流Idataの電流値に向かって、プリチャージ電流Ipcgを減少させている。そして、これに対応して、データ書込時のよりも小さな抵抗値からデータ書込時の抵抗値に向かって、プログラム部20の抵抗値Rtftを増大させている。これにより、電流プリチャージからデータの書き込みへの移行がスムースになり、上述したゲート印加電圧の変動が抑制されるため、データの書き込みをより短時間で行うことが可能になる。
In the present embodiment, the precharge current Ipcg is decreased from the current value larger than the data current Idata toward the current value of the data current Idata. Correspondingly, the resistance value Rtft of the
また、本実施形態では、例えばIdata×4,Idata×2といった如く、プリチャージ電流Ipcgをデータ電流Idataの2のべき乗倍で段階的に設定している。そして、これに対応して、例えばR1×1/4,R1×1/2といった如く、プログラム部20の抵抗値RtftをR1(R1はデータ書込時のRtft)の1/2のべき乗倍で段階的に設定している。Ipcg=Idata×2n(n=0,1,2,・・・)の設定は、シフトレジスタ機能を備える第2のラッチ回路41fにおけるデータシフトによって容易に実現できる。したがって、データ線駆動回路4の既存の回路構成を大きく変更することなく、プリチャージ電流Ipcgの段階的な設定が可能になるので、回路設計上有利になる。
In this embodiment, the precharge current Ipcg is set stepwise by a power of 2 of the data current Idata, for example, Idata × 4, Idata × 2. Correspondingly, the resistance value Rtft of the
なお、上述した実施形態では、プリチャージ電流Ipcgの設定を第2のラッチ回路41fによるデータのシフト動作によって実現しているが、本発明はこれに限定されるものではない。例えば、シフトレジスタ機能を有さない通常のラッチ回路でデータDATAを保持し、予め用意された変換テーブルを参照することで、プリチャージ電流Ipcgの設定を行うことことも可能である。この場合には、プリチャージ電流Ipcgをより高い自由度で設定することができ、例えば、Idata×15,Idata×7,Idata×2の如く、2の階調倍以外の電流値に設定することが可能になる。
In the above-described embodiment, the setting of the precharge current Ipcg is realized by the data shift operation by the
また、上述した実施形態では、複数のトランジスタT3,Tp1,Tp2でプログラム部20を構成しているが、その個数および抵抗値については任意であり、或いは、これとは異なる回路構成でプログラム部20を構成してもよい。
In the above-described embodiment, the
図15は、別の一例としての画素2の回路図である。なお、図2に示した回路要素と同一の要素については同一の符号を付してここでの説明を省略する。図15の構成は、図2の構成に第3のプリチャージトランジスタTp3を追加し、制御信号GPCG3によって制御される第3のスイッチングトランジスタSW3によって、その接続関係を設定するものである。トランジスタT3,Tp1,Tp2,Tp3の抵抗比は、これらのチャネル幅の比を1:2:4:8にすることにより(チャネル長は同一)、1:1/2:1/4:1/8に設定されている。
FIG. 15 is a circuit diagram of the
このように構成した場合、電流プリチャージは、例えば、Idata×15、Idata×7、Idata×3の順序で行うことができる。すなわち、Idata×15のプリチャージ電流Ipcgが供給される15倍プリチャージ時には、3つのスイッチングトランジスタSW1〜SW3のすべてをオンにして、4つのトランジスタT3,Tp1〜Tp3を並列接続する。これにより、プログラム部20の抵抗値Rtftは、データ書込時の1/15になる。Idata×7のプリチャージ電流Ipcgが供給される7倍プリチャージ時には、スイッチングトランジスタSW3をオンからオフに切り替えて、3つのトランジスタT3,Tp1,Tp2を並列接続する。これにより、抵抗値Rtftは、データ書込時の1/7になる。Idata×3のプリチャージ電流Ipcgが供給される3倍プリチャージ時には、スイッチングトランジスタSW2もオンからオフに切り替えて、2つのトランジスタT3,Tp1を並列接続する。これにより、抵抗値Rtftは、データ書込時の1/3になる。
In such a configuration, the current precharge can be performed in the order of Idata × 15, Idata × 7, and Idata × 3, for example. That is, when the precharge current Ipcg of Idata × 15 is supplied at 15 times precharge, all the three switching transistors SW1 to SW3 are turned on and the four transistors T3 and Tp1 to Tp3 are connected in parallel. Thereby, the resistance value Rtft of the
なお、プリチャージ電流Ipcgを減少させる場合、上述したゲート印加電圧の変動抑制の観点より、その変化量が経時的に小さくなるように減少させることが好ましい。例えば、Idata×15、Idata×7、Idata×3の電流プリチャージを行う場合、この順序で減少させることにより、各ステップ間の変化量が経時的に減少していく。なぜなら、15倍プリチャージと7倍プリチャージとの間の変化量ΔI1はIdata×8、7倍プリチャージと3倍プリチャージとの間の変化量ΔI2はIdata×4、3倍プリチャージとデータの書き込みとの間の変化量ΔI3はIdata×2になり、ΔI1>ΔI2>ΔI3という関係になるからである。この場合、プリチャージ電流Ipcgの減少に対応させて、プログラム部20の抵抗値Rtftに関しては、その変化量が経時的に大きくなるように増大させることが好ましい。
When reducing the precharge current Ipcg, it is preferable to reduce the amount of change over time from the viewpoint of suppressing the fluctuation of the gate applied voltage described above. For example, when current precharge of Idata × 15, Idata × 7, and Idata × 3 is performed, the amount of change between the steps decreases with time by decreasing in this order. This is because the amount of change ΔI1 between 15 times precharge and 7 times precharge is Idata × 8, and the amount of change ΔI2 between 7 times precharge and 3 times precharge is Idata × 4, 3 times precharge and data This is because the amount of change ΔI3 during the writing of I is Idata × 2, and the relationship ΔI1> ΔI2> ΔI3 is satisfied. In this case, it is preferable to increase the resistance value Rtft of the
また、本発明が適用可能な画素回路は、図2または図15の構成に限定されるものではなく、例えば、プログラミングトランジスタと駆動トランジスタとが別個のトランジスタで構成されている画素回路の構成に対しても、広く適用可能である。 In addition, the pixel circuit to which the present invention is applicable is not limited to the configuration of FIG. 2 or FIG. 15. For example, the pixel circuit has a configuration in which a programming transistor and a driving transistor are formed of separate transistors. However, it is widely applicable.
また、上述した実施形態では、電気光学素子として有機EL素子OLEDを用いた例について説明した。しかしながら、本発明はこれに限定されるものではなく、駆動電流に応じて輝度が設定される電気光学素子(無機LED表示装置、フィールド・エミッション表示装置等)、或いは、駆動電流に応じた透過率・反射率を呈する電気光学装置(エレクトロクロミック表示装置、電気泳動表示装置等)に対しても、広く適用可能である。 In the above-described embodiment, the example in which the organic EL element OLED is used as the electro-optical element has been described. However, the present invention is not limited to this, and an electro-optical element (inorganic LED display device, field emission display device, etc.) whose luminance is set according to the drive current, or transmittance according to the drive current. -Widely applicable to electro-optical devices (electrochromic display devices, electrophoretic display devices, etc.) exhibiting reflectivity.
さらに、上述した実施形態に係る電気光学装置は、例えば、テレビ、プロジェクタ、携帯電話機、携帯端末、モバイル型コンピュータ、パーソナルコンピュータ等を含む様々な電子機器に実装可能である。これらの電子機器に上述した電気光学装置を実装すれば、電子機器の商品価値を一層高めることができ、市場における電子機器の商品訴求力の向上を図ることができる。 Furthermore, the electro-optical device according to the above-described embodiment can be mounted on various electronic devices including, for example, a television, a projector, a mobile phone, a mobile terminal, a mobile computer, a personal computer, and the like. When the above-described electro-optical device is mounted on these electronic devices, the commercial value of the electronic devices can be further increased, and the product appeal of electronic devices in the market can be improved.
1 表示部
2 画素
3 走査線駆動回路
4 データ線駆動回路
5 タイミング信号生成回路
6 プリチャージ制御回路
6a AND回路
6b、6c NAND回路
20 プログラム部
40 Xシフトレジスタ
41 回路ユニット
41a,41c,41d,41e スイッチ群
41b 第1のラッチ回路
41f 第2のラッチ回路
41g 電流DAC
42 記憶回路
43 判別回路
61 AND回路
62,63 NAND回路
T1〜T4 トランジスタ
Tp1,Tp2 プリチャージトランジスタ
SW1,SW2 スイッチングトランジスタ
OLED 有機EL素子
C キャパシタ
DESCRIPTION OF
42
OLED organic EL element C capacitor
Claims (23)
複数の走査線と、
複数のデータ線と、
前記複数の走査線と前記複数のデータ線との交差に対応して設けられた複数の画素とを有し、
前記複数の画素のそれぞれは、
データを保持するキャパシタと、
前記キャパシタに保持されたデータに応じた駆動電流が流れることによって、輝度が設定される電気光学素子と、
前記データ線を介して供給された電流に応じて発生する電圧によって、前記キャパシタへのデータの書き込みを行うとともに、前記電流が流れる経路中の抵抗値が可変に設定されるプログラム部とを有し、
前記画素の階調を規定するデータ電流が前記データ線に供給されるデータ書込期間に先立つプリチャージ期間において、前記データ電流よりも大きなプリチャージ電流が前記データ線に供給され、
前記プリチャージ期間に設定される前記プログラム部の第1の抵抗値は、前記データ書込期間に設定される前記プログラム部の第2の抵抗値よりも小さいことを特徴とする電気光学装置。 In an electro-optical device in which a signal is supplied to a data line on a current basis,
A plurality of scan lines;
Multiple data lines,
A plurality of pixels provided corresponding to intersections of the plurality of scanning lines and the plurality of data lines;
Each of the plurality of pixels is
A capacitor for holding data;
An electro-optic element whose luminance is set by a drive current corresponding to data held in the capacitor flowing;
A program unit for writing data to the capacitor by a voltage generated in accordance with a current supplied through the data line and variably setting a resistance value in a path through which the current flows. ,
A precharge current larger than the data current is supplied to the data line in a precharge period preceding a data writing period in which a data current defining the gray level of the pixel is supplied to the data line,
The electro-optical device, wherein a first resistance value of the program unit set in the precharge period is smaller than a second resistance value of the program unit set in the data writing period.
前記プリチャージ電流は、前記ラッチ回路に保持されたデータをシフトさせることにより、前記データ電流の2のべき乗倍に設定され、
前記第1の抵抗値は、前記第2の抵抗値の1/2のべき乗倍に設定されることを特徴とする請求項3に記載された電気光学装置。 A data line driving circuit including a latch circuit having a shift register function;
The precharge current is set to a power of 2 of the data current by shifting the data held in the latch circuit,
The electro-optical device according to claim 3, wherein the first resistance value is set to a power of 1/2 of the second resistance value.
前記第1の抵抗値は、前記第2の抵抗値よりも小さな抵抗値から前記第2の抵抗値に向かって増大することを特徴とする請求項1から4のいずれかに記載された電気光学装置。 The precharge current decreases from a current value larger than the data current toward a current value of the data current,
5. The electro-optic according to claim 1, wherein the first resistance value increases from a resistance value smaller than the second resistance value toward the second resistance value. 6. apparatus.
前記第1の抵抗値は、変化量が経時的に大きくなるように増大することを特徴とする請求項5に記載された電気光学装置。 The precharge current decreases so that the amount of change decreases with time,
6. The electro-optical device according to claim 5, wherein the first resistance value increases so that the amount of change increases with time.
複数の走査線と、
複数のデータ線と、
前記複数の走査線と前記複数のデータ線との交差に対応して設けられた複数の画素とを有し、
前記複数の画素のそれぞれは、
データを保持するキャパシタと、
前記キャパシタに保持されたデータに応じた駆動電流が流れることによって、輝度が設定される電気光学素子と、
前記キャパシタへのデータの書き込みを行う第1のトランジスタと、
前記第1のトランジスタと並列に設けられ、前記キャパシタへのデータの書き込みを行う少なくとも一つの第2のトランジスタとを有し、
プリチャージ期間では、画素の階調を規定するデータ電流よりも大きなプリチャージ電流が前記データ線に供給されるとともに、前記プリチャージ電流に応じたデータの書き込みが前記第1のトランジスタと前記第2のトランジスタとを用いて行われ、
前記プリチャージ期間に続くデータ書込期間では、前記データ電流が前記データ線に供給されるとともに、前記データ電流に応じたデータの書き込みが前記第1のトランジスタを用いて行われることを特徴とする電気光学装置。 In an electro-optical device in which a signal is supplied to a data line on a current basis,
A plurality of scan lines;
Multiple data lines,
A plurality of pixels provided corresponding to intersections of the plurality of scanning lines and the plurality of data lines;
Each of the plurality of pixels is
A capacitor for holding data;
An electro-optic element in which brightness is set by a drive current flowing according to data held in the capacitor;
A first transistor for writing data to the capacitor;
At least one second transistor provided in parallel with the first transistor for writing data to the capacitor;
In the precharge period, a precharge current larger than a data current defining the gray level of the pixel is supplied to the data line, and data writing according to the precharge current is performed in the first transistor and the second transistor. With the transistor of
In the data writing period following the precharge period, the data current is supplied to the data line, and data writing according to the data current is performed using the first transistor. Electro-optic device.
前記プリチャージ電流は、前記ラッチ回路に保持されたデータをシフトさせることにより、前記データ電流の2のべき乗倍に設定され、
前記プリチャージ期間において、前記第1のトランジスタと前記第2のトランジスタとの並列接続によって設定される抵抗値は、前記第1のトランジスタの抵抗値の1/2のべき乗倍に設定されることを特徴とする請求項7に記載された電気光学装置。 A data line driving circuit including a latch circuit having a shift register function;
The precharge current is set to a power of 2 of the data current by shifting the data held in the latch circuit,
In the precharge period, the resistance value set by the parallel connection of the first transistor and the second transistor is set to a power of 1/2 of the resistance value of the first transistor. The electro-optical device according to claim 7.
前記画素の階調を規定するデータ電流よりも大きなプリチャージ電流を前記データ線に供給するとともに、前記プリチャージ電流が流れる経路中の抵抗値を第1の抵抗値に設定した上で、前記プリチャージ電流に応じて発生する電圧によって、キャパシタへのデータの書き込みを行う第1のステップと、
前記データ電流を前記データ線に供給するとともに、前記データ電流が流れる経路中の抵抗値を前記第1の抵抗値よりも大きな第2の抵抗値に設定した上で、前記データ電流に応じて発生する電圧によって、前記キャパシタへのデータの書き込みを行う第2のステップと、
前記キャパシタに保持されたデータに応じた駆動電流を電気光学素子に供給することによって、前記画素の階調を設定する第3のステップと
を有することを特徴とする電気光学装置の駆動方法。 In a driving method of an electro-optical device having a plurality of pixels provided corresponding to intersections of a plurality of scanning lines and a plurality of data lines, and supplying a signal to the data lines on a current basis,
A precharge current larger than a data current defining the gradation of the pixel is supplied to the data line, and a resistance value in a path through which the precharge current flows is set to a first resistance value, and then the precharge current is set. A first step of writing data to the capacitor by a voltage generated according to the charge current;
The data current is supplied to the data line, and a resistance value in a path through which the data current flows is set to a second resistance value larger than the first resistance value, and is generated according to the data current. A second step of writing data to the capacitor according to the voltage to be applied;
And a third step of setting a gradation of the pixel by supplying a driving current corresponding to data held in the capacitor to the electro-optical element.
前記画素の階調を規定するデータ電流よりも大きなプリチャージ電流を前記データ線に供給するとともに、前記プリチャージ電流に応じたキャパシタへのデータの書き込みを、並列接続された第1のトランジスタと、少なくとも一つの第2のトランジスタとを用いて行う第1のステップと、
前記データ電流を前記データ線に供給するとともに、前記データ電流に応じた前記キャパシタへのデータの書き込みを、前記第1のトランジスタを用いて行う第2のステップと、
前記キャパシタに保持されたデータに応じた駆動電流を電気光学素子に供給することによって、前記画素の階調を設定する第3のステップと
を有することを特徴とする電気光学装置の駆動方法。 In a driving method of an electro-optical device having a plurality of pixels provided corresponding to intersections of a plurality of scanning lines and a plurality of data lines, and supplying a signal to the data lines on a current basis,
Supplying a precharge current larger than a data current defining a gray level of the pixel to the data line, and writing data to a capacitor in accordance with the precharge current; a first transistor connected in parallel; A first step performed using at least one second transistor;
A second step of supplying the data current to the data line and writing data to the capacitor in accordance with the data current using the first transistor;
And a third step of setting a gradation of the pixel by supplying a driving current corresponding to data held in the capacitor to the electro-optical element.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
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Applications Claiming Priority (1)
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Publications (2)
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A61 | First payment of annual fees (during grant procedure) |
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R150 | Certificate of patent or registration of utility model |
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