JP2002351357A - Light-emitting device, driving method for the same, and electronic instrument - Google Patents
Light-emitting device, driving method for the same, and electronic instrumentInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、基板上に形成され
た発光素子、例えばＯＬＥＤ（Organic Light Emitting
Diode）を、該基板とカバー材の間に封入したＯＬＥＤ
パネルに関する。また、該ＯＬＥＤパネルにコントロー
ラを含むＩＣ等を実装した、ＯＬＥＤモジュールに関す
る。なお本明細書において、ＯＬＥＤパネル及びＯＬＥ
Ｄモジュールを共に発光装置と総称する。本発明はさら
に、発光装置の駆動方法と、該発光装置を用いた電子機
器に関する。The present invention relates to a light emitting device formed on a substrate, for example, an OLED (Organic Light Emitting).
Diode) is sealed between the substrate and the cover material.
About the panel. Further, the present invention relates to an OLED module in which an IC or the like including a controller is mounted on the OLED panel. In this specification, OLED panel and OLE
The D modules are collectively referred to as a light emitting device. The present invention further relates to a driving method of a light emitting device and an electronic device using the light emitting device.
【０００２】[0002]
【従来の技術】ＯＬＥＤは自ら発光するため視認性が高
く、液晶表示装置（ＬＣＤ）で必要なバックライトが要
らず薄型化に最適であると共に、視野角にも制限が無
い。そのため、近年ＯＬＥＤを用いた発光装置は、ＣＲ
ＴやＬＣＤに代わる表示装置として注目されている。2. Description of the Related Art An OLED emits light by itself and has high visibility, and does not require a backlight necessary for a liquid crystal display device (LCD). Therefore, the OLED is suitable for thinning and has no restriction on a viewing angle. Therefore, in recent years, light emitting devices using OLED
It is attracting attention as a display device replacing T and LCD.
【０００３】ＯＬＥＤは、電場を加えることで発生する
ルミネッセンス（Electroluminescence）が得られる有
機化合物（有機発光材料）を含む層（以下、有機発光層
と記す）と、陽極層と、陰極層とを有している。有機化
合物におけるルミネッセンスには、一重項励起状態から
基底状態に戻る際の発光（蛍光）と三重項励起状態から
基底状態に戻る際の発光（リン光）とがあるが、本発明
の発光装置は、上述した発光のうちの、いずれか一方の
発光を用いていても良いし、または両方の発光を用いて
いても良い。[0003] An OLED has a layer containing an organic compound (organic light emitting material) capable of obtaining luminescence (Electroluminescence) generated by applying an electric field (hereinafter, referred to as an organic light emitting layer), an anode layer, and a cathode layer. are doing. Luminescence of an organic compound includes light emission (fluorescence) when returning from a singlet excited state to a ground state and light emission (phosphorescence) when returning from a triplet excited state to a ground state. Either one of the above-described light emissions may be used, or both light emissions may be used.
【０００４】なお、本明細書では、ＯＬＥＤの陽極と陰
極の間に設けられた全ての層を有機発光層と定義する。
有機発光層には具体的に、発光層、正孔注入層、電子注
入層、正孔輸送層、電子輸送層等が含まれる。基本的に
ＯＬＥＤは、陽極／発光層／陰極が順に積層された構造
を有しており、この構造に加えて、陽極／正孔注入層／
発光層／陰極や、陽極／正孔注入層／発光層／電子輸送
層／陰極等の順に積層した構造を有していることもあ
る。[0004] In this specification, all layers provided between the anode and cathode of an OLED are defined as organic light-emitting layers.
The organic light emitting layer specifically includes a light emitting layer, a hole injection layer, an electron injection layer, a hole transport layer, an electron transport layer, and the like. Basically, an OLED has a structure in which an anode / light-emitting layer / cathode is laminated in this order. In addition to this structure, an anode / hole injection layer /
It may have a structure in which a light emitting layer / cathode or an anode / hole injection layer / light emitting layer / electron transport layer / cathode are stacked in this order.
【０００５】[0005]
【発明が解決しようとする課題】発光装置を実用化する
上で問題となっているのが、有機発光材料の劣化に伴
う、ＯＬＥＤの輝度の低下であった。A problem that has arisen in putting a light emitting device to practical use is a decrease in the luminance of an OLED due to the deterioration of an organic light emitting material.
【０００６】有機発光材料は水分、酸素、光、熱に弱
く、これらのものによって劣化が促進される。具体的に
は、発光装置を駆動するデバイスの構造、有機発光材料
の特性、電極の材料、作製工程における条件、発光装置
の駆動方法等により、その劣化の速度が左右される。[0006] Organic light-emitting materials are susceptible to moisture, oxygen, light, and heat, and these materials promote deterioration. Specifically, the speed of the deterioration depends on the structure of the device for driving the light emitting device, the characteristics of the organic light emitting material, the material of the electrode, the conditions in the manufacturing process, the driving method of the light emitting device, and the like.
【０００７】有機発光層にかかる電圧が一定であって
も、有機発光層が劣化するとＯＬＥＤの輝度は低下し、
表示する画像は不鮮明になる。なお本明細書において、
一対の電極から有機発光層に印加する電圧をＯＬＥＤ駆
動電圧（Ｖｅｌ）と定義する。[0007] Even if the voltage applied to the organic light emitting layer is constant, if the organic light emitting layer deteriorates, the luminance of the OLED decreases,
The displayed image becomes unclear. In this specification,
The voltage applied from the pair of electrodes to the organic light emitting layer is defined as OLED drive voltage (Vel).
【０００８】また、Ｒ（赤）、Ｇ（緑）、Ｂ（青）に対
応した三種類のＯＬＥＤを用いたカラー化表示方式にお
いて、有機発光層を構成する有機発光材料は、ＯＬＥＤ
の対応する色によって異なる。そのため、ＯＬＥＤの有
機発光層が、対応する色ごとに異なる速度で劣化するこ
とがある。この場合、時間が経つにつれ、ＯＬＥＤの輝
度が色ごとに異なってしまい、発光装置に所望の色を有
する画像を表示することができなくなる。In a color display system using three types of OLEDs corresponding to R (red), G (green) and B (blue), the organic light emitting material constituting the organic light emitting layer is OLED
Depends on the corresponding color. Thus, the organic light emitting layer of the OLED may degrade at different rates for each corresponding color. In this case, as the time elapses, the luminance of the OLED differs for each color, and an image having a desired color cannot be displayed on the light emitting device.
【０００９】また、有機発光層の温度は、外気温やＯＬ
ＥＤパネル自身が発する熱等に左右されるが、一般的に
ＯＬＥＤは温度によって流れる電流の値が変化する。図
２７に、有機発光層の温度を変化させたときの、ＯＬＥ
Ｄの電圧電流特性の変化を示す。電圧が一定のとき、有
機発光層の温度が高くなると、ＯＬＥＤ駆動電流は大き
くなる。そしてＯＬＥＤ駆動電流とＯＬＥＤの輝度は比
例関係にあるため、ＯＬＥＤ駆動電流が大きければ大き
いほど、ＯＬＥＤの輝度は高くなる。このように、有機
発光層の温度によってＯＬＥＤの輝度が変化するため、
所望の階調を表示することが難しく、温度の上昇に伴っ
て発光装置の消費電流が大きくなる。[0009] The temperature of the organic light emitting layer is determined by the outside air temperature and OL temperature.
Although it depends on the heat generated by the ED panel itself, the value of the current flowing in the OLED generally changes depending on the temperature. FIG. 27 shows OLE when the temperature of the organic light emitting layer was changed.
4 shows a change in the voltage-current characteristics of D. When the voltage is constant, the OLED driving current increases as the temperature of the organic light emitting layer increases. Since the OLED driving current and the luminance of the OLED are in a proportional relationship, the larger the OLED driving current, the higher the luminance of the OLED. Thus, since the brightness of the OLED changes depending on the temperature of the organic light emitting layer,
It is difficult to display a desired gradation, and the current consumption of the light emitting device increases as the temperature increases.
【００１０】さらに、一般的に、有機発光材料の種類に
よって温度変化におけるＯＬＥＤ駆動電流の変化の度合
いが異なるため、カラー表示において各色のＯＬＥＤの
輝度が温度によってバラバラに変化することが起こりう
る。各色の輝度のバランスが崩れると、所望の色を表示
することができない。Further, in general, the degree of change of the OLED drive current with the temperature change differs depending on the type of the organic light emitting material. Therefore, in the color display, the luminance of the OLED of each color may vary depending on the temperature. If the balance of the luminance of each color is lost, a desired color cannot be displayed.
【００１１】本発明は上述したことに鑑み、有機発光層
の劣化や温度変化に左右されずに一定の輝度を得ること
ができ、さらに所望のカラー表示を行うことが可能な発
光装置を提供することを課題とする。In view of the above, the present invention provides a light-emitting device that can obtain a constant luminance without being affected by deterioration of an organic light-emitting layer and a change in temperature, and can perform a desired color display. That is the task.
【００１２】[0012]
【課題を解決するための手段】本発明者は、ＯＬＥＤ駆
動電圧を一定に保って発光させるのと、ＯＬＥＤに流れ
る電流を一定に保って発光させるのとでは、後者の方
が、劣化によるＯＬＥＤの輝度の低下が小さいことに着
目した。なお本明細書において、ＯＬＥＤに流れる電流
をＯＬＥＤ駆動電流（Ｉｅｌ）と呼ぶ。そして、ＯＬＥ
Ｄの輝度を電圧によって制御するのではなく、電流によ
って制御することで、ＯＬＥＤの劣化によるＯＬＥＤの
輝度の変化を防ぐことができるのではないかと考えた。SUMMARY OF THE INVENTION The inventor of the present invention has proposed a method of emitting light while maintaining a constant OLED driving voltage and emitting light while maintaining a constant current flowing through the OLED. We noticed that the decrease in luminance was small. In this specification, the current flowing through the OLED is called an OLED drive current (Iel). And OLE
By controlling the luminance of D not with a voltage but with a current, it was thought that a change in the luminance of the OLED due to deterioration of the OLED could be prevented.
【００１３】具体的に本発明では、各画素に設けたトラ
ンジスタのドレイン電流Ｉｄを、信号線駆動回路におい
て制御する。トランジスタのドレイン電流Ｉｄを、信号
線駆動回路において制御するので、ドレイン電流Ｉｄは
負荷抵抗の値によらずに一定になる。Specifically, in the present invention, the drain current Id of the transistor provided in each pixel is controlled in the signal line driving circuit. Since the drain current Id of the transistor is controlled in the signal line driving circuit, the drain current Id becomes constant irrespective of the value of the load resistance.
【００１４】ドレイン電流Ｉｄが流れると、トランジス
タのゲート電極とドレイン領域間に電圧が生じる。そし
て、該電圧を維持したまま、トランジスタのドレイン電
流が単数または複数の回路素子を間に介してＯＬＥＤに
流れるようにする。なおドレイン電流Ｉｄは、トランジ
スタが飽和領域において動作するような大きさである。When the drain current Id flows, a voltage is generated between the gate electrode and the drain region of the transistor. Then, while maintaining the voltage, the drain current of the transistor is caused to flow to the OLED via one or a plurality of circuit elements. Note that the drain current Id is large enough to operate the transistor in the saturation region.
【００１５】上記構成によって、ＯＬＥＤに流れるＯＬ
ＥＤ駆動電流の値は、負荷抵抗の値によらず信号線駆動
回路によって制御されることになる。言い換えると、ト
ランジスタの特性の違いや、ＯＬＥＤの劣化等に左右さ
れずに、ＯＬＥＤ駆動電流を所望の値に制御することが
可能になる。With the above configuration, the OL flowing to the OLED
The value of the ED drive current is controlled by the signal line drive circuit regardless of the value of the load resistance. In other words, the OLED drive current can be controlled to a desired value without being influenced by the difference in the characteristics of the transistors, the deterioration of the OLED, and the like.
【００１６】本発明では、上記構成により、有機発光層
が劣化してもＯＬＥＤの輝度の低下を抑えることがで
き、その結果鮮明な画像を表示することができる。ま
た、各色毎に対応したＯＬＥＤを用いたカラー表示の発
光装置の場合、ＯＬＥＤの有機発光層が、対応する色ご
とに異なる速度で劣化しても、各色の輝度のバランスが
崩れるのを防いで所望の色を表示することができる。According to the present invention, with the above configuration, even if the organic light emitting layer is deteriorated, a decrease in the luminance of the OLED can be suppressed, and as a result, a clear image can be displayed. Also, in the case of a light emitting device of color display using OLED corresponding to each color, even if the organic light emitting layer of the OLED deteriorates at different speeds for each corresponding color, it is possible to prevent the luminance balance of each color from being lost. A desired color can be displayed.
【００１７】また、有機発光層の温度が外気温やＯＬＥ
Ｄパネル自身が発する熱等に左右されても、ＯＬＥＤ駆
動電流を所望の値に制御することができる。よって、Ｏ
ＬＥＤ駆動電流とＯＬＥＤの輝度は比例するので、ＯＬ
ＥＤの輝度が変化するのを抑えることができ、また温度
の上昇に伴って消費電流が大きくなるのを防ぐことがで
きる。また、カラー表示の発光装置の場合、温度変化に
左右されずに各色のＯＬＥＤの輝度の変化を抑えること
ができるので、各色の輝度のバランスが崩れるのを防ぐ
ことができ、所望の色を表示することができる。In addition, the temperature of the organic light-emitting layer is set to the outside air temperature or OLE.
The OLED drive current can be controlled to a desired value even if it is affected by the heat generated by the D panel itself. Therefore, O
Since the LED drive current is proportional to the luminance of the OLED, OL
It is possible to suppress a change in the luminance of the ED and to prevent an increase in current consumption with an increase in temperature. Further, in the case of a color display light emitting device, a change in the luminance of each color OLED can be suppressed without being affected by a temperature change. Therefore, it is possible to prevent the luminance balance of each color from being lost and to display a desired color. can do.
【００１８】さらに、一般的に、有機発光材料の種類に
よって温度変化におけるＯＬＥＤ駆動電流の変化の度合
いが異なるため、カラー表示において各色のＯＬＥＤの
輝度が温度によってバラバラに変化することが起こりう
る。しかし本発明の発光装置では、温度変化に左右され
ずに所望の輝度を得ることができるので、各色の輝度の
バランスが崩れるのを防ぐことができ、所望の色を表示
することができる。Further, in general, the degree of change of the OLED drive current in the temperature change varies depending on the type of the organic light emitting material. Therefore, in the color display, the luminance of the OLED of each color may vary depending on the temperature. However, in the light emitting device of the present invention, a desired luminance can be obtained without being affected by a change in temperature. Therefore, it is possible to prevent the luminance balance of each color from being lost and to display a desired color.
【００１９】また一般的な発光装置は、各画素に電流を
供給する配線自体が抵抗を有するため、配線の長さによ
ってその電位が多少降下する。そしてこの電位の降下
は、表示する画像によっても大きく異なる。特に、同じ
配線から電流が供給される複数の画素において、階調数
の高い画素の割合が大きくなると、配線に流れる電流が
大きくなり、電位の降下が顕著に現れる。電位が降下す
ると、各画素のＯＬＥＤにそれぞれかかる電圧が小さく
なるため、各画素に供給される電流は小さくなる。よっ
て、ある所定の画素において一定の階調を表示しようと
しても、同じ配線から電流が供給されている他の画素の
階調数が変化すると、それに伴って該所定の画素に供給
される電流が変化し、結果的に階調数も変化する。しか
し本発明の発光装置では、表示する画像毎に測定値と基
準値を得て、ＯＬＥＤ電流を補正することができるの
で、表示する画像が変化しても補正により所望の階調数
を表示することができる。Further, in a general light emitting device, the wiring itself for supplying a current to each pixel has a resistance, so that the potential of the wiring slightly decreases depending on the length of the wiring. The drop in the potential greatly differs depending on the displayed image. In particular, in a plurality of pixels to which current is supplied from the same wiring, when the ratio of pixels having a high number of gradations is increased, the current flowing through the wiring is increased, and a drop in potential is conspicuous. When the potential drops, the voltage applied to the OLED of each pixel decreases, so that the current supplied to each pixel decreases. Therefore, even if an attempt is made to display a certain gradation at a certain pixel, if the number of gradations of another pixel to which the current is supplied from the same wiring changes, the current supplied to the predetermined pixel is accordingly changed. And, as a result, the number of gradations also changes. However, in the light emitting device of the present invention, the measured value and the reference value are obtained for each image to be displayed, and the OLED current can be corrected. Therefore, even if the displayed image changes, the desired number of gradations is displayed by the correction. be able to.
【００２０】なお、本発明の発光装置において、画素に
用いるトランジスタは単結晶シリコンを用いて形成され
たトランジスタであっても良いし、多結晶シリコンやア
モルファスシリコンを用いた薄膜トランジスタであって
も良い。また、有機半導体を用いたトランジスタであっ
ても良い。In the light emitting device of the present invention, a transistor used for a pixel may be a transistor formed using single crystal silicon, or a thin film transistor using polycrystalline silicon or amorphous silicon. Further, a transistor using an organic semiconductor may be used.
【００２１】なお本発明の発光装置の画素に設けられた
トランジスタは、シングルゲート構造を有していても良
いし、ダブルゲート構造やそれ以上のゲート電極を有す
るマルチゲート構造であっても良い。The transistor provided in the pixel of the light emitting device of the present invention may have a single gate structure, a double gate structure or a multi-gate structure having more gate electrodes.
【００２２】[0022]
【発明の実施の形態】（実施の形態１）図１に本発明の
ＯＬＥＤパネルの構成を、ブロック図で示す。１００は
画素部であり、複数の画素１０１がマトリクス状に形成
されている。また１０２は信号線駆動回路、１０３は第
１走査線駆動回路、１０４は第２走査線駆動回路であ
る。(Embodiment 1) FIG. 1 is a block diagram showing the configuration of an OLED panel according to the present invention. Reference numeral 100 denotes a pixel portion in which a plurality of pixels 101 are formed in a matrix. Reference numeral 102 denotes a signal line driving circuit, 103 denotes a first scanning line driving circuit, and 104 denotes a second scanning line driving circuit.
【００２３】なお図１では信号線駆動回路１０２と、第
１走査線駆動回路１０３と、第２走査線駆動回路１０４
が、画素部１００と同じ基板上に形成されているが、本
発明はこの構成に限定されない。信号線駆動回路１０２
と第１走査線駆動回路１０３と、第２走査線駆動回路１
０４が画素部１００と異なる基板上に形成され、ＦＰＣ
等を介して、画素部１００と接続されていても良い。ま
た、図１では信号線駆動回路１０２、第１走査線駆動回
路１０３及び第２走査線駆動回路１０４は１つづつ設け
られているが、本発明はこの構成に限定されない。信号
線駆動回路１０２と第１走査線駆動回路１０３と第２走
査線駆動回路１０４の数は設計者が任意に設定すること
ができる。In FIG. 1, the signal line driving circuit 102, the first scanning line driving circuit 103, and the second scanning line driving circuit 104
Are formed on the same substrate as the pixel portion 100, but the present invention is not limited to this configuration. Signal line drive circuit 102
, First scanning line driving circuit 103, and second scanning line driving circuit 1
04 is formed on a different substrate from the pixel portion 100, and the FPC
And the like, may be connected to the pixel portion 100. In FIG. 1, the signal line driver circuit 102, the first scan line driver circuit 103, and the second scan line driver circuit 104 are provided one by one; however, the present invention is not limited to this structure. The number of the signal line driving circuits 102, the first scanning line driving circuits 103, and the second scanning line driving circuits 104 can be arbitrarily set by a designer.
【００２４】なお本明細書において接続とは、電気的な
接続を意味する。[0024] In this specification, the term "connection" means an electrical connection.
【００２５】また図１では、画素部１００に信号線Ｓ１
〜Ｓｘ、電源線Ｖ１〜Ｖｘ、第１走査線Ｇａ１〜Ｇａ
ｙ、第２走査線Ｇｂ１〜Ｇｂｙが設けられている。なお
信号線と電源線の数は必ずしも同じであるとは限らな
い。第１走査線と第２走査線の数は必ずしも同じである
とは限らない。また本発明の発光装置が必ずしもこれら
の配線を全て有している必要はなく、また、これらの配
線の他に、別の異なる配線が設けられていても良い。In FIG. 1, the signal line S1 is connected to the pixel portion 100.
To Sx, power supply lines V1 to Vx, first scanning lines Ga1 to Ga
y, and second scanning lines Gb1 to Gby are provided. Note that the numbers of signal lines and power supply lines are not always the same. The number of the first scanning lines and the number of the second scanning lines are not always the same. Further, the light emitting device of the present invention does not necessarily have to have all of these wirings, and another different wiring may be provided in addition to these wirings.
【００２６】電源線Ｖ１〜Ｖｘは所定の電位に保たれて
いる。なお図１ではモノクロの画像を表示する発光装置
の構成を示しているが、本発明はカラーの画像を表示す
る発光装置であっても良い。その場合、電源線Ｖ１〜Ｖ
ｘの電位の高さを全て同じに保たなくても良く、対応す
る色毎に変えるようにしても良い。The power supply lines V1 to Vx are maintained at a predetermined potential. Although FIG. 1 shows the structure of a light emitting device that displays a monochrome image, the present invention may be a light emitting device that displays a color image. In that case, the power supply lines V1 to V
The heights of the potentials of x do not need to be all the same, and may be changed for each corresponding color.
【００２７】図２に、図１で示した画素１０１の詳しい
構成を示す。図２に示す画素１０１は、信号線Ｓｉ（Ｓ
１〜Ｓｘのうちの１つ）、第１走査線Ｇａｊ（Ｇａ１〜
Ｇａｙのうちの１つ）、第２走査線Ｇｂｊ（Ｇｂ１〜Ｇ
ｂｙのうちの１つ）及び電源線Ｖｉ（Ｖ１〜Ｖｘのうち
の１つ）を有している。FIG. 2 shows a detailed configuration of the pixel 101 shown in FIG. The pixel 101 illustrated in FIG. 2 includes a signal line Si (S
1 to Sx), the first scanning line Gaj (Ga1 to Sx).
Gay), the second scanning line Gbj (Gb1 to Gbj).
by) and a power supply line Vi (one of V1 to Vx).
【００２８】また画素１０１は、トランジスタＴｒ１
（電流制御用トランジスタまたは第１のトランジス
タ）、トランジスタＴｒ２（駆動用トランジスタまたは
第２のトランジスタ）、トランジスタＴｒ３（第１スイ
ッチング用トランジスタまたは第３のトランジスタ）、
トランジスタＴｒ４（第２スイッチング用トランジスタ
または第４のトランジスタ）、ＯＬＥＤ１０６及び保持
容量１０５を有している。The pixel 101 includes a transistor Tr1
(A current control transistor or a first transistor), a transistor Tr2 (a driving transistor or a second transistor), a transistor Tr3 (a first switching transistor or a third transistor),
The transistor includes a transistor Tr4 (a second switching transistor or a fourth transistor), an OLED 106, and a storage capacitor 105.
【００２９】トランジスタＴｒ３とトランジスタＴｒ４
のゲート電極は、共に第１走査線Ｇａｊに接続されてい
る。The transistor Tr3 and the transistor Tr4
Are connected to the first scanning line Gaj.
【００３０】トランジスタＴｒ３のソース領域とドレイ
ン領域は、一方は信号線Ｓｉに、もう一方はトランジス
タＴｒ１のゲート電極に接続されている。またトランジ
スタＴｒ４のソース領域とドレイン領域は、一方は信号
線Ｓｉに、もう一方はトランジスタＴｒ１のドレイン領
域に接続されている。One of a source region and a drain region of the transistor Tr3 is connected to the signal line Si, and the other is connected to the gate electrode of the transistor Tr1. One of a source region and a drain region of the transistor Tr4 is connected to the signal line Si, and the other is connected to the drain region of the transistor Tr1.
【００３１】トランジスタＴｒ１のソース領域は電源線
Ｖｉに接続されており、ドレイン領域はトランジスタＴ
ｒ２のソース領域に接続されている。トランジスタＴｒ
２のゲート電極は第２走査線Ｇｂｊに接続されている。
トランジスタＴｒ２のドレイン領域は、ＯＬＥＤ１０６
が有する画素電極に接続されている。The source region of the transistor Tr1 is connected to the power supply line Vi, and the drain region is
It is connected to the source region of r2. Transistor Tr
The second gate electrode is connected to the second scanning line Gbj.
The drain region of the transistor Tr2 is
Are connected to the pixel electrodes included in.
【００３２】ＯＬＥＤ１０６は陽極と陰極を有してお
り、本明細書では、陽極を画素電極（第１の電極）とし
て用いる場合は陰極を対向電極（第２の電極）と呼び、
陰極を画素電極として用いる場合は陽極を対向電極と呼
ぶ。The OLED 106 has an anode and a cathode. In this specification, when the anode is used as a pixel electrode (first electrode), the cathode is called a counter electrode (second electrode).
When the cathode is used as a pixel electrode, the anode is called a counter electrode.
【００３３】対向電極の電位は、一定の高さに保たれて
いる。The potential of the counter electrode is maintained at a constant height.
【００３４】なお、トランジスタＴｒ３とトランジスタ
Ｔｒ４は、ｎチャネル型トランジスタとｐチャネル型ト
ランジスタのどちらでも良い。ただし、トランジスタＴ
ｒ３とトランジスタＴｒ４の極性は同じである。The transistors Tr3 and Tr4 may be either n-channel transistors or p-channel transistors. However, the transistor T
r3 and the transistor Tr4 have the same polarity.
【００３５】また、トランジスタＴｒ１とＴｒ２は、ｎ
チャネル型トランジスタとｐチャネル型トランジスタの
どちらでも良い。ただし、トランジスタＴｒ１とＴｒ２
の極性は同じである。そして、陽極を画素電極として用
い、陰極を対向電極として用いる場合、トランジスタＴ
ｒ１とＴｒ２はｐチャネル型トランジスタである。逆
に、陽極を対向電極として用い、陰極を画素電極として
用いる場合、トランジスタＴｒ１とＴｒ２はｎチャネル
型トランジスタである。The transistors Tr1 and Tr2 have n
Either a channel transistor or a p-channel transistor may be used. However, the transistors Tr1 and Tr2
Have the same polarity. When the anode is used as a pixel electrode and the cathode is used as a counter electrode, the transistor T
r1 and Tr2 are p-channel transistors. Conversely, when the anode is used as a counter electrode and the cathode is used as a pixel electrode, the transistors Tr1 and Tr2 are n-channel transistors.
【００３６】保持容量１０５はトランジスタＴｒ１のゲ
ート電極と電源線Ｖｉとの間に形成されている。保持容
量１０５はトランジスタＴｒ１のゲート電極とソース領
域の間の電圧（ゲート電圧）を維持するために設けられ
ているが、必ずしも設ける必要はない。The storage capacitor 105 is formed between the gate electrode of the transistor Tr1 and the power supply line Vi. The storage capacitor 105 is provided to maintain a voltage (gate voltage) between the gate electrode and the source region of the transistor Tr1, but is not necessarily provided.
【００３７】（実施の形態２）次に、図２に示した発光
装置の駆動について、図３を用いて説明する。本実施の
形態では、図２に示した発光装置の各画素の動作を、書
き込み期間Ｔａと表示期間Ｔｄとに分けて説明する。(Embodiment 2) Next, driving of the light emitting device shown in FIG. 2 will be described with reference to FIG. In this embodiment mode, the operation of each pixel of the light-emitting device shown in FIG. 2 will be described separately for a writing period Ta and a display period Td.
【００３８】書き込み期間Ｔａでは、第１走査線Ｇａｊ
が選択される。第１走査線Ｇａｊが選択されると、第１
走査線Ｇａｊにゲート電極が接続されたトランジスタＴ
ｒ３及びＴｒ４がオンになる。なお書き込み期間Ｔａで
は、第２走査線Ｇｂｊは選択されておらず、Ｔｒ２はオ
フになっている。In the writing period Ta, the first scanning line Gaj
Is selected. When the first scanning line Gaj is selected, the first
Transistor T having a gate electrode connected to scanning line Gaj
r3 and Tr4 are turned on. Note that in the writing period Ta, the second scanning line Gbj is not selected, and Tr2 is turned off.
【００３９】そして、信号線駆動回路１０２に入力され
るビデオ信号の電位に基づき、信号線Ｓ１〜Ｓｘと電源
線Ｖ１〜Ｖｘの間に、それぞれ一定の電流Ｉｃが流れ
る。なお本明細書において電流Ｉｃを信号電流と呼ぶ。A constant current Ic flows between the signal lines S1 to Sx and the power lines V1 to Vx based on the potential of the video signal input to the signal line driving circuit 102. In this specification, the current Ic is called a signal current.
【００４０】図３（Ａ）に、書き込み期間Ｔａにおい
て、信号線Ｓｉに一定の電流Ｉｃが流れた場合の、画素
１０１の概略図を示す。１０７は信号線駆動回路１０２
が有する定電流源を意味する。また、１０８は対向電極
に電位を与える電源への接続用の端子である。FIG. 3A is a schematic diagram of the pixel 101 when a constant current Ic flows through the signal line Si during the writing period Ta. 107 is a signal line driving circuit 102
Means a constant current source included in. Reference numeral 108 denotes a terminal for connection to a power supply that applies a potential to the counter electrode.
【００４１】書き込み期間Ｔａにおいて、トランジスタ
Ｔｒ３及びＴｒ４はオンの状態にあるので、信号線Ｓｉ
に一定の電流Ｉｃが流れると、一定の電流Ｉｃはトラン
ジスタＴｒ１のソース領域とドレイン領域の間に流れ
る。このとき電流Ｉｃは、トランジスタＴｒ１が飽和領
域で動作するように、定電流源１０７においてその大き
さが制御されている。In the writing period Ta, since the transistors Tr3 and Tr4 are in the ON state, the signal line Si
When a constant current Ic flows through the transistor Tr1, the constant current Ic flows between the source region and the drain region of the transistor Tr1. At this time, the magnitude of the current Ic is controlled by the constant current source 107 so that the transistor Tr1 operates in the saturation region.
【００４２】飽和領域において、ＶGSはゲート電極とソ
ース領域間の電位差（ゲート電圧）、μをトランジスタ
の移動度、Ｃ0を単位面積あたりのゲート容量、Ｗ／Ｌ
をチャネル形成領域のチャネル幅Ｗとチャネル長Ｌの
比、ＶTHを閾値、μを移動度、トランジスタＴｒ１のド
レイン電流をＩｄとすると、以下の式１が成り立つ。In the saturation region, V GS is the potential difference (gate voltage) between the gate electrode and the source region, μ is the mobility of the transistor, C 0 is the gate capacitance per unit area, W / L
Is the ratio of the channel width W to the channel length L of the channel formation region, V TH is the threshold, μ is the mobility, and the drain current of the transistor Tr1 is Id.
【００４３】[0043]
【式１】Ｉｄ＝μＣ0Ｗ／Ｌ（ＶGS−ＶTH）2／２[Formula 1] Id = μC 0 W / L ( V GS -V TH) 2/2
【００４４】式１においてμ、Ｃ0、Ｗ／Ｌ、ＶTHは全
て個々のトランジスタによって決まる固定の値である。
またトランジスタＴｒ１のドレイン電流Ｉｄは、定電流
源１０７によってＩｄ＝Ｉｃに保たれている。よって式
１からわかるように、トランジスタＴｒ１のゲート電圧
ＶGSは信号電流Ｉｃの値によって定まる。In Equation 1, μ, C 0 , W / L, and V TH are all fixed values determined by individual transistors.
The drain current Id of the transistor Tr1 is maintained at Id = Ic by the constant current source 107. Therefore, as can be seen from Equation 1, the gate voltage V GS of the transistor Tr1 is determined by the value of the signal current Ic.
【００４５】書き込み期間Ｔａが終了すると、表示期間
Ｔｄが開始される。表示期間Ｔｄでは第１走査線Ｇａｊ
は選択されておらず、第２走査線Ｇｂｊが選択される。When the writing period Ta ends, the display period Td starts. In the display period Td, the first scanning line Gaj
Is not selected, and the second scanning line Gbj is selected.
【００４６】図３（Ｂ）に、表示期間Ｔｄにおける画素
の概略図を示す。トランジスタＴｒ３及びトランジスタ
Ｔｒ４はオフになっている。また、トランジスタＴｒ２
はオンになっている。FIG. 3B is a schematic diagram of a pixel during the display period Td. The transistor Tr3 and the transistor Tr4 are off. Also, the transistor Tr2
Is on.
【００４７】表示期間Ｔｄでは、トランジスタＴｒ１
は、書き込み期間Ｔａにおいて定められたＶGSがそのま
ま維持されている。そのため、トランジスタＴｒ１のド
レイン電流Ｉｄの値は信号電流Ｉｃと同じ値に維持され
たままである。また、トランジスタＴｒ２はオンになっ
ているので、ドレイン電流ＩｄはトランジスタＴｒ２を
介してＯＬＥＤ１０６に流れる。よって、表示期間Ｔｄ
では、該信号電流Ｉｃと同じ大きさのＯＬＥＤ駆動電流
がＯＬＥＤ１０６に流れ、かつ該ＯＬＥＤ駆動電流の大
きさに見合った輝度で、ＯＬＥＤ１０６が発光する。In the display period Td, the transistor Tr1
Is, V GS defined is maintained in the write period Ta. Therefore, the value of the drain current Id of the transistor Tr1 is maintained at the same value as the signal current Ic. Further, since the transistor Tr2 is on, the drain current Id flows to the OLED 106 via the transistor Tr2. Therefore, the display period Td
In this case, the OLED drive current having the same magnitude as the signal current Ic flows through the OLED 106, and the OLED 106 emits light at a luminance corresponding to the magnitude of the OLED drive current.
【００４８】全ての画素において書き込み期間Ｔａと表
示期間Ｔｄとが出現する。そしてその出現するタイミン
グは、各ラインの画素毎に異なっている。なお本明細書
では、画素部が有する複数の画素のうち、同じ第１走査
線または同じ第２走査線を有する全ての画素を、同じラ
インの画素と呼ぶ。A writing period Ta and a display period Td appear in all the pixels. The appearance timing is different for each pixel of each line. Note that in this specification, among the plurality of pixels included in the pixel portion, all pixels having the same first scanning line or the same second scanning line are referred to as pixels in the same line.
【００４９】そしてアナログのビデオ信号を用いた駆動
方法（アナログ駆動法）の場合、アナログのビデオ信号
によってＩｃの大きさが定められ、該Ｉｃの大きさに見
合った輝度でＯＬＥＤ１０６が発光することで、階調が
表示される。この場合、全ての画素において１つの書き
込み期間Ｔａと１つの表示期間Ｔｄが出現することで、
１つの画像が表示される。いずれか１つの画素において
書き込み期間Ｔａが開始されてから、全ての画素におい
て表示期間Ｔｄが終了するまでの期間をフレーム期間と
呼ぶ。連続するフレーム期間は互いに重なっている。In the case of a driving method using an analog video signal (analog driving method), the magnitude of Ic is determined by the analog video signal, and the OLED 106 emits light at a luminance corresponding to the magnitude of Ic. Is displayed. In this case, one writing period Ta and one display period Td appear in all the pixels,
One image is displayed. A period from the start of the writing period Ta in any one pixel to the end of the display period Td in all the pixels is called a frame period. Successive frame periods overlap each other.
【００５０】図４に、アナログ駆動法におけるタイミン
グチャートの一例を示す。１フレーム期間はｙ個のライ
ン期間を有しており、各ライン期間において各第１走査
線が選択されている。各ライン期間において、各信号線
に所定の信号電流Ｉｃ（Ｉｃ１〜Ｉｃｘ）が流れる。図
４ではライン期間Ｌｊ（ｊ＝１〜ｙ）において各信号線
に流れる信号電流の値を、Ｉｃ１〔Ｌｊ〕〜Ｉｃｘ〔Ｌ
ｊ〕と表している。FIG. 4 shows an example of a timing chart in the analog driving method. One frame period has y line periods, and each first scanning line is selected in each line period. In each line period, a predetermined signal current Ic (Ic1 to Icx) flows through each signal line. In FIG. 4, the values of the signal current flowing through each signal line in the line period Lj (j = 1 to y) are represented by Ic1 [Lj] to Icx [L
j].
【００５１】書き込み期間Ｔａと表示期間Ｔｄの開始さ
れるタイミングは、各ラインの画素ごとにずれており、
各ラインの画素の書き込み期間の出現するタイミングは
重ならない。The start timings of the writing period Ta and the display period Td are shifted for each pixel of each line.
The timings at which the writing periods of the pixels in each line appear do not overlap.
【００５２】一方デジタルのビデオ信号を用いた時間階
調の駆動方法（デジタル駆動法）の場合、各画素におい
て１フレーム期間中に書き込み期間Ｔａと表示期間Ｔｄ
が繰り返し出現することで、１つの画像を表示すること
が可能である。ｎビットのビデオ信号によって画像を表
示する場合、少なくとも各ビットに対応したｎ個の書き
込み期間と、ｎ個の表示期間とが１フレーム期間内に設
けられる。ｎ個の書き込み期間（Ｔａ１〜Ｔａｎ）と、
ｎ個の表示期間（Ｔｄ１〜Ｔｄｎ）は、ビデオ信号の各
ビットに対応している。On the other hand, in the case of a time gray scale driving method using a digital video signal (digital driving method), in each pixel, a writing period Ta and a display period Td in one frame period.
Appear repeatedly, one image can be displayed. When an image is displayed by an n-bit video signal, at least n writing periods and n display periods corresponding to each bit are provided in one frame period. n writing periods (Ta1 to Tan);
The n display periods (Td1 to Tdn) correspond to each bit of the video signal.
【００５３】図５に１フレーム期間において、ｎ個の書
き込み期間（Ｔａ１〜Ｔａｎ）とｎ個の表示期間（Ｔｄ
１〜Ｔｄｎ）が出現するタイミングを示す。横軸は時間
を示しており、縦軸は画素が有する第１走査線の位置を
示している。FIG. 5 shows n writing periods (Ta1 to Tan) and n display periods (Td) in one frame period.
1 to Tdn). The horizontal axis indicates time, and the vertical axis indicates the position of the first scanning line of the pixel.
【００５４】書き込み期間Ｔａｍ（ｍは１〜ｎの任意の
数）の次には、同じビット数に対応する表示期間、この
場合Ｔｄｍが出現する。書き込み期間Ｔａと表示期間Ｔ
ｄとを合わせてサブフレーム期間ＳＦと呼ぶ。ｍビット
目に対応している書き込み期間Ｔａｍと表示期間Ｔｄｍ
とを有するサブフレーム期間はＳＦｍとなる。After the writing period Tam (m is an arbitrary number from 1 to n), a display period corresponding to the same bit number, in this case, Tdm appears. Write period Ta and display period T
The subframe period SF is referred to as d together with d. Write period Tam and display period Tdm corresponding to the m-th bit
Is SFm.
【００５５】表示期間Ｔｄ１〜Ｔｄｎの長さは、Ｔｄ
１：Ｔｄ２：…：Ｔｄｎ＝２0：２1：…：２n-1を満た
す。The length of the display periods Td1 to Tdn is Td
1: Td2: ...: Tdn = 2 0: 2 1: ...: meet the 2 n-1.
【００５６】なお、表示上での画質向上のため、表示期
間の長いサブフレーム期間を、幾つかに分割しても良
い。具体的な分割の仕方については、特開２００２-０
２３６９６号、特願２００１−２５７１６３号において
開示されているので、参照することが可能である。In order to improve image quality on display, a sub-frame period having a long display period may be divided into several sub-frame periods. Regarding a specific method of division, refer to JP-A-2002-0.
23696 and Japanese Patent Application No. 2001-257163, which can be referred to.
【００５７】図５に示した駆動法では、１フレーム期間
中における発光する表示期間の長さの和を制御すること
で、階調を表示する。In the driving method shown in FIG. 5, gradation is displayed by controlling the sum of the lengths of display periods during which light is emitted during one frame period.
【００５８】本発明では、上記構成により、有機発光層
が劣化してもＯＬＥＤの輝度の低下を抑えることがで
き、その結果鮮明な画像を表示することができる。ま
た、各色毎に対応したＯＬＥＤを用いたカラー表示の発
光装置の場合、ＯＬＥＤの有機発光層が、対応する色ご
とに異なる速度で劣化しても、各色の輝度のバランスが
崩れるのを防いで所望の色を表示することができる。In the present invention, with the above configuration, even if the organic light emitting layer is deteriorated, a decrease in the luminance of the OLED can be suppressed, and as a result, a clear image can be displayed. Also, in the case of a light emitting device of color display using OLED corresponding to each color, even if the organic light emitting layer of the OLED deteriorates at different speeds for each corresponding color, it is possible to prevent the luminance balance of each color from being lost. A desired color can be displayed.
【００５９】また、有機発光層の温度が外気温やＯＬＥ
Ｄパネル自身が発する熱等に左右されても、ＯＬＥＤ駆
動電流を所望の値に制御することができる。よって、Ｏ
ＬＥＤ駆動電流とＯＬＥＤの輝度は比例するので、ＯＬ
ＥＤの輝度が変化するのを抑えることができ、また温度
の上昇に伴って消費電流が大きくなるのを防ぐことがで
きる。また、カラー表示の発光装置の場合、温度変化に
左右されずに各色のＯＬＥＤの輝度の変化を抑えること
ができるので、各色の輝度のバランスが崩れるのを防ぐ
ことができ、所望の色を表示することができる。In addition, the temperature of the organic light-emitting layer is set to the outside air temperature or OLE.
The OLED drive current can be controlled to a desired value even if it is affected by the heat generated by the D panel itself. Therefore, O
Since the LED drive current is proportional to the luminance of the OLED, OL
It is possible to suppress a change in the luminance of the ED and to prevent an increase in current consumption with an increase in temperature. Further, in the case of a color display light emitting device, a change in the luminance of each color OLED can be suppressed without being affected by a temperature change. Therefore, it is possible to prevent the luminance balance of each color from being lost and to display a desired color. can do.
【００６０】さらに、一般的に、有機発光材料の種類に
よって温度変化におけるＯＬＥＤ駆動電流の変化の度合
いが異なるため、カラー表示において各色のＯＬＥＤの
輝度が温度によってバラバラに変化することが起こりう
る。しかし本発明の発光装置では、温度変化に左右され
ずに所望の輝度を得ることができるので、各色の輝度の
バランスが崩れるのを防ぐことができ、所望の色を表示
することができる。Further, in general, since the degree of change of the OLED drive current in the temperature change is different depending on the kind of the organic light emitting material, in the color display, the luminance of the OLED of each color may be varied depending on the temperature. However, in the light emitting device of the present invention, a desired luminance can be obtained without being affected by a change in temperature. Therefore, it is possible to prevent the luminance balance of each color from being lost and to display a desired color.
【００６１】また一般的な発光装置は、各画素に電流を
供給する配線自体が抵抗を有するため、配線の長さによ
ってその電位が多少降下する。そしてこの電位の降下
は、表示する画像によっても大きく異なる。特に、同じ
配線から電流が供給される複数の画素において、階調数
の高い画素の割合が大きくなると、配線に流れる電流が
大きくなり、電位の降下が顕著に現れる。電位が降下す
ると、各画素のＯＬＥＤにそれぞれかかる電圧が小さく
なるため、各画素に供給される電流は小さくなる。よっ
て、ある所定の画素において一定の階調を表示しようと
しても、同じ配線から電流が供給されている他の画素の
階調数が変化すると、それに伴って該所定の画素に供給
される電流が変化し、結果的に階調数も変化する。しか
し本発明の発光装置では、表示する画像毎に測定値と基
準値を得て、ＯＬＥＤ電流を補正することができるの
で、表示する画像が変化しても補正により所望の階調数
を表示することができる。Further, in a general light emitting device, since the wiring itself for supplying a current to each pixel has a resistance, the potential of the wiring slightly decreases depending on the length of the wiring. The drop in the potential greatly differs depending on the displayed image. In particular, in a plurality of pixels to which current is supplied from the same wiring, when the ratio of pixels having a high number of gradations is increased, the current flowing through the wiring is increased, and a drop in potential is conspicuous. When the potential drops, the voltage applied to the OLED of each pixel decreases, so that the current supplied to each pixel decreases. Therefore, even if an attempt is made to display a certain gradation at a certain pixel, if the number of gradations of another pixel to which the current is supplied from the same wiring changes, the current supplied to the predetermined pixel is accordingly changed. And, as a result, the number of gradations also changes. However, in the light emitting device of the present invention, the measured value and the reference value are obtained for each image to be displayed, and the OLED current can be corrected. Therefore, even if the displayed image changes, the desired number of gradations is displayed by the correction. be able to.
【００６２】（実施の形態３）本実施の形態では、図２
に示した発光装置の駆動の、実施の形態２とは異なる例
について、図６を用いて説明する。本実施の形態では、
図２に示した発光装置の各画素の動作を、書き込み期間
Ｔａと、表示期間Ｔｄと、非表示期間Ｔｅとに分けて説
明する。なお、書き込み期間Ｔａと表示期間Ｔｄにおけ
る画素の動作は、実施の形態２において既に説明してあ
るので、ここでは非表示期間Ｔｅにおける画素の動作に
ついて説明する。(Embodiment 3) In this embodiment, FIG.
An example of driving of the light emitting device shown in FIG. 7 which is different from that in Embodiment Mode 2 will be described with reference to FIG. In the present embodiment,
The operation of each pixel of the light emitting device shown in FIG. 2 will be described separately for a writing period Ta, a display period Td, and a non-display period Te. Note that the operation of the pixel in the writing period Ta and the display period Td has already been described in Embodiment 2, and thus the operation of the pixel in the non-display period Te will be described here.
【００６３】非表示期間Ｔｅは、表示期間Ｔｄが終了し
た後、表示期間Ｔｄが出現する前に出現する。非表示期
間Ｔｄでは、第１走査線Ｇａｊ及び第２走査線Ｇｂｊは
選択されていない。The non-display period Te appears after the display period Td ends and before the display period Td appears. In the non-display period Td, the first scanning line Gaj and the second scanning line Gbj are not selected.
【００６４】図６に、非表示期間Ｔｅにおける画素の概
略図を示す。トランジスタＴｒ３及びトランジスタＴｒ
４はオフになっている。また、トランジスタＴｒ２もオ
フになっている。よって、ＯＬＥＤ１０６にＯＬＥＤ駆
動電流は流れず、ＯＬＥＤ１０６は発光しない。FIG. 6 is a schematic diagram of a pixel during the non-display period Te. Transistor Tr3 and transistor Tr
4 is off. Further, the transistor Tr2 is also off. Therefore, no OLED drive current flows through the OLED 106, and the OLED 106 does not emit light.
【００６５】非表示期間Ｔｅは、必ずしも全ての表示期
間Ｔｄの後に出現するわけではない。ただし、全ライン
の画素の書き込み期間が終了する前に、１ライン目の画
素の表示期間が終了するような場合、該表示期間の後に
非表示期間が出現する。The non-display period Te does not always appear after all the display periods Td. However, in the case where the display period of the pixels on the first line ends before the writing period of the pixels of all lines ends, a non-display period appears after the display period.
【００６６】本実施の形態の駆動方法は、主にデジタル
のビデオ信号による駆動において用いられる。デジタル
のビデオ信号を用いた時間階調の駆動方法（デジタル駆
動法）では、各画素において１フレーム期間中に書き込
み期間Ｔａと表示期間Ｔｄが繰り返し出現することで、
１つの画像を表示することが可能である。ｎビットのビ
デオ信号によって画像を表示する場合、少なくともｎ個
の書き込み期間と、ｎ個の表示期間とが１フレーム期間
内に設けられる。ｎ個の書き込み期間（Ｔａ１〜Ｔａ
ｎ）と、ｎ個の表示期間（Ｔｄ１〜Ｔｄｎ）は、ビデオ
信号の各ビットに対応している。The driving method according to the present embodiment is mainly used in driving by a digital video signal. In a time grayscale driving method using a digital video signal (digital driving method), a writing period Ta and a display period Td appear repeatedly in each pixel during one frame period.
It is possible to display one image. When an image is displayed by an n-bit video signal, at least n writing periods and n display periods are provided in one frame period. n writing periods (Ta1 to Ta)
n) and n display periods (Td1 to Tdn) correspond to each bit of the video signal.
【００６７】図７に１フレーム期間において、ｎ個の書
き込み期間（Ｔａ１〜Ｔａｎ）とｎ個の表示期間（Ｔｄ
１〜Ｔｄｎ）と、ｌ個の非表示期間（Ｔｅ１〜Ｔｅｌ）
が出現するタイミングを示す。なお、説明を簡単にする
ために、本実施の形態ではｌ＝ｎ−３の場合について説
明する。横軸は時間を示しており、縦軸は画素が有する
第１走査線の位置を示している。また、書き込み期間は
短いので、図を見やすくするために、各ビットに対応す
る書き込み期間Ｔａ１〜Ｔａｎの開始されるタイミング
を矢印で示した。また、各ビットごとに、１ライン目の
画素の書き込み期間が開始されてから、ｙライン目の画
素の書き込み期間が終了するまでの期間を、ΣＴａ１〜
ΣＴａｎで示す。FIG. 7 shows n writing periods (Ta1 to Tan) and n display periods (Td) in one frame period.
1 to Tdn) and one non-display period (Te1 to Tel)
Indicates the timing at which appears. Note that, for the sake of simplicity, a case where l = n−3 will be described in the present embodiment. The horizontal axis indicates time, and the vertical axis indicates the position of the first scanning line of the pixel. Further, since the writing period is short, the timings at which the writing periods Ta1 to Tan corresponding to each bit are started are indicated by arrows in order to make the drawing easier to see. In addition, for each bit, the period from the start of the writing period of the pixels on the first line to the end of the writing period of the pixels on the y-th line is defined as {Ta1-
Indicated by ΣTan.
【００６８】書き込み期間Ｔａ１において、１ライン目
の画素から順に、１ビット目のデジタルビデオ信号によ
りトランジスタＴｒ１のドレイン電流が制御される。そ
して次に表示期間Ｔｄ１が開始されると、１ライン目の
画素から順に、トランジスタＴｒ３及びＴｒ４がオフに
なり、トランジスタＴｒ２がオンになることで、ドレイ
ン電流がＯＬＥＤ１０６に流れる。よって、ＯＬＥＤ１
０６が発光または非発光の状態になる。In the writing period Ta1, the drain current of the transistor Tr1 is controlled by the digital video signal of the first bit in order from the pixels of the first line. Then, when the display period Td1 starts next, the transistors Tr3 and Tr4 are turned off and the transistor Tr2 is turned on in order from the pixels on the first line, so that the drain current flows to the OLED 106. Therefore, OLED1
06 is in a light emitting or non-light emitting state.
【００６９】そして次に、非表示期間Ｔｅ１が開始さ
れ、１ライン目の画素から順に、トランジスタＴｒ３及
びＴｒ４がオフのままで、トランジスタＴｒ２がオフの
状態になる。よって、ＯＬＥＤ１０６にドレイン電流が
流れなくなり、ＯＬＥＤ１０６がオフの状態になる。Next, the non-display period Te1 is started, and the transistors Tr3 and Tr4 are turned off and the transistor Tr2 is turned off in order from the pixels on the first line. Therefore, the drain current stops flowing to the OLED 106, and the OLED 106 is turned off.
【００７０】そして、次に書き込み期間Ｔａ２が開始さ
れ、上述した動作が非表示期間Ｔｅ（ｎ−３）が終了す
るまで繰り返される。Then, the writing period Ta2 starts, and the above-described operation is repeated until the non-display period Te (n-3) ends.
【００７１】非表示期間Ｔｅ（ｎ−３）が終了すると、
書き込み期間Ｔａ（ｎ−２）が開始され、１ライン目の
画素から順に、（ｎ−２）ビット目のデジタルビデオ信
号によりトランジスタＴｒ１のドレイン電流が制御され
る。そして次に表示期間Ｔｄ（ｎ−２）が開始される
と、１ライン目の画素から順に、トランジスタＴｒ３及
びＴｒ４がオフになり、トランジスタＴｒ２がオンにな
ることで、ドレイン電流がＯＬＥＤ１０６に流れる。よ
って、ＯＬＥＤ１０６が発光または非発光の状態にな
る。When the non-display period Te (n−3) ends,
The writing period Ta (n-2) is started, and the drain current of the transistor Tr1 is controlled by the (n-2) th bit digital video signal in order from the pixels on the first line. Then, when the display period Td (n−2) starts next, the transistors Tr3 and Tr4 are turned off and the transistor Tr2 is turned on in order from the pixels on the first line, so that the drain current flows to the OLED 106. Thus, the OLED 106 emits light or does not emit light.
【００７２】そして次に、書き込み期間Ｔａ（ｎ−１）
が開始され、上述した動作が表示期間Ｔｄｎが終了する
まで繰り返される。Next, the writing period Ta (n-1)
Is started, and the above-described operation is repeated until the display period Tdn ends.
【００７３】１ライン目の画素においてＴｄｎが終了し
た後、１フレーム期間が終了し、再び１ライン目の画素
において、次のフレーム期間の書き込み期間Ｔａ１が開
始される。そして上述した動作が再び繰り返される。１
フレーム期間が開始するタイミングと、終了するタイミ
ングは、各ラインの画素毎に時間差を有している。After Tdn ends in the pixels on the first line, one frame period ends, and the writing period Ta1 of the next frame period starts again in the pixels on the first line. Then, the above operation is repeated again. 1
The timing at which the frame period starts and the timing at which the frame period ends have a time difference for each pixel of each line.
【００７４】全ての画素において表示期間Ｔｄｎが終了
すると、１つの画像を表示することができる。When the display period Tdn ends in all the pixels, one image can be displayed.
【００７５】なお、表示期間の長さをＴｄ１：Ｔｄ２：
Ｔｄ３：…：Ｔｄ（ｎ−１）：Ｔｄｎ＝２0：２1：
２2：…：２(n-2)：２(n-1)とする。この表示期間の組
み合わせで２n階調のうち所望の階調表示を行うことが
できる。Note that the length of the display period is Td1: Td2:
Td3:...: Td (n-1): Tdn = 2 0 : 2 1 :
2 2 : ...: 2 (n-2) : 2 (n-1) A desired gradation display out of 2 n gradations can be performed by the combination of the display periods.
【００７６】[0076]
【実施例】以下に、本発明の実施例について説明する。Embodiments of the present invention will be described below.
【００７７】（実施例１）本実施例では、本発明の発光
装置の、図２とは異なる画素の構成について説明する。(Embodiment 1) In this embodiment, a configuration of a pixel different from that of FIG. 2 of the light emitting device of the present invention will be described.
【００７８】本実施例の発光装置が有するＯＬＥＤパネ
ルは、図１に示したＯＬＥＤパネルとは異なり、第２走
査線駆動回路を有していない。なお本実施例では、以
下、第１走査線駆動回路を単に走査線駆動回路と呼ぶ。The OLED panel included in the light emitting device of this embodiment does not have the second scanning line driving circuit, unlike the OLED panel shown in FIG. In the present embodiment, the first scanning line driving circuit is hereinafter simply referred to as a scanning line driving circuit.
【００７９】本実施例のＯＬＥＤパネルは、複数の画素
がマトリクス状に形成されている画素部と、信号線駆動
回路と、走査線駆動回路を有している。The OLED panel of this embodiment has a pixel portion in which a plurality of pixels are formed in a matrix, a signal line driving circuit, and a scanning line driving circuit.
【００８０】信号線駆動回路と、走査線駆動回路は、画
素部と同じ基板上に形成されていても良いし、それぞれ
異なる基板上に形成され、ＦＰＣ等を介して画素部と接
続されていても良い。また、信号線駆動回路と走査線駆
動回路の数は、設計者が任意に設定することができる。The signal line driving circuit and the scanning line driving circuit may be formed over the same substrate as the pixel portion, or may be formed over different substrates and connected to the pixel portion via an FPC or the like. Is also good. Further, the number of signal line driving circuits and scanning line driving circuits can be arbitrarily set by a designer.
【００８１】そして、画素部には、信号線Ｓ１〜Ｓｘ、
電源線Ｖ１〜Ｖｘ、走査線Ｇ１〜Ｇｙが設けられてい
る。なお信号線と電源線の数は必ずしも同じであるとは
限らない。また本発明の発光装置が必ずしもこれらの配
線を全て有している必要はなく、また、これらの配線の
他に、別の異なる配線が設けられていても良い。The signal lines S1 to Sx,
Power supply lines V1 to Vx and scanning lines G1 to Gy are provided. Note that the numbers of signal lines and power supply lines are not always the same. Further, the light emitting device of the present invention does not necessarily have to have all of these wirings, and another different wiring may be provided in addition to these wirings.
【００８２】電源線Ｖ１〜Ｖｘは所定の電位に保たれて
いる。電源線Ｖ１〜Ｖｘの電位の高さは全て同じでなく
とも良い。Power supply lines V1 to Vx are maintained at a predetermined potential. The heights of the potentials of the power supply lines V1 to Vx may not all be the same.
【００８３】図８に、本実施例の画素の詳しい構成を示
す。図８に示す画素２０１は、信号線Ｓｉ（Ｓ１〜Ｓｘ
のうちの１つ）、走査線Ｇｊ（Ｇ１〜Ｇｙのうちの１
つ）及び電源線Ｖｉ（Ｖ１〜Ｖｘのうちの１つ）を有し
ている。FIG. 8 shows a detailed configuration of the pixel of this embodiment. The pixel 201 illustrated in FIG. 8 includes a signal line Si (S1 to Sx
Of the scanning lines Gj (1 of G1 to Gy).
And a power supply line Vi (one of V1 to Vx).
【００８４】また画素２０１は、トランジスタＴｒ１
（電流制御用トランジスタまたは第１のトランジス
タ）、トランジスタＴｒ２（駆動用トランジスタまたは
第２のトランジスタ）、トランジスタＴｒ３（第１スイ
ッチング用トランジスタまたは第３のトランジスタ）、
トランジスタＴｒ４（第２スイッチング用トランジスタ
または第４のトランジスタ）、ＯＬＥＤ２０６及び保持
容量２０５を有している。The pixel 201 includes a transistor Tr1
(A current control transistor or a first transistor), a transistor Tr2 (a driving transistor or a second transistor), a transistor Tr3 (a first switching transistor or a third transistor),
The transistor includes a transistor Tr4 (second switching transistor or fourth transistor), an OLED 206, and a storage capacitor 205.
【００８５】トランジスタＴｒ３とトランジスタＴｒ４
のゲート電極は、共に走査線Ｇｊに接続されている。Transistors Tr3 and Tr4
Are connected to the scanning line Gj.
【００８６】トランジスタＴｒ３のソース領域とドレイ
ン領域は、一方は信号線Ｓｉに、もう一方はトランジス
タＴｒ１のゲート電極に接続されている。またトランジ
スタＴｒ４のソース領域とドレイン領域は、一方は信号
線Ｓｉに、もう一方はトランジスタＴｒ１のドレイン領
域に接続されている。One of the source region and the drain region of the transistor Tr3 is connected to the signal line Si, and the other is connected to the gate electrode of the transistor Tr1. One of a source region and a drain region of the transistor Tr4 is connected to the signal line Si, and the other is connected to the drain region of the transistor Tr1.
【００８７】トランジスタＴｒ１のソース領域は電源線
Ｖｉに接続されており、ドレイン領域はトランジスタＴ
ｒ２のソース領域に接続されている。トランジスタＴｒ
２のゲート電極は走査線Ｇｊに接続されている。トラン
ジスタＴｒ２のドレイン領域は、ＯＬＥＤ２０６が有す
る画素電極に接続されている。The source region of the transistor Tr1 is connected to the power supply line Vi, and the drain region is
It is connected to the source region of r2. Transistor Tr
The two gate electrodes are connected to the scanning line Gj. The drain region of the transistor Tr2 is connected to a pixel electrode of the OLED 206.
【００８８】ＯＬＥＤ２０６は陽極と陰極を有してい
る。The OLED 206 has an anode and a cathode.
【００８９】対向電極の電位は、一定の高さに保たれて
いる。The potential of the counter electrode is kept at a constant height.
【００９０】なお、トランジスタＴｒ３とＴｒ４は、ｎ
チャネル型トランジスタとｐチャネル型トランジスタの
どちらでも良い。ただし、トランジスタＴｒ３とトラン
ジスタＴｒ４の極性は同じである。The transistors Tr3 and Tr4 have n
Either a channel transistor or a p-channel transistor may be used. However, the polarities of the transistor Tr3 and the transistor Tr4 are the same.
【００９１】また、トランジスタＴｒ１とＴｒ２は、ト
ランジスタＴｒ３とＴｒ４と逆の極性を有している。し
たがって、トランジスタＴｒ３及びＴｒ４がオンのと
き、Ｔｒ２はオフであり、逆にトランジスタＴｒ３及び
Ｔｒ４がオフのとき、Ｔｒ２はオンである。The transistors Tr1 and Tr2 have polarities opposite to those of the transistors Tr3 and Tr4. Therefore, when the transistors Tr3 and Tr4 are on, Tr2 is off, and conversely, when the transistors Tr3 and Tr4 are off, Tr2 is on.
【００９２】そして、陽極を画素電極として用い、陰極
を対向電極として用いる場合、トランジスタＴｒ１とＴ
ｒ２はｐチャネル型トランジスタである。逆に、陽極を
対向電極として用い、陰極を画素電極として用いる場
合、トランジスタＴｒ１とＴｒ２はｎチャネル型トラン
ジスタである。When the anode is used as a pixel electrode and the cathode is used as a counter electrode, the transistors Tr1 and Tr
r2 is a p-channel transistor. Conversely, when the anode is used as a counter electrode and the cathode is used as a pixel electrode, the transistors Tr1 and Tr2 are n-channel transistors.
【００９３】保持容量２０５はトランジスタＴｒ１のゲ
ート電極と電源線Ｖｉとの間に形成されている。保持容
量２０５はトランジスタＴｒ１のゲート電極とソース領
域の間の電圧（ゲート電圧）を維持するために設けられ
ているが、必ずしも設ける必要はない。The storage capacitor 205 is formed between the gate electrode of the transistor Tr1 and the power supply line Vi. The storage capacitor 205 is provided to maintain a voltage (gate voltage) between the gate electrode and the source region of the transistor Tr1, but is not necessarily provided.
【００９４】図８に示した画素は、実施の形態２で示し
た駆動方法で動作する。すなわち、図３に示したよう
に、その動作は書き込み期間と表示期間に分けて説明す
ることが可能である。なお、各画素の詳しい動作の仕方
については実施の形態２を参照することができるので、
ここでは省略する。The pixel shown in FIG. 8 operates according to the driving method described in the second embodiment. That is, as shown in FIG. 3, the operation can be described separately in a writing period and a display period. Note that Embodiment 2 can be referred to for a detailed operation method of each pixel.
Here, it is omitted.
【００９５】（実施例２）本実施例では、本発明の発光
装置の、図２、図８とは異なる画素の構成について説明
する。(Embodiment 2) In this embodiment, a configuration of a pixel of the light emitting device of the present invention which is different from those of FIGS. 2 and 8 will be described.
【００９６】本実施例の発光装置が有するＯＬＥＤパネ
ルは、図１に示したＯＬＥＤパネルと同じく、複数の画
素がマトリクス状に形成されている画素部と、信号線駆
動回路と、第１走査線駆動回路と、第２走査線駆動回路
とを有している。The OLED panel included in the light emitting device of this embodiment has a pixel portion in which a plurality of pixels are formed in a matrix, a signal line driving circuit, and a first scanning line, similarly to the OLED panel shown in FIG. A driving circuit; and a second scanning line driving circuit.
【００９７】信号線駆動回路と、第１走査線駆動回路
と、第２走査線駆動回路は、画素部と同じ基板上に形成
されていても良いし、それぞれ異なる基板上に形成さ
れ、ＦＰＣ等を介して画素部と接続されていても良い。
また、信号線駆動回路と、第１走査線駆動回路と、第２
走査線駆動回路の数は、設計者が任意に設定することが
できる。The signal line driving circuit, the first scanning line driving circuit, and the second scanning line driving circuit may be formed on the same substrate as the pixel portion, or may be formed on different substrates, respectively, and may be formed of an FPC, May be connected to the pixel unit via a.
A signal line driving circuit, a first scanning line driving circuit, and a second scanning line driving circuit.
The number of the scanning line driving circuits can be arbitrarily set by a designer.
【００９８】そして、画素部には、信号線Ｓ１〜Ｓｘ、
電源線Ｖ１〜Ｖｘ、第１走査線Ｇａ１〜Ｇａｙ、第２走
査線Ｇｂ１〜Ｇｂｙが設けられている。なお信号線と電
源線の数は必ずしも同じであるとは限らない。また、第
１走査線と第２走査線の数も必ずしも同じであるとは限
らない。また本発明の発光装置が必ずしもこれらの配線
を全て有している必要はなく、また、これらの配線の他
に、別の異なる配線が設けられていても良い。Then, signal lines S1 to Sx,
Power supply lines V1 to Vx, first scanning lines Ga1 to Gay, and second scanning lines Gb1 to Gby are provided. Note that the numbers of signal lines and power supply lines are not always the same. Further, the number of the first scanning lines and the number of the second scanning lines are not always the same. Further, the light emitting device of the present invention does not necessarily have to have all of these wirings, and another different wiring may be provided in addition to these wirings.
【００９９】電源線Ｖ１〜Ｖｘは所定の電位に保たれて
いる。電源線Ｖ１〜Ｖｘの電位の高さは全て同じでなく
とも良い。Power supply lines V1 to Vx are maintained at a predetermined potential. The heights of the potentials of the power supply lines V1 to Vx may not all be the same.
【０１００】図９に、本実施例の画素の詳しい構成を示
す。図９に示す画素２１１は、信号線Ｓｉ（Ｓ１〜Ｓｘ
のうちの１つ）、第１走査線Ｇａｊ（Ｇａ１〜Ｇａｙの
うちの１つ）、第２走査線Ｇｂｊ（Ｇｂ１〜Ｇｂｙのう
ちの１つ）及び電源線Ｖｉ（Ｖ１〜Ｖｘのうちの１つ）
を有している。FIG. 9 shows a detailed configuration of the pixel of this embodiment. The pixel 211 illustrated in FIG. 9 includes a signal line Si (S1 to Sx
), A first scanning line Gaj (one of Ga1 to Gay), a second scanning line Gbj (one of Gb1 to Gby), and a power supply line Vi (one of V1 to Vx). One)
have.
【０１０１】また画素２１１は、トランジスタＴｒ１
（電流制御用トランジスタまたは第１のトランジス
タ）、トランジスタＴｒ２（駆動用トランジスタまたは
第２のトランジスタ）、トランジスタＴｒ３（第１スイ
ッチング用トランジスタまたは第３のトランジスタ）、
トランジスタＴｒ４（第２スイッチング用トランジスタ
または第４のトランジスタ）、トランジスタＴｒ５（消
去用トランジスタまたは第５のトランジスタ）、ＯＬＥ
Ｄ２１６及び保持容量２１５を有している。The pixel 211 includes a transistor Tr1
(A current control transistor or a first transistor), a transistor Tr2 (a driving transistor or a second transistor), a transistor Tr3 (a first switching transistor or a third transistor),
Transistor Tr4 (second switching transistor or fourth transistor), transistor Tr5 (erasing transistor or fifth transistor), OLE
D216 and a storage capacitor 215.
【０１０２】トランジスタＴｒ３とトランジスタＴｒ４
のゲート電極は、共に第１走査線Ｇａｊに接続されてい
る。The transistors Tr3 and Tr4
Are connected to the first scanning line Gaj.
【０１０３】トランジスタＴｒ３のソース領域とドレイ
ン領域は、一方は信号線Ｓｉに、もう一方はトランジス
タＴｒ１のゲート電極に接続されている。またトランジ
スタＴｒ４のソース領域とドレイン領域は、一方は信号
線Ｓｉに、もう一方はトランジスタＴｒ１のドレイン領
域に接続されている。One of the source region and the drain region of the transistor Tr3 is connected to the signal line Si, and the other is connected to the gate electrode of the transistor Tr1. One of a source region and a drain region of the transistor Tr4 is connected to the signal line Si, and the other is connected to the drain region of the transistor Tr1.
【０１０４】トランジスタＴｒ１のソース領域は電源線
Ｖｉに接続されており、ドレイン領域はトランジスタＴ
ｒ２のソース領域に接続されている。トランジスタＴｒ
２のゲート電極は第１走査線Ｇａｊに接続されている。
トランジスタＴｒ２のドレイン領域は、ＯＬＥＤ２１６
が有する画素電極に接続されている。The source region of the transistor Tr1 is connected to the power supply line Vi, and the drain region is
It is connected to the source region of r2. Transistor Tr
The two gate electrodes are connected to the first scanning line Gaj.
The drain region of the transistor Tr2 is
Are connected to the pixel electrodes included in.
【０１０５】トランジスタＴｒ５のゲート電極は第２走
査線Ｇｂｊに接続されている。また、トランジスタＴｒ
５のソース領域とドレイン領域は、一方は電源線Ｖｉ
に、もう一方はトランジスタＴｒ１のゲート電極に接続
されている。The gate electrode of the transistor Tr5 is connected to the second scanning line Gbj. Also, the transistor Tr
One of the source region and the drain region is a power supply line Vi.
The other is connected to the gate electrode of the transistor Tr1.
【０１０６】ＯＬＥＤ２１６は陽極と陰極を有してい
る。The OLED 216 has an anode and a cathode.
【０１０７】対向電極の電位は、一定の高さに保たれて
いる。The potential of the counter electrode is kept at a constant height.
【０１０８】なお、トランジスタＴｒ３とＴｒ４は、ｎ
チャネル型トランジスタとｐチャネル型トランジスタの
どちらでも良い。ただし、トランジスタＴｒ３とトラン
ジスタＴｒ４の極性は同じである。The transistors Tr3 and Tr4 have n
Either a channel transistor or a p-channel transistor may be used. However, the polarities of the transistor Tr3 and the transistor Tr4 are the same.
【０１０９】また、トランジスタＴｒ１とＴｒ２は、ト
ランジスタＴｒ３とＴｒ４と逆の極性を有している。し
たがって、トランジスタＴｒ３及びＴｒ４がオンのと
き、Ｔｒ２はオフであり、逆にトランジスタＴｒ３及び
Ｔｒ４がオフのとき、Ｔｒ２はオンである。The transistors Tr1 and Tr2 have polarities opposite to those of the transistors Tr3 and Tr4. Therefore, when the transistors Tr3 and Tr4 are on, Tr2 is off, and conversely, when the transistors Tr3 and Tr4 are off, Tr2 is on.
【０１１０】そして、陽極を画素電極として用い、陰極
を対向電極として用いる場合、トランジスタＴｒ１とＴ
ｒ２はｐチャネル型トランジスタである。逆に、陽極を
対向電極として用い、陰極を画素電極として用いる場
合、トランジスタＴｒ１とＴｒ２はｎチャネル型トラン
ジスタである。If the anode is used as a pixel electrode and the cathode is used as a counter electrode, the transistors Tr1 and T
r2 is a p-channel transistor. Conversely, when the anode is used as a counter electrode and the cathode is used as a pixel electrode, the transistors Tr1 and Tr2 are n-channel transistors.
【０１１１】保持容量２１５はトランジスタＴｒ１のゲ
ート電極と電源線Ｖｉとの間に形成されている。保持容
量２１５はトランジスタＴｒ１のゲート電極とソース領
域の間の電圧（ゲート電圧）を維持するために設けられ
ているが、必ずしも設ける必要はない。The storage capacitor 215 is formed between the gate electrode of the transistor Tr1 and the power supply line Vi. The storage capacitor 215 is provided to maintain a voltage (gate voltage) between the gate electrode and the source region of the transistor Tr1, but is not necessarily provided.
【０１１２】図９に示した画素は、実施の形態３で示し
た駆動方法で動作する。ただし、図９に示した画素の場
合、非表示期間における画素の動作は、図６に示したも
のとは異なる。図９に示した画素の場合、非表示期間に
おいてトランジスタＴｒ５がオンになることで、Ｔｒ１
のゲート電圧が０に近くなり、Ｔｒ１はオフになる。そ
して、トランジスタＴｒ２はオンになっており、しかし
Ｔｒ１はオフなので、ＯＬＥＤ２１６にＯＬＥＤ駆動電
流は流れず、ＯＬＥＤ２１６はオフになる。よって、そ
の動作は書き込み期間と表示期間と非表示期間に分けて
説明することが可能である。なお、詳しい駆動のタイミ
ングについては実施の形態３を参照することができるの
で、ここでは省略する。The pixel shown in FIG. 9 operates by the driving method described in the third embodiment. However, in the case of the pixel shown in FIG. 9, the operation of the pixel in the non-display period is different from that shown in FIG. In the case of the pixel shown in FIG. 9, when the transistor Tr5 is turned on during the non-display period, Tr1 is turned on.
Becomes close to 0, and Tr1 is turned off. Then, since the transistor Tr2 is on but the transistor Tr1 is off, no OLED drive current flows through the OLED 216 and the OLED 216 turns off. Therefore, the operation can be described separately in a writing period, a display period, and a non-display period. Note that Embodiment 3 can be referred to for the detailed drive timing, and thus the description is omitted here.
【０１１３】（実施例３）本実施例では、実施の形態２
において示した駆動方法における、サブフレーム期間Ｓ
Ｆ１〜ＳＦｎの出現する順序について説明する。(Embodiment 3) In this embodiment, the second embodiment will be described.
In the sub-frame period S in the driving method shown in FIG.
The order in which F1 to SFn appear will be described.
【０１１４】図１０に、１フレーム期間において、ｎ個
の書き込み期間（Ｔａ１〜Ｔａｎ）とｎ個の表示期間
（Ｔｄ１〜Ｔｄｎ）とが出現するタイミングを示す。横
軸は時間を示しており、縦軸は画素が有する第１走査線
の位置を示している。各画素の詳しい動作については実
施の形態２を参照すれば良いので、ここでは省略する。FIG. 10 shows the timing at which n writing periods (Ta1 to Tan) and n display periods (Td1 to Tdn) appear in one frame period. The horizontal axis indicates time, and the vertical axis indicates the position of the first scanning line of the pixel. The detailed operation of each pixel may be referred to in Embodiment Mode 2 and thus is omitted here.
【０１１５】本実施例の駆動方法では、１フレーム期間
中で１番長い表示期間を有するサブフレーム期間（本実
施例ではＳＦｎ）を、１フレーム期間の最初及び最後に
設けない。言い換えると、１フレーム期間中で１番長い
表示期間を有するサブフレーム期間の前後に、同じフレ
ーム期間に含まれる他のサブフレーム期間が出現するよ
うな構成を有している。In the driving method of this embodiment, the sub-frame period (SFn in this embodiment) having the longest display period in one frame period is not provided at the beginning and end of one frame period. In other words, it has a configuration in which another subframe period included in the same frame period appears before and after a subframe period having the longest display period in one frame period.
【０１１６】上記構成によって、中間階調の表示を行っ
たときに、隣り合うフレーム期間同士で発光する表示期
間が隣接することによって起きていた表示むらを、人間
の目に認識されずらくすることができる。With the above-described structure, it is possible to make it difficult for human eyes to recognize display unevenness caused by adjacent display periods emitting light between adjacent frame periods when displaying an intermediate gradation. Can be.
【０１１７】なお本実施例の構成はｎ≧３の場合におい
て有効である。また、本実施例は実施例１と自由に組み
合わせて実施することが可能である。The configuration of this embodiment is effective when n ≧ 3. This embodiment can be implemented in any combination with the first embodiment.
【０１１８】（実施例４）本実施例では、実施例３とは
異なる駆動方法の一例について説明する。(Embodiment 4) In this embodiment, an example of a driving method different from that in Embodiment 3 will be described.
【０１１９】図１１に、１フレーム期間において、ｎ＋
１個の書き込み期間（Ｔａ１〜Ｔａ（ｎ＋１））とｎ＋
１個の表示期間（Ｔｄ１〜Ｔｄ（ｎ＋１））とが出現す
るタイミングを示す。横軸は時間を示しており、縦軸は
画素が有する第１走査線の位置を示している。各画素の
詳しい動作については実施の形態２を参照すれば良いの
で、ここでは省略する。FIG. 11 shows that n +
One writing period (Ta1 to Ta (n + 1)) and n +
The timing at which one display period (Td1 to Td (n + 1)) appears is shown. The horizontal axis indicates time, and the vertical axis indicates the position of the first scanning line of the pixel. The detailed operation of each pixel may be referred to in Embodiment Mode 2 and thus is omitted here.
【０１２０】本実施例ではｎビットのデジタルビデオ信
号に対応して、１フレーム期間内にｎ＋１のサブフレー
ム期間ＳＦ１〜ＳＦ（ｎ＋１）が設けられる。そしてサ
ブフレーム期間ＳＦ１〜ＳＦ（ｎ＋１）は、ｎ＋１個の
書き込み期間（Ｔａ１〜Ｔａ（ｎ＋１））と、ｎ＋１個
の表示期間（Ｔｄ１〜Ｔｄ（ｎ＋１））とを有してい
る。In this embodiment, n + 1 sub-frame periods SF1 to SF (n + 1) are provided within one frame period corresponding to an n-bit digital video signal. The sub-frame periods SF1 to SF (n + 1) have n + 1 writing periods (Ta1 to Ta (n + 1)) and n + 1 display periods (Td1 to Td (n + 1)).
【０１２１】書き込み期間Ｔａｍ（ｍは１〜ｎ＋１の任
意の数）と表示期間Ｔｄｍとを有するサブフレーム期間
はＳＦｍとなる。書き込み期間Ｔａｍの次には、同じビ
ット数に対応する表示期間、この場合Ｔｄｍが出現す
る。The sub-frame period including the writing period Tam (m is an arbitrary number from 1 to n + 1) and the display period Tdm is SFm. After the writing period Tam, a display period corresponding to the same bit number, in this case, Tdm appears.
【０１２２】サブフレーム期間ＳＦ１〜ＳＦｎ−１は、
１〜（ｎ−１）ビットのデジタルビデオ信号の各ビット
に対応している。サブフレーム期間ＳＦｎ及びＳＦ（ｎ
＋１）はｎビット目のデジタルビデオ信号に対応してい
る。The sub-frame periods SF1 to SFn-1 are:
It corresponds to each bit of the digital video signal of 1 to (n-1) bits. The sub-frame periods SFn and SF (n
+1) corresponds to the n-th bit digital video signal.
【０１２３】また本実施例では、同じビットのデジタル
ビデオ信号に対応するサブフレーム期間ＳＦｎとＳＦ
（ｎ＋１）は連続して出現しない。言い換えると、同じ
ビットのデジタルビデオ信号に対応するサブフレーム期
間ＳＦｎとＳＦ（ｎ＋１）の間に、他のサブフレーム期
間が設けられている。In this embodiment, the sub-frame periods SFn and SF corresponding to the digital video signal of the same bit are used.
(N + 1) does not appear continuously. In other words, another subframe period is provided between the subframe periods SFn and SF (n + 1) corresponding to the digital video signal of the same bit.
【０１２４】１フレーム期間中に書き込み期間Ｔａと表
示期間Ｔｄとが繰り返し出現することで、１つの画像を
表示することが可能である。A single image can be displayed by repeatedly appearing the writing period Ta and the display period Td during one frame period.
【０１２５】表示期間Ｔｄ１〜Ｔｄ（ｎ＋１）の長さ
は、Ｔｄ１：Ｔｄ２：…：（Ｔｄｎ＋Ｔｄ（ｎ＋１））
＝２0：２1：…：２n-1を満たす。The length of the display periods Td1 to Td (n + 1) is Td1: Td2: ... :( Tdn + Td (n + 1))
= 2 0 : 2 1 : ...: 2 n-1 is satisfied.
【０１２６】本発明の駆動方法では、１フレーム期間中
における発光する表示期間の長さの和を制御すること
で、階調を表示する。In the driving method of the present invention, gradation is displayed by controlling the sum of the lengths of the display periods during which light is emitted during one frame period.
【０１２７】本実施例は上記構成によって、中間階調の
表示を行ったときに、隣り合うフレーム期間同士で発光
する表示期間が隣接することによって起きていた表示む
らを、図５及び図１０に示した駆動方法に比べて、人間
の目に認識されずらくすることができる。In the present embodiment, the display unevenness caused by the adjacent display periods emitting light between adjacent frame periods during the display of the intermediate gradation by the above configuration is shown in FIGS. 5 and 10. Compared to the driving method shown, it is possible to make it harder for human eyes to recognize.
【０１２８】なお本実施例では、同じビットに対応する
サブフレーム期間が２つある場合について説明したが、
本発明はこれに限定されない。１フレーム期間内に同じ
ビットに対応するサブフレーム期間が３つ以上設けられ
ていても良い。In this embodiment, the case where there are two sub-frame periods corresponding to the same bit has been described.
The present invention is not limited to this. Three or more subframe periods corresponding to the same bit may be provided in one frame period.
【０１２９】また、本実施例では最上位ビットのデジタ
ルビデオ信号に対応するサブフレーム期間を複数設けた
が、本発明はこれに限定されない。最上位ビット以外の
ビットのデジタルビデオ信号に対応するサブフレーム期
間を複数設けても良い。また、対応するサブフレーム期
間が複数設けられたビットは１つだけに限られず、いく
つかのビットのそれぞれに複数のサブフレーム期間が対
応するような構成にしても良い。In the present embodiment, a plurality of sub-frame periods corresponding to the most significant bit digital video signal are provided, but the present invention is not limited to this. A plurality of subframe periods corresponding to digital video signals of bits other than the most significant bit may be provided. Further, the number of bits provided with a plurality of corresponding subframe periods is not limited to one, and a configuration may be employed in which a plurality of subframe periods correspond to each of several bits.
【０１３０】なお本実施例の構成はｎ≧２の場合におい
て有効である。また、本実施例は実施例１、３と自由に
組み合わせて実施することが可能である。The configuration of this embodiment is effective when n ≧ 2. This embodiment can be implemented in any combination with Embodiments 1 and 3.
【０１３１】（実施例５）本実施例では、実施の形態３
に示した駆動方法において、の出現する順序について説
明する。ただし本実施例ではｎ＝６、ｌ＝５の場合につ
いて説明する。なお、本実施例では本発明の駆動方法の
一例について説明しており、対応するデジタルビデオ信
号のビット数ｎやｌの値については、本発明は本実施例
の構成に限定されない。なお本実施例の構成はデジタル
ビデオ信号のビット数が３以上の場合において有効であ
る。(Embodiment 5) In this embodiment, the third embodiment will be described.
Will be described in the order of appearance in the driving method shown in FIG. However, in this embodiment, the case where n = 6 and l = 5 will be described. In the present embodiment, an example of the driving method of the present invention is described, and the present invention is not limited to the configuration of the present embodiment with respect to the values of the corresponding bits n and l of the digital video signal. The configuration of this embodiment is effective when the number of bits of the digital video signal is 3 or more.
【０１３２】図１２に、本実施例の駆動方法において、
書き込み期間と、表示期間と、非表示期間とが出現する
タイミングを示す。横軸は時間を示しており、縦軸は画
素が有する第１走査線及び第２走査線の位置を示してい
る。ただし、書き込み期間は短いので、図を見やすくす
るために、各ビットに対応する書き込み期間Ｔａ１〜Ｔ
ａ６の開始されるタイミングを矢印で示した。また、対
応するビットごとに、１ライン目の画素の書き込み期間
が開始されてから、ｙライン目の画素の書き込み期間が
終了するまでの期間（ΣＴａ１〜ΣＴａ６）を矢印で示
す。FIG. 12 shows a driving method according to this embodiment.
The timings at which a writing period, a display period, and a non-display period appear are shown. The horizontal axis indicates time, and the vertical axis indicates the positions of the first scanning line and the second scanning line of the pixel. However, since the write period is short, the write periods Ta1 to Ta
The timing at which a6 is started is indicated by an arrow. Further, for each corresponding bit, an arrow indicates a period (ΔTa1 to ΔTa6) from the start of the pixel writing period of the first line to the end of the pixel writing period of the yth line.
【０１３３】また、画素の詳しい動作については、実施
の形態３を参照することができるので、ここでは説明を
省略する。[0133] The detailed operation of the pixel can be referred to Embodiment Mode 3, and the description is omitted here.
【０１３４】はじめに１ライン目の画素において、書き
込み期間Ｔａ４が開始される。書き込み期間Ｔａ４が開
始されると、４ビット目のデジタルビデオ信号が１ライ
ン目の画素に入力される。First, the writing period Ta4 is started in the pixels on the first line. When the writing period Ta4 starts, the fourth bit digital video signal is input to the pixels on the first line.
【０１３５】そして、１ライン目の画素において書き込
み期間Ｔａ４が終了すると、次に２ライン目以降の画素
においても、順に書き込み期間Ｔａ４が開始される。そ
して１ライン目の画素の場合と同様に、各ラインの画素
に４ビット目のデジタルビデオ信号が入力される。When the writing period Ta4 ends in the pixels on the first line, the writing period Ta4 starts in the pixels on the second and subsequent lines in order. Then, as in the case of the pixels on the first line, the digital video signal of the fourth bit is input to the pixels on each line.
【０１３６】一方、２ライン目以降の画素において書き
込み期間Ｔａ４が開始されるのと同時並行して、１ライ
ン目の画素において表示期間Ｔｄ４が開始される。表示
期間Ｔｄ４が開始されると、４ビット目のデジタルビデ
オ信号によって１ライン目の画素が表示を行う。On the other hand, in parallel with the start of the writing period Ta4 in the pixels of the second and subsequent lines, the display period Td4 starts in the pixels of the first line. When the display period Td4 starts, the pixels on the first line perform display using the digital video signal of the fourth bit.
【０１３７】そして、１ライン目の画素において表示期
間Ｔｄ４が開始された後、２ライン目以降の画素におい
ても順に書き込み期間Ｔａ４が終了し、表示期間Ｔｄ４
が開始される。そして、４ビット目のデジタルビデオ信
号によって各ラインの画素が表示を行う。After the display period Td4 is started in the pixels on the first line, the writing period Ta4 is sequentially ended also in the pixels on the second and subsequent lines, and the display period Td4
Is started. Then, the pixels of each line perform display by the digital video signal of the fourth bit.
【０１３８】一方、２ライン目以降のラインの画素にお
いて表示期間Ｔｄ４が開始した後、１ライン目の画素に
おいて表示期間Ｔｄ４が終了し、非表示期間Ｔｅ４が開
始される。なお、２ライン目以降のラインの画素におい
て表示期間Ｔｄ４が開始されるのと同時並行して、１ラ
イン目の画素において表示期間Ｔｄ４が終了し、非表示
期間Ｔｅ４が開始されても良い。On the other hand, after the display period Td4 starts in the pixels of the second and subsequent lines, the display period Td4 ends in the pixels of the first line, and the non-display period Te4 starts. Note that the display period Td4 may end and the non-display period Te4 may start in the pixels on the first line at the same time as the display period Td4 starts in the pixels on the second and subsequent lines.
【０１３９】非表示期間Ｔｅ４が開始されると、１ライ
ン目の画素が表示を行わなくなる。When the non-display period Te4 starts, the pixels on the first line stop displaying.
【０１４０】次に、１ライン目の画素において非表示期
間Ｔｅ４が開始された後、２ライン目以降の画素におい
ても順に表示期間Ｔｄ４が終了し、非表示期間Ｔｅ４が
開始される。よって、各ラインの画素が表示を行わなく
なる。Next, after the non-display period Te4 starts in the pixels on the first line, the display period Td4 also ends in the pixels on the second and subsequent lines, and the non-display period Te4 starts. Therefore, the pixels in each line do not perform display.
【０１４１】一方、２ライン目以降のラインの画素にお
いて非表示期間Ｔｅ４が開始されるのと同時並行、もし
くは全ての画素において非表示期間Ｔｅ４が開始された
後に、１ライン目の画素において書き込み期間Ｔａ５が
開始される。On the other hand, at the same time as the start of the non-display period Te4 in the pixels of the second and subsequent lines, or after the start of the non-display period Te4 in all the pixels, the writing period in the pixels of the first line is started. Ta5 is started.
【０１４２】１ライン目の画素において書き込み期間Ｔ
ａ５が開始されると、５ビット目のデジタルビデオ信号
が１ライン目の画素に入力される。そして、１ライン目
の画素において書き込み期間Ｔａ５が終了すると、２ラ
イン目以降の画素においても、順に書き込み期間Ｔａ５
が開始される。In the pixel on the first line, the writing period T
When a5 is started, the digital video signal of the fifth bit is input to the pixels of the first line. Then, when the writing period Ta5 ends in the pixels on the first line, the writing period Ta5 is sequentially performed on the pixels on the second and subsequent lines.
Is started.
【０１４３】一方、１ライン目の画素において書き込み
期間Ｔａ５が終了した後、２ライン目以降のラインの画
素において書き込み期間Ｔａ５が開始されるのと同時並
行して、１ライン目の画素において表示期間Ｔｄ５が開
始される。表示期間Ｔｄ５においても、表示期間Ｔｄ５
と同様に、５ビット目のデジタルビデオ信号によって画
素が表示を行う。On the other hand, after the writing period Ta5 ends in the pixels of the first line, the display period starts in the pixels of the first line in parallel with the start of the writing period Ta5 in the pixels of the second and subsequent lines. Td5 is started. Also in the display period Td5, the display period Td5
Similarly to the above, the pixel performs display by the digital video signal of the fifth bit.
【０１４４】そして、１ライン目の画素において表示期
間Ｔｄ５が開始された後、２ライン目以降の画素におい
ても、順に書き込み期間Ｔａ５が終了し、表示期間Ｔｄ
５が開始される。After the display period Td5 is started in the pixels on the first line, the writing period Ta5 is sequentially ended in the pixels on the second and subsequent lines, and the display period Td
5 starts.
【０１４５】次に、全てのラインの画素において表示期
間Ｔｄ５が開始された後、１ライン目の画素において表
示期間Ｔｄ５が終了し、書き込み期間Ｔａ２が開始され
る。Next, after the display period Td5 is started in the pixels of all the lines, the display period Td5 is ended in the pixels of the first line, and the writing period Ta2 is started.
【０１４６】１ライン目の画素において書き込み期間Ｔ
ａ２が開始されると、２ビット目のデジタルビデオ信号
が１ライン目の画素に入力される。In the pixel on the first line, the writing period T
When a2 starts, the digital video signal of the second bit is input to the pixels of the first line.
【０１４７】そして、１ライン目の画素において書き込
み期間Ｔａ２が終了すると、次に２ライン目以降の画素
においても、順に書き込み期間Ｔａ２が開始される。そ
して１ライン目の画素の場合と同様に、各ラインの画素
に２ビット目のデジタルビデオ信号が入力される。When the writing period Ta2 ends in the pixels on the first line, the writing period Ta2 starts in the pixels on the second and subsequent lines in order. Then, as in the case of the pixels on the first line, the digital video signal of the second bit is input to the pixels on each line.
【０１４８】一方、２ライン目以降の画素において書き
込み期間Ｔａ２が開始されるのと同時並行して、１ライ
ン目の画素において表示期間Ｔｄ２が開始される。表示
期間Ｔｄ２が開始されると、２ビット目のデジタルビデ
オ信号によって１ライン目の画素が表示を行う。On the other hand, in parallel with the start of the writing period Ta2 in the pixels on the second and subsequent lines, the display period Td2 starts in the pixels on the first line. When the display period Td2 starts, the pixels on the first line perform display using the digital video signal of the second bit.
【０１４９】そして、１ライン目の画素において表示期
間Ｔｄ２が開始された後、２ライン目以降の画素におい
ても順に書き込み期間Ｔａ２が終了し、表示期間Ｔｄ２
が開始される。そして、２ビット目のデジタルビデオ信
号によって各ラインの画素が表示を行う。After the display period Td2 is started in the pixels on the first line, the writing period Ta2 is sequentially ended in the pixels on the second and subsequent lines, and the display period Td2 is started.
Is started. Then, the pixels in each line perform display by the digital video signal of the second bit.
【０１５０】一方、２ライン目以降のラインの画素にお
いて表示期間Ｔｄ２が開始されるのと同時並行して、１
ライン目の画素において表示期間Ｔｄ２が終了し、非表
示期間Ｔｅ２が開始される。On the other hand, at the same time as the start of the display period Td2 in the pixels of the second and subsequent lines, 1
In the pixels on the line, the display period Td2 ends, and the non-display period Te2 starts.
【０１５１】非表示期間Ｔｅ２が開始されると、１ライ
ン目の画素が表示を行わなくなる。When the non-display period Te2 starts, the pixels on the first line stop displaying.
【０１５２】次に、１ライン目の画素において非表示期
間Ｔｅ２が開始された後、２ライン目以降の画素におい
ても順に表示期間Ｔｄ２が終了し、非表示期間Ｔｅ２が
開始される。よって、各ラインの画素が表示を行わなく
なる。Next, after the non-display period Te2 is started in the pixels on the first line, the display period Td2 is sequentially ended in the pixels on the second and subsequent lines, and the non-display period Te2 is started. Therefore, the pixels in each line do not perform display.
【０１５３】一方、２ライン目以降のラインの画素にお
いて非表示期間Ｔｅ２が開始されるのと同時並行、もし
くは全ての画素において非表示期間Ｔｅ２が開始された
後に、１ライン目の画素において書き込み期間Ｔａ３が
開始される。On the other hand, at the same time as the start of the non-display period Te2 in the pixels of the second and subsequent lines, or after the start of the non-display period Te2 in all the pixels, the writing period in the pixels of the first line is started. Ta3 is started.
【０１５４】上述した動作は１〜６の全てのビットのデ
ジタルビデオ信号が画素に入力される前まで繰り返し行
われ、各ラインの画素ごとに、書き込み期間Ｔａと、表
示期間Ｔｄと、非表示期間Ｔｅとが繰り返し出現する。The above operation is repeated until the digital video signals of all the bits 1 to 6 are input to the pixels. For each pixel of each line, the writing period Ta, the display period Td, and the non-display period Te appears repeatedly.
【０１５５】１ライン目の画素において全ての表示期間
Ｔｄ１〜Ｔｄ６が終了した後、１ライン目の画素におい
て１フレーム期間が終了し、再び次のフレーム期間の最
初の書き込み期間（本実施例ではＴａ４）が開始され
る。また１ライン目の画素において１フレーム期間が終
了した後、２ライン目以降の画素においても１フレーム
期間が終了し、再び次のフレーム期間の書き込み期間Ｔ
ａ４が開始される。After all display periods Td1 to Td6 are completed in the pixels on the first line, one frame period is completed in the pixels on the first line, and the first writing period of the next frame period (Ta4 in this embodiment) is resumed. ) Is started. After one frame period ends in the pixels on the first line, one frame period also ends in the pixels on the second and subsequent lines, and the writing period T in the next frame period again
a4 is started.
【０１５６】そして上述した動作が再び繰り返される。
１フレーム期間が開始するタイミングと、終了するタイ
ミングは、各ラインの画素毎に時間差を有している。The above operation is repeated again.
The timing at which one frame period starts and the timing at which one frame period ends have a time difference for each pixel in each line.
【０１５７】全てのラインの画素において１フレーム期
間が終了すると１つの画像を表示することができる。When one frame period ends in the pixels of all the lines, one image can be displayed.
【０１５８】本実施例では、表示期間の長さをＴｄ１：
Ｔｄ２：…：Ｔｄ５：Ｔｄ６＝２0：２1：…：２4：２5
とする。この表示期間の組み合わせで２6階調のうち所
望の階調表示を行うことができる。In this embodiment, the length of the display period is set to Td1:
Td2: ...: Td5: Td6 = 2 0: 2 1: ...: 2 4: 2 5
And A desired gradation display among the 26 gradations can be performed by the combination of the display periods.
【０１５９】１フレーム期間中にＯＬＥＤが発光した表
示期間の長さの総和を求めることによって、当該フレー
ム期間におけるその画素の表示した階調がきまる。例え
ば、本実施例の場合は、全部の表示期間で画素が発光し
た場合の輝度を１００％とすると、Ｔｄ１とＴｄ２にお
いて画素が発光した場合には５％の輝度が表現でき、Ｔ
ｄ３とＴｄ５を選択した場合には３２％の輝度が表現で
きる。By calculating the sum of the lengths of the display periods in which the OLED emits light during one frame period, the displayed gradation of the pixel in the frame period is determined. For example, in the case of this embodiment, assuming that the luminance when the pixel emits light in all display periods is 100%, the luminance of 5% can be expressed when the pixel emits light in Td1 and Td2.
When d3 and Td5 are selected, 32% luminance can be expressed.
【０１６０】なお、各ラインの画素の書き込み期間は互
いに重ならないので、ｙライン目の画素における書き込
み期間が終了した後に、１ライン目の画素における書き
込み期間が開始されるようにする。Since the writing periods of the pixels in each line do not overlap each other, the writing period in the pixels in the first line is started after the writing period in the pixels in the y line ends.
【０１６１】また本実施例では、各ラインの画素の表示
期間Ｔｄ５の長さは、１ライン目の画素の書き込み期間
Ｔａ５が開始されてから、ｙライン目の画素の書き込み
期間Ｔａ５が終了するまでの期間（ΣＴａ５）より、長
いことが肝要である。In this embodiment, the length of the display period Td5 of the pixels on each line is from the start of the write period Ta5 of the pixels on the first line to the end of the write period Ta5 of the pixels on the yth line. It is important that the period is longer than the period (ΔTa5).
【０１６２】また表示期間Ｔｄ１〜Ｔｄ６は、どのよう
な順序で出現させても良い。例えば１フレーム期間中に
おいて、Ｔｄ１の次にＴｄ３、Ｔｄ５、Ｔｄ２、…とい
う順序で表示期間を出現させることも可能である。ただ
し、各ラインの画素における書き込み期間が、互いに重
ならないようにすることが必要である。The display periods Td1 to Td6 may appear in any order. For example, during one frame period, a display period can appear in the order of Td1, Td5, Td2,... After Td1. However, it is necessary that the writing periods in the pixels of each line do not overlap each other.
【０１６３】本発明の駆動方法では、１ライン目の画素
の書き込み期間Ｔａが開始されてから、ｙライン目の画
素の書き込み期間Ｔａが終了するまでの期間、言い換え
ると全ての画素に１ビット分のデジタルビデオ信号を書
き込む期間より、各ラインの画素の表示期間の長さを短
くすることができる。よって、デジタルビデオ信号のビ
ット数が増加しても、下位ビットに対応する表示期間の
長さを短くすることができるので、画面をちらつかせる
ことなく高精細な画像を表示することが可能である。In the driving method of the present invention, a period from the start of the writing period Ta of the pixels on the first line to the end of the writing period Ta of the pixels on the y-th line, in other words, one bit for all the pixels. , The length of the display period of the pixels in each line can be made shorter than the period in which the digital video signal is written. Therefore, even if the number of bits of the digital video signal increases, the length of the display period corresponding to the lower bits can be shortened, so that a high-definition image can be displayed without flickering the screen. .
【０１６４】また、本発明の発光装置は温度変化に左右
されずに一定の輝度を得ることができる。また、カラー
表示において、各色毎に異なるＥＬ材料を有するＯＬＥ
Ｄを設けた場合でも、温度によって各色のＯＬＥＤの輝
度がバラバラに変化して所望の色が得られないというこ
とを防ぐことができる。Further, the light emitting device of the present invention can obtain a constant luminance without being affected by a temperature change. In color display, OLE having different EL materials for each color is used.
Even when D is provided, it is possible to prevent the luminance of the OLED of each color from varying in accordance with the temperature and preventing a desired color from being obtained.
【０１６５】なお本実施例の駆動方法では、１フレーム
期間中で１番長い表示期間（本実施例ではＴｄ６）を、
１フレーム期間の最初及び最後に設けない。言い換える
と、１フレーム期間中で１番長い表示期間の前後に、同
じフレーム期間に含まれる他の表示期間が出現するよう
な構成にしている。In the driving method of the present embodiment, the longest display period (Td6 in the present embodiment) in one frame period is used.
It is not provided at the beginning and end of one frame period. In other words, another display period included in the same frame period appears before and after the longest display period in one frame period.
【０１６６】上記構成によって、中間階調の表示を行っ
たときに、隣り合うフレーム期間同士で発光する表示期
間が隣接することによって起きていた表示むらを、人間
の目に認識されずらくすることができる。With the above-described structure, it is possible to make it difficult for human eyes to recognize display unevenness caused by adjacent display periods that emit light between adjacent frame periods when displaying an intermediate gradation. Can be.
【０１６７】また、本実施例は実施例２と自由に組み合
わせて実施することが可能である。This embodiment can be implemented in any combination with the second embodiment.
【０１６８】（実施例６）本実施例では、ｎビットのデ
ジタルビデオ信号を用いた、実施例５とは異なる駆動方
法の一例について説明する。ただし本実施例ではｌ＝ｎ
−２の場合について説明する。(Embodiment 6) In this embodiment, an example of a driving method different from that of Embodiment 5 using an n-bit digital video signal will be described. However, in this embodiment, l = n
The case of -2 will be described.
【０１６９】本実施例の駆動方法では、同じ最上位ビッ
トのデジタルビデオ信号に対応する表示期間Ｔｄｎと表
示期間Ｔｄ（ｎ＋１）を有している。そして、表示期間
Ｔｄｎと表示期間Ｔｄ（ｎ＋１）のそれぞれに対応し
て、書き込み期間Ｔａｎと書き込み期間Ｔａ（ｎ＋１）
とが設けられている。The driving method of this embodiment has a display period Tdn and a display period Td (n + 1) corresponding to the same digital video signal of the most significant bit. Then, the writing period Tan and the writing period Ta (n + 1) correspond to the display period Tdn and the display period Td (n + 1), respectively.
Are provided.
【０１７０】なお本実施例では、同じビットのデジタル
ビデオ信号に対応する表示期間ＴｄｎとＴｄ（ｎ＋１）
は連続して出現しない。言い換えると、同じビットのデ
ジタルビデオ信号に対応する表示期間ＴｄｎとＴｄ（ｎ
＋１）の間に、他の表示期間が設けられている。In this embodiment, the display periods Tdn and Td (n + 1) corresponding to the digital video signal of the same bit are used.
Do not appear consecutively. In other words, the display periods Tdn and Td (n
Another display period is provided between +1).
【０１７１】図１３に、本実施例の駆動方法において、
書き込み期間と、表示期間と、非表示期間とが出現する
タイミングを示す。横軸は時間を示しており、縦軸は画
素が有する第１走査線及び第２走査線の位置を示してい
る。ただし、書き込み期間は短いので、図を見やすくす
るために、各ビットに対応する書き込み期間Ｔａ１〜Ｔ
ａ（ｎ＋１）の開始されるタイミングを矢印で示した。
また、対応するビットごとに、１ライン目の画素の書き
込み期間が開始されてから、ｙライン目の画素の書き込
み期間が終了するまでの期間（ΣＴａ１〜ΣＴａ（ｎ＋
１））を矢印で示す。FIG. 13 shows a driving method according to this embodiment.
The timings at which a writing period, a display period, and a non-display period appear are shown. The horizontal axis indicates time, and the vertical axis indicates the positions of the first scanning line and the second scanning line of the pixel. However, since the write period is short, the write periods Ta1 to Ta
The timing at which a (n + 1) is started is indicated by an arrow.
Further, for each corresponding bit, a period from the start of the writing period of the pixels on the first line to the end of the writing period of the pixels on the y-line (ΣTa1 to ΣTa (n +
1)) is indicated by an arrow.
【０１７２】また、画素の詳しい動作については、実施
の形態の場合と同じであるので、ここでは説明を省略す
る。The detailed operation of the pixel is the same as that of the embodiment, and the description is omitted here.
【０１７３】表示期間Ｔｄ１〜Ｔｄ（ｎ＋１）の長さ
は、Ｔｄ１：Ｔｄ２：…：Ｔｄ（ｎ−１）：（Ｔｄｎ＋
Ｔｄ（ｎ＋１））＝２0：２1：…：２n-1を満たす。The length of the display periods Td1 to Td (n + 1) is Td1: Td2:...: Td (n-1) :( Tdn +
Td (n + 1)) = 2 0: 2 1: ...: meet the 2 n-1.
【０１７４】１フレーム期間中における発光する表示期
間の長さの和を制御することで、階調を表示する。By controlling the sum of the lengths of the display periods during which light emission occurs during one frame period, a gray scale is displayed.
【０１７５】本実施例は上記構成によって、中間階調の
表示を行ったときに、隣り合うフレーム期間同士で発光
する表示期間が隣接することによって起きていた表示む
らを、実施例２の場合に比べて人間の目に認識されずら
くすることができる。In the present embodiment, with the above configuration, when the display of the intermediate gradation is performed, the display unevenness caused by the adjacent display periods emitting light between adjacent frame periods is eliminated. This makes it harder for human eyes to recognize.
【０１７６】なお本実施例では、同じビットに対応する
表示期間が２つある場合について説明したが、本発明は
これに限定されない。１フレーム期間内に同じビットに
対応する表示期間が３つ以上設けられていても良い。In the present embodiment, the case where there are two display periods corresponding to the same bit has been described, but the present invention is not limited to this. Three or more display periods corresponding to the same bit may be provided in one frame period.
【０１７７】また、本実施例では最上位ビットのデジタ
ルビデオ信号に対応する表示期間を複数設けたが、本発
明はこれに限定されない。最上位ビット以外のビットの
デジタルビデオ信号に対応する表示期間を複数設けても
良い。また、対応する表示期間が複数設けられたビット
は１つだけに限られず、いくつかのビットのそれぞれに
複数の表示期間が対応するような構成にしても良い。In this embodiment, a plurality of display periods corresponding to the most significant bit digital video signal are provided, but the present invention is not limited to this. A plurality of display periods corresponding to digital video signals of bits other than the most significant bit may be provided. Further, the number of bits in which a plurality of corresponding display periods are provided is not limited to one, and a configuration may be employed in which a plurality of display periods correspond to each of several bits.
【０１７８】なお本実施例の構成はｎ≧２の場合におい
て有効である。また、本実施例は実施例２または５と自
由に組み合わせて実施することが可能である。The configuration of this embodiment is effective when n ≧ 2. This embodiment can be implemented by being freely combined with Embodiment 2 or 5.
【０１７９】（実施例７）本実施例では、本発明の発光
装置の作製方法について説明する。なお、本実施例で
は、図２に示した画素の作製方法を例にとって説明す
る。また本実施例では、画素が有するトランジスタＴｒ
２、Ｔｒ４の断面図のみ示すが、トランジスタＴｒ１及
びＴｒ３も本実施例の作製方法を参照して作ることが可
能である。またその他画素が有するトランジスタ（例え
ば図９に示す画素ではトランジスタＴｒ５）も、同様に
形成することが可能である。さらに本実施例では、画素
部の周辺に設けられる駆動回路（信号線駆動回路、第１
走査線駆動回路、第２走査線駆動回路）が有するＴＦＴ
を、画素部のＴＦＴと同一基板上に同時に形成する例を
示す。(Embodiment 7) In this embodiment, a method for manufacturing a light emitting device of the present invention will be described. In this embodiment, a method for manufacturing the pixel shown in FIG. 2 will be described as an example. In this embodiment, the transistor Tr included in the pixel
2, only the cross-sectional view of Tr4 is shown, but transistors Tr1 and Tr3 can also be made by referring to the manufacturing method of this embodiment. Further, a transistor included in another pixel (eg, the transistor Tr5 in the pixel illustrated in FIG. 9) can be formed in a similar manner. Further, in this embodiment, a driving circuit (a signal line driving circuit,
TFT included in the scanning line driving circuit and the second scanning line driving circuit)
Are formed simultaneously on the same substrate as the TFTs in the pixel portion.
【０１８０】まず、図１４（Ａ）に示すように、コーニ
ング社の＃７０５９ガラスや＃１７３７ガラスなどに代
表されるバリウムホウケイ酸ガラス、またはアルミノホ
ウケイ酸ガラスなどのガラスから成る基板３０１上に酸
化シリコン膜、窒化シリコン膜または酸化窒化シリコン
膜などの絶縁膜から成る下地膜３０２を形成する。例え
ば、プラズマＣＶＤ法でＳｉＨ4、ＮＨ3、Ｎ2Ｏから作
製される酸化窒化シリコン膜３０２ａを１０〜２００
[ｎｍ]（好ましくは５０〜１００[ｎｍ]）形成し、同様
にＳｉＨ4、Ｎ2Ｏから作製される酸化窒化水素化シリコ
ン膜３０２ｂを５０〜２００[ｎｍ]（好ましくは１００
〜１５０[ｎｍ]）の厚さに積層形成する。本実施例では
下地膜３０２を２層構造として示したが、前記絶縁膜の
単層膜または２層以上積層させた構造として形成しても
良い。First, as shown in FIG. 14A, oxidation is performed on a substrate 301 made of glass such as barium borosilicate glass represented by Corning # 7059 glass or # 1737 glass, or aluminoborosilicate glass. A base film 302 including an insulating film such as a silicon film, a silicon nitride film, or a silicon oxynitride film is formed. For example, a SiH 4, NH 3, N 2 O silicon oxynitride film 302a made from a plasma CVD method from 10 to 200
[nm] (preferably 50 to 100 [nm]), and a silicon oxynitride hydride film 302b similarly made of SiH 4 and N 2 O is formed to a thickness of 50 to 200 [nm] (preferably 100
１５０150 [nm]). Although the base film 302 has a two-layer structure in this embodiment, the base film 302 may be formed as a single-layer film of the insulating film or a structure in which two or more layers are stacked.
【０１８１】島状半導体層３０３〜３０６は、非晶質構
造を有する半導体膜をレーザー結晶化法や公知の熱結晶
化法を用いて作製した結晶質半導体膜で形成する。この
島状半導体層３０３〜３０６の厚さは２５〜８０[ｎｍ]
（好ましくは３０〜６０[ｎｍ]）の厚さで形成する。結
晶質半導体膜の材料に限定はないが、好ましくはシリコ
ンまたはシリコンゲルマニウム（ＳｉＧｅ）合金などで
形成すると良い。The island-shaped semiconductor layers 303 to 306 are formed of a crystalline semiconductor film formed by using a semiconductor film having an amorphous structure by a laser crystallization method or a known thermal crystallization method. The thickness of the island-shaped semiconductor layers 303 to 306 is 25 to 80 [nm].
(Preferably 30 to 60 [nm]). The material of the crystalline semiconductor film is not limited, but is preferably formed of silicon or a silicon germanium (SiGe) alloy.
【０１８２】レーザー結晶化法で結晶質半導体膜を作製
するには、パルス発振型または連続発光型のエキシマレ
ーザーやＹＡＧレーザー、ＹＶＯ4レーザーを用いる。
これらのレーザーを用いる場合には、レーザー発振器か
ら放射されたレーザー光を光学系で線状に集光し半導体
膜に照射する方法を用いると良い。結晶化の条件は実施
者が適宣選択するものであるが、エキシマレーザーを用
いる場合はパルス発振周波数３００[Ｈｚ]とし、レーザ
ーエネルギー密度を１００〜４００[ｍＪ／ｃｍ2](代表
的には２００〜３００[ｍＪ／ｃｍ2])とする。また、Ｙ
ＡＧレーザーを用いる場合にはその第２高調波を用いパ
ルス発振周波数３０〜３００[ｋＨｚ]とし、レーザーエ
ネルギー密度を３００〜６００[ｍＪ／ｃｍ2](代表的に
は３５０〜５００[ｍＪ／ｃｍ2])とすると良い。そして
幅１００〜１０００[μｍ]、例えば４００[μｍ]で線状
に集光したレーザー光を基板全面に渡って照射し、この
時の線状レーザー光の重ね合わせ率（オーバーラップ
率）を５０〜９０[％]として行う。To form a crystalline semiconductor film by a laser crystallization method, a pulse oscillation type or continuous emission type excimer laser, a YAG laser, or a YVO 4 laser is used.
In the case of using these lasers, it is preferable to use a method in which laser light emitted from a laser oscillator is linearly condensed by an optical system and irradiated on a semiconductor film. The crystallization conditions are appropriately selected by the practitioner. When an excimer laser is used, the pulse oscillation frequency is set to 300 [Hz], and the laser energy density is set to 100 to 400 [mJ / cm 2 ] (typically, 200 to 300 [mJ / cm 2 ]). Also, Y
When an AG laser is used, the pulse oscillation frequency is set to 30 to 300 [kHz] using the second harmonic, and the laser energy density is set to 300 to 600 [mJ / cm 2 ] (typically 350 to 500 [mJ / cm]. 2 ]) Then, a laser beam condensed linearly at a width of 100 to 1000 [μm], for example, 400 [μm] is irradiated over the entire surface of the substrate, and the superposition rate (overlap rate) of the linear laser light at this time is 50. Perform as ~ 90 [%].
【０１８３】次いで、島状半導体層３０３〜３０６を覆
うゲート絶縁膜３０７を形成する。ゲート絶縁膜３０７
はプラズマＣＶＤ法またはスパッタ法を用い、厚さを４
０〜１５０[ｎｍ]としてシリコンを含む絶縁膜で形成す
る。本実施例では、１２０[ｎｍ]の厚さで酸化窒化シリ
コン膜で形成する。勿論、ゲート絶縁膜はこのような酸
化窒化シリコン膜に限定されるものでなく、他のシリコ
ンを含む絶縁膜を単層または積層構造として用いても良
い。例えば、酸化シリコン膜を用いる場合には、プラズ
マＣＶＤ法でＴＥＯＳ（Tetraethyl Orthosilicate）と
Ｏ2とを混合し、反応圧力４０[Ｐａ]、基板温度３００
〜４００[℃]とし、高周波（１３．５６[ＭＨｚ]）、電
力密度０．５〜０．８[Ｗ／ｃｍ2]で放電させて形成す
ることが出来る。このようにして作製される酸化シリコ
ン膜は、その後４００〜５００[℃]の熱アニールにより
ゲート絶縁膜として良好な特性を得ることが出来る。Next, a gate insulating film 307 covering the island-shaped semiconductor layers 303 to 306 is formed. Gate insulating film 307
Uses a plasma CVD method or a sputtering method and has a thickness of 4
The insulating film containing silicon is formed to have a thickness of 0 to 150 [nm]. In this embodiment, a silicon oxynitride film is formed with a thickness of 120 [nm]. Needless to say, the gate insulating film is not limited to such a silicon oxynitride film, and another insulating film containing silicon may be used as a single layer or a stacked structure. For example, when a silicon oxide film is used, TEOS (Tetraethyl Orthosilicate) and O 2 are mixed by a plasma CVD method, the reaction pressure is 40 [Pa], and the substrate temperature is 300.
It can be formed by discharging at a high frequency (13.56 [MHz]) and a power density of 0.5 to 0.8 [W / cm 2 ]. The silicon oxide film thus manufactured can obtain favorable characteristics as a gate insulating film by subsequent thermal annealing at 400 to 500 [° C.].
【０１８４】そして、ゲート絶縁膜３０７上にゲート電
極を形成するための第１の導電膜３０８と第２の導電膜
３０９とを形成する。本実施例では、第１の導電膜３０
８をＴａで５０〜１００[ｎｍ]の厚さに形成し、第２の
導電膜３０９をＷで１００〜３００[ｎｍ]の厚さに形成
する。[0184] Then, a first conductive film 308 and a second conductive film 309 for forming a gate electrode are formed over the gate insulating film 307. In the present embodiment, the first conductive film 30
8 is formed to a thickness of 50 to 100 [nm] by Ta, and the second conductive film 309 is formed to a thickness of 100 to 300 [nm] by W.
【０１８５】Ｔａ膜はスパッタ法で、Ｔａのターゲット
をＡｒでスパッタすることにより形成する。この場合、
Ａｒに適量のＸｅやＫｒを加えると、Ｔａ膜の内部応力
を緩和して膜の剥離を防止することが出来る。また、α
相のＴａ膜の抵抗率は２０[μΩｃｍ]程度でありゲート
電極に使用することが出来るが、β相のＴａ膜の抵抗率
は１８０[μΩｃｍ]程度でありゲート電極とするには不
向きである。α相のＴａ膜を形成するために、Ｔａのα
相に近い結晶構造をもつ窒化タンタルを１０〜５０[ｎ
ｍ]程度の厚さでＴａの下地に形成しておくとα相のＴ
ａ膜を容易に得ることが出来る。The Ta film is formed by a sputtering method by sputtering a Ta target with Ar. in this case,
When an appropriate amount of Xe or Kr is added to Ar, the internal stress of the Ta film can be relaxed and the film can be prevented from peeling. Also, α
The phase Ta film has a resistivity of about 20 [μΩcm] and can be used for a gate electrode, but the β phase Ta film has a resistivity of about 180 [μΩcm] and is not suitable for a gate electrode. . In order to form an α-phase Ta film, α
Tantalum nitride having a crystal structure close to the phase is 10 to 50 [n
m] and a thickness of about α m
The film a can be easily obtained.
【０１８６】Ｗ膜を形成する場合には、Ｗをターゲット
としたスパッタ法で形成する。その他に６フッ化タング
ステン（ＷＦ6）を用いる熱ＣＶＤ法で形成することも
出来る。いずれにしてもゲート電極として使用するため
には低抵抗化を図る必要があり、Ｗ膜の抵抗率は２０
[μΩｃｍ]以下にすることが望ましい。Ｗ膜は結晶粒を
大きくすることで低抵抗率化を図ることが出来るが、Ｗ
中に酸素などの不純物元素が多い場合には結晶化が阻害
され高抵抗化する。このことより、スパッタ法による場
合、純度９９．９９９９[％]または純度９９．９９
[％]のＷターゲットを用い、さらに成膜時に気相中から
の不純物の混入がないように十分配慮してＷ膜を形成す
ることにより、抵抗率９〜２０[μΩｃｍ]を実現するこ
とが出来る。When forming a W film, it is formed by a sputtering method using W as a target. Alternatively, it can be formed by a thermal CVD method using tungsten hexafluoride (WF 6 ). In any case, it is necessary to lower the resistance in order to use it as a gate electrode.
It is desirable to set it to [μΩcm] or less. The resistivity of the W film can be reduced by enlarging the crystal grains.
When there are many impurity elements such as oxygen therein, crystallization is inhibited and the resistance is increased. From this, when the sputtering method is used, the purity is 99.9999% or 99.99%.
A resistivity of 9 to 20 [μΩcm] can be realized by using a W target of [%] and forming a W film with sufficient care so as not to mix impurities from the gas phase during film formation. I can do it.
【０１８７】なお、本実施例では、第１の導電膜３０８
をＴａ、第２の導電膜３０９をＷとしたが、特に限定さ
れず、いずれもＴａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕなど
から選ばれた元素、または前記元素を主成分とする合金
材料もしくは化合物材料で形成してもよい。また、リン
等の不純物元素をドーピングした多結晶シリコン膜に代
表される半導体膜を用いてもよい。本実施例以外の他の
組み合わせの一例で望ましいものとしては、第１の導電
膜３０８を窒化タンタル（ＴａＮ）で形成し、第２の導
電膜３０９をＷとする組み合わせ、第１の導電膜３０８
を窒化タンタル（ＴａＮ）で形成し、第２の導電膜３０
９をＡｌとする組み合わせ、第１の導電膜３０８を窒化
タンタル（ＴａＮ）で形成し、第２の導電膜３０９をＣ
ｕとする組み合わせが挙げられる。（図１４（Ａ））In this embodiment, the first conductive film 308 is used.
Is Ta, and the second conductive film 309 is W. However, the present invention is not particularly limited thereto, and any of them is an element selected from Ta, W, Ti, Mo, Al, Cu, or the like, or an alloy material containing the above element as a main component. Alternatively, it may be formed of a compound material. Alternatively, a semiconductor film typified by a polycrystalline silicon film doped with an impurity element such as phosphorus may be used. A desirable example of another combination other than this embodiment is a combination in which the first conductive film 308 is formed of tantalum nitride (TaN) and the second conductive film 309 is W.
Is formed of tantalum nitride (TaN), and the second conductive film 30 is formed.
9, the first conductive film 308 is formed of tantalum nitride (TaN), and the second conductive film 309 is formed of C.
and a combination with u. (FIG. 14A)
【０１８８】次に、レジストによるマスク３１０を形成
し、電極及び配線を形成するための第１のエッチング処
理を行う。本実施例ではＩＣＰ（Inductively Coupled
Plasma：誘導結合型プラズマ）エッチング法を用い、エ
ッチング用ガスにＣＦ4とＣｌ2を混合し、１[Ｐａ]の圧
力でコイル型の電極に５００[Ｗ]のＲＦ（１３．５６
[ＭＨｚ]）電力を投入してプラズマを生成して行う。基
板側（試料ステージ）にも１００[Ｗ]のＲＦ（１３．５
６[ＭＨｚ]）電力を投入し、実質的に負の自己バイアス
電圧を印加する。ＣＦ4とＣｌ2を混合した場合にはＷ膜
及びＴａ膜とも同程度にエッチングされる。Next, a mask 310 made of a resist is formed, and a first etching process for forming electrodes and wirings is performed. In this embodiment, ICP (Inductively Coupled)
Plasma: an inductively coupled plasma) etching method, CF 4 and Cl 2 are mixed as an etching gas, and 500 [W] RF (13.56) is applied to a coil-type electrode at a pressure of 1 [Pa].
[MHz]) Power is supplied to generate plasma. 100 [W] RF (13.5) is also provided on the substrate side (sample stage).
6 [MHz]) Power is applied and a substantially negative self-bias voltage is applied. When CF 4 and Cl 2 are mixed, both the W film and the Ta film are etched to the same extent.
【０１８９】上記エッチング条件では、レジストによる
マスクの形状を適したものとすることにより、基板側に
印加するバイアス電圧の効果により第１の導電層及び第
２の導電層の端部がテーパー形状となる。テーパー部の
角度は１５〜４５°となる。ゲート絶縁膜上に残渣を残
すことなくエッチングするためには、１０〜２０[％]程
度の割合でエッチング時間を増加させると良い。Ｗ膜に
対する酸化窒化シリコン膜の選択比は２〜４（代表的に
は３）であるので、オーバーエッチング処理により、酸
化窒化シリコン膜が露出した面は２０〜５０[ｎｍ]程度
エッチングされることになる。こうして、第１のエッチ
ング処理により第１の導電層と第２の導電層から成る第
１の形状の導電層３１１〜３１５（第１の導電層３１１
ａ〜３１５ａと第２の導電層３１１ｂ〜３１５ｂ）を形
成する。このとき、ゲート絶縁膜３０７においては、第
１の形状の導電層３１１〜３１５で覆われない領域は２
０〜５０[ｎｍ]程度エッチングされ薄くなった領域が形
成される。また、マスク３１０も上記エッチングにより
表面がエッチングされた。Under the above etching conditions, by making the shape of the resist mask suitable, the end portions of the first conductive layer and the second conductive layer are tapered due to the effect of the bias voltage applied to the substrate side. Become. The angle of the tapered portion is 15 to 45 °. In order to perform etching without leaving a residue on the gate insulating film, the etching time may be increased by about 10 to 20%. Since the selectivity ratio of the silicon oxynitride film to the W film is 2 to 4 (typically 3), the exposed surface of the silicon oxynitride film is etched by about 20 to 50 [nm] by the over-etching process. become. Thus, by the first etching process, the first shape conductive layers 311 to 315 (the first conductive layer 311) including the first conductive layer and the second conductive layer are formed.
a to 315a and second conductive layers 311b to 315b). At this time, in the gate insulating film 307, the region that is not covered with the first shape conductive layers 311 to 315 is 2
A region that is etched and thinned by about 0 to 50 [nm] is formed. The surface of the mask 310 was also etched by the above etching.
【０１９０】そして、第１のドーピング処理を行いｎ型
を付与する不純物元素を添加する。ドーピングの方法は
イオンドープ法もしくはイオン注入法で行えば良い。イ
オンドープ法の条件はドーズ量を１×１０13〜５×１０
14[ａｔｏｍｓ／ｃｍ2]とし、加速電圧を６０〜１００
[ｋｅＶ]として行う。ｎ型を付与する不純物元素として
１５族に属する元素、典型的にはリン（Ｐ）または砒素
（Ａｓ）を用いるが、ここではリン（Ｐ）を用いる。こ
の場合、導電層３１１〜３１４がｎ型を付与する不純物
元素に対するマスクとなり、自己整合的に第１の不純物
領域３１７〜３２０が形成される。第１の不純物領域３
１７〜３２０には１×１０20〜１×１０ 21[ａｔｏｍｓ
／ｃｍ3]の濃度範囲でｎ型を付与する不純物元素を添加
する。（図１４（Ｂ））Then, a first doping process is performed to perform an n-type
Is added. The doping method is
This may be performed by an ion doping method or an ion implantation method. I
The condition of the on-doping method is that the dose amount is 1 × 1013~ 5 × 10
14[atoms / cmTwo] And the acceleration voltage is 60 to 100
Performed as [keV]. As an impurity element imparting n-type
Group 15 elements, typically phosphorus (P) or arsenic
(As) is used, but phosphorus (P) is used here. This
In the case of, the conductive layers 311 to 314 are impurities that impart n-type.
It becomes a mask for the element, and the first impurity is self-aligned.
Regions 317 to 320 are formed. First impurity region 3
1 × 10 for 17-32020~ 1 × 10 twenty one[atoms
/ CmThreeAdd impurity element that gives n-type in the concentration range
I do. (FIG. 14 (B))
【０１９１】次に、図１４（Ｃ）に示すように、レジス
トマスク３１０は除去しないまま、第２のエッチング処
理を行う。エッチングガスにＣＦ4とＣｌ2とＯ2とを用
い、Ｗ膜を選択的にエッチングする。この時、第２のエ
ッチング処理により第２の形状の導電層３２５〜３２９
（第１の導電層３２５ａ〜３２９ａと第２の導電層３２
５ｂ〜３２９ｂ）を形成する。このとき、ゲート絶縁膜
３０７においては、第２の形状の導電層３２５〜３２９
で覆われない領域はさらに２０〜５０[ｎｍ]程度エッチ
ングされ薄くなった領域が形成される。Next, as shown in FIG. 14C, a second etching process is performed without removing the resist mask 310. Using CF 4, Cl 2 and O 2 as an etching gas, the W film is selectively etched. At this time, the second shape conductive layers 325 to 329 are formed by the second etching process.
(The first conductive layers 325a to 329a and the second conductive layer 32
5b to 329b) are formed. At this time, in the gate insulating film 307, the second shape conductive layers 325 to 329
The region which is not covered with is further etched by about 20 to 50 [nm] to form a thinned region.
【０１９２】Ｗ膜やＴａ膜のＣＦ4とＣｌ2の混合ガスに
よるエッチング反応は、生成されるラジカルまたはイオ
ン種と反応生成物の蒸気圧から推測することが出来る。
ＷとＴａのフッ化物と塩化物の蒸気圧を比較すると、Ｗ
のフッ化物であるＷＦ6が極端に高く、その他のＷＣ
ｌ5、ＴａＦ5、ＴａＣｌ5は同程度である。従って、Ｃ
Ｆ4とＣｌ2の混合ガスではＷ膜及びＴａ膜共にエッチン
グされる。しかし、この混合ガスに適量のＯ2を添加す
るとＣＦ4とＯ2が反応してＣＯとＦになり、Ｆラジカル
またはＦイオンが多量に発生する。その結果、フッ化物
の蒸気圧が高いＷ膜のエッチング速度が増大する。一
方、ＴａはＦが増大しても相対的にエッチング速度の増
加は少ない。また、ＴａはＷに比較して酸化されやすい
ので、Ｏ2を添加することでＴａの表面が酸化される。
Ｔａの酸化物はフッ素や塩素と反応しないためさらにＴ
ａ膜のエッチング速度は低下する。従って、Ｗ膜とＴａ
膜とのエッチング速度に差を作ることが可能となりＷ膜
のエッチング速度をＴａ膜よりも大きくすることが可能
となる。The etching reaction of the W film or the Ta film by the mixed gas of CF 4 and Cl 2 can be estimated from the generated radicals or ionic species and the vapor pressure of the reaction product.
Comparing the vapor pressures of fluorides and chlorides of W and Ta, W
WF 6 is extremely high and other WC
l 5 , TaF 5 and TaCl 5 are comparable. Therefore, C
With the mixed gas of F 4 and Cl 2 , both the W film and the Ta film are etched. However, when an appropriate amount of O 2 is added to this mixed gas, CF 4 and O 2 react to form CO and F, and a large amount of F radicals or F ions are generated. As a result, the etching rate of the W film having a high fluoride vapor pressure increases. On the other hand, in Ta, the increase in the etching rate is relatively small even if F increases. Further, since Ta is more easily oxidized than W, the surface of Ta is oxidized by adding O 2 .
Since the oxide of Ta does not react with fluorine or chlorine,
The etching rate of the a film decreases. Therefore, the W film and Ta
It is possible to make a difference in the etching rate with the film, and it is possible to make the etching rate of the W film larger than that of the Ta film.
【０１９３】そして、図１５（Ａ）に示すように第２の
ドーピング処理を行う。この場合、第１のドーピング処
理よりもドーズ量を下げて高い加速電圧の条件としてｎ
型を付与する不純物元素をドーピングする。例えば、加
速電圧を７０〜１２０[ｋｅＶ]とし、１×１０13[ａｔ
ｏｍｓ／ｃｍ2]のドーズ量で行い、図１４（Ｂ）で島状
半導体層に形成された第１の不純物領域の内側に新たな
不純物領域を形成する。ドーピングは、第２の形状の導
電層３２５〜３２８を不純物元素に対するマスクとして
用い、第１の導電層３２５ａ〜３２８ａの下側の領域に
も不純物元素が添加されるようにドーピングする。こう
して、第３の不純物領域３３２〜３３５が形成される。
この第３の不純物領域３３２〜３３５に添加されたリン
（Ｐ）の濃度は、第１の導電層３２５ａ〜３２８ａのテ
ーパー部の膜厚に従って緩やかな濃度勾配を有してい
る。なお、第１の導電層３２５ａ〜３２８ａのテーパー
部と重なる半導体層において、第１の導電層３２５ａ〜
３２８ａのテーパー部の端部から内側に向かって若干、
不純物濃度が低くなっているものの、ほぼ同程度の濃度
である。Then, a second doping process is performed as shown in FIG. In this case, the dose is lower than that of the first doping process, and n is set as a condition of a high acceleration voltage.
Doping with an impurity element for giving a mold. For example, the acceleration voltage is set to 70 to 120 [keV], and 1 × 10 13 [at
oms / cm 2 ], and a new impurity region is formed inside the first impurity region formed in the island-shaped semiconductor layer in FIG. The doping is performed using the second shape conductive layers 325 to 328 as a mask for the impurity element, so that the impurity element is also added to the regions below the first conductive layers 325a to 328a. Thus, third impurity regions 332 to 335 are formed.
The concentration of phosphorus (P) added to third impurity regions 332 to 335 has a gentle concentration gradient according to the thickness of the tapered portions of first conductive layers 325a to 328a. Note that in the semiconductor layer overlapping with the tapered portions of the first conductive layers 325a to 328a,
Slightly inward from the end of the tapered portion of 328a,
Although the impurity concentration is low, they are almost the same.
【０１９４】図１５（Ｂ）に示すように第３のエッチン
グ処理を行う。エッチングガスにＣＨＦ6を用い、反応
性イオンエッチング法（ＲＩＥ法）を用いて行う。第３
のエッチング処理により、第１の導電層３２５ａ〜３２
９ａのテーパー部を部分的にエッチングして、第１の導
電層が半導体層と重なる領域が縮小される。第３のエッ
チング処理によって、第３の形状の導電層３３６〜３４
０（第１の導電層３３６ａ〜３４０ａと第２の導電層３
３６ｂ〜３４０ｂ）を形成する。このとき、ゲート絶縁
膜３０７においては、第３の形状の導電層３３６〜３４
０で覆われない領域はさらに２０〜５０[ｎｍ]程度エッ
チングされ薄くなった領域が形成される。A third etching process is performed as shown in FIG. This is performed using a reactive ion etching method (RIE method) using CHF 6 as an etching gas. Third
Of the first conductive layers 325a to 325
By partially etching the tapered portion 9a, a region where the first conductive layer overlaps with the semiconductor layer is reduced. By the third etching process, the third shape conductive layers 336 to 34 are formed.
0 (the first conductive layers 336a to 340a and the second conductive layer 3
36b to 340b) are formed. At this time, in the gate insulating film 307, the third shape conductive layers 336 to 34
The region not covered with 0 is further etched by about 20 to 50 [nm] to form a thinned region.
【０１９５】第３のエッチング処理によって、第３の不
純物領域３３２〜３３５においては、第１の導電層３３
６ａ〜３３９ａと重なる第３の不純物領域３３２ａ〜３
３５ａと、第１の不純物領域と第３の不純物領域との間
の第２の不純物領域３３２ｂ〜３３５ｂとが形成され
る。By the third etching process, the first conductive layer 33 is formed in the third impurity regions 332 to 335.
Third impurity regions 332a-3 overlapping with 6a-339a
35a and second impurity regions 332b to 335b between the first impurity region and the third impurity region are formed.
【０１９６】そして、図１５（Ｃ）に示すように、ｐチ
ャネル型ＴＦＴを形成する島状半導体層３０３、３０６
に第1の導電型とは逆の導電型の第４の不純物領域３４
３〜３４８を形成する。第３の形状の導電層３３６ｂ、
３３９ｂを不純物元素に対するマスクとして用い、自己
整合的に不純物領域を形成する。このとき、ｎチャネル
型ＴＦＴを形成する島状半導体層３０４、３０５および
第３の形状の導電層３４０は、レジストマスク３５０で
全面を被覆しておく。不純物領域３４３〜３４８にはそ
れぞれ異なる濃度でリンが添加されているが、ジボラン
（Ｂ2Ｈ6）を用いたイオンドープ法で形成し、そのいず
れの領域においても不純物濃度が２×１０20〜２×１０
21[ａｔｏｍｓ／ｃｍ3]となるようにする。Then, as shown in FIG. 15C, the island-shaped semiconductor layers 303 and 306 forming the p-channel TFT are formed.
A fourth impurity region 34 of a conductivity type opposite to the first conductivity type.
3 to 348 are formed. A third shape conductive layer 336b,
Using 339b as a mask for the impurity element, an impurity region is formed in a self-aligned manner. At this time, the entire surface of the island-shaped semiconductor layers 304 and 305 forming the n-channel TFT and the conductive layer 340 of the third shape are covered with a resist mask 350. Although the impurity regions 343 to 348 are doped with phosphorus in different concentrations, respectively, formed by ion doping using diborane (B 2 H 6), the impurity concentration in that any region is 2 × 10 20 ~ 2 × 10
21 [atoms / cm 3 ].
【０１９７】以上までの工程でそれぞれの島状半導体層
に不純物領域が形成される。島状半導体層と重なる第３
の形状の導電層３３６〜３３９がゲート電極として機能
する。また、第３の形状の導電層３４０はゲート配線と
して機能する。Through the above steps, impurity regions are formed in the respective island-shaped semiconductor layers. Third overlapping with the island-shaped semiconductor layer
The conductive layers 336 to 339 each having the shape shown in FIG. Further, the third shape conductive layer 340 functions as a gate wiring.
【０１９８】レジストマスク３５０を除去した後、導電
型の制御を目的として、それぞれの島状半導体層に添加
された不純物元素を活性化する工程を行う。この工程は
ファーネスアニール炉を用いる熱アニール法で行う。そ
の他に、レーザーアニール法、またはラピッドサーマル
アニール法（ＲＴＡ法）を適用することが出来る。熱ア
ニール法では酸素濃度が１[ppm]以下、好ましくは０．
１[ppm]以下の窒素雰囲気中で４００〜７００[℃]、代
表的には５００〜６００[℃]で行うものであり、本実施
例では５００[℃]で４時間の熱処理を行う。ただし、第
３の形状の導電層３３６〜３４０に用いた配線材料が熱
に弱い場合には、配線等を保護するため層間絶縁膜（シ
リコンを主成分とする）を形成した後で活性化を行うこ
とが好ましい。なお、第３の形状の導電層３４０はゲー
ト配線であり、その一部はトランジスタＴｒ１（図示せ
ず）のゲート電極として機能しており、なおかつトラン
ジスタＴｒ３（図示せず）のソース領域もしくはドレイ
ン領域に接続されている。After removing the resist mask 350, a step of activating the impurity element added to each island-shaped semiconductor layer is performed for the purpose of controlling the conductivity type. This step is performed by a thermal annealing method using a furnace annealing furnace. In addition, a laser annealing method or a rapid thermal annealing method (RTA method) can be applied. In the thermal annealing method, the oxygen concentration is 1 ppm or less, preferably 0.1 ppm.
The heat treatment is performed in a nitrogen atmosphere of 1 ppm or less at 400 to 700 ° C., typically 500 to 600 ° C. In this embodiment, the heat treatment is performed at 500 ° C. for 4 hours. However, when the wiring material used for the third shape conductive layers 336 to 340 is weak to heat, activation is performed after forming an interlayer insulating film (mainly containing silicon) to protect the wiring and the like. It is preferred to do so. Note that the third shape conductive layer 340 is a gate wiring, a part of which functions as a gate electrode of the transistor Tr1 (not shown), and a source or drain region of the transistor Tr3 (not shown). It is connected to the.
【０１９９】さらに、３〜１００[％]の水素を含む雰囲
気中で、３００〜４５０[℃]で１〜１２時間の熱処理を
行い、島状半導体層を水素化する工程を行う。この工程
は熱的に励起された水素により半導体層のダングリング
ボンドを終端する工程である。水素化の他の手段とし
て、プラズマ水素化（プラズマにより励起された水素を
用いる）を行っても良い。Further, a heat treatment is performed at 300 to 450 ° C. for 1 to 12 hours in an atmosphere containing 3 to 100% of hydrogen to hydrogenate the island-like semiconductor layer. In this step, dangling bonds in the semiconductor layer are terminated by thermally excited hydrogen. As another means of hydrogenation, plasma hydrogenation (using hydrogen excited by plasma) may be performed.
【０２００】次いで、図１６（Ａ）に示すように、第１
の層間絶縁膜３５５を酸化窒化シリコン膜から１００〜
２００[ｎｍ]の厚さで形成する。その上に有機絶縁物材
料から成る第２の層間絶縁膜３５６を形成した後、第１
の層間絶縁膜３５５、第２の層間絶縁膜３５６、および
ゲート絶縁膜３０７に対してコンタクトホールを形成
し、接続配線３５７〜３６３をパターニング形成する。
なお３６３は電源線であり、３６０は信号線である。Next, as shown in FIG.
Of the interlayer insulating film 355 from the silicon oxynitride film
It is formed with a thickness of 200 [nm]. After forming a second interlayer insulating film 356 made of an organic insulating material thereon,
Are formed in the interlayer insulating film 355, the second interlayer insulating film 356, and the gate insulating film 307, and the connection wirings 357 to 363 are formed by patterning.
363 is a power supply line, and 360 is a signal line.
【０２０１】第２の層間絶縁膜３５６としては、有機樹
脂を材料とする膜を用い、その有機樹脂としてはポリイ
ミド、ポリアミド、アクリル、ＢＣＢ（ベンゾシクロブ
テン）等を使用することが出来る。特に、第２の層間絶
縁膜３５６は平坦化の意味合いが強いので、平坦性に優
れたアクリルが好ましい。本実施例ではＴＦＴによって
形成される段差を十分に平坦化しうる膜厚でアクリル膜
を形成する。好ましくは１〜５[μｍ]（さらに好ましく
は２〜４[μｍ]）とすれば良い。As the second interlayer insulating film 356, a film made of an organic resin is used, and as the organic resin, polyimide, polyamide, acrylic, BCB (benzocyclobutene), or the like can be used. In particular, since the second interlayer insulating film 356 has a strong meaning of flattening, acrylic having excellent flatness is preferable. In this embodiment, an acrylic film is formed with a thickness that can sufficiently flatten a step formed by a TFT. Preferably, it is 1-5 [μm] (more preferably, 2-4 [μm]).
【０２０２】コンタクトホールの形成は、ドライエッチ
ングまたはウエットエッチングを用い、ｎ型の不純物領
域３１７〜３１９またはｐ型の不純物領域３４５、３４
８に達するコンタクトホール、ゲート配線３４０に達す
るコンタクトホール、容量配線（図示せず）に達するコ
ンタクトホール（図示せず）をそれぞれ形成する。The contact holes are formed by dry etching or wet etching to form n-type impurity regions 317 to 319 or p-type impurity regions 345 and 34.
8, a contact hole reaching the gate wiring 340, and a contact hole (not shown) reaching the capacitor wiring (not shown) are formed.
【０２０３】また、接続配線３５７〜３６３として、Ｔ
ｉ膜を１００[ｎｍ]、Ｔｉを含むアルミニウム膜を３０
０[ｎｍ]、Ｔｉ膜１５０[ｎｍ]をスパッタ法で連続形成
した３層構造の積層膜を所望の形状にパターニングした
ものを用いる。勿論、他の導電膜を用いても良い。Also, as connection wirings 357 to 363, T
i film is 100 [nm], and aluminum film containing Ti is 30 [nm].
A three-layer laminated film in which 0 [nm] and a Ti film 150 [nm] are continuously formed by a sputtering method is patterned into a desired shape. Of course, another conductive film may be used.
【０２０４】次に、接続配線（ドレイン配線）３６２に
接する画素電極３６５をパターニング形成する。なお、
接続配線にはソース配線とドレイン配線とが含まれる。
ソース配線とは、活性層のソース領域に接続された配線
であり、ドレイン配線とはドレイン領域に接続された配
線を意味する。Next, the pixel electrode 365 in contact with the connection wiring (drain wiring) 362 is formed by patterning. In addition,
The connection wiring includes a source wiring and a drain wiring.
The source wiring is a wiring connected to the source region of the active layer, and the drain wiring is a wiring connected to the drain region.
【０２０５】また、本実施例では、画素電極３６５とし
てＩＴＯ膜を１１０[ｎｍ]の厚さに形成し、パターニン
グを行った。画素電極３６５を接続配線３６２と接する
ように配置することでコンタクトを取っている。また、
酸化インジウムに２〜２０[％]の酸化亜鉛（ＺｎＯ）を
混合した透明導電膜を用いても良い。この画素電極３６
５がＯＬＥＤの陽極となる。（図１６（Ａ））In this embodiment, an ITO film having a thickness of 110 [nm] is formed as the pixel electrode 365 and is patterned. Contact is established by arranging the pixel electrode 365 so as to be in contact with the connection wiring 362. Also,
A transparent conductive film in which 2 to 20% of zinc oxide (ZnO) is mixed with indium oxide may be used. This pixel electrode 36
5 becomes the anode of the OLED. (FIG. 16A)
【０２０６】次に、図１６（Ｂ）に示すように、珪素を
含む絶縁膜（本実施例では酸化珪素膜）を５００[ｎｍ]
の厚さに形成し、画素電極３６５に対応する位置に開口
部を形成して、バンクとして機能する第３の層間絶縁膜
３６６を形成する。開口部を形成する際、ウエットエッ
チング法を用いることで容易にテーパー形状の側壁とす
ることが出来る。開口部の側壁が十分になだらかでない
と段差に起因する有機発光層の劣化が顕著な問題となっ
てしまうため、注意が必要である。Next, as shown in FIG. 16B, an insulating film containing silicon (a silicon oxide film in this embodiment) is formed to a thickness of 500 nm.
And an opening is formed at a position corresponding to the pixel electrode 365 to form a third interlayer insulating film 366 functioning as a bank. When the opening is formed, a tapered side wall can be easily formed by using a wet etching method. Care must be taken because if the side wall of the opening is not sufficiently smooth, deterioration of the organic light emitting layer due to the step will become a significant problem.
【０２０７】次に、有機発光層３６７および陰極（Ｍｇ
Ａｇ電極）３６８を、真空蒸着法を用いて大気解放しな
いで連続形成する。なお、有機発光層３６７の膜厚は８
０〜２００[ｎｍ]（典型的には１００〜１２０[ｎ
ｍ]）、陰極３６８の厚さは１８０〜３００[ｎｍ]（典
型的には２００〜２５０[ｎｍ]）とすれば良い。Next, the organic light emitting layer 367 and the cathode (Mg
(Ag electrode) 368 is continuously formed using a vacuum deposition method without opening to the atmosphere. The thickness of the organic light emitting layer 367 is 8
0 to 200 [nm] (typically 100 to 120 [n]
m]), and the thickness of the cathode 368 may be 180 to 300 [nm] (typically 200 to 250 [nm]).
【０２０８】この工程では、赤色に対応する画素、緑色
に対応する画素および青色に対応する画素に対して順
次、有機発光層および陰極を形成する。但し、有機発光
層は溶液に対する耐性に乏しいためフォトリソグラフィ
技術を用いずに各色個別に形成しなくてはならない。そ
こでメタルマスクを用いて所望の画素以外を隠し、必要
箇所だけ選択的に有機発光層を形成するのが好ましい。In this step, an organic light emitting layer and a cathode are sequentially formed for the pixel corresponding to red, the pixel corresponding to green, and the pixel corresponding to blue. However, since the organic light-emitting layer has poor resistance to a solution, it must be formed individually for each color without using a photolithography technique. Therefore, it is preferable that a portion other than the desired pixel is hidden using a metal mask, and an organic light emitting layer is selectively formed only at a necessary portion.
【０２０９】即ち、まず赤色に対応する画素以外を全て
隠すマスクをセットし、そのマスクを用いて赤色発光の
有機発光層を選択的に形成する。次いで、緑色に対応す
る画素以外を全て隠すマスクをセットし、そのマスクを
用いて緑色発光の有機発光層を選択的に形成する。次い
で、同様に青色に対応する画素以外を全て隠すマスクを
セットし、そのマスクを用いて青色発光の有機発光層を
選択的に形成する。なお、ここでは全て異なるマスクを
用いるように記載しているが、同じマスクを使いまわし
ても構わない。That is, first, a mask for hiding all pixels other than pixels corresponding to red is set, and an organic light emitting layer for emitting red light is selectively formed using the mask. Next, a mask for hiding all pixels other than pixels corresponding to green is set, and an organic light emitting layer for emitting green light is selectively formed using the mask. Next, similarly, a mask for covering all pixels other than the pixel corresponding to blue is set, and an organic light emitting layer for emitting blue light is selectively formed using the mask. Note that all the masks are described herein as being different, but the same mask may be used again.
【０２１０】ここではＲＧＢに対応した３種類のＯＬＥ
Ｄを形成する方式を用いたが、白色発光のＯＬＥＤとカ
ラーフィルタを組み合わせた方式、青色または青緑発光
のＯＬＥＤと蛍光体（蛍光性の色変換層：ＣＣＭ）とを
組み合わせた方式、陰極（対向電極）に透明電極を利用
してＲＧＢに対応したＯＬＥＤを重ねる方式などを用い
ても良い。Here, three types of OLE corresponding to RGB are used.
The method of forming D was used, but a method of combining a white light emitting OLED and a color filter, a method of combining a blue or blue-green light emitting OLED and a phosphor (fluorescent color conversion layer: CCM), and a cathode ( A method may be used in which OLEDs corresponding to RGB are overlapped using a transparent electrode on the opposing electrode).
【０２１１】なお、有機発光層３６７としては公知の材
料を用いることが出来る。公知の材料としては、駆動電
圧を考慮すると有機材料を用いるのが好ましい。例えば
正孔注入層、正孔輸送層、発光層および電子注入層でな
る４層構造を有機発光層とすれば良い。[0211] As the organic light emitting layer 367, a known material can be used. As a known material, it is preferable to use an organic material in consideration of a driving voltage. For example, a four-layer structure including a hole injection layer, a hole transport layer, a light emitting layer, and an electron injection layer may be used as the organic light emitting layer.
【０２１２】次に陰極３６８を形成する。なお本実施例
では陰極３６８としてＭｇＡｇを用いたが、本発明はこ
れに限定されない。陰極３６８として他の公知の材料を
用いても良い。Next, a cathode 368 is formed. In this embodiment, MgAg is used as the cathode 368, but the present invention is not limited to this. Other known materials may be used for the cathode 368.
【０２１３】画素電極３６５と、有機発光層３６７と、
陰極３６８とが重なっている部分が、ＯＬＥＤ３７５に
相当する。The pixel electrode 365, the organic light emitting layer 367,
The portion where the cathode 368 overlaps corresponds to the OLED 375.
【０２１４】また、次に保護電極３６９を蒸着法により
形成する。保護電極３６９は、大気開放せずに陰極３６
８と連続して形成しても良い。保護電極３６９は有機発
光層３６７を水分や酸素から保護するのに有効であるNext, a protective electrode 369 is formed by an evaporation method. The protection electrode 369 is connected to the cathode 36 without opening to the atmosphere.
8 may be formed continuously. The protective electrode 369 is effective for protecting the organic light emitting layer 367 from moisture and oxygen.
【０２１５】また、保護電極３６９は陰極３６８の劣化
を防ぐために設けられ、アルミニウムを主成分とする金
属膜が代表的である。勿論、他の材料でも良い。また、
有機発光層３６７、陰極３６８は非常に水分に弱いの
で、保護電極３６９までを大気解放しないで連続的に形
成し、外気から有機発光層を保護することが望ましい。The protection electrode 369 is provided to prevent the deterioration of the cathode 368, and is typically a metal film containing aluminum as a main component. Of course, other materials may be used. Also,
Since the organic light emitting layer 367 and the cathode 368 are very sensitive to moisture, it is desirable to form the protective electrode 369 continuously without opening to the atmosphere to protect the organic light emitting layer from the outside air.
【０２１６】最後に、窒化珪素膜でなるパッシベーショ
ン膜３７０を３００[ｎｍ]の厚さに形成する。パッシベ
ーション膜３７０を形成しておくことで、有機発光層３
６７を水分等から保護することができ、ＯＬＥＤの信頼
性をさらに高めることが出来る。なおパッシベーション
膜３７０は必ずしも設ける必要はない。Finally, a passivation film 370 made of a silicon nitride film is formed to a thickness of 300 [nm]. By forming the passivation film 370 in advance, the organic light emitting layer 3
67 can be protected from moisture and the like, and the reliability of the OLED can be further improved. Note that the passivation film 370 is not necessarily provided.
【０２１７】こうして図１６（Ｂ）に示すような構造の
発光装置が完成する。３７１は駆動回路部のｐチャネル
型ＴＦＴ、３７２は駆動回路部のｎチャネル型ＴＦＴ、
３７３はトランジスタＴｒ４、３７４はトランジスタＴ
ｒ２を意味している。Thus, a light emitting device having a structure as shown in FIG. 16B is completed. 371 is a p-channel TFT of the driving circuit portion, 372 is an n-channel TFT of the driving circuit portion,
373 is a transistor Tr4, 374 is a transistor T
It means r2.
【０２１８】ところで、本実施例の発光装置は、画素部
だけでなく駆動回路にも最適な構造のＴＦＴを配置する
ことにより、非常に高い信頼性を示し、動作特性も向上
しうる。また結晶化工程においてＮｉ等の金属触媒を添
加し、結晶性を高めることも可能である。それによっ
て、信号線駆動回路の駆動周波数を１０[ＭＨｚ]以上に
することが可能である。Incidentally, the light emitting device of this embodiment exhibits extremely high reliability and can improve operating characteristics by arranging a TFT having an optimum structure not only for the pixel portion but also for the driving circuit. It is also possible to add a metal catalyst such as Ni in the crystallization step to enhance the crystallinity. Thus, the driving frequency of the signal line driving circuit can be set to 10 MHz or more.
【０２１９】なお、実際には図１６（Ｂ）の状態まで完
成したら、さらに外気に曝されないように、気密性が高
く、脱ガスの少ない保護フィルム（ラミネートフィル
ム、紫外線硬化樹脂フィルム等）や透光性のシーリング
材でパッケージング（封入）することが好ましい。その
際、シーリング材の内部を不活性雰囲気にしたり、内部
に吸湿性材料（例えば酸化バリウム）を配置したりする
とＯＬＥＤの信頼性が向上する。When the structure shown in FIG. 16B is actually completed, a protective film (laminate film, ultraviolet curable resin film, etc.) with high airtightness and low degassing or a transparent film is provided so as not to be further exposed to the outside air. It is preferable to package (enclose) with an optical sealing material. At this time, the reliability of the OLED is improved by setting the inside of the sealing material to an inert atmosphere or disposing a hygroscopic material (for example, barium oxide) inside.
【０２２０】また、パッケージング等の処理により気密
性を高めたら、基板上に形成された素子又は回路から引
き回された端子と外部信号端子とを接続するためのコネ
クタを取り付ける。When the airtightness is enhanced by processing such as packaging, a connector for connecting a terminal led from an element or a circuit formed on the substrate to an external signal terminal is attached.
【０２２１】また、本実施例で示す工程に従えば、発光
装置の作製に必要なフォトマスクの数を抑えることが出
来る。その結果、工程を短縮し、製造コストの低減及び
歩留まりの向上に寄与することが出来る。Further, according to the steps described in this embodiment, the number of photomasks required for manufacturing a light emitting device can be reduced. As a result, the process can be shortened, which can contribute to a reduction in manufacturing cost and an improvement in yield.
【０２２２】本実施例は、実施例１〜６と自由に組み合
わせて実施することが可能である。This embodiment can be implemented by freely combining with Embodiments 1 to 6.
【０２２３】（実施例８）本実施例では、実施例２にお
いて形成した画素の上面図について説明する。図１７に
本実施例の画素の上面図を示す。なお図１７は、図１６
（Ａ）の工程が終了した時点における、画素の上面図に
相当する。図１７では、層間絶縁膜やゲート絶縁膜など
の各種絶縁膜は、配線や半導体層の位置を明確にするた
めに省略した。また、同じ層に形成される配線は同じハ
ッチで示す。(Embodiment 8) In this embodiment, a top view of a pixel formed in Embodiment 2 will be described. FIG. 17 shows a top view of the pixel of this embodiment. Note that FIG.
This corresponds to a top view of a pixel at the time when the step (A) is completed. In FIG. 17, various insulating films such as an interlayer insulating film and a gate insulating film are omitted for clarifying the positions of wirings and semiconductor layers. Wirings formed in the same layer are indicated by the same hatches.
【０２２４】図１７の、破線Ａ−Ａ’における断面図
が、図１６（Ａ）のＡ−Ａ’の部分に相当する。図１８
に、図１７の破線Ｂ−Ｂ’における断面図を示す。A cross-sectional view taken along a broken line AA ′ in FIG. 17 corresponds to a portion AA ′ in FIG. FIG.
FIG. 17 shows a sectional view taken along a broken line BB ′ in FIG.
【０２２５】図１７に示す画素は、信号線として機能す
る接続配線３６０（Ｓｉ）と、第１走査線３８０（Ｇａ
ｊ）と、第２走査線３８１（Ｇｂｊ）と、電源線３６３
（Ｖｉ）を１つづつ有している。そして、第１走査線３
８０の一部である３８２、３２７は、それぞれトランジ
スタＴｒ３と、Ｔｒ４のゲート電極に相当する。The pixel shown in FIG. 17 includes a connection line 360 (Si) functioning as a signal line and a first scanning line 380 (Ga).
j), the second scanning line 381 (Gbj), and the power supply line 363.
(Vi) one by one. And the first scanning line 3
Reference numerals 382 and 327, which are a part of 80, correspond to the gate electrodes of the transistors Tr3 and Tr4, respectively.
【０２２６】トランジスタＴｒ３のソース領域とドレイ
ン領域は、一方は信号線３６０に接続されており、もう
一方は接続配線３８３を介してゲート配線３４０に接続
されている。ゲート配線３４０の一部３８４はトランジ
スタＴｒ１のゲート電極として機能している。One of a source region and a drain region of the transistor Tr3 is connected to the signal line 360, and the other is connected to the gate line 340 via the connection line 383. A part 384 of the gate wiring 340 functions as a gate electrode of the transistor Tr1.
【０２２７】また、トランジスタＴｒ４のソース領域と
ドレイン領域は、一方は信号線３６０に接続されてお
り、もう一方は接続配線３６１を介してトランジスタＴ
ｒ１のドレイン領域及びトランジスタＴｒ２のソース領
域に接続されている。One of a source region and a drain region of the transistor Tr4 is connected to the signal line 360, and the other is connected to the transistor T4 through a connection line 361.
It is connected to the drain region of r1 and the source region of transistor Tr2.
【０２２８】トランジスタＴｒ１のソース領域は電源線
３６３に接続されている。また、トランジスタＴｒ２の
ドレイン領域は接続配線３６２を介して画素電極３６５
に接続されている。The source region of the transistor Tr1 is connected to the power supply line 363. Further, the drain region of the transistor Tr2 is connected to the pixel electrode 365 via the connection line 362.
It is connected to the.
【０２２９】第２走査線３８１の一部である３２８は、
トランジスタＴｒ２のゲート電極として機能している。A part 328 of the second scanning line 381 is
It functions as a gate electrode of the transistor Tr2.
【０２３０】電源線３６３は、第１及び第２層間絶縁膜
を間に挟んで、ゲート配線３４０と重なっている。ゲー
ト配線３４０は、ゲート絶縁膜（図示せず）を間に挟ん
で、半導体膜に不純物を添加することで形成された容量
配線３８５と重なっている。電源線３６３と容量配線３
８５とは、コンタクトホールを介して接続されている。
なお、ゲート配線３４０と容量配線３８５がゲート絶縁
膜を間に挟んで重なっている部分が、保持容量３８６に
相当する。さらに、電源線３６３が第１及び第２層間絶
縁膜を間に挟んでゲート配線３４０と重なっている部分
も保持容量として用いても良い。[0230] The power supply line 363 overlaps the gate wiring 340 with the first and second interlayer insulating films interposed therebetween. The gate wiring 340 overlaps with the capacitor wiring 385 formed by adding an impurity to the semiconductor film with a gate insulating film (not shown) interposed therebetween. Power supply line 363 and capacitance line 3
85 is connected via a contact hole.
Note that a portion where the gate wiring 340 and the capacitor wiring 385 overlap with the gate insulating film interposed therebetween corresponds to the storage capacitor 386. Further, a portion where the power supply line 363 overlaps with the gate wiring 340 with the first and second interlayer insulating films interposed therebetween may be used as a storage capacitor.
【０２３１】この電源線３６３の上を、各画素を区切る
隔壁（バンク）の下に形成することによって、開口率を
落とすことなく保持容量および電源線を形成することが
できる。By forming the power supply line 363 below a partition (bank) that separates each pixel, a storage capacitor and a power supply line can be formed without reducing the aperture ratio.
【０２３２】本実施例で示した画素の上面図は、本発明
の構成のほんの一例に過ぎず、図１７に示した画素の上
面図は、本実施例で示した構成に限定されない。なお本
実施例は、実施例１〜７と自由に組み合わせて実施する
ことが可能である。The top view of the pixel shown in this embodiment is merely an example of the structure of the present invention, and the top view of the pixel shown in FIG. 17 is not limited to the structure shown in this embodiment. Note that this embodiment can be implemented by freely combining with Embodiments 1 to 7.
【０２３３】（実施例９）本実施例では、図８に示した
画素の上面図について説明する。図１９に本実施例の画
素の上面図を示す。なお図１７は、画素電極の形成が終
了し、有機発光層を成膜する前の段階における、画素の
上面図に相当する。図１９では、層間絶縁膜やゲート絶
縁膜などの各種絶縁膜は、配線や半導体層の位置を明確
にするために省略した。また、同じ層に形成される配線
は同じハッチで示す。[Embodiment 9] In this embodiment, a top view of the pixel shown in FIG. 8 will be described. FIG. 19 shows a top view of the pixel of this embodiment. Note that FIG. 17 corresponds to a top view of the pixel in a stage after the formation of the pixel electrode and before the organic light-emitting layer is formed. In FIG. 19, various insulating films such as an interlayer insulating film and a gate insulating film are omitted in order to clarify the positions of wirings and semiconductor layers. Wirings formed in the same layer are indicated by the same hatches.
【０２３４】図１９に示す画素は、信号線として機能す
る接続配線５６０（Ｓｉ）と、走査線５８０（Ｇｊ）
と、電源線５６３（Ｖｉ）を１つづつ有している。そし
て、走査線５８０の一部である５８２、５２７、５２８
は、それぞれトランジスタＴｒ３と、Ｔｒ４と、Ｔｒ２
のゲート電極に相当する。The pixel shown in FIG. 19 includes a connection wiring 560 (Si) functioning as a signal line and a scanning line 580 (Gj).
And one power supply line 563 (Vi). Then, 582, 527, 528 which are a part of the scanning line 580
Are the transistors Tr3, Tr4, Tr2
Gate electrode.
【０２３５】トランジスタＴｒ３のソース領域とドレイ
ン領域は、一方は信号線５６０に接続されており、もう
一方は接続配線５８３を介してゲート配線５４０に接続
されている。ゲート配線５４０の一部５８４はトランジ
スタＴｒ１のゲート電極として機能している。One of a source region and a drain region of the transistor Tr3 is connected to the signal line 560, and the other is connected to the gate line 540 through the connection line 583. A part 584 of the gate wiring 540 functions as a gate electrode of the transistor Tr1.
【０２３６】また、トランジスタＴｒ４のソース領域と
ドレイン領域は、一方は信号線５６０に接続されてお
り、もう一方は接続配線５６１を介してトランジスタＴ
ｒ１のドレイン領域及びトランジスタＴｒ２のソース領
域に接続されている。One of a source region and a drain region of the transistor Tr4 is connected to the signal line 560, and the other is connected to the transistor T4 through the connection wiring 561.
It is connected to the drain region of r1 and the source region of transistor Tr2.
【０２３７】トランジスタＴｒ１のソース領域は電源線
５６３に接続されている。また、トランジスタＴｒ２の
ドレイン領域は接続配線５６２を介して画素電極５６５
に接続されている。The source region of the transistor Tr1 is connected to the power supply line 563. Further, the drain region of the transistor Tr2 is connected to the pixel electrode 565 via the connection wiring 562.
It is connected to the.
【０２３８】電源線５６３は、第１及び第２層間絶縁膜
を間に挟んで、ゲート配線５４０と重なっている。ゲー
ト配線５４０は、ゲート絶縁膜（図示せず）を間に挟ん
で、半導体膜に不純物を添加することで形成された容量
配線５８５と重なっている。電源線５６３と容量配線５
８５とは、コンタクトホールを介して接続されている。
なお、ゲート配線５４０と容量配線５８５がゲート絶縁
膜を間に挟んで重なっている部分が、保持容量５８６に
相当する。さらに、電源線５６３が第１及び第２層間絶
縁膜を間に挟んでゲート配線５４０と重なっている部分
も保持容量として用いても良い。The power supply line 563 overlaps the gate wiring 540 with the first and second interlayer insulating films interposed therebetween. The gate wiring 540 overlaps with a capacitor wiring 585 formed by adding an impurity to the semiconductor film with a gate insulating film (not shown) interposed therebetween. Power line 563 and capacitance line 5
85 is connected via a contact hole.
Note that a portion where the gate wiring 540 and the capacitor wiring 585 overlap with a gate insulating film interposed therebetween corresponds to the storage capacitor 586. Further, a portion where the power supply line 563 overlaps with the gate wiring 540 with the first and second interlayer insulating films interposed therebetween may be used as a storage capacitor.
【０２３９】この電源線５６３の上を、各画素を区切る
隔壁（バンク）の下に形成することによって、開口率を
落とすことなく保持容量および電源線を形成することが
できる。By forming the power supply line 563 above a partition (bank) that separates each pixel, a storage capacitor and a power supply line can be formed without reducing the aperture ratio.
【０２４０】本実施例で示した画素の上面図は、本発明
の構成のほんの一例に過ぎず、図１９に示した画素の上
面図は、本実施例で示した構成に限定されない。なお本
実施例は、実施例１〜７と自由に組み合わせて実施する
ことが可能である。The top view of the pixel shown in this embodiment is only one example of the structure of the present invention, and the top view of the pixel shown in FIG. 19 is not limited to the structure shown in this embodiment. Note that this embodiment can be implemented by freely combining with Embodiments 1 to 7.
【０２４１】（実施例１０）本実施例では、デジタルビ
デオ信号を用いて駆動する本発明の発光装置が有する駆
動回路（信号線駆動回路及び第１走査線駆動回路）の構
成について説明する。[Embodiment 10] In this embodiment, the structure of a driving circuit (a signal line driving circuit and a first scanning line driving circuit) included in a light emitting device of the present invention driven by using a digital video signal will be described.
【０２４２】図２０に信号線駆動回路６０１の構成をブ
ロック図で示す。６０２はシフトレジスタ、６０３は記
憶回路Ａ、６０４は記憶回路Ｂ、６０５は定電流回路で
ある。FIG. 20 is a block diagram showing the structure of the signal line driving circuit 601. 602 is a shift register, 603 is a storage circuit A, 604 is a storage circuit B, and 605 is a constant current circuit.
【０２４３】シフトレジスタ６０２にはクロック信号Ｃ
ＬＫと、スタートパルス信号ＳＰが入力されている。ま
た記憶回路Ａ６０３にはデジタルビデオ信号（Ｄｉｇｉ
ｔａｌ Ｖｉｄｅｏ Ｓｉｇｎａｌｓ）が入力されてお
り、記憶回路Ｂ６０４にはラッチ信号（Ｌａｔｃｈ Ｓ
ｉｇｎａｌｓ）が入力されている。定電流回路６０５か
ら出力される一定の信号電流Ｉｃは信号線へ入力され
る。The shift register 602 has a clock signal C
LK and a start pulse signal SP are input. The storage circuit A603 stores a digital video signal (Digi
tal Video Signals) is input, and a latch signal (Latch S) is supplied to the storage circuit B604.
Signals) have been input. The constant signal current Ic output from the constant current circuit 605 is input to the signal line.
【０２４４】図２１に信号線駆動回路６０１のより詳し
い構成を示す。FIG. 21 shows a more detailed structure of the signal line driving circuit 601.
【０２４５】シフトレジスタ６０２に所定の配線からク
ロック信号ＣＬＫとスタートパルス信号ＳＰとが入力さ
れることによって、タイミング信号が生成される。タイ
ミング信号は記憶回路Ａ６０３が有する複数のラッチＡ
（ＬＡＴＡ＿１〜ＬＡＴＡ＿ｘ）にそれぞれ入力され
る。なおこのときシフトレジスタ６０２において生成さ
れたタイミング信号を、バッファ等で緩衝増幅してか
ら、記憶回路Ａ６０３が有する複数のラッチＡ（ＬＡＴ
Ａ＿１〜ＬＡＴＡ＿ｘ）にそれぞれ入力するような構成
にしても良い。When a clock signal CLK and a start pulse signal SP are input to the shift register 602 from a predetermined wiring, a timing signal is generated. The timing signal is supplied to a plurality of latches A of the memory circuit A603.
(LATA_1 to LATA_x). At this time, the timing signal generated in the shift register 602 is buffer-amplified by a buffer or the like, and then the plurality of latches A (LAT
A_1 to LATA_x).
【０２４６】記憶回路Ａ６０３にタイミング信号が入力
されると、該タイミング信号に同期して、ビデオ信号線
６１０に入力される１ビット分のデジタルビデオ信号
が、順に複数のラッチＡ（ＬＡＴＡ＿１〜ＬＡＴＡ＿
ｘ）のそれぞれに書き込まれ、保持される。When a timing signal is input to the memory circuit A 603, a 1-bit digital video signal input to the video signal line 610 is sequentially transmitted to the plurality of latches A (LATA_1 to LATA_) in synchronization with the timing signal.
x) is written and held.
【０２４７】なお、本実施例では記憶回路Ａ６０３にデ
ジタルビデオ信号を取り込む際に、記憶回路Ａ６０３が
有する複数のラッチＡ（ＬＡＴＡ＿１〜ＬＡＴＡ＿ｘ）
に、順にデジタルビデオ信号を入力しているが、本発明
はこの構成に限定されない。記憶回路Ａ６０３が有する
複数のステージのラッチをいくつかのグループに分け、
各グループごとに並行して同時にデジタルビデオ信号を
入力する、いわゆる分割駆動を行っても良い。なおこの
ときのグループの数を分割数と呼ぶ。例えば４つのステ
ージごとにラッチをグループに分けた場合、４分割で分
割駆動すると言う。In this embodiment, when a digital video signal is taken into the storage circuit A603, a plurality of latches A (LATA_1 to LATA_x) of the storage circuit A603 are provided.
Although the digital video signals are sequentially input to the first embodiment, the present invention is not limited to this configuration. The latches of the plurality of stages included in the storage circuit A603 are divided into some groups,
A so-called divided drive in which digital video signals are input simultaneously in parallel for each group may be performed. The number of groups at this time is called a division number. For example, when the latch is divided into groups for every four stages, it is referred to as divided drive in four divisions.
【０２４８】記憶回路Ａ６０３の全てのステージのラッ
チへの、デジタルビデオ信号の書き込みが一通り終了す
るまでの時間を、ライン期間と呼ぶ。実際には、上記ラ
イン期間に水平帰線期間が加えられた期間をライン期間
に含むことがある。The time until the writing of the digital video signal to the latches of all the stages of the storage circuit A 603 is completed is called a line period. Actually, the line period may include a period obtained by adding the horizontal retrace period to the line period.
【０２４９】１ライン期間が終了すると、記憶回路Ｂ６
０４が有する複数のラッチＢ（ＬＡＴＢ＿１〜ＬＡＴＢ
＿ｘ）に、ラッチ信号線６０９を介してラッチシグナル
（Latch Signal）が供給される。この瞬間、記憶回路Ａ
６０３が有する複数のラッチＡ（ＬＡＴＡ＿１〜ＬＡＴ
Ａ＿ｘ）に保持されているデジタルビデオ信号は、記憶
回路Ｂ６０４が有する複数のラッチＢ（ＬＡＴＢ＿１〜
ＬＡＴＢ＿ｘ）に一斉に書き込まれ、保持される。When one line period ends, the storage circuit B6
04 has a plurality of latches B (LATB_1 to LATB_1).
_X) is supplied with a latch signal via a latch signal line 609. At this moment, the memory circuit A
603 has a plurality of latches A (LATA_1 to LAT_LAT).
A_x) holds a plurality of latches B (LATB_1 to LATB_1 to LATB_1) included in the storage circuit B604.
LATB_x) is written and held at the same time.
【０２５０】デジタルビデオ信号を記憶回路Ｂ６０４に
送出し終えた記憶回路Ａ６０３には、シフトレジスタ６
０２からのタイミング信号に基づき、次の１ビット分の
デジタルビデオ信号の書き込みが順次行われる。The storage circuit A 603 which has finished sending the digital video signal to the storage circuit B 604 has the shift register 6
Based on the timing signal from 02, writing of the next 1-bit digital video signal is sequentially performed.
【０２５１】この２順目の１ライン期間中には、記憶回
路Ｂ６０４に書き込まれ、保持されているデジタルビデ
オ信号が定電流回路６０５に入力される。During the second line period, the digital video signal written and stored in the storage circuit B 604 is input to the constant current circuit 605.
【０２５２】定電流回路６０５は複数の電流設定回路
（Ｃ１〜Ｃｘ）を有している。電流設定回路（Ｃ１〜Ｃ
ｘ）のそれぞれにデジタルビデオ信号が入力されると、
該デジタルビデオ信号が有する１または０の情報によっ
て、信号線に一定の電流Ｉｃが流れるか、または信号線
に電源線Ｖ１〜Ｖｘの電位が与えられるか、いずれか一
方が選択される。The constant current circuit 605 has a plurality of current setting circuits (C1 to Cx). Current setting circuit (C1 to C
When a digital video signal is input to each of x),
Either a constant current Ic flows through the signal line or the potential of the power supply lines V1 to Vx is applied to the signal line according to information of 1 or 0 included in the digital video signal.
【０２５３】図２２に電流設定回路Ｃ１の具体的な構成
の一例を示す。なお電流設定回路Ｃ２〜Ｃｘも同じ構成
を有する。FIG. 22 shows an example of a specific configuration of the current setting circuit C1. The current setting circuits C2 to Cx have the same configuration.
【０２５４】電流設定回路Ｃ１は定電流源６３１と、４
つのトランスミッションゲートＳＷ１〜ＳＷ４と、２つ
のインバーターＩｎｂ１、Ｉｎｂ２とを有している。な
お、定電流源６３１が有するトランジスタ６５０の極性
は、画素が有するトランジスタＴｒ１及びＴｒ２の極性
と同じである。The current setting circuit C1 comprises a constant current source 631 and 4
It has two transmission gates SW1 to SW4 and two inverters Inb1 and Inb2. Note that the polarity of the transistor 650 included in the constant current source 631 is the same as the polarity of the transistors Tr1 and Tr2 included in the pixel.
【０２５５】記憶回路Ｂ６０４が有するＬＡＴＢ＿１か
ら出力されたデジタルビデオ信号によって、ＳＷ１〜Ｓ
Ｗ４のスイッチングが制御される。なおＳＷ１及びＳＷ
３に入力されるデジタルビデオ信号と、ＳＷ２及びＳＷ
４に入力されるデジタルビデオ信号は、Ｉｎｂ１、Ｉｎ
ｂ２によって反転している。そのためＳＷ１及びＳＷ３
がオンのときはＳＷ２及びＳＷ４はオフ、ＳＷ１及びＳ
Ｗ３がオフのときはＳＷ２及びＳＷ４はオンとなってい
る。The digital video signal output from the LATB_1 included in the storage circuit B 604 causes SW 1 to SW
The switching of W4 is controlled. SW1 and SW
3, a digital video signal input to SW3 and SW2 and SW
4 are digital video signals Inb1, Inb1
It is inverted by b2. Therefore, SW1 and SW3
Is on, SW2 and SW4 are off, and SW1 and S
When W3 is off, SW2 and SW4 are on.
【０２５６】ＳＷ１及びＳＷ３がオンのとき、定電流源
６３１から０ではない所定の値の電流ＩｃがＳＷ１及び
ＳＷ３を介して信号線Ｓ１に入力される。When SW1 and SW3 are on, a current Ic having a predetermined value other than 0 is input from the constant current source 631 to the signal line S1 via SW1 and SW3.
【０２５７】逆にＳＷ２及びＳＷ４がオンのときは、定
電流源６３１からの電流ＩｃはＳＷ２を介してグラウン
ドに落とされる。またＳＷ４を介して電源線Ｖ１〜Ｖｘ
の電源電位が信号線Ｓ１に与えられ、Ｉｃ≒０となる。Conversely, when SW2 and SW4 are on, current Ic from constant current source 631 is dropped to ground via SW2. Also, power lines V1 to Vx are connected via SW4.
Is applied to the signal line S1, and Ic ≒ 0.
【０２５８】再び図２１を参照して、前記の動作が、１
ライン期間内に、定電流回路６０５が有する全ての電流
設定回路（Ｃ１〜Ｃｘ）において同時に行われる。よっ
て、デジタルビデオ信号により、全ての信号線に入力さ
れる信号電流Ｉｃの値が選択される。Referring again to FIG.
This is performed simultaneously in all the current setting circuits (C1 to Cx) included in the constant current circuit 605 during the line period. Therefore, the value of the signal current Ic input to all the signal lines is selected by the digital video signal.
【０２５９】次に、第１走査線駆動回路の構成について
説明する。Next, the configuration of the first scanning line driving circuit will be described.
【０２６０】図２３は第１走査線駆動回路６４１の構成
を示すブロック図である。FIG. 23 is a block diagram showing the structure of the first scanning line drive circuit 641.
【０２６１】第１走査線駆動回路６４１は、それぞれシ
フトレジスタ６４２、バッファ６４３を有している。ま
た場合によってはレベルシフタを有していても良い。The first scanning line driving circuit 641 has a shift register 642 and a buffer 643. In some cases, a level shifter may be provided.
【０２６２】第１走査線駆動回路６４１において、シフ
トレジスタ６４２にクロックＣＬＫ及びスタートパルス
信号ＳＰが入力されることによって、タイミング信号が
生成される。生成されたタイミング信号はバッファ６４
３において緩衝増幅され、対応する走査線に供給され
る。In the first scanning line driving circuit 641, a timing signal is generated by inputting the clock CLK and the start pulse signal SP to the shift register 642. The generated timing signal is stored in a buffer 64.
At 3, the buffer is amplified and supplied to the corresponding scan line.
【０２６３】走査線には、１ライン分の画素の第１スイ
ッチング用トランジスタ及び第２スイッチング用トラン
ジスタのゲート電極が接続されている。そして、１ライ
ン分の画素の第１スイッチング用トランジスタ及び第２
スイッチング用トランジスタを一斉にＯＮにしなくては
ならないので、バッファ６４３は大きな電流を流すこと
が可能なものが用いられる。The gate electrodes of the first switching transistor and the second switching transistor of one line of pixels are connected to the scanning line. Then, the first switching transistor and the second
Since the switching transistors have to be turned on all at once, a buffer 643 capable of flowing a large current is used.
【０２６４】本発明において用いられる駆動回路は、本
実施例で示した構成に限定されない。さらに、本実施例
で示した定電流回路は、図２２に示した構成に限定され
ない。本発明で用いられる定電流回路は、信号電流Ｉｃ
が取りうる２値のいずれか一方をデジタルビデオ信号に
よって選択し、選択された値を有する信号電流を信号線
に流すことができれば、どのような構成を有していても
良い。The drive circuit used in the present invention is not limited to the structure shown in this embodiment. Furthermore, the constant current circuit shown in the present embodiment is not limited to the configuration shown in FIG. The constant current circuit used in the present invention has a signal current Ic
May have any configuration as long as one of the two possible values can be selected by a digital video signal and a signal current having the selected value can be passed through the signal line.
【０２６５】また、第２走査線駆動回路も第１走査線駆
動回路と同じ構成を有していても良い。Also, the second scanning line driving circuit may have the same configuration as the first scanning line driving circuit.
【０２６６】本実施例の構成は、実施例１〜９と自由に
組み合わせて実施することが可能である。The structure of this embodiment can be implemented by freely combining with Embodiments 1 to 9.
【０２６７】（実施例１１）本実施例では、アナログの
ビデオ信号で駆動する本発明の発光装置が有する信号線
駆動回路の構成について説明する。なお走査線駆動回路
の構成は、図２３において示した構成を用いることがで
きるので、ここでは説明を省略する。(Embodiment 11) In this embodiment, a configuration of a signal line driver circuit included in a light emitting device of the present invention driven by an analog video signal will be described. Note that the configuration of the scan line driver circuit can use the configuration illustrated in FIG. 23, and thus description thereof is omitted here.
【０２６８】図２４（Ａ）に本実施例の信号線駆動回路
４０１のブロック図を示す。４０２はシフトレジスタ、
４０３はバッファ、４０４はサンプリング回路、４０５
は電流変換回路を示している。FIG. 24A is a block diagram of the signal line driving circuit 401 of this embodiment. 402 is a shift register,
403 is a buffer, 404 is a sampling circuit, 405
Indicates a current conversion circuit.
【０２６９】シフトレジスタ４０２には、クロック信号
（ＣＬＫ）、スタートパルス信号（ＳＰ）が入力されて
いる。シフトレジスタ４０２にクロック信号（ＣＬＫ）
とスタートパルス信号（ＳＰ）が入力されると、タイミ
ング信号が生成される。A clock signal (CLK) and a start pulse signal (SP) are input to the shift register 402. A clock signal (CLK) is supplied to the shift register 402.
And a start pulse signal (SP), a timing signal is generated.
【０２７０】生成されたタイミング信号は、バッファ４
０３において増幅または緩衝増幅されて、サンプリング
回路４０４に入力される。なお、バッファの代わりにレ
ベルシフタを設けて、タイミング信号を増幅しても良
い。また、バッファとレベルシフタを両方設けていても
良い。The generated timing signal is supplied to the buffer 4
At 03, the signal is amplified or buffered and input to the sampling circuit 404. Note that a level shifter may be provided instead of the buffer to amplify the timing signal. Further, both a buffer and a level shifter may be provided.
【０２７１】図２４（Ｂ）にサンプリング回路４０４、
電流変換回路４０５の具体的な構成を示す。なおサンプ
リング回路４０４は、端子４１０においてバッファ４０
３と接続されている。FIG. 24B shows a sampling circuit 404,
5 shows a specific configuration of the current conversion circuit 405. Note that the sampling circuit 404 is connected to the buffer 40 at the terminal 410.
3 is connected.
【０２７２】サンプリング回路４０４には、複数のスイ
ッチ４１１が設けられている。そしてサンプリング回路
４０４には、ビデオ信号線４０６からアナログビデオ信
号が入力されており、スイッチ４１１はタイミング信号
に同期して、該アナログビデオ信号をサンプリングし、
後段の電流変換回路４０５に入力する。なお図２４
（Ｂ）では、電流変換回路４０５はサンプリング回路４
０４が有するスイッチ４１１の１つに接続されている電
流変換回路だけを示しているが、各スイッチ４１１の後
段に、図２４（Ｂ）に示したような電流変換回路４０５
が接続されているものとする。The sampling circuit 404 is provided with a plurality of switches 411. An analog video signal is input to the sampling circuit 404 from the video signal line 406, and the switch 411 samples the analog video signal in synchronization with the timing signal.
It is input to the current conversion circuit 405 at the subsequent stage. FIG. 24
In (B), the current conversion circuit 405 is the sampling circuit 4
Although only the current conversion circuit connected to one of the switches 411 included in the switch 411 is shown, the current conversion circuit 405 as shown in FIG.
Is connected.
【０２７３】なお本実施例では、スイッチ４１１にトラ
ンジスタを１つだけ用いているが、スイッチ４１１はタ
イミング信号に同期してアナログビデオ信号をサンプリ
ングできるスイッチであれば良く、本実施例の構成に限
定されない。Although only one transistor is used for the switch 411 in this embodiment, the switch 411 may be any switch that can sample an analog video signal in synchronization with a timing signal, and is limited to the configuration of this embodiment. Not done.
【０２７４】サンプリングされたアナログビデオ信号
は、電流変換回路４０５が有する電流出力回路４１２に
入力される。電流出力回路４１２は、入力されたビデオ
信号の電圧に見合った値の電流（信号電流）を出力す
る。なお図２４ではアンプ及びトランジスタを用いて電
流出力回路を形成しているが、本発明はこの構成に限定
されず、入力された信号の電圧に見合った値の電流を出
力することができる回路であれば良い。The sampled analog video signal is input to a current output circuit 412 of the current conversion circuit 405. The current output circuit 412 outputs a current (signal current) having a value corresponding to the voltage of the input video signal. Note that in FIG. 24, a current output circuit is formed using an amplifier and a transistor; however, the present invention is not limited to this structure, and a circuit which can output a current having a value corresponding to the voltage of an input signal is used. I just want it.
【０２７５】該信号電流は、同じく電流変換回路４０５
が有するリセット回路４１７に入力される。リセット回
路４０６は、２つのアナログスイッチ４１３、４１４
と、インバーター４１６と、電源４１５を有している。The signal current is supplied to the current conversion circuit 405
Is input to the reset circuit 417 included in. The reset circuit 406 includes two analog switches 413 and 414
, An inverter 416, and a power supply 415.
【０２７６】アナログスイッチ４１４にはリセット信号
（Ｒｅｓ）が入力されており、アナログスイッチ４１３
には、インバーター４１６によって反転されたリセット
信号（Ｒｅｓ）が入力されている。そしてアナログスイ
ッチ４１３とアナログスイッチ４１４は、反転したリセ
ット信号とリセット信号にそれぞれ同期して動作してお
り、一方がオンのとき片一方がオフになっている。A reset signal (Res) is input to the analog switch 414, and the analog switch 413
, The reset signal (Res) inverted by the inverter 416 is input. The analog switch 413 and the analog switch 414 operate in synchronization with the inverted reset signal and the reset signal, respectively, and when one is on, one is off.
【０２７７】そして、アナログスイッチ４１３がオンの
ときに信号電流は対応する信号線に入力される。逆に、
アナログスイッチ４１４がオンのときに電源４１５の電
位が信号線に与えられ、信号線がリセットされる。な
お、電源４１５の電位は、画素に設けられた電源線の電
位とほぼ同じ高さであることが望ましく、信号線がリセ
ットされているときに信号線にながれる電流が０に近け
れば近いほど良い。When the analog switch 413 is on, a signal current is input to a corresponding signal line. vice versa,
When the analog switch 414 is on, the potential of the power supply 415 is applied to the signal line, and the signal line is reset. Note that the potential of the power supply 415 is desirably substantially the same as the potential of a power supply line provided in the pixel. .
【０２７８】なお信号線は、帰線期間中にリセットする
のが望ましい。しかし、画像を表示している期間以外で
あるならば、必要に応じて帰線期間以外の期間にリセッ
トすることも可能である。It is desirable that the signal lines be reset during the flyback period. However, if it is out of the period during which the image is displayed, it can be reset to a period other than the flyback period as necessary.
【０２７９】なお、本発明の発光装置を駆動する信号線
駆動回路及び第１走査線駆動回路は、本実施例で示す構
成に限定されない。本実施例の構成は、実施例１〜実施
例１０に示した構成と自由に組み合わせて実施すること
が可能である。[0279] Note that the signal line driving circuit and the first scanning line driving circuit for driving the light emitting device of the present invention are not limited to the structure shown in this embodiment. The configuration of this embodiment can be implemented by freely combining with the configurations shown in Embodiments 1 to 10.
【０２８０】（実施例１２）本発明において、三重項励
起子からの燐光を発光に利用できる有機発光材料を用い
ることで、外部発光量子効率を飛躍的に向上させること
ができる。これにより、ＯＬＥＤの低消費電力化、長寿
命化、および軽量化が可能になる。(Example 12) In the present invention, by using an organic light emitting material capable of utilizing phosphorescence from triplet excitons for light emission, external light emission quantum efficiency can be remarkably improved. Thereby, low power consumption, long life, and light weight of the OLED can be achieved.
【０２８１】ここで、三重項励起子を利用し、外部発光
量子効率を向上させた報告を示す。(T.Tsutsui, C.Adac
hi, S.Saito, Photochemical Processes in Organized
Molecular Systems, ed.K.Honda, (Elsevier Sci.Pub.,
Tokyo,1991) p.437.)Here, a report is shown in which the triplet exciton is used to improve the external light emission quantum efficiency. (T.Tsutsui, C.Adac
hi, S. Saito, Photochemical Processes in Organized
Molecular Systems, ed.K. Honda, (Elsevier Sci. Pub.,
Tokyo, 1991) p.437.)
【０２８２】上記の論文により報告された有機発光材料
（クマリン色素）の分子式を以下に示す。The molecular formula of the organic luminescent material (coumarin dye) reported in the above article is shown below.
【０２８３】[0283]
【化１】 Embedded image
【０２８４】(M.A.Baldo, D.F.O'Brien, Y.You, A.Shou
stikov, S.Sibley, M.E.Thompson,S.R.Forrest, Nature
395 (1998) p.151.)(MABaldo, DFO'Brien, Y. You, A. Shou
stikov, S. Sibley, METhompson, SRForrest, Nature
395 (1998) p.151.)
【０２８５】上記の論文により報告された有機発光材料
（Ｐｔ錯体）の分子式を以下に示す。The molecular formula of the organic luminescent material (Pt complex) reported in the above article is shown below.
【０２８６】[0286]
【化２】 Embedded image
【０２８７】(M.A.Baldo, S.Lamansky, P.E.Burrrows,
M.E.Thompson, S.R.Forrest, Appl.Phys.Lett.,75 (199
9) p.4.) (T.Tsutsui, M.-J.Yang, M.Yahiro, K.Nakamu
ra,T.Watanabe, T.tsuji, Y.Fukuda, T.Wakimoto, S.Ma
yaguchi, Jpn.Appl.Phys.,38 (12B) (1999) L1502.)(MABaldo, S. Lamansky, PEBurrrows,
METhompson, SRForrest, Appl.Phys.Lett., 75 (199
9) p.4.) (T.Tsutsui, M.-J.Yang, M.Yahiro, K.Nakamu
ra, T.Watanabe, T.tsuji, Y.Fukuda, T.Wakimoto, S.Ma
yaguchi, Jpn.Appl.Phys., 38 (12B) (1999) L1502.)
【０２８８】上記の論文により報告された有機発光材料
（Ｉｒ錯体）の分子式を以下に示す。The molecular formula of the organic luminescent material (Ir complex) reported in the above-mentioned article is shown below.
【０２８９】[0289]
【化３】 Embedded image
【０２９０】以上のように三重項励起子からの燐光発光
を利用できれば原理的には一重項励起子からの蛍光発光
を用いる場合より３〜４倍の高い外部発光量子効率の実
現が可能となる。As described above, if the phosphorescence emission from the triplet exciton can be used, it is possible in principle to realize an external emission quantum efficiency three to four times higher than the case where the fluorescence emission from the singlet exciton is used. .
【０２９１】なお、本実施例の構成は、実施例１〜実施
例１１のいずれの構成とも自由に組み合わせて実施する
ことが可能である。The structure of this embodiment can be implemented by freely combining with any structure of Embodiments 1 to 11.
【０２９２】（実施例１３）本実施例では、本発明の発
光装置の封止の様子について、図２５を用いて説明す
る。(Embodiment 13) In this embodiment, the state of sealing the light emitting device of the present invention will be described with reference to FIG.
【０２９３】図２５は、トランジスタが形成された素子
基板をシーリング材によって封止することによって形成
された発光装置の上面図であり、図２５（Ｂ）は、図２
５（Ａ）のＡ−Ａ’における断面図、図２５（Ｃ）は図
２５（Ａ）のＢ−Ｂ’における断面図である。[0293] FIG. 25 is a top view of a light emitting device formed by sealing an element substrate on which a transistor is formed with a sealing material, and FIG.
5A is a cross-sectional view taken along the line AA ′, and FIG. 25C is a cross-sectional view taken along the line BB ′ in FIG.
【０２９４】基板４００１上に設けられた画素部４００
２と、信号線駆動回路４００３と、第１及び第２の第１
走査線駆動回路４００４ａ、ｂとを囲むようにして、シ
ール材４００９が設けられている。また画素部４００２
と、信号線駆動回路４００３と、第１及び第２の第１走
査線駆動回路４００４ａ、ｂとの上にシーリング材４０
０８が設けられている。よって画素部４００２と、信号
線駆動回路４００３と、第１及び第２の第１走査線駆動
回路４００４ａ、ｂとは、基板４００１とシール材４０
０９とシーリング材４００８とによって、充填材４２１
０で密封されている。[0294] The pixel portion 400 provided over the substrate 4001
2, the signal line drive circuit 4003, and the first and second first
A sealant 4009 is provided so as to surround the scan line driver circuits 4004a and 4004b. The pixel portion 4002
, The signal line driving circuit 4003, and the first and second first scanning line driving circuits 4004a and 4004b.
08 is provided. Therefore, the pixel portion 4002, the signal line driver circuit 4003, and the first and second first scan line driver circuits 4004a and 4004
09 and the sealing material 4008, the filler 421
0 sealed.
【０２９５】また基板４００１上に設けられた画素部４
００２と、信号線駆動回路４００３と、第１及び第２の
第１走査線駆動回路４００４ａ、ｂとは、複数のＴＦＴ
を有している。図２５（Ｂ）では代表的に、下地膜４０
１０上に形成された、信号線駆動回路４００３に含まれ
る駆動ＴＦＴ（但し、ここではｎチャネル型ＴＦＴとｐ
チャネル型ＴＦＴを図示する）４２０１及び画素部４０
０２に含まれるトランジスタＴｒ２ ４２０２を図示し
た。The pixel portion 4 provided on the substrate 4001
002, the signal line driver circuit 4003, and the first and second first scan line driver circuits 4004a and 4004b each include a plurality of TFTs.
have. In FIG. 25B, typically, the base film 40 is formed.
The driving TFT (including an n-channel TFT and a p-channel TFT) included in the signal line driving circuit 4003 formed on
4201 and a pixel portion 40 illustrating a channel type TFT)
02, the transistor Tr2 4202 included in FIG.
【０２９６】本実施例では、駆動ＴＦＴ４２０１には公
知の方法で作製されたｐチャネル型ＴＦＴまたはｎチャ
ネル型ＴＦＴが用いられ、トランジスタＴｒ２ ４２０
２には公知の方法で作製されたｐチャネル型ＴＦＴが用
いられる。また、画素部４００２には保持容量（図示せ
ず）が設けられる。In this embodiment, a p-channel TFT or an n-channel TFT manufactured by a known method is used as the driving TFT 4201, and the transistor Tr2 420
For 2, a p-channel TFT manufactured by a known method is used. The pixel portion 4002 is provided with a storage capacitor (not illustrated).
【０２９７】駆動ＴＦＴ４２０１及びトランジスタＴｒ
２ ４２０２上には層間絶縁膜（平坦化膜）４３０１が
形成され、その上にトランジスタＴｒ２ ４２０２のド
レインと電気的に接続する画素電極（陽極）４２０３が
形成される。画素電極４２０３としては仕事関数の大き
い透明導電膜が用いられる。透明導電膜としては、酸化
インジウムと酸化スズとの化合物、酸化インジウムと酸
化亜鉛との化合物、酸化亜鉛、酸化スズまたは酸化イン
ジウムを用いることができる。また、前記透明導電膜に
ガリウムを添加したものを用いても良い。Drive TFT 4201 and Transistor Tr
An interlayer insulating film (planarization film) 4301 is formed on the substrate 4202, and a pixel electrode (anode) 4203 electrically connected to the drain of the transistor Tr2 4202 is formed thereon. As the pixel electrode 4203, a transparent conductive film having a large work function is used. As the transparent conductive film, a compound of indium oxide and tin oxide, a compound of indium oxide and zinc oxide, zinc oxide, tin oxide, or indium oxide can be used. Further, a material obtained by adding gallium to the transparent conductive film may be used.
【０２９８】そして、画素電極４２０３の上には絶縁膜
４３０２が形成され、絶縁膜４３０２は画素電極４２０
３の上に開口部が形成されている。この開口部におい
て、画素電極４２０３の上には有機発光層４２０４が形
成される。有機発光層４２０４は公知の有機発光材料ま
たは無機発光材料を用いることができる。また、有機発
光材料には低分子系（モノマー系）材料と高分子系（ポ
リマー系）材料があるがどちらを用いても良い。[0298] An insulating film 4302 is formed on the pixel electrode 4203, and the insulating film 4302 is formed on the pixel electrode 4203.
An opening is formed on 3. In this opening, an organic light emitting layer 4204 is formed on the pixel electrode 4203. For the organic light emitting layer 4204, a known organic light emitting material or inorganic light emitting material can be used. Further, the organic light emitting material includes a low molecular type (monomer type) material and a high molecular type (polymer type) material, and either may be used.
【０２９９】有機発光層４２０４の形成方法は公知の蒸
着技術もしくは塗布法技術を用いれば良い。また、有機
発光層の構造は正孔注入層、正孔輸送層、発光層、電子
輸送層または電子注入層を自由に組み合わせて積層構造
または単層構造とすれば良い。As a method for forming the organic light emitting layer 4204, a known vapor deposition technique or coating technique may be used. The structure of the organic light emitting layer may be a stacked structure or a single layer structure by freely combining a hole injection layer, a hole transport layer, a light emitting layer, an electron transport layer, or an electron injection layer.
【０３００】有機発光層４２０４の上には遮光性を有す
る導電膜（代表的にはアルミニウム、銅もしくは銀を主
成分とする導電膜またはそれらと他の導電膜との積層
膜）からなる陰極４２０５が形成される。また、陰極４
２０５と有機発光層４２０４の界面に存在する水分や酸
素は極力排除しておくことが望ましい。従って、有機発
光層４２０４を窒素または希ガス雰囲気で形成し、酸素
や水分に触れさせないまま陰極４２０５を形成するとい
った工夫が必要である。本実施例ではマルチチャンバー
方式（クラスターツール方式）の成膜装置を用いること
で上述のような成膜を可能とする。そして陰極４２０５
は所定の電圧が与えられている。On the organic light emitting layer 4204, a cathode 4205 made of a light-shielding conductive film (typically, a conductive film containing aluminum, copper or silver as a main component or a laminated film of these and another conductive film). Is formed. The cathode 4
It is desirable that moisture and oxygen existing at the interface between 205 and the organic light emitting layer 4204 be eliminated as much as possible. Therefore, it is necessary to devise a method in which the organic light emitting layer 4204 is formed in a nitrogen or rare gas atmosphere, and the cathode 4205 is formed without being exposed to oxygen or moisture. In this embodiment, the above-described film formation can be performed by using a multi-chamber method (cluster tool method) film formation apparatus. And the cathode 4205
Is given a predetermined voltage.
【０３０１】以上のようにして、画素電極（陽極）４２
０３、有機発光層４２０４及び陰極４２０５からなるＯ
ＬＥＤ４３０３が形成される。そしてＯＬＥＤ４３０３
を覆うように、絶縁膜４３０２上に保護膜４２０９が形
成されている。保護膜４２０９は、ＯＬＥＤ４３０３に
酸素や水分等が入り込むのを防ぐのに効果的である。As described above, the pixel electrode (anode) 42
03, O composed of an organic light emitting layer 4204 and a cathode 4205
An LED 4303 is formed. And OLED4303
A protective film 4209 is formed over the insulating film 4302 so as to cover. The protective film 4209 is effective for preventing oxygen, moisture, and the like from entering the OLED 4303.
【０３０２】４００５ａは電源線に接続された引き回し
配線であり、トランジスタＴｒ２４２０２のソース領域
に電気的に接続されている。引き回し配線４００５ａは
シール材４００９と基板４００１との間を通り、異方導
電性フィルム４３００を介してＦＰＣ４００６が有する
ＦＰＣ用配線４２０６に電気的に接続される。[0302] Reference numeral 4005a denotes a lead wiring connected to the power supply line, and is electrically connected to the source region of the transistor Tr24202. The lead wiring 4005a passes between the sealant 4009 and the substrate 4001 and is electrically connected to the FPC wiring 4206 included in the FPC 4006 via the anisotropic conductive film 4300.
【０３０３】シーリング材４００８としては、ガラス
材、金属材（代表的にはステンレス材）、セラミックス
材、プラスチック材（プラスチックフィルムも含む）を
用いることができる。プラスチック材としては、ＦＲＰ
（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ Ｐｌ
ａｓｔｉｃｓ）板、ＰＶＦ（ポリビニルフルオライド）
フィルム、マイラーフィルム、ポリエステルフィルムま
たはアクリル樹脂フィルムを用いることができる。ま
た、アルミニウムホイルをＰＶＦフィルムやマイラーフ
ィルムで挟んだ構造のシートを用いることもできる。[0303] As the sealing material 4008, a glass material, a metal material (typically, a stainless steel material), a ceramic material, and a plastic material (including a plastic film) can be used. FRP as plastic material
(Fiberglass-Reinforced Pl
aics) plate, PVF (polyvinyl fluoride)
A film, a mylar film, a polyester film, or an acrylic resin film can be used. Further, a sheet having a structure in which an aluminum foil is sandwiched between PVF films or mylar films can also be used.
【０３０４】但し、ＯＬＥＤからの光の放射方向がカバ
ー材側に向かう場合にはカバー材は透明でなければなら
ない。その場合には、ガラス板、プラスチック板、ポリ
エステルフィルムまたはアクリルフィルムのような透明
物質を用いる。However, when the direction of light emission from the OLED is directed toward the cover material, the cover material must be transparent. In that case, a transparent material such as a glass plate, a plastic plate, a polyester film or an acrylic film is used.
【０３０５】また、充填材４２１０としては窒素やアル
ゴンなどの不活性な気体の他に、紫外線硬化樹脂または
熱硬化樹脂を用いることができ、ＰＶＣ（ポリビニルク
ロライド）、アクリル、ポリイミド、エポキシ樹脂、シ
リコーン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥ
ＶＡ（エチレンビニルアセテート）を用いることができ
る。本実施例では充填材として窒素を用いた。As the filling material 4210, besides an inert gas such as nitrogen or argon, an ultraviolet curable resin or a thermosetting resin can be used. Resin, PVB (polyvinyl butyral) or E
VA (ethylene vinyl acetate) can be used. In this embodiment, nitrogen was used as the filler.
【０３０６】また充填材４２１０を吸湿性物質（好まし
くは酸化バリウム）もしくは酸素を吸着しうる物質にさ
らしておくために、シーリング材４００８の基板４００
１側の面に凹部４００７を設けて吸湿性物質または酸素
を吸着しうる物質４２０７を配置する。そして、吸湿性
物質または酸素を吸着しうる物質４２０７が飛び散らな
いように、凹部カバー材４２０８によって吸湿性物質ま
たは酸素を吸着しうる物質４２０７は凹部４００７に保
持されている。なお凹部カバー材４２０８は目の細かい
メッシュ状になっており、空気や水分は通し、吸湿性物
質または酸素を吸着しうる物質４２０７は通さない構成
になっている。吸湿性物質または酸素を吸着しうる物質
４２０７を設けることで、ＯＬＥＤ４３０３の劣化を抑
制できる。In order to expose the filler 4210 to a hygroscopic substance (preferably barium oxide) or a substance capable of absorbing oxygen, the substrate 400
A concave portion 4007 is provided on the one surface, and a hygroscopic substance or a substance 4207 capable of adsorbing oxygen is arranged. Then, the hygroscopic substance or the substance 4207 capable of adsorbing oxygen is held in the concave part 4007 by the concave part cover material 4208 so that the hygroscopic substance or the substance 4207 capable of adsorbing oxygen is not scattered. Note that the concave portion cover member 4208 has a fine mesh shape and is configured to allow air and moisture to pass therethrough and not allow a hygroscopic substance or a substance 4207 capable of adsorbing oxygen to pass therethrough. By providing the hygroscopic substance or the substance 4207 which can adsorb oxygen, deterioration of the OLED 4303 can be suppressed.
【０３０７】図２５（Ｃ）に示すように、画素電極４２
０３が形成されると同時に、引き回し配線４００５ａ上
に接するように導電性膜４２０３ａが形成される。As shown in FIG. 25C, the pixel electrode 42
Simultaneously with the formation of 03, a conductive film 4203a is formed so as to be in contact with the lead wiring 4005a.
【０３０８】また、異方導電性フィルム４３００は導電
性フィラー４３００ａを有している。基板４００１とＦ
ＰＣ４００６とを熱圧着することで、基板４００１上の
導電性膜４２０３ａとＦＰＣ４００６上のＦＰＣ用配線
４２０６とが、導電性フィラー４３００ａによって電気
的に接続される。The anisotropic conductive film 4300 has a conductive filler 4300a. Substrate 4001 and F
By thermocompression bonding with the PC 4006, the conductive film 4203a on the substrate 4001 and the FPC wiring 4206 on the FPC 4006 are electrically connected by the conductive filler 4300a.
【０３０９】本実施例の構成は、実施例１〜実施例１２
に示した構成と自由に組み合わせて実施することが可能
である。The structure of this embodiment is the same as that of the first to twelfth embodiments.
Can be freely combined with the configuration shown in FIG.
【０３１０】（実施例１４）ＯＬＥＤを用いた発光装置
は自発光型であるため、液晶ディスプレイに比べ、明る
い場所での視認性に優れ、視野角が広い。従って、様々
な電子機器の表示部に用いることができる。(Embodiment 14) Since a light emitting device using an OLED is a self-luminous type, it has better visibility in a bright place and a wider viewing angle than a liquid crystal display. Therefore, it can be used for display portions of various electronic devices.
【０３１１】本発明の発光装置を用いた電子機器とし
て、ビデオカメラ、デジタルカメラ、ゴーグル型ディス
プレイ（ヘッドマウントディスプレイ）、ナビゲーショ
ンシステム、音響再生装置（カーオーディオ、オーディ
オコンポ等）、ノート型パーソナルコンピュータ、ゲー
ム機器、携帯情報端末（モバイルコンピュータ、携帯電
話、携帯型ゲーム機または電子書籍等）、記録媒体を備
えた画像再生装置（具体的にはデジタルビデオディスク
（ＤＶＤ）等の記録媒体を再生し、その画像を表示しう
るディスプレイを備えた装置）などが挙げられる。特
に、斜め方向から画面を見る機会が多い携帯情報端末
は、視野角の広さが重要視されるため、発光装置を用い
ることが望ましい。それら電子機器の具体例を図２６に
示す。Electronic equipment using the light emitting device of the present invention include a video camera, a digital camera, a goggle type display (head mounted display), a navigation system, a sound reproducing device (car audio, audio component, etc.), a notebook personal computer, Game devices, portable information terminals (mobile computers, mobile phones, portable game machines or electronic books, etc.), and image reproducing devices provided with recording media (specifically, reproducing a recording medium such as a digital video disc (DVD), Device having a display capable of displaying the image). In particular, it is desirable to use a light-emitting device for a portable information terminal that often has a chance to see a screen from an oblique direction because a wide viewing angle is important. FIG. 26 shows specific examples of these electronic devices.
【０３１２】図２６（Ａ）はＯＬＥＤ表示装置であり、
筐体２００１、支持台２００２、表示部２００３、スピ
ーカー部２００４、ビデオ入力端子２００５等を含む。
本発明の発光装置は表示部２００３に用いることができ
る。発光装置は自発光型であるためバックライトが必要
なく、液晶ディスプレイよりも薄い表示部とすることが
できる。なお、ＯＬＥＤ表示装置は、パソコン用、ＴＶ
放送受信用、広告表示用などの全ての情報表示用表示装
置が含まれる。FIG. 26A shows an OLED display device.
A housing 2001, a support base 2002, a display portion 2003, a speaker portion 2004, a video input terminal 2005, and the like are included.
The light emitting device of the present invention can be used for the display portion 2003. Since the light-emitting device is a self-luminous type, it does not require a backlight and can be a display portion thinner than a liquid crystal display. The OLED display device is for personal computers, TVs
All display devices for displaying information, such as for broadcast reception and advertisement display, are included.
【０３１３】図２６（Ｂ）はデジタルスチルカメラであ
り、本体２１０１、表示部２１０２、受像部２１０３、
操作キー２１０４、外部接続ポート２１０５、シャッタ
ー２１０６等を含む。本発明の発光装置は表示部２１０
２に用いることができる。FIG. 26B shows a digital still camera, which includes a main body 2101, a display portion 2102, an image receiving portion 2103,
An operation key 2104, an external connection port 2105, a shutter 2106, and the like are included. The light emitting device of the present invention has a display unit 210.
2 can be used.
【０３１４】図２６（Ｃ）はノート型パーソナルコンピ
ュータであり、本体２２０１、筐体２２０２、表示部２
２０３、キーボード２２０４、外部接続ポート２２０
５、ポインティングマウス２２０６等を含む。本発明の
発光装置は表示部２２０３に用いることができる。FIG. 26C shows a notebook personal computer, which includes a main body 2201, a housing 2202, and a display portion 2.
203, keyboard 2204, external connection port 220
5, including a pointing mouse 2206 and the like. The light emitting device of the present invention can be used for the display portion 2203.
【０３１５】図２６（Ｄ）はモバイルコンピュータであ
り、本体２３０１、表示部２３０２、スイッチ２３０
３、操作キー２３０４、赤外線ポート２３０５等を含
む。本発明の発光装置は表示部２３０２に用いることが
できる。FIG. 26D shows a mobile computer, which includes a main body 2301, a display portion 2302, and a switch 230.
3, an operation key 2304, an infrared port 2305, and the like. The light emitting device of the present invention can be used for the display portion 2302.
【０３１６】図２６（Ｅ）は記録媒体を備えた携帯型の
画像再生装置（具体的にはＤＶＤ再生装置）であり、本
体２４０１、筐体２４０２、表示部Ａ２４０３、表示部
Ｂ２４０４、記録媒体（ＤＶＤ等）読み込み部２４０
５、操作キー２４０６、スピーカー部２４０７等を含
む。表示部Ａ２４０３は主として画像情報を表示し、表
示部Ｂ２４０４は主として文字情報を表示するが、本発
明の発光装置はこれら表示部Ａ２４０３、Ｂ２４０４に
用いることができる。なお、記録媒体を備えた画像再生
装置には家庭用ゲーム機器なども含まれる。FIG. 26E shows a portable image reproducing apparatus (specifically, a DVD reproducing apparatus) provided with a recording medium, and includes a main body 2401, a housing 2402, a display portion A 2403, a display portion B 2404, a recording medium ( DVD, etc.) reading unit 240
5, operation keys 2406, a speaker unit 2407, and the like. The display portion A2403 mainly displays image information and the display portion B2404 mainly displays character information. The light-emitting device of the present invention can be used for the display portions A2403 and B2404. Note that the image reproducing device provided with the recording medium includes a home game machine and the like.
【０３１７】図２６（Ｆ）はゴーグル型ディスプレイ
（ヘッドマウントディスプレイ）であり、本体２５０
１、表示部２５０２、アーム部２５０３を含む。本発明
の発光装置は表示部２５０２に用いることができる。FIG. 26 (F) shows a goggle type display (head mounted display).
1, including a display unit 2502 and an arm unit 2503. The light emitting device of the present invention can be used for the display portion 2502.
【０３１８】図２６（Ｇ）はビデオカメラであり、本体
２６０１、表示部２６０２、筐体２６０３、外部接続ポ
ート２６０４、リモコン受信部２６０５、受像部２６０
６、バッテリー２６０７、音声入力部２６０８、操作キ
ー２６０９等を含む。本発明の発光装置は表示部２６０
２に用いることができる。FIG. 26G shows a video camera, which includes a main body 2601, a display portion 2602, a housing 2603, an external connection port 2604, a remote control receiving portion 2605, and an image receiving portion 260.
6, a battery 2607, a voice input unit 2608, operation keys 2609, and the like. The light emitting device of the present invention has a display section 260.
2 can be used.
【０３１９】ここで図２６（Ｈ）は携帯電話であり、本
体２７０１、筐体２７０２、表示部２７０３、音声入力
部２７０４、音声出力部２７０５、操作キー２７０６、
外部接続ポート２７０７、アンテナ２７０８等を含む。
本発明の発光装置は表示部２７０３に用いることができ
る。なお、表示部２７０３は黒色の背景に白色の文字を
表示することで携帯電話の消費電流を抑えることができ
る。[0319] Here, FIG. 26H illustrates a mobile phone, which includes a main body 2701, a housing 2702, a display portion 2703, a voice input portion 2704, a voice output portion 2705, operation keys 2706,
An external connection port 2707, an antenna 2708, and the like are included.
The light emitting device of the present invention can be used for the display portion 2703. Note that the display portion 2703 displays white characters on a black background, so that current consumption of the mobile phone can be suppressed.
【０３２０】なお、将来的に有機発光材料の発光輝度が
高くなれば、出力した画像情報を含む光をレンズ等で拡
大投影してフロント型若しくはリア型のプロジェクター
に用いることも可能となる。If the light emission luminance of the organic light emitting material is increased in the future, the light including the output image information can be enlarged and projected by a lens or the like and used for a front type or rear type projector.
【０３２１】また、上記電子機器はインターネットやＣ
ＡＴＶ（ケーブルテレビ）などの電子通信回線を通じて
配信された情報を表示することが多くなり、特に動画情
報を表示する機会が増してきている。有機発光材料の応
答速度は非常に高いため、発光装置は動画表示に好まし
い。[0321] Further, the above electronic equipment is available on the Internet or C
Information distributed through an electronic communication line such as an ATV (cable television) is often displayed, and in particular, opportunities to display moving image information are increasing. Since the response speed of the organic light emitting material is very high, the light emitting device is preferable for displaying moving images.
【０３２２】また、発光装置は発光している部分が電力
を消費するため、発光部分が極力少なくなるように情報
を表示することが望ましい。従って、携帯情報端末、特
に携帯電話や音響再生装置のような文字情報を主とする
表示部に発光装置を用いる場合には、非発光部分を背景
として文字情報を発光部分で形成するように駆動するこ
とが望ましい。[0322] In the light-emitting device, the light-emitting portion consumes power. Therefore, it is desirable to display information so that the light-emitting portion is reduced as much as possible. Therefore, when a light emitting device is used for a portable information terminal, particularly a display portion mainly for character information such as a mobile phone or a sound reproducing device, the light emitting portion is driven to form character information with a non-light emitting portion as a background. It is desirable to do.
【０３２３】以上の様に、本発明の適用範囲は極めて広
く、あらゆる分野の電子機器に用いることが可能であ
る。また、本実施例の電子機器は実施例１〜１３に示し
たいずれの構成の発光装置を用いても良い。As described above, the applicable range of the present invention is extremely wide, and the present invention can be used for electronic devices in various fields. Further, the electronic apparatus of this embodiment may use the light emitting device having any of the structures shown in the first to thirteenth embodiments.
【０３２４】[0324]
【０３２５】上述した構成によって、本発明の発光装置
は温度変化に左右されずに一定の輝度を得ることができ
る。また、カラー表示において、各色毎に異なる有機発
光材料を有するＯＬＥＤを設けた場合でも、温度によっ
て各色のＯＬＥＤの輝度がバラバラに変化して所望の色
が得られないということを防ぐことができる。With the above-described configuration, the light emitting device of the present invention can obtain a constant luminance without being affected by a temperature change. Further, in the color display, even when OLEDs having different organic light emitting materials for each color are provided, it is possible to prevent the luminance of the OLEDs of each color from being varied depending on the temperature and preventing a desired color from being obtained.
【図１】 本発明の発光装置の上面ブロック図。FIG. 1 is a top block diagram of a light emitting device of the present invention.
【図２】 本発明の発光装置の画素の回路図。FIG. 2 is a circuit diagram of a pixel of the light emitting device of the present invention.
【図３】 駆動における画素の概略図。FIG. 3 is a schematic diagram of a pixel in driving.
【図４】 アナログ駆動法における書き込み期間と表示
期間の出現するタイミングを示す図。FIG. 4 is a diagram showing timings at which a writing period and a display period appear in an analog driving method.
【図５】 デジタル駆動法における書き込み期間と表示
期間の出現するタイミングを示す図。FIG. 5 is a diagram showing timings at which a writing period and a display period appear in a digital driving method.
【図６】 駆動における画素の概略図。FIG. 6 is a schematic diagram of a pixel in driving.
【図７】 デジタル駆動法における書き込み期間と表示
期間の出現するタイミングを示す図。FIG. 7 is a diagram showing timings at which a writing period and a display period appear in a digital driving method.
【図８】 本発明の発光装置の画素の回路図。FIG. 8 is a circuit diagram of a pixel of the light emitting device of the present invention.
【図９】 本発明の発光装置の画素の回路図。FIG. 9 is a circuit diagram of a pixel of the light emitting device of the present invention.
【図１０】 デジタル駆動法における書き込み期間と表
示期間の出現するタイミングを示す図。FIG. 10 is a diagram showing timings at which a writing period and a display period appear in a digital driving method.
【図１１】 デジタル駆動法における書き込み期間と表
示期間の出現するタイミングを示す図。FIG. 11 is a diagram showing timings at which a writing period and a display period appear in a digital driving method.
【図１２】 デジタル駆動法における書き込み期間と表
示期間の出現するタイミングを示す図。FIG. 12 is a diagram showing timings at which a writing period and a display period appear in a digital driving method.
【図１３】 デジタル駆動法における書き込み期間と表
示期間の出現するタイミングを示す図。FIG. 13 is a diagram showing timings at which a writing period and a display period appear in a digital driving method.
【図１４】 本発明の発光装置の作製方法を示す図。FIG. 14 illustrates a method for manufacturing a light-emitting device of the present invention.
【図１５】 本発明の発光装置の作製方法を示す図。FIG. 15 illustrates a method for manufacturing a light-emitting device of the present invention.
【図１６】 本発明の発光装置の作製方法を示す図。FIG. 16 illustrates a method for manufacturing a light-emitting device of the present invention.
【図１７】 本発明の発光装置の画素の上面図。FIG. 17 is a top view of a pixel of a light-emitting device of the present invention.
【図１８】 本発明の発光装置の画素の断面図。FIG. 18 is a cross-sectional view of a pixel of a light-emitting device of the present invention.
【図１９】 本発明の発光装置の画素の上面図。FIG. 19 is a top view of a pixel of a light-emitting device of the present invention.
【図２０】 信号線駆動回路のブロック図。FIG. 20 is a block diagram of a signal line driver circuit.
【図２１】 デジタル駆動法における信号線駆動回路の
詳細図。FIG. 21 is a detailed diagram of a signal line driver circuit in a digital driving method.
【図２２】 デジタル駆動法における電流設定回路の回
路図。FIG. 22 is a circuit diagram of a current setting circuit in a digital driving method.
【図２３】 第１走査線駆動回路のブロック図。FIG. 23 is a block diagram of a first scanning line driving circuit.
【図２４】 デジタル駆動法における信号線駆動回路の
詳細図。FIG. 24 is a detailed diagram of a signal line driver circuit in a digital driving method.
【図２５】 本発明の発光装置の外観図及び断面図。25A and 25B are an external view and a cross-sectional view of a light-emitting device of the present invention.
【図２６】 本発明の発光装置を用いた電子機器の図。FIG. 26 is a diagram of an electronic device using the light-emitting device of the present invention.
【図２７】 ＯＬＥＤの電圧電流特性を示す図。FIG. 27 is a diagram showing voltage-current characteristics of an OLED.
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０９Ｇ 3/20 Ｇ０９Ｇ 3/20 ６４１Ｅ ６４２ ６４２Ｃ 3/30 3/30 Ｋ Ｈ０５Ｂ 33/14 Ｈ０５Ｂ 33/14 Ａ Ｆターム(参考） 3K007 AB04 AB11 AB17 BB05 DB03 EA01 GA04 5C080 AA06 BB05 CC03 DD03 FF12 JJ02 JJ03 JJ04 JJ05 JJ06 KK02 KK07 KK43 KK47 5C094 AA07 AA08 BA03 BA27 CA19 CA24 DA09 EA04 EA05 FB01 FB16 HA08 ──────────────────────────────────────────────────の Continued on the front page (51) Int.Cl. 7 Identification symbol FI Theme court ゛ (Reference) G09G 3/20 G09G 3/20 641E 642 642C 3/30 3/30 K H05B 33/14 H05B 33/14 A F term (reference) 3K007 AB04 AB11 AB17 BB05 DB03 EA01 GA04 5C080 AA06 BB05 CC03 DD03 FF12 JJ02 JJ03 JJ04 JJ05 JJ06 KK02 KK07 KK43 KK47 5C094 AA07 AA08 BA03 BA27 CA19 CA24 DA09 EA04 EA05 FB05
Claims (16)
タと、第３のトランジスタと、第４のトランジスタと、
発光素子と、電源線と、信号線と、走査線とを有する発
光装置であって、 前記第３及び第４のトランジスタのゲート電極は、共に
前記走査線に接続されており、 前記第３のトランジスタのソース領域とドレイン領域
は、一方は前記信号線に、もう一方は前記第１のトラン
ジスタのゲート電極に接続されており、 前記第４のトランジスタのソース領域とドレイン領域
は、一方は前記信号線に、もう一方は前記第１のトラン
ジスタのドレイン領域に接続されており、 前記第１のトランジスタのソース領域は前記電源線に接
続されており、 前記第２のトランジスタのソース領域とドレイン領域
は、前記第１のトランジスタのドレイン領域と、前記発
光素子が有する画素電極にそれぞれ接続されていること
を特徴とする発光装置。A first transistor, a second transistor, a third transistor, a fourth transistor,
A light emitting device including a light emitting element, a power supply line, a signal line, and a scan line, wherein gate electrodes of the third and fourth transistors are both connected to the scan line, and the third One of a source region and a drain region of the transistor is connected to the signal line, and the other is connected to a gate electrode of the first transistor. One of a source region and a drain region of the fourth transistor is connected to the signal line. The other is connected to the drain region of the first transistor, the source region of the first transistor is connected to the power supply line, and the source region and the drain region of the second transistor are connected to each other. A light-emitting device, wherein the light-emitting device is connected to a drain region of the first transistor and a pixel electrode of the light-emitting element.
タと、第３のトランジスタと、第４のトランジスタと、
発光素子と、電源線と、信号線と、第１走査線と、第２
走査線とを有する発光装置であって、 前記第３及び第４のトランジスタのゲート電極は、共に
前記第１走査線に接続されており、 前記第３のトランジスタのソース領域とドレイン領域
は、一方は前記信号線に、もう一方は前記第１のトラン
ジスタのゲート電極に接続されており、 前記第４のトランジスタのソース領域とドレイン領域
は、一方は前記信号線に、もう一方は前記第１のトラン
ジスタのドレイン領域に接続されており、 前記第１のトランジスタのソース領域は前記電源線に接
続されており、 前記第２のトランジスタのソース領域とドレイン領域
は、前記第１のトランジスタのドレイン領域と、前記発
光素子が有する画素電極にそれぞれ接続されており、 前記第２のトランジスタのゲート電極は前記第２走査線
に接続されていることを特徴とする発光装置。2. A first transistor, a second transistor, a third transistor, a fourth transistor,
A light emitting element, a power supply line, a signal line, a first scanning line,
A light emitting device having a scan line, wherein gate electrodes of the third and fourth transistors are both connected to the first scan line, and a source region and a drain region of the third transistor are one of Is connected to the signal line, and the other is connected to the gate electrode of the first transistor. One of the source region and the drain region of the fourth transistor is connected to the signal line, and the other is connected to the first transistor. A source region of the first transistor is connected to the power supply line; a source region and a drain region of the second transistor are connected to a drain region of the first transistor; , A pixel electrode included in the light emitting element, and a gate electrode of the second transistor is connected to the second scanning line. The light emitting device according to claim and.
タと、第３のトランジスタと、第４のトランジスタと、
発光素子と、電源線と、信号線と、走査線とを有する発
光装置であって、 前記第２、第３及び第４のトランジスタのゲート電極
は、共に前記走査線に接続されており、 前記第３のトランジスタのソース領域とドレイン領域
は、一方は前記信号線に、もう一方は前記第１のトラン
ジスタのゲート電極に接続されており、 前記第４のトランジスタのソース領域とドレイン領域
は、一方は前記信号線に、もう一方は前記第１のトラン
ジスタのドレイン領域に接続されており、 前記第１のトランジスタのソース領域は前記電源線に接
続されており、 前記第２のトランジスタのソース領域とドレイン領域
は、前記第１のトランジスタのドレイン領域と、前記発
光素子が有する画素電極にそれぞれ接続されていること
を特徴とする発光装置。3. A first transistor, a second transistor, a third transistor, a fourth transistor,
A light emitting device having a light emitting element, a power supply line, a signal line, and a scan line, wherein gate electrodes of the second, third, and fourth transistors are both connected to the scan line, One of a source region and a drain region of the third transistor is connected to the signal line, and the other is connected to a gate electrode of the first transistor. Is connected to the signal line, the other is connected to the drain region of the first transistor, the source region of the first transistor is connected to the power supply line, and the source region of the second transistor A light-emitting device, wherein the drain region is connected to a drain region of the first transistor and a pixel electrode of the light-emitting element.
タと、第３のトランジスタと、第４のトランジスタと、
第５のトランジスタと、発光素子と、電源線と、信号線
と、第１走査線と、第２走査線とを有する発光装置であ
って、 前記第２、第３及び第４のトランジスタのゲート電極
は、共に前記第１走査線に接続されており、 前記第３のトランジスタのソース領域とドレイン領域
は、一方は前記信号線に、もう一方は前記第１のトラン
ジスタのゲート電極に接続されており、 前記第４のトランジスタのソース領域とドレイン領域
は、一方は前記信号線に、もう一方は前記第１のトラン
ジスタのドレイン領域に接続されており、 前記第１のトランジスタのソース領域は前記電源線に接
続されており、 前記第２のトランジスタのソース領域とドレイン領域
は、前記第１のトランジスタのドレイン領域と、前記発
光素子が有する画素電極にそれぞれ接続されており、 前記第５のトランジスタのゲート電極は、前記第２走査
線に接続されており、 前記第５のトランジスタのソース領域とドレイン領域
は、一方は前記電源線に、もう一方は前記第１のトラン
ジスタのゲート電極に接続されていることを特徴とする
発光装置。4. A first transistor, a second transistor, a third transistor, a fourth transistor,
A light-emitting device having a fifth transistor, a light-emitting element, a power supply line, a signal line, a first scan line, and a second scan line, wherein a gate of the second, third, and fourth transistors is provided. The electrodes are both connected to the first scanning line, and one of a source region and a drain region of the third transistor is connected to the signal line, and the other is connected to a gate electrode of the first transistor. And one of a source region and a drain region of the fourth transistor is connected to the signal line, and the other is connected to a drain region of the first transistor. The source region of the first transistor is connected to the power source. A source region and a drain region of the second transistor are connected to a drain region of the first transistor and a pixel electrode of the light emitting element, respectively. A gate electrode of the fifth transistor is connected to the second scanning line; one of a source region and a drain region of the fifth transistor is connected to the power supply line, and the other is connected to the second scanning line. A light-emitting device which is connected to a gate electrode of one of the transistors.
３及び第４のトランジスタと、前記第２のトランジスタ
の極性が逆であることを特徴とする発光装置。5. The light emitting device according to claim 3, wherein the third and fourth transistors and the second transistor have opposite polarities.
いて、前記第３のトランジスタと前記第４のトランジス
タの極性が同じであることを特徴とする発光装置。6. The light-emitting device according to claim 1, wherein the polarity of the third transistor and the polarity of the fourth transistor are the same.
いて、前記第１のトランジスタと、前記第２のトランジ
スタの極性が同じであることを特徴とする発光装置。7. The light-emitting device according to claim 1, wherein the polarity of the first transistor and the polarity of the second transistor are the same.
いて、前記発光装置を用いることを特徴とする電子機
器。8. An electronic apparatus according to claim 1, wherein the light-emitting device is used.
タと、第３のトランジスタと、第４のトランジスタと、
発光素子と、電源線と、信号線と、走査線とを有する発
光装置の駆動方法であって、 前記第３及び第４のトランジスタのゲート電極は、共に
前記走査線に接続されており、 前記第３のトランジスタのソース領域とドレイン領域
は、一方は前記信号線に、もう一方は前記第１のトラン
ジスタのゲート電極に接続されており、 前記第４のトランジスタのソース領域とドレイン領域
は、一方は前記信号線に、もう一方は前記第１のトラン
ジスタのドレイン領域に接続されており、 前記第１のトランジスタのソース領域は前記電源線に接
続されており、 前記第２のトランジスタのソース領域とドレイン領域
は、前記第１のトランジスタのドレイン領域と、前記発
光素子が有する画素電極にそれぞれ接続されており、 １フレーム期間内に、前記第３のトランジスタ及び前記
第４のトランジスタがオンになる第１の期間と、前記第
３のトランジスタ及び前記第４のトランジスタがオフに
なる第２の期間とが設けられており、 前記第２のトランジスタは前記第１の期間においてオ
フ、前記第２の期間においてオンになっており前記第１
の期間において、前記第１のトランジスタのドレイン電
流の大きさをアナログビデオ信号で制御することで、前
記発光素子の輝度を制御することを特徴とする発光装置
の駆動方法。9. A first transistor, a second transistor, a third transistor, a fourth transistor,
A driving method of a light-emitting device including a light-emitting element, a power supply line, a signal line, and a scan line, wherein a gate electrode of each of the third and fourth transistors is connected to the scan line; One of a source region and a drain region of the third transistor is connected to the signal line, and the other is connected to a gate electrode of the first transistor. Is connected to the signal line, the other is connected to the drain region of the first transistor, the source region of the first transistor is connected to the power supply line, and the source region of the second transistor The drain region is connected to a drain region of the first transistor and a pixel electrode included in the light emitting element, respectively. A first period in which the transistor and the fourth transistor are turned on, and a second period in which the third transistor and the fourth transistor are turned off are provided. It is off during the first period, is on during the second period, and
Controlling the magnitude of the drain current of the first transistor by an analog video signal in the period of (1), thereby controlling the luminance of the light emitting element.
スタと、第３のトランジスタと、第４のトランジスタ
と、発光素子と、電源線と、信号線と、第１走査線と、
第２走査線とを有する発光装置の駆動方法であって、 前記第３及び第４のトランジスタのゲート電極は、共に
前記第１走査線に接続されており、 前記第３のトランジスタのソース領域とドレイン領域
は、一方は前記信号線に、もう一方は前記第１のトラン
ジスタのゲート電極に接続されており、 前記第４のトランジスタのソース領域とドレイン領域
は、一方は前記信号線に、もう一方は前記第１のトラン
ジスタのドレイン領域に接続されており、 前記第１のトランジスタのソース領域は前記電源線に接
続されており、 前記第２のトランジスタのソース領域とドレイン領域
は、前記第１のトランジスタのドレイン領域と、前記発
光素子が有する画素電極にそれぞれ接続されており、 前記第２のトランジスタのゲート電極は前記第２走査線
に接続されており、 １フレーム期間内に、前記第３のトランジスタ及び前記
第４のトランジスタがオンになる第１の期間と、前記第
３のトランジスタ及び前記第４のトランジスタがオフに
なる第２の期間とが設けられており、 前記第２のトランジスタは前記第１の期間においてオ
フ、前記第２の期間においてオンになっており前記第１
の期間において、前記第１のトランジスタのドレイン電
流の大きさをアナログビデオ信号で制御することで、前
記発光素子の輝度を制御することを特徴とする発光装置
の駆動方法。10. A first transistor, a second transistor, a third transistor, a fourth transistor, a light emitting element, a power supply line, a signal line, a first scanning line,
A driving method of a light emitting device having a second scanning line, wherein gate electrodes of the third and fourth transistors are both connected to the first scanning line, and a source region of the third transistor and One of the drain regions is connected to the signal line, and the other is connected to the gate electrode of the first transistor. One of the source region and the drain region of the fourth transistor is connected to the signal line, and the other is connected to the signal line. Is connected to a drain region of the first transistor, a source region of the first transistor is connected to the power supply line, and a source region and a drain region of the second transistor are connected to the first transistor. A drain region of the transistor and a pixel electrode of the light-emitting element; a gate electrode of the second transistor is connected to the second scan line; A first period during which the third transistor and the fourth transistor are turned on, and a second period during which the third transistor and the fourth transistor are turned off within one frame period. And the second transistor is turned off in the first period and turned on in the second period, and the first transistor is turned on in the second period.
Controlling the magnitude of the drain current of the first transistor by an analog video signal in the period of (1), thereby controlling the luminance of the light emitting element.
スタと、第３のトランジスタと、第４のトランジスタ
と、発光素子と、電源線と、信号線と、走査線とを有す
る発光装置の駆動方法であって、 前記第２、第３及び第４のトランジスタのゲート電極
は、共に前記走査線に接続されており、 前記第３のトランジスタのソース領域とドレイン領域
は、一方は前記信号線に、もう一方は前記第１のトラン
ジスタのゲート電極に接続されており、 前記第４のトランジスタのソース領域とドレイン領域
は、一方は前記信号線に、もう一方は前記第１のトラン
ジスタのドレイン領域に接続されており、 前記第１のトランジスタのソース領域は前記電源線に接
続されており、 前記第２のトランジスタのソース領域とドレイン領域
は、前記第１のトランジスタのドレイン領域と、前記発
光素子が有する画素電極にそれぞれ接続されており、 １フレーム期間内に、前記第３のトランジスタ及び前記
第４のトランジスタがオンになる第１の期間と、前記第
３のトランジスタ及び前記第４のトランジスタがオフに
なる第２の期間とが設けられており、 前記第２のトランジスタは前記第１の期間においてオ
フ、前記第２の期間においてオンになっており前記第１
の期間において、前記第１のトランジスタのドレイン電
流の大きさをアナログビデオ信号で制御することで、前
記発光素子の輝度を制御することを特徴とする発光装置
の駆動方法。11. A driving method of a light-emitting device including a first transistor, a second transistor, a third transistor, a fourth transistor, a light-emitting element, a power supply line, a signal line, and a scan line. A gate electrode of each of the second, third and fourth transistors is connected to the scan line, and a source region and a drain region of the third transistor are connected to the signal line. And the other is connected to the gate electrode of the first transistor. One of the source region and the drain region of the fourth transistor is connected to the signal line, and the other is connected to the drain region of the first transistor. A source region of the first transistor is connected to the power supply line, and a source region and a drain region of the second transistor are connected to the first transistor. A drain region of a transistor, and a pixel electrode included in the light emitting element, wherein a first period in which the third transistor and the fourth transistor are turned on within one frame period; And a second period during which the fourth transistor is turned off, wherein the second transistor is off during the first period, is on during the second period, and 1
Controlling the magnitude of the drain current of the first transistor by an analog video signal in the period of (1), thereby controlling the luminance of the light emitting element.
スタと、第３のトランジスタと、第４のトランジスタ
と、第５のトランジスタと、発光素子と、電源線と、信
号線と、第１走査線と、第２走査線とを有する発光装置
の駆動方法であって、 前記第２、第３及び第４のトランジスタのゲート電極
は、共に前記第１走査線に接続されており、 前記第３のトランジスタのソース領域とドレイン領域
は、一方は前記信号線に、もう一方は前記第１のトラン
ジスタのゲート電極に接続されており、 前記第４のトランジスタのソース領域とドレイン領域
は、一方は前記信号線に、もう一方は前記第１のトラン
ジスタのドレイン領域に接続されており、 前記第１のトランジスタのソース領域は前記電源線に接
続されており、 前記第２のトランジスタのソース領域とドレイン領域
は、前記第１のトランジスタのドレイン領域と、前記発
光素子が有する画素電極にそれぞれ接続されており、 前記第５のトランジスタのゲート電極は、前記第２走査
線に接続されており、 前記第５のトランジスタのソース領域とドレイン領域
は、一方は前記電源線に、もう一方は前記第１のトラン
ジスタのゲート電極に接続されており、 １フレーム期間内に、前記第３及び前記第４のトランジ
スタがオンで、なおかつ前記第５のトランジスタがオフ
になる第１の期間と、 前記第３及び前記第４のトランジスタがオフで、なおか
つ前記第５のトランジスタがオフになる第２の期間と、 前記第３及び前記第４のトランジスタがオフで、なおか
つ前記第５のトランジスタがオンになる第３の期間と、
が設けられており、 前記第２のトランジスタは前記第１の期間においてオ
フ、前記第２の期間においてオン、前記第３の期間にお
いてオンになっており前記第１の期間において、前記第
１のトランジスタのドレイン電流の大きさをアナログビ
デオ信号で制御することで、前記発光素子の輝度を制御
することを特徴とする発光装置の駆動方法。12. A first transistor, a second transistor, a third transistor, a fourth transistor, a fifth transistor, a light emitting element, a power supply line, a signal line, and a first scan. A driving method of a light emitting device having a line and a second scanning line, wherein gate electrodes of the second, third and fourth transistors are all connected to the first scanning line; One of the source region and the drain region of the transistor is connected to the signal line, and the other is connected to the gate electrode of the first transistor. One of the source region and the drain region of the fourth transistor is A signal line, the other of which is connected to a drain region of the first transistor; a source region of the first transistor, which is connected to the power supply line; A source region and a drain region are connected to a drain region of the first transistor and a pixel electrode of the light emitting element, respectively. A gate electrode of the fifth transistor is connected to the second scan line. And one of a source region and a drain region of the fifth transistor is connected to the power supply line, and the other is connected to a gate electrode of the first transistor. A first period during which a fourth transistor is on and the fifth transistor is off; and a second period during which the third and fourth transistors are off and the fifth transistor is off. A third period in which the third and fourth transistors are off and the fifth transistor is on,
Wherein the second transistor is off in the first period, on in the second period, on in the third period, and the first transistor in the first period. A method for driving a light-emitting device, wherein the luminance of the light-emitting element is controlled by controlling the magnitude of a drain current of a transistor with an analog video signal.
スタと、第３のトランジスタと、第４のトランジスタ
と、発光素子と、電源線と、信号線と、走査線とを有す
る発光装置の駆動方法であって、 前記第３及び第４のトランジスタのゲート電極は、共に
前記走査線に接続されており、 前記第３のトランジスタのソース領域とドレイン領域
は、一方は前記信号線に、もう一方は前記第１のトラン
ジスタのゲート電極に接続されており、 前記第４のトランジスタのソース領域とドレイン領域
は、一方は前記信号線に、もう一方は前記第１のトラン
ジスタのドレイン領域に接続されており、 前記第１のトランジスタのソース領域は前記電源線に接
続されており、 前記第２のトランジスタのソース領域とドレイン領域
は、前記第１のトランジスタのドレイン領域と、前記発
光素子が有する画素電極にそれぞれ接続されており、 １フレーム期間内に、デジタルビデオ信号の各ビットに
対応した第１の期間及び第２の期間が設けられており、 前記第１の期間において、前記第３のトランジスタ及び
前記第４のトランジスタがオン、前記第２のトランジス
タがオフになり、 前記第２の期間において、前記第３のトランジスタ及び
前記第４のトランジスタがオフ、前記第２のトランジス
タがオンになり、 対応する前記デジタルビデオ信号の各ビットが有する情
報に基づき、前記第１の期間における前記発光素子の発
光の有無が制御されることを特徴とする発光装置の駆動
方法。13. A driving method of a light-emitting device having a first transistor, a second transistor, a third transistor, a fourth transistor, a light-emitting element, a power supply line, a signal line, and a scan line. The method, wherein the gate electrodes of the third and fourth transistors are both connected to the scanning line, and one of a source region and a drain region of the third transistor is connected to the signal line, and the other is connected to the signal line. Is connected to a gate electrode of the first transistor, and one of a source region and a drain region of the fourth transistor is connected to the signal line, and the other is connected to a drain region of the first transistor. A source region of the first transistor is connected to the power supply line; and a source region and a drain region of the second transistor are connected to the first transistor. And a first period and a second period corresponding to each bit of the digital video signal are provided within one frame period, and the drain region is connected to a pixel electrode of the light emitting element. In the first period, the third transistor and the fourth transistor are turned on, and the second transistor is turned off. In the second period, the third transistor and the fourth transistor are turned off. A light-emitting device, wherein the second transistor is turned on, and whether or not the light-emitting element emits light during the first period is controlled based on information included in each bit of the corresponding digital video signal. Drive method.
スタと、第３のトランジスタと、第４のトランジスタ
と、発光素子と、電源線と、信号線と、第１走査線と、
第２走査線とを有する発光装置の駆動方法であって、 前記第３及び第４のトランジスタのゲート電極は、共に
前記第１走査線に接続されており、 前記第３のトランジスタのソース領域とドレイン領域
は、一方は前記信号線に、もう一方は前記第１のトラン
ジスタのゲート電極に接続されており、 前記第４のトランジスタのソース領域とドレイン領域
は、一方は前記信号線に、もう一方は前記第１のトラン
ジスタのドレイン領域に接続されており、 前記第１のトランジスタのソース領域は前記電源線に接
続されており、 前記第２のトランジスタのソース領域とドレイン領域
は、前記第１のトランジスタのドレイン領域と、前記発
光素子が有する画素電極にそれぞれ接続されており、 前記第２のトランジスタのゲート電極は前記第２走査線
に接続されており、 １フレーム期間内に、デジタルビデオ信号の各ビットに
対応した第１の期間及び第２の期間が設けられており、 前記第１の期間において、前記第３のトランジスタ及び
前記第４のトランジスタがオン、前記第２のトランジス
タがオフになり、 前記第２の期間において、前記第３のトランジスタ及び
前記第４のトランジスタがオフ、前記第２のトランジス
タがオンになり、 対応する前記デジタルビデオ信号の各ビットが有する情
報に基づき、前記第１の期間における前記発光素子の発
光の有無が制御されることを特徴とする発光装置の駆動
方法。14. A first transistor, a second transistor, a third transistor, a fourth transistor, a light emitting element, a power supply line, a signal line, a first scanning line,
A driving method of a light emitting device having a second scanning line, wherein gate electrodes of the third and fourth transistors are both connected to the first scanning line, and a source region of the third transistor and One of the drain regions is connected to the signal line, and the other is connected to the gate electrode of the first transistor. One of the source region and the drain region of the fourth transistor is connected to the signal line, and the other is connected to the signal line. Is connected to a drain region of the first transistor, a source region of the first transistor is connected to the power supply line, and a source region and a drain region of the second transistor are connected to the first transistor. A drain region of the transistor and a pixel electrode included in the light-emitting element; a gate electrode of the second transistor is connected to the second scan line; A first period and a second period corresponding to each bit of the digital video signal are provided within one frame period, and in the first period, the third transistor and the third transistor Fourth transistor is turned on, the second transistor is turned off, and in the second period, the third transistor and the fourth transistor are turned off, the second transistor is turned on, and the corresponding A method for driving a light-emitting device, wherein the presence or absence of light emission of the light-emitting element in the first period is controlled based on information included in each bit of a digital video signal.
スタと、第３のトランジスタと、第４のトランジスタ
と、発光素子と、電源線と、信号線と、走査線とを有す
る発光装置の駆動方法であって、 前記第２、第３及び第４のトランジスタのゲート電極
は、共に前記走査線に接続されており、 前記第３のトランジスタのソース領域とドレイン領域
は、一方は前記信号線に、もう一方は前記第１のトラン
ジスタのゲート電極に接続されており、 前記第４のトランジスタのソース領域とドレイン領域
は、一方は前記信号線に、もう一方は前記第１のトラン
ジスタのドレイン領域に接続されており、 前記第１のトランジスタのソース領域は前記電源線に接
続されており、 前記第２のトランジスタのソース領域とドレイン領域
は、前記第１のトランジスタのドレイン領域と、前記発
光素子が有する画素電極にそれぞれ接続されており、 １フレーム期間内に、デジタルビデオ信号の各ビットに
対応した第１の期間及び第２の期間が設けられており、 前記第１の期間において、前記第３のトランジスタ及び
前記第４のトランジスタがオン、前記第２のトランジス
タがオフになり、 前記第２の期間において、前記第３のトランジスタ及び
前記第４のトランジスタがオフ、前記第２のトランジス
タがオンになり、 対応する前記デジタルビデオ信号の各ビットが有する情
報に基づき、前記第１の期間における前記発光素子の発
光の有無が制御されることを特徴とする発光装置の駆動
方法。15. A driving method of a light-emitting device including a first transistor, a second transistor, a third transistor, a fourth transistor, a light-emitting element, a power supply line, a signal line, and a scan line. A gate electrode of each of the second, third and fourth transistors is connected to the scan line, and a source region and a drain region of the third transistor are connected to the signal line. And the other is connected to the gate electrode of the first transistor. One of the source region and the drain region of the fourth transistor is connected to the signal line, and the other is connected to the drain region of the first transistor. A source region of the first transistor is connected to the power supply line, and a source region and a drain region of the second transistor are connected to the first transistor. A first region and a second period corresponding to each bit of the digital video signal are provided within one frame period; In the first period, the third transistor and the fourth transistor are turned on, and the second transistor is turned off. In the second period, the third transistor and the fourth transistor are turned off. Off, the second transistor is turned on, and light emission of the light emitting element during the first period is controlled based on information of each bit of the corresponding digital video signal. How to drive the device.
スタと、第３のトランジスタと、第４のトランジスタ
と、第５のトランジスタと、発光素子と、電源線と、信
号線と、第１走査線と、第２走査線とを有する発光装置
の駆動方法であって、 前記第２、第３及び第４のトランジスタのゲート電極
は、共に前記第１走査線に接続されており、 前記第３のトランジスタのソース領域とドレイン領域
は、一方は前記信号線に、もう一方は前記第１のトラン
ジスタのゲート電極に接続されており、 前記第４のトランジスタのソース領域とドレイン領域
は、一方は前記信号線に、もう一方は前記第１のトラン
ジスタのドレイン領域に接続されており、 前記第１のトランジスタのソース領域は前記電源線に接
続されており、 前記第２のトランジスタのソース領域とドレイン領域
は、前記第１のトランジスタのドレイン領域と、前記発
光素子が有する画素電極にそれぞれ接続されており、 前記第５のトランジスタのゲート電極は、前記第２走査
線に接続されており、 前記第５のトランジスタのソース領域とドレイン領域
は、一方は前記電源線に、もう一方は前記第１のトラン
ジスタのゲート電極に接続されており、 １フレーム期間内に、デジタルビデオ信号の各ビットに
対応した第１の期間、第２の期間及び第３の期間が設け
られており、 前記第１の期間において、前記第３のトランジスタ及び
前記第４のトランジスタがオン、前記第２のトランジス
タ及び前記第５のトランジスタがオフになり、前記第２
の期間において、前記第３のトランジスタ及び前記第４
のトランジスタがオフ、前記第２のトランジスタがオ
ン、前記第５のトランジスタがオフになり、 前記第３の期間において、前記第３及び前記第４のトラ
ンジスタがオフで、前記第２のトランジスタがオン及び
前記第５のトランジスタがオンになり、 対応する前記デジタルビデオ信号の各ビットが有する情
報に基づき、前記第１の期間における前記発光素子の発
光の有無が制御されることを特徴とする発光装置の駆動
方法。16. A first transistor, a second transistor, a third transistor, a fourth transistor, a fifth transistor, a light emitting element, a power supply line, a signal line, and a first scan. A driving method of a light emitting device having a line and a second scanning line, wherein gate electrodes of the second, third and fourth transistors are all connected to the first scanning line; One of the source region and the drain region of the transistor is connected to the signal line, and the other is connected to the gate electrode of the first transistor. One of the source region and the drain region of the fourth transistor is A signal line, the other of which is connected to a drain region of the first transistor; a source region of the first transistor, which is connected to the power supply line; A source region and a drain region are connected to a drain region of the first transistor and a pixel electrode of the light emitting element, respectively. A gate electrode of the fifth transistor is connected to the second scan line. A source region and a drain region of the fifth transistor, one of which is connected to the power supply line and the other of which is connected to the gate electrode of the first transistor; A first period, a second period, and a third period corresponding to a bit are provided. In the first period, the third transistor and the fourth transistor are turned on, and the second transistor is turned on. And the fifth transistor is turned off, and the second transistor is turned off.
The third transistor and the fourth transistor
Are off, the second transistor is on, the fifth transistor is off, and during the third period, the third and fourth transistors are off and the second transistor is on. And the fifth transistor is turned on, and the presence or absence of light emission of the light emitting element in the first period is controlled based on information of each bit of the corresponding digital video signal. Drive method.
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