JP2006032451A - 半導体記憶装置およびその製造方法 - Google Patents

Abstract

【課題】水素の触媒作用によるコンタクトプラグ不良を防止する。
【解決手段】ソース領域、ドレイン領域およびゲートからなるトランジスタが集積化された半導体基板上に、前記ソース領域またはドレイン領域に接続されたコンタクトプラグと、前記コンタクトプラグに接続された下部電極と、前記下部電極の間に埋め込まれた酸素バリアを有する絶縁膜と、前記容量絶縁膜に形成された上部電極からなる強誘電体キャパシタにおいて、前記下部電極が酸素に対する導電性バリアを含み、さらに前記下部電極と絶縁膜との間に前記下部電極との反応を防止するための絶縁性反応防止膜を備えた構造になっている。
【選択図】図１

Description

本発明は、絶縁性金属酸化物を容量絶縁膜とした半導体記憶装置に関するものである。

近年デジタル技術の進展に伴い、大容量のデータを処理、保存する傾向が推進される中で電子機器が一段と高度化し、使用される半導体装置もその半導体素子の微細化が急速に進んできている。それに伴ってダイナミックＲＡＭの高集積化を実現するために、従来の珪素酸化物または窒化物の代わりに高誘電体を容量絶縁膜として用いる技術が広く研究開発されている。さらに従来にない低動作電圧かつ高速書き込み読み出し可能な不揮発性ＲＡＭの実用化を目指し、自発分極特性を有する強誘電体膜に関する研究開発が盛んに行われている。これら高誘電体または強誘電体を容量絶縁膜に用いた半導体記憶装置において、メガビット級の高集積メモリーには、従来のプレーナ型メモリーセルに代わり、スタック型のメモリーセルが用いられることになる。

以下、従来の半導体装置について、図面を参照しながら説明する。

図６は第１の従来例である半導体記憶装置の要部断面図である（例えば、特許文献１を参照）。

図６に示すように、従来の半導体記憶装置は、半導体基板１０１に形成されたソースドレイン領域１０２と、半導体基板１０１のチャネル領域上にゲート絶縁膜１０３を介して形成されたゲート電極１０４とからなるトランジスタ１０５を有している。半導体基板１０１上には、トランジスタ１０５を含めその全面を覆う層間絶縁膜１０６が形成され、該層間絶縁膜１０６には、ソースドレイン領域１０２のいずれか一方と電気的に接続されるコンタクトプラグ１０７が形成されている。

層間絶縁膜１０６上には、窒化シリコン（Ｓｉ₃Ｎ₄）からなる絶縁性水素バリア層１０８が形成されており、コンタクトプラグ１０７の上端部には窒化チタン（ＴｉＮ）からなる導電性水素バリア層１０９が形成されている。

絶縁性水素バリア層１０８上には、導電性水素バリア層１０９と接続されるように、酸素バリア膜となる二酸化イリジウム（ＩｒＯ₂ ）又は二酸化ルテニウム（ＲｕＯ₂ ）を含む下部電極１１０が形成されている。

絶縁性水素バリア層１０８上の下部電極１１０同士の間には、酸化シリコン（ＳｉＯ₂ )、窒化シリコン（Ｓｉ₃Ｎ₄）又は酸化窒化シリコン（ＳｉＯＮ）等からなる埋込み絶縁膜１１１が形成されている。

下部電極１１０を含む埋込み絶縁膜１１１上には、チタン酸ジルコン鉛（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ₃ ）、又はタンタル酸ストロンチウムビスマス（ＳｒＢｉ₂ Ｔａ₂ Ｏ₉ ）等の強誘電体からなる容量絶縁膜１１２が形成され、該容量絶縁膜１１２の上には、二酸化イリジウム又は二酸化ルテニウムを含む上部電極１１３が形成される。

しかしながら、前記第１の従来例である半導体記憶装置は、下部電極１１０を構成し、酸素に対するバリアとなるＩｒＯ₂やＲｕＯ₂からなる導電性酸化膜が、製造時に発生する水素により還元されてその酸素に対するバリア性が劣化するという問題を有していた。

この点について、図７（ａ）及び（ｂ）を参照しながら詳細に説明する。図７（ａ）に示すように、ＩｒＯ₂やＲｕＯ₂等の酸素バリア膜を含む下部電極１１０を形成後、埋め込み絶縁膜１１１となる絶縁膜１１１Ａを形成する際、下部電極１１０に絶縁膜１１１Ａが直接接触するように形成すると、絶縁膜１１１Ａの原料ガスとなるＳｉＨ₄やＮＨ₃から発生する水素が下部電極１１０を構成するＩｒＯ₂やＲｕＯ₂等の酸素バリア膜に侵入（拡散）し、酸素バリア膜の形状不良を引き起こす。これは絶縁膜１１１ＡをプラズマＣＶＤ法により形成した場合に特に顕著である。例えば、酸素バリア膜がＩｒＯ₂である場合は、ＩｒＯ₂がＩｒに還元されることにより形状不良が生じ、酸素バリア性が損なわれる。また、ＩｒＯ₂がプラズマに直接さらされることにより形状不良が生じることによっても、酸素バリア性が損なわれると考えられる。

その結果、ＩｒＯ₂やＲｕＯ₂等の酸素バリア膜の酸素拡散に対するバリア性が劣化し、図７（ｂ）に示すように、下部電極１１０上に形成される高誘電体や強誘電体からなる容量絶縁膜１１２の結晶化に必要な６５０℃から８００℃での酸素アニール時に、上方向からの酸素がコンタクトプラグ１０７界面まで拡散し、コンタクト抵抗の急増、すなわちコンタクト抵抗不良が発生してしまう。

この問題を解決する構成としては、以下に説明する第２の従来例である半導体記憶装置がある。

図８は第２の従来例である半導体記憶装置の要部断面図である（例えば、特許文献２を参照）。

図８に示すように、第２の従来例である半導体記憶装置は、例えばシリコン（Ｓｉ）からなる半導体基板２１１に形成されたＭＯＳＦＥＴからなる複数のセルトランジスタ２２０と、各セルトランジスタ２２０を覆う層間絶縁膜２１３の上にセルトランジスタ２２０ごとに形成された容量素子２３０とを有している。

各セルトランジスタ２２０は、半導体基板２１１に形成されたソースドレイン領域２２１と、半導体基板２１１のチャネル領域上にゲート絶縁膜２２２を介して形成されたゲート電極２２３とから構成されている。

各容量素子２３０は、基板側から順次積層された、下部電極２３１、容量絶縁膜２３２及び上部電極２３３とにより構成されている。

下部電極２３１は、下方から順に、窒化チタンアルミニウム（ＴｉＡｌＮ）からなり酸素及び水素の拡散を防ぐ第１の導電性バリア層、イリジウム（Ｉｒ）からなり酸素の拡散を防ぐ第２の導電性バリア層、二酸化イリジウム（ＩｒＯ₂ ）からなり酸素の拡散を防ぐ第３の導電性バリア層、及び白金（Ｐｔ）からなる導電層の積層膜により構成されている。

容量絶縁膜２３２は、タンタルニオブ酸ストロンチウムビスマス（ＳｒＢｉ₂(Ｔａ_1-xＮｂ_x)₂Ｏ₉ ）（但し、ｘは０≦ｘ≦１）からなり、上部電極２３３は白金からなる。

半導体基板２１１上には、各セルトランジスタ２２０を覆うように、例えば酸化シリコン（ＳｉＯ₂ ）からなる層間絶縁膜２１３が形成され、該層間絶縁膜２１３には、下端部が各ソースドレイン領域２２１のいずれか一方と電気的に接続され、上端部が各容量素子２３０の下部電極２３１と電気的に接続されたタングステン（Ｗ）又はポリシリコンからなる複数のコンタクトプラグ２１４が形成されている。

下部電極２３１の側面及び層間絶縁膜２１３上における下部電極２３１の側方の領域は、例えば酸化アルミニウム（Ａｌ₂Ｏ₃）からなり酸素及び水素の拡散を防ぐ第１の絶縁性バリア層２１５により覆われている。

ここで、下部電極２３１における基板面方向の径は、容量絶縁膜２３２及び上部電極２３３の基板面方向の径の寸法よりも小さく、従って、容量絶縁膜２３２及び上部電極２３３の周縁部は下部電極２３１の周縁部から張り出している。

下部電極２３１における側方で且つ容量絶縁膜２３２の張り出し部分の下側の領域は、酸化シリコン（ＳｉＯ₂)又は窒化シリコン（Ｓｉ₃Ｎ₄）からなる埋込み絶縁膜２１６により埋め込まれている。

その結果、下部電極２３１はその側面が酸素及び水素の拡散を防ぐ第１の絶縁性バリア層２１５により覆われている。

以下、前記のように構成された第２の従来例である半導体記憶装置の製造方法について説明する。

図９は第２の従来例である半導体記憶装置の製造方法の工程順の断面構成を示している。

まず、図９（ａ）に示すように、シリコンからなる半導体基板２１１上に、ゲート絶縁膜２２２及びゲート電極２２３を形成し、さらに、ソースドレイン領域２２１を形成する。その後、ＣＶＤ法により、半導体基板２１１上に、複数のセルトランジスタ２２０を含む全面にわたって酸化シリコンからなる層間絶縁膜２１３を堆積する。続いて、堆積した層間絶縁膜２１３の上面を化学機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法等を用いて平坦化する。続いて、層間絶縁膜２１３における各セルトランジスタ２２０のソースドレイン領域２２１の一方にコンタクトホールをそれぞれ形成し、ＣＶＤ法により、タングステン又はポリシリコンからなる導体膜を各コンタクトホールに充填されるように堆積する。続いて、堆積した導体膜に対してエッチバック又は化学機械的研磨を行なって、層間絶縁膜２１３上の導体膜を除去することにより、複数のコンタクトプラグ２１４を形成する。

次に、複数のコンタクトプラグ２１４を含む層間絶縁膜２１３上に、例えばスパッタリング法により、酸素及び水素の拡散を防ぐ窒化チタンアルミニウムからなる第１の導電性バリア層、酸素の拡散を防ぐイリジウムからなる第２の導電性バリア層、酸素の拡散を防ぐ二酸化イリジウムからなる第３の導電性バリア層、及び白金からなる導電層を順次堆積して下部電極形成膜を成膜する。続いて、下部電極形成膜に対してコンタクトプラグ２１４を含むようにパターニングを行なって、下部電極形成膜からなる複数の下部電極２３１を形成する。その後、スパッタ法又はＣＶＤ法により、層間絶縁膜２１３上に下部電極２３１の上面及び側面を覆うように、酸化アルミニウムからなり酸素及び水素の拡散を防ぐ第１の絶縁性バリア層２１５を成膜する。続いて、第１の絶縁性バリア層２１５を覆うように、酸化シリコン又は窒化シリコンからなる埋込み絶縁膜２１６を堆積する。

次に、図９（ｂ）に示すように、ＣＭＰ法を用いて、埋込み絶縁膜２１６及び第１の絶縁性バリア層２１５に対して各下部電極２３１が露出するまで平坦化することにより、各下部電極２３１の周囲を埋込み絶縁膜２１６により埋め込む。従って、下部電極２３１の上面は埋込み絶縁膜２１６及び第１の絶縁性バリア層２１５の露出面とほぼ同一の高さとなる。

次に、図９（ｃ）に示すように、第１の絶縁性バリア層２１５、埋込み絶縁膜２１６及び下部電極２３１の上に全面にわたって、タンタルニオブ酸ストロンチウムビスマス（ＳｒＢｉ₂(Ｔａ_1-xＮｂ_x)₂Ｏ₉ ）からなる容量絶縁膜形成膜２３２Ａを成膜する。続いて、スパッタリング法により、容量絶縁膜形成膜２３２Ａの上に白金からなる上部電極形成膜２３３Ａを成膜する。その後、熱処理を行なって、容量絶縁膜形成膜２３２Ａを構成する金属酸化物を結晶化する。

次に、上部電極形成膜２３３Ａ、容量絶縁膜形成膜２３２Ａ及び埋込み絶縁膜２１６に対して順次ドライエッチングを行なって、上部電極形成膜２３３Ａから上部電極２３３を形成し、容量絶縁膜形成膜２３２Ａから容量絶縁膜２３２を形成する。これにより、コンタクトプラグ２１４と電気的に接続される下部電極２３１と容量絶縁膜２３２と上部電極２３３とからなる容量素子２３０が形成される。

以上により、図８に示す構造が形成される。

以上説明したように、第２の従来例である半導体記憶装置によると、酸素及び水素の拡散を防ぐ第１の絶縁性バリア層２１５が容量素子２３０の下部電極２３１の側面を覆うため、下部電極２３１を構成する酸素バリアである酸化イリジウム等の導電性酸化物が水素により還元されてその酸素バリア性が劣化することを防止できる。
特開平１１−８３５５号公報 特開２００３−８６７７１号公報

しかしながら、第２の従来例である半導体記憶装置において、下部電極２３１の下方から容量絶縁膜２３２へ水素が侵入するのを防止する機能を強化するために、第１の従来例である半導体記憶装置における絶縁性水素バリア層１０８に相当する、窒化シリコンからなる水素バリア層を、層間絶縁膜２１３と下部電極２３１及び第１の絶縁性バリア層２１５との間に形成した場合、以下のような問題が生じることがわかった。

図１０は、第２の従来例である半導体記憶装置の製造方法を説明するための図９（ａ）において、窒化シリコンからなる水素バリア層２４０を、層間絶縁膜２１３と下部電極２３１及び酸化アルミニウムからなる第１の絶縁性バリア層２１５との間に形成した場合を説明するための図である。

この場合、窒化シリコンからなる水素バリア層２４０の上に、酸化アルミニウムからなる第１の絶縁性バリア層２１５が接している構成となっている。

図９（ａ）の後の工程における、容量絶縁膜の結晶化に必要な６５０℃から８００℃での酸素アニール時に、窒化シリコンからなる水素バリア層２４０と酸化アルミニウムからなる第１の絶縁性バリア層２１５の界面において剥離が生じることが判った。これは、窒化シリコンと酸化アルミニウムにおける熱膨張係数差の違いに起因するものと考えられる。

水素バリア層２４０と酸化アルミニウムからなる第１の絶縁性バリア層２１５の界面において剥離が生じると、酸素アニール時に、上方向からの酸素がコンタクトプラグ界面まで拡散し、コンタクト抵抗の急増、すなわちコンタクト抵抗不良が発生してしまう。

本発明は上記従来の課題を解決するものであり、容量絶縁膜への水素の侵入を確実に防止し、かつ、下部電極を構成している酸素バリアとなるＩｒＯ₂やＲｕＯ₂等の導電性酸素バリア膜が水素により還元されるのを防止して、その酸素バリア性が劣化し、コンタクトプラグのコンタクト抵抗が増大することを防止することが可能な、半導体記憶装置及びその製造方法を提供することを目的とする。

上記目的を達成するために、本発明の半導体記憶装置は、基板上に形成された層間絶縁膜と、層間絶縁膜上に形成された、絶縁性の水素バリア膜と、層間絶縁膜と水素バリア膜とを貫通して形成されたコンタクトプラグと、絶縁性の水素バリア膜の上に形成され、コンタクトプラグと電気的に接続された導電性酸素バリア膜を含む下部電極と、下部電極の周囲を埋める埋め込み絶縁膜と、下部電極及び埋め込み絶縁膜の上に設けられた強誘電体膜からなる容量絶縁膜と、容量絶縁膜の上に形成された上部電極とを備えた半導体記憶装置であって、少なくとも下部電極の側面に接するように形成された絶縁性反応防止膜を備えていることを特徴とする。

本発明の半導体記憶装置によれば、導電性酸素バリア膜を含む下部電極の側面に接するように形成された絶縁性反応防止膜によって、導電性酸素バリア膜が還元されるのを防止できる。また、導電性酸素バリア膜に形状不良が生じない。その結果、導電性酸素バリア膜の酸素バリア性が劣化せず、コンタクトプラグへの酸素の侵入が防止でき、コンタクトプラグのコンタクト抵抗が増大することを防止することができる。また、水素バリア膜によって、下部電極の下方から容量絶縁膜への水素の侵入を防止できる。また、水素バリア膜の少なくとも表面部分が窒化シリコンからなる場合に、絶縁性反応防止膜と水素バリア膜との密着性が向上する。

また、本発明の半導体記憶装置において、絶縁性反応防止膜は、ＴＥＯＳが重合して形成された多量体を含む膜であり、埋め込み絶縁膜の中には、ＴＥＯＳが重合して形成された多量体は含まれないか、もしくは、絶縁性反応防止膜の中に含まれるＴＥＯＳが重合して形成された多量体の量よりも少ない量のＴＥＯＳが重合して形成された多量体が含まれていることが好ましい。

このようにすることにより、ＴＥＯＳが重合して形成された多量体を含む膜である絶縁性反応防止膜によって、導電性酸素バリア膜が還元されるのを容易に防止できる。また、導電性酸素バリア膜に形状不良が生じない。更に、絶縁性反応防止膜と水素バリア膜との密着性がよいため、絶縁性反応防止膜と水素バリア膜との間において剥離が生じない。特に、水素バリア膜の少なくとも表面部分が窒化シリコンからなる場合に、密着性が更に向上する。

また、本発明の半導体記憶装置において、前記絶縁性反応防止膜は、窒化シリコンからなる膜であることが好ましい。

このようにすることにより、窒化シリコンからなる膜である絶縁性反応防止膜によって、導電性酸素バリア膜が還元されるのを容易に防止できる。また、導電性酸素バリア膜に形状不良が生じない。更に、絶縁性反応防止膜と水素バリア膜との密着性がよいため、絶縁性反応防止膜と水素バリア膜との間において剥離が生じない。特に、水素バリア膜の少なくとも表面部分が窒化シリコンからなる場合に、密着性が更に向上する。

また、本発明の半導体記憶装置において、導電性酸素バリア膜は、二酸化イリジウム（ＩｒＯ₂ ）、下層から順次形成されたイリジウム（Ｉｒ）と二酸化イリジウム（ＩｒＯ₂ ）とからなる積層膜、二酸化ルテニウム（ＲｕＯ₂ ）、及び下層から順次形成されたルテニウム（Ｒｕ）と二酸化ルテニウム（ＲｕＯ₂ ）とからなる積層膜のうちのいずれか１つにより、又はこれらのうちの少なくとも２つを含む積層膜により構成されていることが好ましい。

このようにすることにより、導電性酸素バリア膜によって、コンタクトプラグに酸素が侵入するのを効果的に防止することができる。

上記目的を達成するために、本発明の半導体記憶装置の製造方法は、基板上に層間絶縁膜を形成する工程と、層間絶縁膜の上に、絶縁性の水素バリア膜を形成する工程と、層間絶縁膜及び絶縁性の水素バリア膜を貫通するように、コンタクトプラグを形成する工程と、絶縁性の水素バリア膜とコンタクトプラグの上に、導電性酸素バリア膜を含む下部電極を形成する工程と、少なくとも下部電極の側面を覆うように、絶縁性反応防止膜を形成する工程と、下部電極を覆うようにして前記絶縁性反応防止膜の上に、埋め込み絶縁膜を形成する工程と、下部電極の上面を露出させるように、埋め込み絶縁膜及び絶縁性反応防止膜を除去する工程と、下部電極と埋め込み絶縁膜の上に、強誘電体膜からなる容量絶縁膜を形成する工程と、容量絶縁膜の上に、上部電極を形成する工程とを含むことを特徴とする。

本発明の半導体記憶装置の製造方法によれば、導電性酸素バリア膜を含む下部電極の側面に接するように形成された絶縁性反応防止膜によって、埋め込み絶縁膜を形成する工程において、導電性酸素バリア膜が還元されるのを防止できる。また、導電性酸素バリア膜に形状不良が生じない。その結果、導電性酸素バリア膜の酸素バリア性が劣化せず、コンタクトプラグへの酸素の侵入が防止でき、コンタクトプラグのコンタクト抵抗が増大することを防止することができる。また、水素バリア膜によって、下部電極の下方から容量絶縁膜への水素の侵入を防止できる。

また、本発明の半導体記憶装置の製造方法において、絶縁性反応防止膜を形成する工程は、ＴＥＯＳとオゾンを原料とした常圧ＣＶＤ法により、ＴＥＯＳが重合して形成された多量体を含む膜を形成する工程を含むことが好ましい。

このようにすることによって、ＴＥＯＳが重合して形成された多量体を含む膜である絶縁性反応防止膜で下部電極の側面を覆うことによって、埋め込み絶縁膜を形成する工程において、導電性酸素バリア膜が還元されるのを容易に防止できる。また、導電性酸素バリア膜に形状不良が生じない。更に、絶縁性反応防止膜と水素バリア膜との密着性がよいため、絶縁性反応防止膜と水素バリア膜との間において剥離が生じない。

以上のように本発明に係る半導体記憶装置によれば、導電性酸素バリア膜を含む下部電極の側面に接するように形成された絶縁性反応防止膜によって、導電性酸素バリア膜が還元されるのを防止できる。また、導電性酸素バリア膜に形状不良が生じない。その結果、導電性酸素バリア膜の酸素バリア性が劣化せず、コンタクトプラグへの酸素の侵入が防止でき、コンタクトプラグのコンタクト抵抗が増大することを防止することができる。また、水素バリア膜によって、下部電極の下方から容量絶縁膜への水素の侵入を防止できる。

また、本発明に係る半導体記憶装置の製造方法によれば、導電性酸素バリア膜を含む下部電極の側面に接するように形成された絶縁性反応防止膜によって、埋め込み絶縁膜を形成する工程において、導電性酸素バリア膜が還元されるのを防止できる。また、導電性酸素バリア膜に形状不良が生じない。その結果、導電性酸素バリア膜の酸素バリア性が劣化せず、コンタクトプラグへの酸素の侵入が防止でき、コンタクトプラグのコンタクト抵抗が増大することを防止することができる。また、水素バリア膜によって、下部電極の下方から容量絶縁膜への水素の侵入を防止できる。

以下、本発明の実施形態について図面を参照しながら説明する。

（第１の実施形態）
以下、本発明の第１の実施形態にかかる半導体記憶装置について、図１を参照しながら説明する。

図１は本発明の第１の実施形態にかかる半導体記憶装置の要部断面図である。

図１に示すように、半導体基板１上には、素子分離領域２及びソース領域またはドレイン領域を含む活性領域３が形成されており、さらに、ゲート絶縁膜４ａ、ゲート電極４ｂ及びサイドウォール４ｃからなるゲート４が形成されている。活性領域３及びゲート４により、トランジスタが構成されている。素子分離領域２及び活性領域３を有する半導体基板１上の全面に亘って、ゲート４を覆うように、膜厚が５００〜１０００ｎｍである酸化シリコン又は窒化シリコンよりなる層間絶縁膜５が形成されている。層間絶縁膜５の上には、膜厚が１０ｎｍ〜１５０ｎｍである窒化シリコンよりなる絶縁性の水素バリア膜７が形成されている。層間絶縁膜５と水素バリア膜７を貫通して、タングステン又はｎ型不純物がドープされた低抵抗ポリシリコンよりなると共に下端が活性領域３と接するコンタクトプラグ６（径は０．２４μｍ）が形成されている。

コンタクトプラグ６の上を含む水素バリア膜７の上に、下層から順に、ＴｉＡｌＮからなる導電性水素バリア膜８ａ、下層から順にＩｒとＩｒＯ₂からなる導電性酸素バリア膜８ｂおよびＰｔからなる導電体膜８ｃとの積層膜からなる下部電極８が形成されている。ここで、下部電極８を構成する各膜の膜厚は、ＴｉＡｌＮが４０ｎｍから６０ｎｍの範囲、Ｉｒ、ＩｒＯ₂、Ｐｔがそれぞれ５０ｎｍから１００ｎｍの範囲であることが望ましい。

下部電極８のうちで特に導電性酸素バリア膜８ｂと水素やプラズマとが反応することを防止するための反応防止層である絶縁性反応防止膜９（膜厚は５ｎｍ〜６０ｎｍ）が、少なくとも下部電極８の側面を完全に覆うように形成され、絶縁性反応防止膜９を介して下部電極８の周囲を埋め込むように酸化シリコン、窒化シリコンまたは酸窒化シリコン等からなる埋め込み絶縁膜１０が形成されている。この埋め込み絶縁膜１０および反応防止膜９の表面は平坦化されており、下部電極８の表面とほぼ同じ高さになっている。

ここで、絶縁性反応防止膜９は、ＴＥＯＳが重合して形成された多量体を含む膜である。なお、埋め込み絶縁膜１０の中には、ＴＥＯＳが重合して形成された多量体は含まれないか、もしくは、埋め込み絶縁膜１０がＴＥＯＳ膜の場合には、絶縁性反応防止膜９の中に含まれるＴＥＯＳが重合して形成された多量体の量よりも少ない量のＴＥＯＳが重合して形成された多量体が含まれている。ＴＥＯＳが重合して形成された多量体を含む膜は、水素やプラズマをブロッキングする効果があるため、水素やプラズマと導電性酸素バリア膜８ｂとが反応するのを防止する効果を有している。また、ＴＥＯＳが重合して形成された多量体を含む膜と窒化シリコンとの密着性は非常に良いため、絶縁性反応防止膜９と水素バリア膜７との間において剥離が生じない。

下部電極８および埋め込み絶縁膜１０上には、膜厚が５０ｎｍ〜１５０ｎｍである、ビスマス層状ペロブスカイト構造を有するＳｒＢｉ₂（Ｔａ_xＮｂ_1-x）₂Ｏ₉（０≦ｘ≦１）等の強誘電体からなる容量絶縁膜１１が形成され、さらに容量絶縁膜１１上に、膜厚が５０ｎｍ〜１００ｎｍである、Ｐｔからなる上部電極１２が形成されている。

下部電極８、容量絶縁膜１１及び上部電極１２から、容量素子１４が構成されている。

上部電極１２および容量絶縁膜１１を覆うように、膜厚が５ｎｍ〜１５０ｎｍである、酸化アルミニウムからなる絶縁性の水素バリア膜１３が形成されている。

本発明の半導体記憶装置によれば、導電性酸素バリア膜８ｂを含む下部電極８の側面に接するように形成された絶縁性反応防止膜９によって、導電性酸素バリア膜８ｂが還元されるのを防止できる。また、導電性酸素バリア膜８ｂに形状不良が生じない。その結果、導電性酸素バリア膜８ｂの酸素バリア性が劣化せず、コンタクトプラグ６への酸素の侵入が防止でき、コンタクトプラグ６のコンタクト抵抗が増大することを防止することができる。また、水素バリア膜７によって、下部電極８の下方から容量絶縁膜１１への水素の侵入を防止できる。

次に、本実施形態にかかる半導体記憶装置におけるコンタクトプラグ６と下部電極８とのコンタクト抵抗の評価結果と反応防止膜９を形成していない半導体記憶装置におけるコンタクト抵抗の評価結果（比較例）との比較を、図５を参照しながら説明する。ここで、比較例は、本実施形態における半導体記憶装置において、反応防止膜９を形成していない点を除いては、本実施形態にかかる半導体記憶装置と同じ構成である。なお、本実施形態にかかる半導体記憶装置及び比較例において、埋め込み絶縁膜１０としては、プラズマＣＶＤ法によって形成した酸化シリコン膜を用いている。

図５は、本実施形態にかかる半導体記憶装置（本発明）及び比較例（従来構造）における、８インチシリコンウエハー面内の全点でのコンタクト抵抗の測定結果である。なおここでは、コンタクトの形状を1辺が０．２４μｍの正方形と仮定している。

比較例の場合には、コンタクト抵抗はオープン状態であった。これは、下部電極８と埋め込み絶縁膜１０とが直接接触している構成であるため、埋め込み絶縁膜１０となる絶縁膜形成時（第２の実施形態における図３（ａ）に対応する工程）における水素の還元作用により、下部電極８を構成する酸素バリア膜８ｂの酸素バリア性が失われ、高誘電体や強誘電体の結晶化に必要な高温酸素アニール時に、酸素が下部電極８中を拡散し、コンタクトプラグ６の表面が酸化し、コンタクト抵抗が非常に高抵抗になったためである。

一方、本実施形態にかかる半導体記憶装置の場合には、ウエハー面内全点でコンタクト抵抗が５０Ωから１００Ωの範囲であり非常にばらつきも少なくかつ低抵抗化を実現できた。これは、上記のように下部電極８と埋め込み絶縁膜１０とが直接接触していない構成であるため、導電性酸素バリア膜８ｂが還元されるのを防止できる。また、導電性酸素バリア膜８ｂに形状不良が生じない。その結果、下部電極８を構成する酸素バリア膜８ｂの酸素バリア性が失われることが防止でき、このため、高誘電体や強誘電体の結晶化に必要な高温酸素アニール時においても、酸素は下部電極８中を拡散せず、コンタクトプラグ６の表面が酸化されるのが防止されたためにコンタクト抵抗が適当な値を示したと考えられる。

（第２の実施形態）
図２は本発明の第２の実施形態に係る半導体記憶装置の製造方法を説明するための工程断面図である。

なお、第２の実施形態に係る半導体記憶装置の製造方法は、前述の第１の実施形態で説明した半導体記憶装置を製造する方法であるので、図２における構成要素のうち、前述の第１の実施形態で説明した半導体記憶装置の構成要素と共通する部分は、同一の符号を用いている。

まず、図２（ａ）に示すように、半導体基板１上に、素子分離領域２及びソース領域またはドレイン領域を含む活性領域３を形成し、ゲート絶縁膜４ａ、ゲート電極４ｂ及びサイドウォール４ｃからなるゲート４を形成する。続いて、ゲート４を覆うように、酸化シリコン膜又は窒化シリコン膜を成膜した後、ＣＭＰ法によって平坦化し、膜厚が５００〜１０００ｎｍである層間絶縁膜５を形成する。続いて、層間絶縁膜５の上に、膜厚が１０ｎｍ〜１５０ｎｍである窒化シリコンよりなる絶縁性の水素バリア膜７を形成する。続いて、層間絶縁膜５と水素バリア膜７を貫通して、ドライエッチング法により、層間絶縁膜５に、活性領域３を露出させるコンタクトホールを形成する。その後、ＣＶＤ法により、コンタクトホールの中を含む水素バリア膜７上の全面に亘って、タングステン又はｎ型不純物がドープされた低抵抗ポリシリコンを成膜した後、ＣＭＰ法により、水素バリア膜７上に成膜されているタングステン又はｎ型不純物がドープされた低抵抗ポリシリコンを除去してコンタクトプラグ６（径は０．２４μｍ）を形成する。

次に、図２（ｂ）に示すように、スパッタリング法又はＣＶＤ法により、コンタクトプラグ６の上を含む水素バリア膜７の上に、ＴｉＡｌＮよりなる水素バリア材料を成膜した後、スパッタリング法又はＣＶＤ法により、水素バリア材料の上に、下層から順にＩｒとＩｒＯ₂が積層されてなる酸素バリア材料を成膜し、更に、スパッタリング法又はＣＶＤ法により、酸素バリア材料の上にＰｔよりなる電極材料を堆積する。その後、電極材料及び第１及び第２の水素バリア材料を所望の形状に加工するために、塩素を含むガスを用いたドライエッチングを行なうことにより、下層から順に、ＴｉＡｌＮからなる導電性酸素水素バリア膜８ａ、下層から順にＩｒとＩｒＯ₂からなる導電性酸素バリア膜８ｂおよびＰｔからなる導電体膜８ｃとの積層膜からなる下部電極８を形成する。

次に、図２（ｃ）に示すように、少なくとも下部電極８の側面を覆うように、半導体基板１の全面に渡って、ＴＥＯＳとオゾン（Ｏ₃）を原料とした常圧ＣＶＤ法により、ＴＥＯＳが重合して形成された多量体を含む膜よりなる絶縁性反応防止膜９ａ（膜厚は５ｎｍ〜６０ｎｍ）を形成する。ここで、例えば、ＴＥＯＳの流量は、５００〜１０００ｃｃ（標準状態）であり、オゾン濃度は１２〜１５ｗｔ％とする。常圧でのＴＥＯＳ−Ｏ₃系ＣＶＤにおいては、オゾンの流量が多い条件において、導入されたオゾン分子が酸素分子と酸素ラジカルに分解し、この酸素ラジカルの作用によって、ＴＥＯＳが重合し、多量体（オリゴマー）が形成され、このオリゴマーが下地膜表面に吸着し凝縮相が形成されることが知られており（応用物理 第６１巻 第１１号（１９９２）ｐｐ．１１１６−１１２３を参照）、本実施形態では、このＴＥＯＳが重合して形成された多量体を含む膜を反応防止膜９ａとしている。

次に、図３（ａ）に示すように、下部電極８を覆うようにして、反応防止膜９ａの上に、埋め込み絶縁膜１０となる絶縁膜として４００ｎｍ〜６００ｎｍの膜厚の酸化シリコン膜１０ａをＣＶＤ法で成膜する。この際、ＴＥＯＳが重合して形成された多量体を含む膜を反応防止膜９ａは、水素やプラズマと導電性酸素バリア膜８ｂとが反応するのを防止する役割を果たす。

次に、図３（ｂ）に示すように、反応防止膜９ａ及び酸化シリコン膜１０ａを、下部電極８の表面が露出するまでＣＭＰ法により研磨することにより、隣接する下部電極８間を電気的に絶縁する埋め込み絶縁膜１０および反応防止膜９を形成する。この埋め込み絶縁膜１０および反応防止膜９の表面は平坦化されており、下部電極８の表面とほぼ同じ高さになっている。

次に、図４（ａ）に示すように、下部電極８および埋め込み絶縁膜１０の上に、ＳｒＢｉ₂（Ｔａ_xＮｂ_1-x）₂Ｏ₉（０≦ｘ≦１）よりなる誘電体薄膜を、有機金属分解法（ＭＯＤ法）、有機金属化学気相堆積法（ＭＯＣＶＤ法）またはスパッタリング法により成膜する。誘電体薄膜の膜厚は、１２．５ｎｍ〜１００ｎｍの範囲である。また、誘電体薄膜を成膜した後には、結晶化のために、酸素を含む雰囲気下で６００℃〜８００℃の範囲の熱処理が施されている。なお、熱処理は、炉又はＲＴＡ（Ｒａｐｉｄ Ｔｈａｒｍａｌ Ａｎｎｅａｌ）装置において実施される。続いて、スパッタリング法又はＣＶＤ法により、誘電体薄膜の上面に、Ｐｔよりなる電極材料を成膜した後、電極材料と誘電体薄膜を所望の形状に加工するために、Ｐｔよりなる電極材料上にレジストパターンを形成後、塩素又はフッ素を含むガスを用いたドライエッチング法により、埋め込み絶縁膜１０の表面が露出するまでエッチングして、容量絶縁膜１１及び上部電極１２を形成する。上部電極１２は下部電極８と対向するように形成される。また、上部電極１２の膜厚は、５０ｎｍ〜１００ｎｍの範囲である。下部電極８、容量絶縁膜１１及び上部電極１２から、容量素子１４が構成される。

次に、図４（ｂ）に示すように、上部電極１２の上面と、上記エッチングで露出した上部電極１２の側面および容量絶縁膜１１の側面と、埋め込み絶縁膜１０の表面とを覆うように、酸化アルミニウムからなる絶縁性水素バリア膜１３を、膜厚５ｎｍから１００ｎｍの範囲でＣＶＤ法またはスパッタ法により形成する。

なお、図４（ｂ）には示していないが、埋め込み絶縁膜１０の表面に位置する絶縁性水素バリア膜１３は、容量素子１４が形成されている領域以外の領域（例えば、活性領域３とビット線を接続するためのコンタクトホールを形成する領域）において、エッチングにより除去してもよい。

本実施形態に係る半導体記憶装置の製造方法によれば、導電性酸素バリア膜８ｂを含む下部電極８の側面に接するように形成された絶縁性反応防止膜９によって、埋め込み絶縁膜１０を形成する工程（図３（ａ）に対応する工程）において、水素の触媒作用によって導電性酸素バリア膜８ｂが還元されるのを防止できる。また、導電性酸素バリア膜８ｂに形状不良が生じない。その結果、導電性酸素バリア膜８ｂの酸素バリア性が劣化せず、コンタクトプラグ６への酸素の侵入が防止でき、コンタクトプラグ６のコンタクト抵抗が増大することを防止することができる。特に、埋め込み絶縁膜１０となる絶縁膜１０ａをプラズマＣＶＤ法によって形成する場合には、原料ガスであるＳｉＨ₄やＮＨ₃が酸素バリア膜８ｂを還元するのを効果的に防止できる。また、水素バリア膜７によって、下部電極の下方から容量絶縁膜１１への水素の侵入を防止できる。

なお、第１及び第２の実施形態において、反応防止膜９として、ＴＥＯＳが重合して形成された多量体を含む膜を用いたが、窒化シリコン膜を用いてもよい。この場合においても、窒化シリコン膜は、水素やプラズマをブロッキングする効果があるため、反応防止効果を有している。また、絶縁性反応防止膜９と水素バリア膜７との間において剥離が生じない。

また、第１及び第２の実施形態において、容量絶縁膜１１として、ＳｒＢｉ₂（Ｔａ_xＮｂ_1-x）₂Ｏ₉（０≦ｘ≦１）を用いたが、これに限られず、ビスマス層状ペロブスカイト構造を有する強誘電体であればよい。例えば、チタン酸ジルコン鉛、チタン酸ストロンチウムバリウム又は五酸化タンタル等を用いるとよい。

また、第１及び第２の実施形態において、絶縁性の水素バリア膜７として、窒化シリコン膜を用いたが、絶縁性の水素バリア膜７の少なくとも表面部分が窒化シリコンであればよい。また、窒化シリコン膜に限定されるものではなく、水素バリア性を有する絶縁膜であればよく、反応防止膜９との密着性の観点からは特にアルミニウムを構成元素として含まない絶縁膜が好ましい。例えば、酸窒化シリコン膜であってもよい。

また、第１及び第２の実施形態において、酸素バリア膜８ｂとして、下層から順にＩｒとＩｒＯ₂からなる積層膜を用いたが、二酸化イリジウム（ＩｒＯ₂ ）、下層から順次形成されたイリジウム（Ｉｒ）と二酸化イリジウム（ＩｒＯ₂ ）とからなる積層膜、二酸化ルテニウム（ＲｕＯ₂ ）、及び下層から順次形成されたルテニウム（Ｒｕ）と二酸化ルテニウム（ＲｕＯ₂ ）とからなる積層膜のうちのいずれか１つにより、又はこれらのうちの少なくとも２つを含む積層膜により構成してもよい。

また、第１及び第２の実施形態において、導電性の水素バリア膜７として、ＴｉＡｌＮを用いたが、窒化チタンアルミニウム（ＴｉＡｌＮ）、チタンアルミニウム（ＴｉＡｌ）、窒化珪化チタン（ＴｉＳｉＮ）、窒化タンタル（ＴａＮ）、窒化珪化タンタル（ＴａＳｉＮ）、窒化タンタルアルミニウム（ＴａＡｌＮ）、及びタンタルアルミニウム（ＴａＡｌ）のうちのいずれか１つにより、又はこれらのうちの少なくとも２つを含む積層膜により構成してもよい。

前述のように、本発明は、強誘電体又は高誘電体を容量絶縁膜に用いる容量素子を含む半導体記憶装置及びその製造方法に有用である。

本発明の第１の実施形態に係る半導体記憶装置の要部断面図 （ａ）〜（ｃ）は、本発明の第２の実施形態に係る容量素子の製造方法を示す要部工程断面図 （ａ）及び（ｂ）は、本発明の第２の実施形態に係る容量素子の製造方法を示す要部工程断面図 （ａ）及び（ｂ）は、本発明の第２の実施形態に係る容量素子の製造方法を示す要部工程断面図 本発明の第１の実施形態に係る半導体記憶装置の効果を説明するための図 第１の従来例にかかる半導体記憶装置の要部断面図 第１の従来例にかかる半導体記憶装置における課題を説明する図 第２の従来例にかかる半導体記憶装置の要部断面図 第２の従来例にかかる半導体記憶装置の製造方法を説明するための工程断面図 第１の従来例と第２の従来例とを組み合わせた場合における課題を説明する図

符号の説明

１ 半導体基板
２ 素子分離領域
３ 活性領域
４ ゲート
４ａ ゲート絶縁膜
４ｂ ゲート電極
４ｃ サイドウォール
５ 層間絶縁膜
６ コンタクトプラグ
７ 水素バリア膜
８ 下部電極
８ａ 導電性水素バリア膜
８ｂ 導電性酸素バリア膜
８ｃ 導電体膜
９、９ａ 絶縁性反応防止膜
１０ 埋め込み絶縁膜
１０ａ 埋め込み絶縁膜となる絶縁膜
１１ 容量絶縁膜
１２ 上部電極
１３ 水素バリア膜
１４ 容量素子

Claims (7)

1. 基板上に形成された層間絶縁膜と、
   前記層間絶縁膜上に形成された、絶縁性の水素バリア膜と、
   前記層間絶縁膜と前記水素バリア膜とを貫通して形成されたコンタクトプラグと、
   前記絶縁性の水素バリア膜の上に形成され、前記コンタクトプラグと電気的に接続された導電性酸素バリア膜を含む下部電極と、
   前記下部電極の周囲を埋める埋め込み絶縁膜と、
   前記下部電極及び前記埋め込み絶縁膜の上に設けられた強誘電体膜からなる容量絶縁膜と、
   前記容量絶縁膜の上に形成された上部電極とを備えた半導体記憶装置であって、
   少なくとも前記下部電極の側面に接するように形成された絶縁性反応防止膜を備えていることを特徴とする半導体記憶装置。
2. 前記絶縁性反応防止膜は、ＴＥＯＳが重合して形成された多量体を含む膜であり、
   前記埋め込み絶縁膜の中には、ＴＥＯＳが重合して形成された多量体は含まれないか、もしくは、前記絶縁性反応防止膜の中に含まれるＴＥＯＳが重合して形成された多量体の量よりも少ない量のＴＥＯＳが重合して形成された多量体が含まれていることを特徴とする請求項１記載の半導体記憶装置。
3. 前記絶縁性反応防止膜は、窒化シリコンからなる膜であることを特徴とする請求項１記載の半導体記憶装置。
4. 前記絶縁性の水素バリア膜は、少なくとも表面部分が窒化シリコンからなることを特徴とする請求項１記載の半導体記憶装置。
5. 前記導電性酸素バリア膜は、二酸化イリジウム（ＩｒＯ₂ ）、下層から順次形成されたイリジウム（Ｉｒ）と二酸化イリジウム（ＩｒＯ₂ ）とからなる積層膜、二酸化ルテニウム（ＲｕＯ₂ ）、及び下層から順次形成されたルテニウム（Ｒｕ）と二酸化ルテニウム（ＲｕＯ₂ ）とからなる積層膜のうちのいずれか１つにより、又はこれらのうちの少なくとも２つを含む積層膜により構成されていることを特徴とする請求項１記載の半導体記憶装置。
6. 基板上に層間絶縁膜を形成する工程と、
   前記層間絶縁膜の上に、絶縁性の水素バリア膜を形成する工程と、
   前記層間絶縁膜及び前記絶縁性の水素バリア膜を貫通するように、コンタクトプラグを形成する工程と、
   前記絶縁性の水素バリア膜と前記コンタクトプラグの上に、導電性酸素バリア膜を含む下部電極を形成する工程と、
   少なくとも前記下部電極の側面を覆うように、絶縁性反応防止膜を形成する工程と、
   前記下部電極を覆うようにして前記絶縁性反応防止膜の上に、埋め込み絶縁膜を形成する工程と、
   前記下部電極の上面を露出させるように、前記埋め込み絶縁膜及び前記絶縁性反応防止膜を除去する工程と、
   前記下部電極と前記埋め込み絶縁膜の上に、強誘電体膜からなる容量絶縁膜を形成する工程と、
   前記容量絶縁膜の上に、上部電極を形成する工程とを含むことを特徴とする半導体記憶装置の製造方法。
7. 前記絶縁性反応防止膜を形成する工程は、ＴＥＯＳとオゾンを原料とした常圧ＣＶＤ法により、ＴＥＯＳが重合して形成された多量体を含む膜を形成する工程を含むことを特徴とする請求項６記載の半導体記憶装置の製造方法。

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