JP2006013631A - ソースフォロワ回路 - Google Patents
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Abstract
【解決手段】この発明は、第1ソースフォロワ回路1と、第2ソースフォロワ回路2と、ソースフォロワ回路1、2の各出力範囲を拡大させるための制御を行う制御部8とからなる。第1ソースフォロワ回路1は、入力用のP型のMOSトランジスタM1と、定電流源として動作するP型のMOSトランジスタM2とからなる。第2ソースフォロワ回路2は、入力用のP型のMOSトランジスタM3と、定電流源として動作するP型のMOSトランジスタM4とからなる。制御部8は、第1ソースフォロワ回路1の出力と第2ソースフォロワ回路2の出力との平均を求め、この求めた平均と所定の基準値との差に応じた電圧を生成し、この生成した電圧をMOSトランジスタM1およびMOSトランジスタM3のウエルにウエル電圧としてそれぞれ供給するようになっている。
【選択図】 図1
Description
第1ソースフォロワ回路1は、入力用のP型のMOSトランジスタM1と、定電流源として動作するP型のMOSトランジスタM2からなる。また、第2ソースフォロワ回路2は、入力用のP型のMOSトランジスタM3と、定電流源として動作するP型のMOSトランジスタM4からなる。
このソースフォロワ回路は全差動型であるので、入力端子3に入力される入力信号Vin1と、入力端子6に入力される入力信号Vin2とは、図7に示すようにお互いに位相が180°ずれた逆相の関係になっている。
このため、全差動型のソースフォロワ回路では、出力端子4および出力端子7から出力される差動出力信号(Vout1−Vout2)は、ソースフォロワ回路が1つの場合に比べて、2倍の信号レンジを確保できるという長所がある上に、2次歪成分を打ち消す効果がある。
いま、電源電圧Vdd=1〔V〕、P型のMOSトランジスタのしきい値電圧Vtを−0.6〔V〕、オーバーゲート電圧Δ(=Vgs−Vth)を−0.1〔V〕とすると、ソースフォロワ回路の入力電圧Vinと出力電圧Voutとの間には、下記のような(1)式が成立する。
Vout=Vin−Vt−Δ・・・(1)
図6に示すように、入力電圧が0〔V〕のときには、(1)式により出力電圧は0.7〔V〕になり、入力電圧が0.2〔V〕のときには出力電圧は0.9〔V〕になる。しかし、出力電圧が0.9〔V〕以上では、電流源として動作するMOSトランジスタM2またはMOSトランジスタM4は十分なソース・ドレイン間の電圧を確保できないため、ソースフォロワ回路として正常に動作しなくなる。
図7によれば、入力信号Vin1、Vin2はお互いに位相が180°ずれた逆相の関係にあり、出力信号Vout1、Vout2も同様の関係にある。また、これらの入力信号と出力信号との間には(1)式の関係がある。
ここで、このような不具合の具体的な数値例について、図5を参照して説明する。従来のソースフォロワ回路の場合の出力電圧の波形は、しきい値Vt=−0.6〔V〕とオーバーゲート電圧Δ=−0.1〔V〕である。
すなわち、請求項1に係る発明は、第1入力端子に接続するゲート、第1出力端子に接続するソース、および外部から電圧が供給可能なウエルを含む入力用の第1MOSトランジスタと、この第1MOSトランジスタに定電流を供給する電流源用の第2MOSトランジスタとを有する第1ソースフォロワ回路と、第2入力端子に接続するゲート、第2出力端子に接続するソース、および外部から電圧が供給可能なウエルを含む入力用の第3MOSトランジスタと、この第3MOSトランジスタに定電流を供給する電流源用の第4MOSトランジスタとを有する第2ソースフォロワ回路と、前記第1ソースフォロワ回路の出力と前記第2ソースフォロワ回路の出力の平均を求め、この求めた平均と所定の基準値との差に応じた電圧を前記第1MOSトランジスタおよび前記第3MOSトランジスタのウエルにそれぞれ供給する制御部と、を備えている。
[第1実施形態]
図1は、本発明のソースフォロワ回路の実施形態の構成を示す回路図である。
この実施形態に係るソースフォロワ回路は、図1に示すように、全差動型のものであって、第1ソースフォロワ回路1と、第2ソースフォロワ回路2と、ソースフォロワ回路1、2の各出力範囲を拡大させるための制御を行う制御部8と、を備えている。
MOSトランジスタM1のゲートは入力端子3に接続され、その入力端子3には第1の入力信号が供給されるようになっている。また、MOSトランジスタM1のドレインには、負の電源電圧Vssが印加されるようになっている。さらに、MOSトランジスタM1のソースは、出力端子4およびMOSトランジスタM2のドレインにそれぞれ接続されている。出力端子4からは、出力を取り出すようになっている。
MOSトランジスタM3のゲートは入力端子6に接続され、その入力端子6には第2の入力信号が供給されるようになっている。また、MOSトランジスタM3のドレインには、負の電源電圧Vssが印加されるようになっている。さらに、MOSトランジスタM3のソースは、出力端子7およびMOSトランジスタM4のドレインにそれぞれ接続されている。出力端子7からは、出力が取り出されるようになっている。
MOSトランジスタM1,M3は、外部から電圧が供給可能なウエルをそれぞれ有し、その各ウエルの電圧が後述のようにそれぞれ制御されるようになっている。
すなわち、制御部8は、図1に示すように、第1ソースフォロワ回路1の出力と第2ソースフォロワ回路2の出力の平均を求める平均算出回路81と、この平均算出回路81で求めた平均と基準電圧Vrefとの差を増幅する差動増幅器82とを備え、その差動増幅器82の出力電圧をMOSトランジスタM1およびMOSトランジスタM3のウエルにウエル電圧としてそれぞれ供給するようになっている。
差動増幅器82は、反転入力端子(−)に平均算出回路81からの平均電圧Vmを入力するとともに、非反転入力端子(+)に基準電圧供給端子9に印加される基準電圧Vrefが入力されるようになっている。
図1において、入力用のP型のMOSトランジスタM1,M3の各しきい値電圧Vtは、近似的に次の(2)式で与えられる。
Vt=Vto+γ・Vsb・・・(2)
ここで、Vsbはソース電圧Vsとウエル電圧Vbとの電位差(Vs−Vb)、すなわちソース・ウエル間の電圧差、Vtoはその電位差Vsbがゼロの場合のしきい値である。また、γは比例定数であり、一般的にγは0.1〜0.5の範囲になる。
平均算出回路81は、第1ソースフォロワ回路1の出力と第2ソースフォロワ回路2の出力の平均である平均電圧Vmを求め、この求めた平均電圧Vmを差動増幅器82の反転入力端子(−)に供給する。また、差動増幅器82の非反転入力端子(+)には基準電圧Vrefが供給されている。
次に、実施形態の動作範囲について従来の回路と性能を比較するために、従来回路で用いた数値を用いて説明する。
いま、電源電圧Vdd=1V、P型のMOSトランジスタのしきい値電圧Vtを−0.6〔V〕、オーバーゲート電圧Δ(=Vgs−Vth)を−0.1〔V〕とする。このような条件の下で、図1の入力端子3、6に印加する入力信号Vin1,Vin2の一例を図2に示す。
そして、図1において、差動増幅器82に印加される基準電圧Vrefを0.7〔V〕とする。この場合には、図1のソースフォロワ回路は出力の平均値が0.7〔V〕となるように動作するので、出力の波形は図2のVout1,Vout2に示すように0.7〔V〕を基準として振幅が0.4Vとなるような信号波形となる。
図1の初期状態において、差動増幅器82の出力が電源電圧Vdd、すなわち1.0〔V〕とする。入力端子3、6の入力は、わかりやすくするために、いずれも入力基準電圧である0.2〔V〕とする。
この場合には、しきい値電圧Vtは−0.6〔V〕であるので、オーバーゲート電圧Δ=−0.1〔V〕を加えて、(1)式によりソースフォロワ回路1、2の各出力の平均値は0.9〔V〕になる。この値は差動増幅器82の非反転入力端子(+)に印加する基準電圧Vref=0.7〔V〕よりも高いため、差動増幅器82の出力は反転入力端子(−)の電圧が0.7〔V〕になるまで低下する。
このように図1に示す実施形態では、ソースフォロワ回路1、2の各出力の最大の振幅を0.5〔V〕〜0.9〔V〕の範囲で0.4〔V〕とすることができる(図2を参照)。
従って、図1に示すソースフォロワ回路によれば、電源電圧が低い場合であっても、出力の最大振幅を、従来回路に比べて2倍に拡大することができる。
以上の説明から明らかなように実施形態によれば、平均算出回路81と差動増幅器82の作用により、出力の平均値を低下することができるので、出力範囲を広くすることができ、電源電圧が低電圧の下であっても、広い範囲の信号を処理できるようになる。
この差動増幅器82は、図3に示すように、差動対を構成する入力用のN型のMOSトランジスタM11、M12と、カレントミラー回路を構成し能動負荷として機能するP型のMOSトランジスタM13、M14と、MOSトランジスタM11、M12に定電流を供給する電流源として機能するN型のMOSトランジスタM10とを備えている。
なお、上記の文献には、図3に示すような差動増幅器の他に、様々な形態の差動増幅器が記載されているので、図1に示すソースフォロワ回路を実現する際には、電源電圧、スピード特性に応じて最適な回路を選択すれば良い。
図4は、図1に示す本発明に係るソースフォロワ回路を、演算増幅器に適用した実施形態を示す。
従来の演算増幅器を低電圧で動作させる場合には、同相入力範囲を拡大するため、差動増幅回路の入力用のMOSトランジスタとしてN型のMOSトランジスタとP型のMOSトランジスタの2種類を組み合わせたものが用いられている。
しかし、P型のMOSトランジスタおよびN型のMOSトランジスタのうち、いずれか一方しか動作しない領域、両方とも動作する領域が生じ、それぞれの領域において演算増幅器の帯域が異なってくるため、各領域をまたがって信号が入力する際に歪を引き起こすという不具合があった。
そこで、図4に示す演算増幅器では、図示のように、従来の演算増幅器31の入力側に図1に示すソースフォロワ回路を設け、そのソースフォロワ回路をレベルシフト回路30として使用するようにした。この結果、そのソースフォロワ回路の働きで、同相入力範囲に関係なく、N型のMOSトランジスタが動作する範囲に入力を常にレベルシフトできるようになった。
レベルシフト回路30は、図1に示すソースフォロワ回路と同一の構成からなる。すなわち、レベルシフト回路30は、一方の入力信号をレベルシフトさせて一方の出力信号とし、この出力信号が公知の演算増幅器31の反転入力端子(−)に入力されるようになっている。また、レベルシフト回路30は、他方の入力信号をレベルシフトさせて他方の出力信号とし、この出力信号が演算増幅器31の非反転入力端子(+)に入力されるようになっている。
さらに、このようなレベルシフト回路30を用いると、従来のようなP型のMOSトランジスタ,N型のMOSトランジスタの回路の切り替えが存在しないため、従来切り替えで抱えていた歪という問題がなくなるという長所がある。
さらに、図1に示すウエル電圧を発生する差動増幅器82に供給する電源電圧(図3に示すの電源電圧Vdd)を昇圧回路または外部から供給することで、ウエルに印加する電圧をより高くでき、これにより一層の入力範囲の向上を図ることもできる。
1 第1ソースフォロワ回路
2 第2ソースフォロワ回路
3、6 入力端子
4、7 出力端子
8 制御部
81 平均算出回路
82 差動増幅器
Claims (2)
- 第1入力端子に接続するゲート、第1出力端子に接続するソース、および外部から電圧が供給可能なウエルを含む入力用の第1MOSトランジスタと、この第1MOSトランジスタに定電流を供給する電流源用の第2MOSトランジスタとを有する第1ソースフォロワ回路と、
第2入力端子に接続するゲート、第2出力端子に接続するソース、および外部から電圧が供給可能なウエルを含む入力用の第3MOSトランジスタと、この第3MOSトランジスタに定電流を供給する電流源用の第4MOSトランジスタとを有する第2ソースフォロワ回路と、
前記第1ソースフォロワ回路の出力と前記第2ソースフォロワ回路の出力の平均を求め、この求めた平均と所定の基準値との差に応じた電圧を前記第1MOSトランジスタおよび前記第3MOSトランジスタのウエルにそれぞれ供給する制御部と、
を備えていることを特徴とするソースフォロワ回路。 - 前記制御部は、
前記第1ソースフォロワ回路の出力と前記第2ソースフォロワ回路の出力の平均を求める平均算出回路と、
この平均算出回路で求めた平均と所定の基準値との差を増幅する差動増幅器とからなり、
前記差動増幅器の出力を前記第1MOSトランジスタおよび前記第3MOSトランジスタのウエルにそれぞれ供給するようになっていることを特徴とする請求項1に記載のソースフォロワ回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004184195A JP4335078B2 (ja) | 2004-06-22 | 2004-06-22 | ソースフォロワ回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004184195A JP4335078B2 (ja) | 2004-06-22 | 2004-06-22 | ソースフォロワ回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006013631A true JP2006013631A (ja) | 2006-01-12 |
JP4335078B2 JP4335078B2 (ja) | 2009-09-30 |
Family
ID=35780377
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP2004184195A Expired - Fee Related JP4335078B2 (ja) | 2004-06-22 | 2004-06-22 | ソースフォロワ回路 |
Country Status (1)
Country | Link |
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JP (1) | JP4335078B2 (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2009019761A1 (ja) * | 2007-08-07 | 2009-02-12 | Fujitsu Limited | バッファ装置 |
GB2489809A (en) * | 2011-04-08 | 2012-10-10 | Icera Llc | Driver circuit for a mixer |
JP2018036348A (ja) * | 2016-08-30 | 2018-03-08 | ラピスセミコンダクタ株式会社 | 表示ドライバ及び半導体装置 |
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JP2018036348A (ja) * | 2016-08-30 | 2018-03-08 | ラピスセミコンダクタ株式会社 | 表示ドライバ及び半導体装置 |
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---|---|
JP4335078B2 (ja) | 2009-09-30 |
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A621 | Written request for application examination |
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|
A521 | Written amendment |
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|
A711 | Notification of change in applicant |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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R150 | Certificate of patent or registration of utility model |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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