JP2006013300A - 半導体装置 - Google Patents

Abstract

【目的】 パッケージ化等による応力がかかっても、初期の抵抗値を保持できる半導体装置やブリーダ抵抗回路においては正確な分圧比を保持でき、ブリーダ抵抗回路を用いた例えばボルテージディテクタ、ボルテージレギュレータ等の半導体装置を小さなチップ面積で提供することを目的とする。
【構成】 Ｐ型の半導体薄膜で形成されたＰ型薄膜抵抗体と、Ｎ型の半導体薄膜で形成されたＮ型薄膜抵抗体とから構成し、応力がかかった場合の抵抗値変化を防止した。さらに、Ｐ型薄膜抵抗体と、Ｎ型薄膜抵抗体とを上下に接触させて積層、又は左右に接触させて配置した構造をとることと、ブリーダ抵抗回路における、1単位となる抵抗値を規定する抵抗体の一端のコンタクト領域は、Ｐ型薄膜抵抗体と、Ｎ型薄膜抵抗体とで同一とすることによって、ブリーダ抵抗回路の占有面積の縮小を図ることができるようにした。
【選択図】 図１

Description

本発明は半導体装置、特に薄膜抵抗体有する半導体装置や、薄膜抵抗体を使用したブリーダ抵抗回路及び該ブリーダ抵抗回路を有する半導体装置に関する。

従来、電圧検出器などのアナログＩＣでは、一般に複数のポリシリコン抵抗体からなるブリーダ抵抗が使用される。また高精度のアナログＩＣを作製するためにさらなる高精度の抵抗分圧比を得る目的でポリシリコン抵抗体の上面あるいは下面に設置した導電体の電位を固定することで、所望の抵抗値（分圧比）を得るように工夫している例もある（例えば、特許文献１参照。）
特開平９−３２１２２９号公報（図１）

しかしながら、従来の薄膜抵抗体は、Ｐ型あるいはＮ型のどちらかの半導体薄膜抵抗体で形成され、それらから形成されて成るブリーダ抵抗回路では、樹脂パッケージ化した場合等、薄膜抵抗体に応力がかかった場合に抵抗値が変化してしまい、しばしば分圧比が変動してしまうという問題点があった。

本発明は、上記課題を解消して、パッケージ後も初期の抵抗値を保持し、ブリーダ抵抗回路においては正確な分圧比を保持できる、高精度のブリーダ抵抗回路、及び、このようなブリーダ抵抗回路を用いた高精度な半導体装置、例えばボルテージディテクタ、ボルテージレギュレータ等の半導体装置をより小さい占有面積で提供することを目的とする。

本発明の半導体装置が上記目的を達成するために採用した手段は、薄膜抵抗体およびそれらを使用したブリーダ抵抗回路の薄膜抵抗体は、Ｐ型の半導体薄膜で形成されたＰ型薄膜抵抗体と、Ｎ型の半導体薄膜で形成されたＮ型薄膜抵抗体とから構成するようにした。さらにブリーダ抵抗回路において、1単位となる抵抗値はＰ型薄膜抵抗体と、Ｎ型薄膜抵抗体とを上下あるいは左右方向に接触させて組み合せて作られた抵抗体の抵抗値によって規定するようにしたことにより、以下に述べるＰ型薄膜抵抗体と、Ｎ型薄膜抵抗体とのピエゾ効果による抵抗値の変化を互いに相殺するようにしたことを特徴とする。

さらに、ブリーダ抵抗回路における、1単位となる抵抗値を規定する抵抗体の一端のコンタクト領域は、上下方向に接触させて積層したＰ型薄膜抵抗体と、Ｎ型薄膜抵抗体の中で、上層にあたる抵抗体を貫通して設けられ、同一のコンタクト領域によってＰ型薄膜抵抗体と、Ｎ型薄膜抵抗体との電気的接続を行うようにしたことを特徴とする。また、ブリーダ抵抗回路における、1単位となる抵抗値を規定する抵抗体の一端のコンタクト領域は、左右方向に接触して配置されたＰ型薄膜抵抗体と、Ｎ型薄膜抵抗体の両方にまたがる形で設けられ、同一のコンタクト領域によってＰ型薄膜抵抗体と、Ｎ型薄膜抵抗体との電気的接続を行うようにしたことを特徴とする。

以下にピエゾ効果による抵抗値の変化とブリーダ抵抗回路に及ぼす影響を述べる。

膜抵抗体に応力を加えた場合には、いわゆるピエゾ効果によって、薄膜抵抗体の抵抗値が変化してしまう。例えば、抵抗体にかかる応力の向きによってＰ型薄膜抵抗体の抵抗値は減少し、Ｎ型薄膜抵抗体の抵抗値は増加するというように、Ｐ型薄膜抵抗体とＮ型薄膜抵抗体とでは抵抗値の変化の方向が逆になる。

ＩＣを樹脂パッケージ化すると応力が生じるので上述のようにピエゾ効果によって、薄膜抵抗体の抵抗値は変化する。ブリーダ抵抗回路は正確な分圧比を得るためのものであるが、個々の抵抗体の抵抗値が変化してしまうので分圧比も変動してしまう。

本発明による薄膜抵抗体は、Ｐ型の半導体薄膜で形成されたＰ型薄膜抵抗体と、Ｎ型の半導体薄膜で形成されたＮ型薄膜抵抗体とを組み合わせて構成しているので、応力がかかった場合には互いに抵抗値の変化を相殺するため薄膜抵抗体全体の抵抗値の変化を防止できる。またブリーダ抵抗回路においては、1単位となる抵抗値は、Ｐ型薄膜抵抗体と、Ｎ型薄膜抵抗体とを接触させて組み合せて作られた抵抗体の抵抗値によって規定するようにしたので、応力がかかったばあいでも、個々の抵抗体の抵抗値変化を相殺して、正確な分圧比を保つことができる。また、Ｐ型薄膜抵抗体と、Ｎ型薄膜抵抗体と配線との電気的接続は同一のコンタクトホールにて一括で行うようにすることにより、占有面積の縮小を図ることができる。

本発明の半導体装置の薄膜抵抗体は、Ｐ型の半導体薄膜で形成されたＰ型薄膜抵抗体と、Ｎ型の半導体薄膜で形成されたＮ型薄膜抵抗体とから構成されているので、樹脂パッケージ化などで応力がかかった場合でも、個々の抵抗体の抵抗値変化を相殺し、初期の抵抗値を保持する事ができる。また、ブリーダ抵抗回路において、1単位となる抵抗値は、Ｐ型薄膜抵抗体と、Ｎ型薄膜抵抗体とを組み合せて作られた抵抗値によって規定するようにしたので、正確な分圧比を保つことができるという効果がある。

さらに、Ｐ型薄膜抵抗体と、Ｎ型薄膜抵抗体とを上下に接触させて積層したり、左右に接触させて配置した構造をとることと、ブリーダ抵抗回路における、1単位となる抵抗値を規定する抵抗体の一端のコンタクト領域は、Ｐ型薄膜抵抗体と、Ｎ型薄膜抵抗体とで同一とすることによって、ブリーダ抵抗回路の占有面積の縮小を図ることができるという効果がある。

以下、図面を参照して本発明の好適な実施例を説明する。

図１は本発明の半導体装置の半導体薄膜抵抗体の１実施例を示す模式的断面図である。

半導体基板１０１上には第１の絶縁膜１０２が形成され、第1の絶縁膜１０２上にはアルミニウムなどにより形成される配線８０２と電気的接続を行なうための濃いＰ型の不純物を含むＰ型の低抵抗領域７０１に挟まれたＰ型の高抵抗領域７０２を有するＰ型ポリシリコン抵抗体７０２及び、配線８０２と電気的接続を行なうための濃いＮ型の不純物を含むＮ型の低抵抗領域７０４に挟まれた、Ｎ型の高抵抗領域７０５を有するＮ型ポリシリコン抵抗体７０６が、Ｐ型ポリシリコン抵抗体７０２の上面に接触した構造でＮ型ポリシリコン抵抗体７０６が形成される。そして、Ｐ型の低抵抗領域７０１及びＮ型の低抵抗領域７０４には、それぞれアルミニウムなどからなる配線８０２を接続するためのコンタクトホール８０４が形成される。

ここで、コンタクトホール８０４は、Ｐ型ポリシリコン抵抗体７０２の上面に接触して形成されたＮ型ポリシリコン抵抗体７０６の低抵抗領域７０４を貫通して、Ｎ型ポリシリコン抵抗体７０６に接触してＮ型ポリシリコン抵抗体７０６の下側に配置されたＰ型ポリシリコン抵抗体７０２の低抵抗領域７０１に達するように形成される。このような構造をとることによって、同一のコンタクトホール８０４で、Ｎ型ポリシリコン抵抗体７０６とＰ型ポリシリコン抵抗体７０２とアルミニウムなどからなる配線８０２との接続を一括で行うことができる。

また、Ｐ型ポリシリコン抵抗体７０２とＮ型ポリシリコン抵抗体７０６とを上下に接触させて形成した構造により得られた抵抗体７０７の抵抗値は、 樹脂パッケージ化などで応力がかかった場合でも、 Ｐ型ポリシリコン抵抗体７０２の抵抗値変化とＮ型ポリシリコン抵抗体７０６の抵抗値変化が互いに相殺しあうので、初期の抵抗値を保持する事ができる。

図１では、下層側に１つのＰ型ポリシリコン抵抗体７０２を配置し、上層に１つのＮ型ポリシリコン抵抗体７０６をＰ型ポリシリコン抵抗体７０２に接触させて配置した抵抗体７０７の構造の例を示したが、Ｎ型ポリシリコン抵抗体７０６を下層側に配置しても構わないし、Ｐ型ポリシリコン抵抗体７０２とＮ型ポリシリコン抵抗体７０６を各1層ではなく、複数層組み合わせて抵抗体７０７を形成しても構わない。

また、図１の実施例では、半導体薄膜抵抗体としてポリシリコン薄膜抵抗体を用いた例を示したが、本発明の半導体薄膜抵抗体はポリシリコン薄膜抵抗体に限定されるものではなく、高融点金属との複合膜など、他の材料とポリシリコン薄膜との複合膜でも同様の効果が得られる。また、抵抗体７０７の一端に接続される配線８０２は抵抗体７０７の濃いＰ型の不純物を含むＰ型の低抵抗領域７０１に挟まれたＰ型の高抵抗領域７０２と、濃いＮ型の不純物を含むＮ型の低抵抗領域７０４に挟まれた、Ｎ型の高抵抗領域７０５の上面を十分に覆うように形成されている。これは、図示しないが半導体装置のプラズマ窒化膜などの保護膜形成工程などによる、抵抗体７０７への水素導入の影響を防止するためである。

図２は本発明の半導体装置の半導体薄膜抵抗体の第２の実施例を示す模式的平面図である。

図１の実施例１と異なり、Ｐ型ポリシリコン抵抗体７０２とＮ型ポリシリコン抵抗体７０６を平面左右方向に隣接しお互いに直接接触させて配置した構造を取る。

濃いＰ型の不純物を含むＰ型の低抵抗領域７０１に挟まれたＰ型の高抵抗領域７０２を有するＰ型ポリシリコン抵抗体７０２によって両側を挟まれた形で、濃いＮ型の不純物を含むＮ型の低抵抗領域７０４に挟まれたＮ型の高抵抗領域７０５を有するＮ型ポリシリコン抵抗体７０６が形成されている。

ここで、Ｐ型ポリシリコン抵抗体７０２の低抵抗領域７０１及び、Ｎ型ポリシリコン抵抗体７０６の低抵抗領域７０４の片側には、Ｐ型ポリシリコン抵抗体７０２の低抵抗領域７０１と、Ｎ型ポリシリコン抵抗体７０６の低抵抗領域７０４とにまたがるようにコンタクトホール８０４が形成されており、このような構造をとることによって、同一のコンタクトホール８０４で、Ｎ型ポリシリコン抵抗体７０６とＰ型ポリシリコン抵抗体７０２とアルミニウムなどからなる配線（図示せず）との接続を一括で行うことができる。

図２の例では、二つのＰ型ポリシリコン抵抗体７０２によって両側を挟まれた、一つのＮ型ポリシリコン抵抗体７０６が形成された構造を説明したが、反対に二つのＮ型ポリシリコン抵抗体７０６によって両側を挟まれた、一つのＰ型ポリシリコン抵抗体７０２を配置したり、一つのＮ型ポリシリコン抵抗体７０６と、一つのＰ型ポリシリコン抵抗体７０２とを隣接して接触するように組み合わせたり、Ｎ型ポリシリコン抵抗体７０６と、Ｐ型ポリシリコン抵抗体７０２とをそれぞれ複数本ずつ接触させて配置したりしてもよい。

図１、図２に示したＰ型ポリシリコン抵抗体７０２とＮ型ポリシリコン抵抗体７０６との組み合わせで得られた抵抗体７０７をブリーダ回路の1単位として規定し、抵抗体７０７を複数個形成してブリーダ回路全体を構成するようにすると、樹脂パッケージ化などで応力がかかった場合でも、正確な分圧比を保つことができる。このようなブリーダ抵抗回路を用ることにより、高精度な半導体装置、例えばボルテージディテクタ、ボルテージレギュレータ等の半導体装置を得ることができる。

図３は本発明によるブリーダ抵抗回路を用いたボルテージディテクタの一実施例のブロック図である。簡単のため単純な回路の例を示したが、実際の製品には必要に応じて機能を追加すればよい。

ボルテージディテクタの基本的な回路構成要素は基準電圧回路９０１、ブリーダ抵抗回路９０２、誤差増幅器９０４であり他にＮ型トランジスタび９０８、Ｐ型トランジスタ９０７などが付加されている。以下に簡単に動作の一部を説明をする。

誤差増幅器９０４の反転入力はブリーダ抵抗９０２に分圧された分圧電圧Ｖｒ、即ちＲＢ／（ＲＡ＋ＲＢ）＊ＶＤＤとなる。基準電圧回路９０１の基準電圧Ｖｒｅｆは、電源電圧ＶＤＤが所定の検出電圧Ｖｄｅｔの時の分圧電圧Ｖｒに等しく設定される。即ち、Ｖｒｅｆ＝ＲＢ／（ＲＡ＋ＲＢ）＊Ｖｄｅｔとする。電源電圧ＶＤＤが所定電圧Ｖｄｅｔ以上の時は、誤差増幅器９０４の出力がＬＯＷとなるように設計されるので、Ｐ型トランジスタ９０７はＯＮし、Ｎ型トランジスタ９０８がＯＦＦとなり出力ＯＵＴには電源電圧ＶＤＤが出力される。

ＶＤＤが低下し検出電圧Ｖｄｅｔ以下になると出力ＯＵＴにはＶＳＳが出力される。

このように、基本的な動作は、基準電圧回路９０１で発生した基準電圧Ｖｒｅｆとブリーダ抵抗回路９０２で分圧された分圧電圧Ｖｒとを誤差増幅器９０４で比較することにより行われる。従ってブリーダ抵抗回路９０２で分圧された分圧電圧Ｖｒの精度がきわめて重要となる。ブリーダ抵抗回路９０２の分圧精度が悪いと誤差増幅器９０４への入力電圧がバラツキ、所定の解除あるいは検出電圧が得られなくなってしまう。本発明によるブリーダ抵抗回路を用いることによりＩＣを樹脂パッケージした後も抵抗値の変化は小さく、高精度の分圧が可能となるためＩＣとしての製品歩留まりが向上したり、より高精度なボルテージディテクタを製造する事が可能となる。

図４は本発明によるブリーダ抵抗回路を用いたボルテージレギュレータの一実施例のブロック図である。簡単のため単純な回路の例を示したが、実際の製品には必要に応じて機能を追加すればよい。

ボルテージレギュレータの基本的な回路構成要素は基準電圧回路９０１、ブリーダ抵抗回路９０２、誤差増幅器９０４そして電流制御トランジスタとして働くＰ型トランジスタ９０７などである。以下に簡単に動作の一部を説明をする。

誤差増幅器９０４は、ブリーダ抵抗回路９０２によって分圧された分圧電圧Ｖｒと基準電圧回路９０１で発生した基準電圧Ｖｒｅｆとを比較し、入力電圧ＶＩＮの変化に因らない一定した所定の出力電圧ＶＯＵＴを得るために必要なゲート電圧をＰ型トランジスタ９１０に供給する。ボルテージレギュレータにおいても図３で説明したボルテージディテクタの場合と同様に、基本的な動作は、基準電圧回路９０１で発生した基準電圧Ｖｒｅｆとブリーダ抵抗回路９０２で分圧された分圧電圧Ｖｒとを誤差増幅器９０４で比較することにより行われる。従ってブリーダ抵抗回路９０２で分圧された分圧電圧Ｖｒの精度がきわめて重要となる。ブリーダ抵抗回路９０２の分圧精度が悪いと誤差増幅器９０４への入力電圧がバラツキ、一定した所定の出力電圧ＶＯＵＴが得られなくなってしまう。本発明によるブリーダ抵抗回路を用いることによりＩＣを樹脂パッケージした後も抵抗値の変化は小さく、高精度の分圧が可能となるためＩＣとしての製品歩留まりが向上したり、より高精度なボルテージレギュレータを製造する事が可能となる。

以上、半導体薄膜抵抗体としてポリシリコン薄膜抵抗体を用いた本発明の実施例を示したが、本発明の半導体薄膜抵抗体はポリシリコン薄膜抵抗体に限定されるものではなく、前記ピエゾ効果による抵抗値の変化量を相殺するような高融点金属等を含む複数材料の複合膜でも同様の効果が得られる。
本発明は半導体装置、特に薄膜抵抗体有する半導体装置や、薄膜抵抗体を使用したブリーダ抵抗回路及び該ブリーダ抵抗回路を有する半導体装置を実現できる。特に、高精度な半導体装置、例えばボルテージディテクタ、ボルテージレギュレータ等の半導体装置を実現できる。

本発明の実施例１を示す模式的断面図である。 本発明の実施例２を示す模式的平面図である。 本発明によるブリーダ抵抗回路を用いたボルテージディテクタの実施例３のブロック図である。 本発明によるブリーダ抵抗回路を用いたボルテージレギュレータの実施例４のブロック図である。

符号の説明

１０１ 半導体基板
１０２ 第1の絶縁膜
７０１ Ｐ型の低抵抗領域
７０２ Ｐ型の高抵抗領域
７０４ Ｎ型の低抵抗領域
７０５ Ｎ型の高抵抗領域
７０６ Ｎ型ポリシリコン抵抗体
７０７ 抵抗体
８０１ 第２の絶縁膜
８０２ 配線
８０４ コンタクトホール
９０１ 基準電圧回路
９０２ ブリーダ抵抗回路
９０４ 誤差増幅器
９０７ Ｐ型トランジスタ
９０８ Ｎ型トランジスタ

Claims (7)

1. 前記薄膜抵抗体は、ピエゾ効果による抵抗値の変化量を相殺するような高融点金属等を含む複数材料の複合膜がお互いに直接接触して構成された薄膜抵抗体を有することを特徴とする半導体装置。
2. 前記薄膜抵抗体は、Ｐ型の半導体薄膜で形成されたＰ型薄膜抵抗体と、Ｎ型の半導体薄膜で形成されたＮ型薄膜抵抗体とが接触している請求項１記載の半導体装置。
3. ブリーダ抵抗回路として前記薄膜抵抗体を複数有し、前記ブリーダ抵抗回路における、1単位となる抵抗値は前記Ｐ型薄膜抵抗体と、前記Ｎ型薄膜抵抗体とを接触させて構成された前記薄膜抵抗体の抵抗値によって規定されている請求項２記載の半導体装置。
4. 前記ブリーダ抵抗回路における、前記1単位となる抵抗値を規定する前記薄膜抵抗体は、前記Ｐ型薄膜抵抗体と、前記Ｎ型薄膜抵抗体とを上下方向に接触して積層した形の抵抗体によって形成されている請求項３記載の半導体装置。
5. 前記ブリーダ抵抗回路における、前記1単位となる抵抗値を規定する前記薄膜抵抗体は、前記Ｐ型薄膜抵抗体と、前記Ｎ型薄膜抵抗体とを左右方向に接触させて配置された抵抗体によって形成されている請求項３記載の半導体装置。
6. 前記ブリーダ抵抗回路における、前記1単位となる抵抗値を規定する抵抗体の一端のコンタクトホールは、上下方向に積層された前記Ｐ型薄膜抵抗体と、前記Ｎ型薄膜抵抗体の中で、上層にあたる抵抗体を貫通して設けられ、同一の前記コンタクト領域によって前記Ｐ型薄膜抵抗体と、前記Ｎ型薄膜抵抗体との電気的接続を行うようにした請求項４記載の半導体装置。
7. 前記ブリーダ抵抗回路における、前記1単位となる抵抗値を規定する抵抗体の一端のコンタクトホールは、左右方向に接触して配置された前記Ｐ型薄膜抵抗体と、前記Ｎ型薄膜抵抗体の両方にまたがる形で設けられ、同一の前記コンタクトホールによって前記Ｐ型薄膜抵抗体と、前記Ｎ型薄膜抵抗体との電気的接続を行うようにした請求項５記載の半導体装置。

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