JP4717246B2 - 半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体装置、特に抵抗体を有する半導体装置や、抵抗体を使用したブリーダー抵抗回路及び該ブリーダー抵抗回路を有する半導体装置に関する。
【０００２】
【従来の技術】
従来、ポリシリコン等の半導体薄膜で形成された抵抗体や、それらを使用したブリーダー抵抗回路は数多く使用されているが、Ｎ型あるいはＰ型のどちらか一方の導電型の半導体薄膜で形成されたものが知られていた。ＭＯＳ型トランジスタのゲート電極はＮ型のポリシリコン薄膜が一般的であり、一部、パフォーマンスを重視する用途でＮＭＯＳにはＮ型の、ＰＭＯＳにはＰ型のゲート電極を与えるいわゆる同極ゲート電極が知られていた。また、レーザートリミングによりポリシリコンヒューズを切断して、ブリーダー抵抗回路の接続を変化させることで、所望の電圧の分圧比を得る方法が知られていた。そして、これらを利用してボルテージディテクタや、ボルテージレギュレータなどのＩＣが作られていた。
【０００３】
【発明が解決しようとする課題】
しかしながら、従来の薄膜抵抗体は、樹脂パッケージ化した場合等、薄膜抵抗体に応力がかかった場合には抵抗値が変化してしまい、ブリーダー抵抗回路では、樹脂パッケージ後に、しばしば分圧比が変動してしまうという問題点があった。また、従来のレーザートリミング法では、ブリーダー抵抗回路の他に、レーザービームによるトリミングのためのヒューズを設ける必要があった。
【０００４】
本発明は、上記課題を解消して、パッケージ後も初期の抵抗値を保持し、ブリーダー抵抗回路においては正確な分圧比を保持できる、高精度のブリーダー抵抗回路を得ること、また、従来必要だったヒューズを設置することなく、小型で高精度な半導体装置、例えばボルテージディテクタ、ボルテージレギュレータ等の半導体装置を高いパフォーマンスで安価に提供することを目的とする。
【０００５】
【課題を解決するための手段】
本発明の半導体装置が上記目的を達成するために採用した第１の手段は、抵抗体およびそれらを使用したブリーダー抵抗回路の抵抗体は、Ｐ型の半導体で形成されたＰ型抵抗体と、Ｎ型の半導体で形成されたＮ型抵抗体とから構成するようにした。さらにブリーダー抵抗回路において、1単位となる抵抗値はＰ型抵抗体と、Ｎ型抵抗体とを組み合せて作られた抵抗値によって規定するようにしたことにより、以下に述べるＰ型抵抗体と、Ｎ型抵抗体とのピエゾ効果による抵抗値の変化を互いに相殺するようにしたことを特徴とする。
【０００６】
以下にピエゾ効果による抵抗値の変化とブリーダー抵抗回路に及ぼす影響を述べる。
【０００７】
抵抗体に応力を加えた場合には、いわゆるピエゾ効果によって、抵抗体の抵抗値が変化してしまうが、Ｐ型抵抗体と、Ｎ型抵抗体とでは抵抗値の変化の方向が逆になる。これは本発明者の実験によっても確かめられている。例えばＰ型抵抗体の抵抗値は減少し、Ｎ型抵抗体の抵抗値は増加する（変化の向きは応力の方向によって変わる）。
【０００８】
ＩＣを樹脂パッケージ化すると応力が生じるので上述のようにピエゾ効果によって、抵抗体の抵抗値は変化する。ブリーダ抵抗回路は正確な分圧比を得るためのものであるが、個々の抵抗体の抵抗値が変化してしまうので分圧比も変動してしまう。
【０００９】
本発明による抵抗体は、Ｐ型の半導体で形成されたＰ型抵抗体と、Ｎ型の半導体で形成されたＮ型抵抗体とから構成しているので応力がかかった場合でも抵抗値の変化を防止できる。またブリーダー抵抗回路においては、1単位となる抵抗値は、Ｐ型抵抗体と、Ｎ型抵抗体とを組み合せて作られた抵抗値によって規定するようにしたので、応力がかかったばあいでも、個々の抵抗体の抵抗値変化を相殺し、正確な分圧比を保つことができる。
【００１０】
本発明の半導体装置が上記目的を達成するために採用した第２の手段は、Ｐ型抵抗体は低電位側に、前記Ｎ型抵抗体は高電位側に配置し、互いに絶縁膜により分離し、そのままでは電流が流れない状態としておき、必要な部分のみにレーザービームを絶縁膜部に照射することにより、絶縁性を破壊して導通を可能にするようにする。これにより、従来必要であったヒューズを不要としたことを特徴とする。
【００１１】
本発明の半導体装置が上記目的を達成するために採用した第３の手段は、ＭＯＳ型トランジスタのゲート電極とＰ型抵抗体を同一のポリシリコン薄膜により形成し、Ｐ型抵抗体の金属配線との電気的接続を行うための高濃度の不純物領域は、ＭＯＳ型トランジスタのゲート電極と同一の不純物及び不純物濃度を有するポリシリコン薄膜により形成したことを特徴とする。これにより、工程増なしに、安価にＰ型ＭＯＳトランジスタのパフォーマンスを向上させることができる。
【００１２】
【作用】
本発明の半導体装置の抵抗体は、Ｐ型の半導体で形成されたＰ型抵抗体と、Ｎ型の半導体で形成されたＮ型抵抗体とから構成されているので、樹脂パッケージ化などで応力がかかった場合でも、個々の抵抗体の抵抗値変化を相殺し、初期の抵抗値を保持する事ができる。また、ブリーダー抵抗回路において、1単位となる抵抗値は、Ｐ型抵抗体と、Ｎ型抵抗体とを組み合せて作られた抵抗値によって規定するようにしたので、正確な分圧比を保つことができる。また、Ｐ型抵抗体は低電位側に、Ｎ型抵抗体は高電位側に絶縁膜を介して隣接して配置し、レーザービーム等を絶縁膜部に照射することにより、絶縁性を破壊して導通を可能にするようにしたので、従来必要であったヒューズを不要とすることができる。また、ＭＯＳ型トランジスタのゲート電極とＰ型抵抗体とを同一のポリシリコン薄膜により形成し、Ｐ型抵抗体の金属配線との電気的接続を行うための高濃度の不純物領域は、ＭＯＳ型トランジスタのゲート電極と同一の不純物及び不純物濃度を有するポリシリコン薄膜により形成したので、Ｐ型ＭＯＳトランジスタのパフォーマンスを工程増なしに向上させることができる。
【００１３】
このようなブリーダー抵抗回路を用ることにより、小型で高精度な半導体装置、例えばボルテージディテクタ、ボルテージレギュレータ等の半導体装置を得ることができる。
【００１４】
【発明の実施の形態】
以下、図面を参照して本発明の好適な実施例を説明する。
【００１５】
図１は本発明の半導体装置のポリシリコン薄膜抵抗体の１実施例を示す模式的断面図である。
【００１６】
半導体基板１０１上には第１の絶縁膜１０２が形成され、第1の絶縁膜１０２上には、濃いＰ型の不純物を含むＰ型の低抵抗領域７０１に挟まれたＰ型の高抵抗領域７０２を有するＰ型ポリシリコン抵抗体７０３及び、濃いＮ型の不純物を含むＮ型の低抵抗領域７０４に挟まれたＮ型の高抵抗領域７０５を有するＮ型ポリシリコン抵抗体７０６が、Ｐ型の低抵抗領域７０１の１つとＮ型の低抵抗領域７０４の１つとが薄い絶縁膜８１５を介して接するように配置され、Ｐ型ポリシリコン抵抗体７０３とＮ型ポリシリコン抵抗体７０６とが１対のペアとなった抵抗体７０７が形成される。また、Ｎ型ポリシリコン抵抗体７０６と接していない側のＰ型の低抵抗領域７０１には、アルミニウムからなる配線８１０が、また、Ｐ型ポリシリコン抵抗体７０３と接していない側のＮ型の低抵抗領域７０４には、アルミニウムからなる配線８１１が接続される。ここで配線８１０は例えばＶＳＳ側へ、配線８１１はＶＤＤ側へと接続され、配線８１０の方が、配線８１１よりも低い電位に接続されるようにする。さらに、抵抗体７０７の上には、窒化シリコン膜等からなる保護膜８１３が、レーザービームを照射して、絶縁膜８１５にダメージを与え、絶縁性を無くすための、Ｐ型の低抵抗領域７０１の１つとＮ型の低抵抗領域７０４の１つとが接するエリア８１４上を除いて形成される。
【００１７】
ここで、Ｐ型ポリシリコン抵抗体７０３とＮ型ポリシリコン抵抗体７０６との組み合わせで得られた抵抗体７０７の抵抗値は、樹脂パッケージ化などで応力がかかった場合でも、Ｐ型ポリシリコン抵抗体７０３の抵抗値変化とＮ型ポリシリコン抵抗体７０６の抵抗値変化を互いに相殺できるので初期の抵抗値を保持する事ができる。
【００１８】
図１では、１つのＰ型ポリシリコン抵抗体７０３と１つのＮ型ポリシリコン抵抗体７０６とを組み合わせた
例のみを示したが、ブリーダー抵抗回路は、複数のＰ型ポリシリコン抵抗体７０３とＮ型ポリシリコン抵抗体７０６を組み合わせて得られた抵抗体７０７によって構成されている。
【００１９】
また、図１に示したＰ型ポリシリコン抵抗体７０３とＮ型ポリシリコン抵抗体７０６との組み合わせで得られた抵抗体７０７をブリーダ回路の1単位として規定し、抵抗体７０７を複数個形成してブリーダ回路全体を構成するようにすると、樹脂パッケージ化などで応力がかかった場合でも、正確な分圧比を保つことができる。このようなブリーダー抵抗回路を用ることにより、高精度な半導体装置、例えばボルテージディテクタ、ボルテージレギュレータ等の半導体装置を得ることができる。
【００２０】
さらに、図１では、ポリシリコン薄膜抵抗体を用いた例を示したが、本発明はこれに限定するものではなく、単結晶薄膜抵抗体や、シリコン基板中に形成した拡散抵抗体等、Ｐ型とＮ型の抵抗体を一体化して形成できれば適用可能である。
【００２１】
また、図１に示した実施例によれば、ブリーダー抵抗回路の所望の分圧比を得るために、抵抗体７０７に対してレーザートリミングを行なえば良いことになるので、従来必要であったレーザービームによる切断を行なうためのヒューズは不要になる。なお、図１の実施例では、抵抗体７０７の上には、窒化シリコン膜等からなる保護膜８１３が、レーザービームを照射して、絶縁膜８１５にダメージを与え、絶縁性を無くすための、Ｐ型の低抵抗領域７０１の１つとＮ型の低抵抗領域７０４の１つとが接するエリア８１４上を除いて形成されるようにしたが、保護膜８１３が存在しても、レーザービームによる絶縁性の破壊が可能である場合は、Ｐ型の低抵抗領域７０１の１つとＮ型の低抵抗領域７０４の１つとが接するエリア８１４上にも保護膜８１３を形成して構わない。
【００２２】
また、図示しないが、抵抗体７０７と同一チップに搭載されるＭＯＳ型トランジスタのゲート電極はＰ型ポリシリコン抵抗体７０３と同一のポリシリコン薄膜により形成されている。さらにＭＯＳ型トランジスタのゲート電極は濃いＰ型の不純物を含むＰ型の低抵抗領域７０１と同一の不純物および不純物濃度を有するＰ型ポリシリコン薄膜であり、その形成工程は、Ｐ型ポリシリコン抵抗体７０３内におけるＰ型の低抵抗領域７０１と全く同一である。このため、特別な工程を増加させることなく、特にＰ型ＭＯＳトランジスタのパフォーマンス向上に適したＰ型の不純物を有するゲート電極を形成することが出来る。この際、Ｎ型ＭＯＳトランジスタのパフォーマンスは若干のダウンが見られる場合もあるが、後述するようにボルテージレギュレータなどの電源コントロール用ＩＣの場合、ほとんどの場合はＰ型ＭＯＳトランジスタをドライバトランジスタとして用いるのでこちらのほうが好都合である場合が多い。
【００２３】
図２は本発明によるブリーダ抵抗回路を用いたボルテージディテクタの一実施例のブロック図である。
【００２４】
簡単のため単純な回路の例を示したが、実際の製品には必要に応じて機能を追加すればよい。
【００２５】
ボルテージディテクタの基本的な回路構成要素は電流源９０３、基準電圧回路９０１、ブリーダー抵抗回路９０２、誤差増幅器９０４であり他にインバータ９０６、Ｎ型トランジスタ９０５および９０８、Ｐ型トランジスタ９０７などが付加されている。以下に簡単に動作の一部を説明をする。
【００２６】
ＶＤＤが所定の解除電圧以上のときはＮ型トランジスタ９０５、９０８がＯＦＦし、Ｐ型トランジスタ９０７はＯＮとなり出力ＯＵＴにはＶＤＤが出力される。
このとき誤差増幅器９０４の入力電圧は（ＲＢ＋ＲＣ）／（ＲＡ＋ＲＢ＋ＲＣ）＊ＶＤＤとなる。
【００２７】
ＶＤＤが低下し検出電圧以下になると出力ＯＵＴにはＶＳＳが出力される。このときＮ型トランジスタ９０５はＯＮで、誤差増幅器９０４の入力電圧はＲＢ／（ＲＡ＋ＲＢ）＊ＶＤＤとなる。
【００２８】
このように、基本的な動作は、基準電圧回路９０１で発生した基準電圧とブリーダー抵抗回路９０２で分圧された電圧とを誤差増幅器９０４で比較することにより行われる。従ってブリーダー抵抗回路９０２で分圧された電圧の精度がきわめて重要となる。ブリーダー抵抗回路９０２の分圧精度が悪いと誤差増幅器９０４への入力電圧がバラツキ、所定の解除あるいは検出電圧が得られなくなってしまう。本発明によるブリーダー抵抗回路を用いることによりＩＣを樹脂パッケージした後も高精度の分圧が可能となるためＩＣとしての製品歩留まりが向上したり、より高精度なボルテージディテクタを製造する事が可能となる。
【００２９】
図３は本発明によるブリーダ抵抗回路を用いたボルテージレギュレータの一実施例のブロック図である。
【００３０】
簡単のため単純な回路の例を示したが、実際の製品には必要に応じて機能を追加すればよい。
【００３１】
ボルテージレギュレータの基本的な回路構成要素は電流源９０３、基準電圧回路９０１、ブリーダー抵抗回路９０２、誤差増幅器９０４そして電流制御トランジスタとして働くＰ型トランジスタ９１０などである。以下に簡単に動作の一部を説明をする。
【００３２】
誤差増幅器９０４は、ブリーダー抵抗回路９０２によって分圧された電圧と基準電圧回路９０１で発生した基準電圧とを比較し、入力電圧ＶＩＮや温度変化の影響を受けない一定の出力電圧ＶＯＵＴを得るために必要なゲート電圧をＰ型トランジスタ９１０に供給する。ボルテージレギュレータにおいても図２で説明したボルテージディテクタの場合と同様に、基本的な動作は、基準電圧回路９０１で発生した基準電圧とブリーダー抵抗回路９０２で分圧された電圧とを誤差増幅器９０４で比較することにより行われる。従ってブリーダー抵抗回路９０２で分圧された電圧の精度がきわめて重要となる。ブリーダー抵抗回路９０２の分圧精度が悪いと誤差増幅器９０４への入力電圧がバラツキ、所定の出力電圧ＶＯＵＴが得られなくなってしまう。本発明によるブリーダー抵抗回路を用いることによりＩＣを樹脂パッケージした後も高精度の分圧が可能となるためＩＣとしての製品歩留まりが向上したり、より高精度なボルテージレギュレータを製造する事が可能となる。
【００３３】
また、Ｐ型トランジスタ９１０は一般にドライバトランジスタと呼ばれるもので、高い電流駆動能力が要求されるものである。本発明では、ゲート電極としてＰ型の濃い不純物濃度のポリシリコン薄膜が用いられるため、表面チャネル型のデバイスとすることが可能となり、一定のリーク電流に抑えるためのトランジスタのゲート長(いわゆるＬ長)を一般のＮ型ポリシリコン薄膜のゲート電極を有するＰ型ＭＯＳトランジスタに比べて短くすることができるようになる。したがって高い電流駆動能力を発揮することが出来る。
【００３４】
【発明の効果】
上述したように、本発明の半導体装置の薄膜抵抗体は、Ｐ型の半導体薄膜で形成されたＰ型薄膜抵抗体と、Ｎ型の半導体薄膜で形成されたＮ型薄膜抵抗体とから構成されているので、樹脂パッケージ化などで応力がかかった場合でも、個々の抵抗体の抵抗値変化を相殺し、初期の抵抗値を保持する事ができる。また、ブリーダー抵抗回路において、1単位となる抵抗値は、Ｐ型薄膜抵抗体と、Ｎ型薄膜抵抗体とを組み合せて作られた抵抗値によって規定するようにしたので、正確な分圧比を保つことができる。また、Ｐ型抵抗体は高電位側に、Ｎ型抵抗体は低電位側に配置し、レーザービーム等を絶縁膜部に照射することにより、絶縁性を破壊して導通を可能にするようにしたので、従来必要であったヒューズを不要とすることができる。また、Ｐ型ＭＯＳトランジスタであるドライバトランジスタの電流駆動能力を特別な工程増加無しで、向上させることができる。
【００３５】
このようなブリーダー抵抗回路を用ることにより、小型で高精度な半導体装置、例えばボルテージディテクタ、ボルテージレギュレータ等の半導体装置を得ることができるという効果がある。
【図面の簡単な説明】
【図１】本発明の半導体装置の半導体薄膜抵抗体の１実施例を示す模式的断面図である。
【図２】本発明によるブリーダ抵抗回路を用いたボルテージディテクタの一実施例のブロック図である。
【図３】本発明によるブリーダ抵抗回路を用いたボルテージレギュレータの一実施例ののブロック図である。
【符号の説明】
１０１ 半導体基板
１０２ 第1の絶縁膜
７０１ Ｐ型の低抵抗領域
７０２ Ｐ型の高抵抗領域
７０３ Ｐ型ポリシリコン抵抗体
７０４ Ｎ型の低抵抗領域
７０５ Ｎ型の高抵抗領域
７０６ Ｎ型ポリシリコン抵抗体
７０７ 抵抗体
８０１ 第２の絶縁膜
８１０ 配線
８１１ 配線
８１４ Ｐ型の低抵抗領域７０１の１つとＮ型の低抵抗領域７０４の１つ とが接するエリア
８１５ 絶縁膜
９０１ 基準電圧回路
９０２ ブリーダー抵抗回路
９０３ 電流源
９０４ 誤差増幅器
９０５ Ｎ型トランジスタ
９０６ インバータ
９０７ Ｐ型トランジスタ
９０８ Ｎ型トランジスタ
９０９ 寄生ダイオード
９１０ Ｐ型トランジスタ
【発明の属する技術分野】
本発明は半導体装置、特に抵抗体を有する半導体装置や、抵抗体を使用したブリーダー抵抗回路及び該ブリーダー抵抗回路を有する半導体装置に関する。
【０００２】
【従来の技術】
従来、ポリシリコン等の半導体薄膜で形成された抵抗体や、それらを使用したブリーダー抵抗回路は数多く使用されているが、Ｎ型あるいはＰ型のどちらか一方の導電型の半導体薄膜で形成されたものが知られていた。ＭＯＳ型トランジスタのゲート電極はＮ型のポリシリコン薄膜が一般的であり、一部、パフォーマンスを重視する用途でＮＭＯＳにはＮ型の、ＰＭＯＳにはＰ型のゲート電極を与えるいわゆる同極ゲート電極が知られていた。また、レーザートリミングによりポリシリコンヒューズを切断して、ブリーダー抵抗回路の接続を変化させることで、所望の電圧の分圧比を得る方法が知られていた。そして、これらを利用してボルテージディテクタや、ボルテージレギュレータなどのＩＣが作られていた。
【０００３】
【発明が解決しようとする課題】
しかしながら、従来の薄膜抵抗体は、樹脂パッケージ化した場合等、薄膜抵抗体に応力がかかった場合には抵抗値が変化してしまい、ブリーダー抵抗回路では、樹脂パッケージ後に、しばしば分圧比が変動してしまうという問題点があった。また、従来のレーザートリミング法では、ブリーダー抵抗回路の他に、レーザービームによるトリミングのためのヒューズを設ける必要があった。
【０００４】
本発明は、上記課題を解消して、パッケージ後も初期の抵抗値を保持し、ブリーダー抵抗回路においては正確な分圧比を保持できる、高精度のブリーダー抵抗回路を得ること、また、従来必要だったヒューズを設置することなく、小型で高精度な半導体装置、例えばボルテージディテクタ、ボルテージレギュレータ等の半導体装置を高いパフォーマンスで安価に提供することを目的とする。
【０００５】
【課題を解決するための手段】
本発明の半導体装置が上記目的を達成するために採用した第１の手段は、抵抗体およびそれらを使用したブリーダー抵抗回路の抵抗体は、Ｐ型の半導体で形成されたＰ型抵抗体と、Ｎ型の半導体で形成されたＮ型抵抗体とから構成するようにした。さらにブリーダー抵抗回路において、1単位となる抵抗値はＰ型抵抗体と、Ｎ型抵抗体とを組み合せて作られた抵抗値によって規定するようにしたことにより、以下に述べるＰ型抵抗体と、Ｎ型抵抗体とのピエゾ効果による抵抗値の変化を互いに相殺するようにしたことを特徴とする。
【０００６】
以下にピエゾ効果による抵抗値の変化とブリーダー抵抗回路に及ぼす影響を述べる。
【０００７】
抵抗体に応力を加えた場合には、いわゆるピエゾ効果によって、抵抗体の抵抗値が変化してしまうが、Ｐ型抵抗体と、Ｎ型抵抗体とでは抵抗値の変化の方向が逆になる。これは本発明者の実験によっても確かめられている。例えばＰ型抵抗体の抵抗値は減少し、Ｎ型抵抗体の抵抗値は増加する（変化の向きは応力の方向によって変わる）。
【０００８】
ＩＣを樹脂パッケージ化すると応力が生じるので上述のようにピエゾ効果によって、抵抗体の抵抗値は変化する。ブリーダ抵抗回路は正確な分圧比を得るためのものであるが、個々の抵抗体の抵抗値が変化してしまうので分圧比も変動してしまう。
【０００９】
本発明による抵抗体は、Ｐ型の半導体で形成されたＰ型抵抗体と、Ｎ型の半導体で形成されたＮ型抵抗体とから構成しているので応力がかかった場合でも抵抗値の変化を防止できる。またブリーダー抵抗回路においては、1単位となる抵抗値は、Ｐ型抵抗体と、Ｎ型抵抗体とを組み合せて作られた抵抗値によって規定するようにしたので、応力がかかったばあいでも、個々の抵抗体の抵抗値変化を相殺し、正確な分圧比を保つことができる。
【００１０】
本発明の半導体装置が上記目的を達成するために採用した第２の手段は、Ｐ型抵抗体は低電位側に、前記Ｎ型抵抗体は高電位側に配置し、互いに絶縁膜により分離し、そのままでは電流が流れない状態としておき、必要な部分のみにレーザービームを絶縁膜部に照射することにより、絶縁性を破壊して導通を可能にするようにする。これにより、従来必要であったヒューズを不要としたことを特徴とする。
【００１１】
本発明の半導体装置が上記目的を達成するために採用した第３の手段は、ＭＯＳ型トランジスタのゲート電極とＰ型抵抗体を同一のポリシリコン薄膜により形成し、Ｐ型抵抗体の金属配線との電気的接続を行うための高濃度の不純物領域は、ＭＯＳ型トランジスタのゲート電極と同一の不純物及び不純物濃度を有するポリシリコン薄膜により形成したことを特徴とする。これにより、工程増なしに、安価にＰ型ＭＯＳトランジスタのパフォーマンスを向上させることができる。
【００１２】
【作用】
本発明の半導体装置の抵抗体は、Ｐ型の半導体で形成されたＰ型抵抗体と、Ｎ型の半導体で形成されたＮ型抵抗体とから構成されているので、樹脂パッケージ化などで応力がかかった場合でも、個々の抵抗体の抵抗値変化を相殺し、初期の抵抗値を保持する事ができる。また、ブリーダー抵抗回路において、1単位となる抵抗値は、Ｐ型抵抗体と、Ｎ型抵抗体とを組み合せて作られた抵抗値によって規定するようにしたので、正確な分圧比を保つことができる。また、Ｐ型抵抗体は低電位側に、Ｎ型抵抗体は高電位側に絶縁膜を介して隣接して配置し、レーザービーム等を絶縁膜部に照射することにより、絶縁性を破壊して導通を可能にするようにしたので、従来必要であったヒューズを不要とすることができる。また、ＭＯＳ型トランジスタのゲート電極とＰ型抵抗体とを同一のポリシリコン薄膜により形成し、Ｐ型抵抗体の金属配線との電気的接続を行うための高濃度の不純物領域は、ＭＯＳ型トランジスタのゲート電極と同一の不純物及び不純物濃度を有するポリシリコン薄膜により形成したので、Ｐ型ＭＯＳトランジスタのパフォーマンスを工程増なしに向上させることができる。
【００１３】
このようなブリーダー抵抗回路を用ることにより、小型で高精度な半導体装置、例えばボルテージディテクタ、ボルテージレギュレータ等の半導体装置を得ることができる。
【００１４】
【発明の実施の形態】
以下、図面を参照して本発明の好適な実施例を説明する。
【００１５】
図１は本発明の半導体装置のポリシリコン薄膜抵抗体の１実施例を示す模式的断面図である。
【００１６】
半導体基板１０１上には第１の絶縁膜１０２が形成され、第1の絶縁膜１０２上には、濃いＰ型の不純物を含むＰ型の低抵抗領域７０１に挟まれたＰ型の高抵抗領域７０２を有するＰ型ポリシリコン抵抗体７０３及び、濃いＮ型の不純物を含むＮ型の低抵抗領域７０４に挟まれたＮ型の高抵抗領域７０５を有するＮ型ポリシリコン抵抗体７０６が、Ｐ型の低抵抗領域７０１の１つとＮ型の低抵抗領域７０４の１つとが薄い絶縁膜８１５を介して接するように配置され、Ｐ型ポリシリコン抵抗体７０３とＮ型ポリシリコン抵抗体７０６とが１対のペアとなった抵抗体７０７が形成される。また、Ｎ型ポリシリコン抵抗体７０６と接していない側のＰ型の低抵抗領域７０１には、アルミニウムからなる配線８１０が、また、Ｐ型ポリシリコン抵抗体７０３と接していない側のＮ型の低抵抗領域７０４には、アルミニウムからなる配線８１１が接続される。ここで配線８１０は例えばＶＳＳ側へ、配線８１１はＶＤＤ側へと接続され、配線８１０の方が、配線８１１よりも低い電位に接続されるようにする。さらに、抵抗体７０７の上には、窒化シリコン膜等からなる保護膜８１３が、レーザービームを照射して、絶縁膜８１５にダメージを与え、絶縁性を無くすための、Ｐ型の低抵抗領域７０１の１つとＮ型の低抵抗領域７０４の１つとが接するエリア８１４上を除いて形成される。
【００１７】
ここで、Ｐ型ポリシリコン抵抗体７０３とＮ型ポリシリコン抵抗体７０６との組み合わせで得られた抵抗体７０７の抵抗値は、樹脂パッケージ化などで応力がかかった場合でも、Ｐ型ポリシリコン抵抗体７０３の抵抗値変化とＮ型ポリシリコン抵抗体７０６の抵抗値変化を互いに相殺できるので初期の抵抗値を保持する事ができる。
【００１８】
図１では、１つのＰ型ポリシリコン抵抗体７０３と１つのＮ型ポリシリコン抵抗体７０６とを組み合わせた
例のみを示したが、ブリーダー抵抗回路は、複数のＰ型ポリシリコン抵抗体７０３とＮ型ポリシリコン抵抗体７０６を組み合わせて得られた抵抗体７０７によって構成されている。
【００１９】
また、図１に示したＰ型ポリシリコン抵抗体７０３とＮ型ポリシリコン抵抗体７０６との組み合わせで得られた抵抗体７０７をブリーダ回路の1単位として規定し、抵抗体７０７を複数個形成してブリーダ回路全体を構成するようにすると、樹脂パッケージ化などで応力がかかった場合でも、正確な分圧比を保つことができる。このようなブリーダー抵抗回路を用ることにより、高精度な半導体装置、例えばボルテージディテクタ、ボルテージレギュレータ等の半導体装置を得ることができる。
【００２０】
さらに、図１では、ポリシリコン薄膜抵抗体を用いた例を示したが、本発明はこれに限定するものではなく、単結晶薄膜抵抗体や、シリコン基板中に形成した拡散抵抗体等、Ｐ型とＮ型の抵抗体を一体化して形成できれば適用可能である。
【００２１】
また、図１に示した実施例によれば、ブリーダー抵抗回路の所望の分圧比を得るために、抵抗体７０７に対してレーザートリミングを行なえば良いことになるので、従来必要であったレーザービームによる切断を行なうためのヒューズは不要になる。なお、図１の実施例では、抵抗体７０７の上には、窒化シリコン膜等からなる保護膜８１３が、レーザービームを照射して、絶縁膜８１５にダメージを与え、絶縁性を無くすための、Ｐ型の低抵抗領域７０１の１つとＮ型の低抵抗領域７０４の１つとが接するエリア８１４上を除いて形成されるようにしたが、保護膜８１３が存在しても、レーザービームによる絶縁性の破壊が可能である場合は、Ｐ型の低抵抗領域７０１の１つとＮ型の低抵抗領域７０４の１つとが接するエリア８１４上にも保護膜８１３を形成して構わない。
【００２２】
また、図示しないが、抵抗体７０７と同一チップに搭載されるＭＯＳ型トランジスタのゲート電極はＰ型ポリシリコン抵抗体７０３と同一のポリシリコン薄膜により形成されている。さらにＭＯＳ型トランジスタのゲート電極は濃いＰ型の不純物を含むＰ型の低抵抗領域７０１と同一の不純物および不純物濃度を有するＰ型ポリシリコン薄膜であり、その形成工程は、Ｐ型ポリシリコン抵抗体７０３内におけるＰ型の低抵抗領域７０１と全く同一である。このため、特別な工程を増加させることなく、特にＰ型ＭＯＳトランジスタのパフォーマンス向上に適したＰ型の不純物を有するゲート電極を形成することが出来る。この際、Ｎ型ＭＯＳトランジスタのパフォーマンスは若干のダウンが見られる場合もあるが、後述するようにボルテージレギュレータなどの電源コントロール用ＩＣの場合、ほとんどの場合はＰ型ＭＯＳトランジスタをドライバトランジスタとして用いるのでこちらのほうが好都合である場合が多い。
【００２３】
図２は本発明によるブリーダ抵抗回路を用いたボルテージディテクタの一実施例のブロック図である。
【００２４】
簡単のため単純な回路の例を示したが、実際の製品には必要に応じて機能を追加すればよい。
【００２５】
ボルテージディテクタの基本的な回路構成要素は電流源９０３、基準電圧回路９０１、ブリーダー抵抗回路９０２、誤差増幅器９０４であり他にインバータ９０６、Ｎ型トランジスタ９０５および９０８、Ｐ型トランジスタ９０７などが付加されている。以下に簡単に動作の一部を説明をする。
【００２６】
ＶＤＤが所定の解除電圧以上のときはＮ型トランジスタ９０５、９０８がＯＦＦし、Ｐ型トランジスタ９０７はＯＮとなり出力ＯＵＴにはＶＤＤが出力される。
このとき誤差増幅器９０４の入力電圧は（ＲＢ＋ＲＣ）／（ＲＡ＋ＲＢ＋ＲＣ）＊ＶＤＤとなる。
【００２７】
ＶＤＤが低下し検出電圧以下になると出力ＯＵＴにはＶＳＳが出力される。このときＮ型トランジスタ９０５はＯＮで、誤差増幅器９０４の入力電圧はＲＢ／（ＲＡ＋ＲＢ）＊ＶＤＤとなる。
【００２８】
このように、基本的な動作は、基準電圧回路９０１で発生した基準電圧とブリーダー抵抗回路９０２で分圧された電圧とを誤差増幅器９０４で比較することにより行われる。従ってブリーダー抵抗回路９０２で分圧された電圧の精度がきわめて重要となる。ブリーダー抵抗回路９０２の分圧精度が悪いと誤差増幅器９０４への入力電圧がバラツキ、所定の解除あるいは検出電圧が得られなくなってしまう。本発明によるブリーダー抵抗回路を用いることによりＩＣを樹脂パッケージした後も高精度の分圧が可能となるためＩＣとしての製品歩留まりが向上したり、より高精度なボルテージディテクタを製造する事が可能となる。
【００２９】
図３は本発明によるブリーダ抵抗回路を用いたボルテージレギュレータの一実施例のブロック図である。
【００３０】
簡単のため単純な回路の例を示したが、実際の製品には必要に応じて機能を追加すればよい。
【００３１】
ボルテージレギュレータの基本的な回路構成要素は電流源９０３、基準電圧回路９０１、ブリーダー抵抗回路９０２、誤差増幅器９０４そして電流制御トランジスタとして働くＰ型トランジスタ９１０などである。以下に簡単に動作の一部を説明をする。
【００３２】
誤差増幅器９０４は、ブリーダー抵抗回路９０２によって分圧された電圧と基準電圧回路９０１で発生した基準電圧とを比較し、入力電圧ＶＩＮや温度変化の影響を受けない一定の出力電圧ＶＯＵＴを得るために必要なゲート電圧をＰ型トランジスタ９１０に供給する。ボルテージレギュレータにおいても図２で説明したボルテージディテクタの場合と同様に、基本的な動作は、基準電圧回路９０１で発生した基準電圧とブリーダー抵抗回路９０２で分圧された電圧とを誤差増幅器９０４で比較することにより行われる。従ってブリーダー抵抗回路９０２で分圧された電圧の精度がきわめて重要となる。ブリーダー抵抗回路９０２の分圧精度が悪いと誤差増幅器９０４への入力電圧がバラツキ、所定の出力電圧ＶＯＵＴが得られなくなってしまう。本発明によるブリーダー抵抗回路を用いることによりＩＣを樹脂パッケージした後も高精度の分圧が可能となるためＩＣとしての製品歩留まりが向上したり、より高精度なボルテージレギュレータを製造する事が可能となる。
【００３３】
また、Ｐ型トランジスタ９１０は一般にドライバトランジスタと呼ばれるもので、高い電流駆動能力が要求されるものである。本発明では、ゲート電極としてＰ型の濃い不純物濃度のポリシリコン薄膜が用いられるため、表面チャネル型のデバイスとすることが可能となり、一定のリーク電流に抑えるためのトランジスタのゲート長(いわゆるＬ長)を一般のＮ型ポリシリコン薄膜のゲート電極を有するＰ型ＭＯＳトランジスタに比べて短くすることができるようになる。したがって高い電流駆動能力を発揮することが出来る。
【００３４】
【発明の効果】
上述したように、本発明の半導体装置の薄膜抵抗体は、Ｐ型の半導体薄膜で形成されたＰ型薄膜抵抗体と、Ｎ型の半導体薄膜で形成されたＮ型薄膜抵抗体とから構成されているので、樹脂パッケージ化などで応力がかかった場合でも、個々の抵抗体の抵抗値変化を相殺し、初期の抵抗値を保持する事ができる。また、ブリーダー抵抗回路において、1単位となる抵抗値は、Ｐ型薄膜抵抗体と、Ｎ型薄膜抵抗体とを組み合せて作られた抵抗値によって規定するようにしたので、正確な分圧比を保つことができる。また、Ｐ型抵抗体は高電位側に、Ｎ型抵抗体は低電位側に配置し、レーザービーム等を絶縁膜部に照射することにより、絶縁性を破壊して導通を可能にするようにしたので、従来必要であったヒューズを不要とすることができる。また、Ｐ型ＭＯＳトランジスタであるドライバトランジスタの電流駆動能力を特別な工程増加無しで、向上させることができる。
【００３５】
このようなブリーダー抵抗回路を用ることにより、小型で高精度な半導体装置、例えばボルテージディテクタ、ボルテージレギュレータ等の半導体装置を得ることができるという効果がある。
【図面の簡単な説明】
【図１】本発明の半導体装置の半導体薄膜抵抗体の１実施例を示す模式的断面図である。
【図２】本発明によるブリーダ抵抗回路を用いたボルテージディテクタの一実施例のブロック図である。
【図３】本発明によるブリーダ抵抗回路を用いたボルテージレギュレータの一実施例ののブロック図である。
【符号の説明】
１０１ 半導体基板
１０２ 第1の絶縁膜
７０１ Ｐ型の低抵抗領域
７０２ Ｐ型の高抵抗領域
７０３ Ｐ型ポリシリコン抵抗体
７０４ Ｎ型の低抵抗領域
７０５ Ｎ型の高抵抗領域
７０６ Ｎ型ポリシリコン抵抗体
７０７ 抵抗体
８０１ 第２の絶縁膜
８１０ 配線
８１１ 配線
８１４ Ｐ型の低抵抗領域７０１の１つとＮ型の低抵抗領域７０４の１つ とが接するエリア
８１５ 絶縁膜
９０１ 基準電圧回路
９０２ ブリーダー抵抗回路
９０３ 電流源
９０４ 誤差増幅器
９０５ Ｎ型トランジスタ
９０６ インバータ
９０７ Ｐ型トランジスタ
９０８ Ｎ型トランジスタ
９０９ 寄生ダイオード
９１０ Ｐ型トランジスタ
Claims (5)
- ＭＯＳ型トランジスタと、抵抗体とを有する半導体装置において、前記抵抗体は、Ｐ型の半導体で形成されたＰ型抵抗体と、Ｎ型の半導体で形成されたＮ型抵抗体とが絶縁膜を介して隣接し配置されて成り、前記Ｐ型抵抗体は低電位側に、前記Ｎ型抵抗体は高電位側に配置されており、レーザービーム等を前記絶縁膜部に照射することにより、絶縁性を破壊して導通を可能にすることを特徴とする半導体装置。
- 前記抵抗体はポリシリコン薄膜により形成されていることを特徴とする請求項１記載の半導体装置。
- 前記ＭＯＳ型トランジスタのゲート電極と前記Ｐ型抵抗体とは、同一のポリシリコン薄膜により形成され、前記Ｐ型抵抗体の金属配線との電気的接続を行うための高濃度の不純物領域は、前記ＭＯＳ型トランジスタのゲート電極と同一の不純物及び不純物濃度を有するポリシリコン薄膜により形成されていることを特徴とする請求項１記載の半導体装置。
- 前記半導体装置はボルテージディテクタであることを特徴とする請求項１記載の半導体装置。
- 前記半導体装置はボルテージレギュレータであることを特徴とする請求項１記載の半導体装置。
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