JP2005538533A - 集積キャパシタ構造セット、特に集積グリッドキャパシタ - Google Patents

Abstract

本発明は、とりわけ、各々が回路上有効な主キャパシタ（１２）および修正キャパシタ（１６）を有する集積キャパシタ構造セットに関する。修正キャパシタの接続は、キャパシタ構造の容量の修正を可能にする。本発明は、特に、集積キャパシタ構造セット（１０）であって、同一の幾何学設計によって製造され、かつ各々が、回路上有効な主キャパシタ（１２）と少なくとも１つの修正キャパシタ（１６）とを含む少なくとも２つの集積キャパシタ構造（１０）と、１つのキャパシタ構造内の該修正キャパシタと該主キャパシタとの間の導電性結合であって、このキャパシタ構造の該主キャパシタの製造の後に製造される導電性結合と、該幾何学設計によって製造され、該同一の修正キャパシタ（１６）と他のキャパシタ構造（１０）内の該主キャパシタ（１２）との間の電気絶縁性切断（６２）と、を備える、集積キャパシタ構造セットを提供する。

Description

本発明は、少なくとも１つの回路上有効な主キャパシタを含む集積キャパシタ構造に関する。

集積構造から、個別の部品をその部品の破壊を伴うことなく互いに機械的に分離することはできない。集積構造の製造技術として、とりわけ層形成方法および層パターニング方法が使用されている。

キャパシタは、その間に誘電体が配置される互いに対向する２つの電極を含む。集積キャパシタの例として：
− いわゆる、ＭＩＭキャパシタ（金属−絶縁体−金属）、
− サンドイッチキャパシタとも呼ばれるスタックキャパシタ、あるいは
− グリッド（Ｇｉｔｔｅｒ）キャパシタ
がある。

容量は、寄生的である場合、すなわち本来的に不都合である場合のみならず、回路構造の機能として必要とされる場合に、回路上、有効である。例えば、回路上有効なキャパシタは：
− ブロックキャパシタあるいは保護キャパシタ、
− スイッチング回路の一部、
− 充電キャパシタ、あるいは
− デジタル情報の蓄積
として機能する。

集積形態における、いわゆる、ＢＥＯＬ（Ｂａｃｋ Ｅｎｄ Ｏｆ Ｌｉｎｅ：後工程）容量、あるいはＦａｒ−ＢＥＯＬ容量の製造に際し、容量値のかなりの変動が生じる。この変動は、プロセスの不均等性に基づく幾何学的相違によって生じる。変動は、１つの半導体基板あるいはウエーハ内で、１つの製造バッチ内で、また異なる製造バッチ内で発生する。容量値が所定の仕様限界を超える場合、いわゆる生産損、あるいは対応する集積回路の歩留まり損さえ生じる。

本発明の課題は、簡易に製造でき、その容量が所定の所望容量に可能な限り近いキャパシタ構造のセットを提供することにある。特に、グリッド（Ｇｉｔｔｅｒ）キャパシタのセットを提供することにある。

この課題は、請求項１に提供された特徴を有するキャパシタ構造セットによって解決される。さらなる形態は、従属請求項において提供される。

本発明によるセットは、少なくとも２つの集積キャパシタ構造を含む。少なくとも２つの集積キャパシタ構造は、同一の幾何学設計、あるいはレイアウトによって製造され、かつ各々、回路上有効な主キャパシタと少なくとも１つの修正キャパシタとを含む。１つのキャパシタ構造は、修正キャパシタと主キャパシタとの間の導電性結合を含み、ここで、導電性結合は、このキャパシタ構造の主キャパシタの製造の後に生成される。他のキャパシタ構造は、同一の修正キャパシタと主キャパシタとの間の電気絶縁性切断を含む、ここで、電気絶縁性切断は該幾何学設計によって製造される。

所望容量を得るために、製造されたキャパシタ構造の例えば単に２０％が修正されねばならない場合は、修正が単にキャパシタの分離によってのみ実行できる修正手段と比較して、費用は大幅に低減する。すなわち、そのような場合、キャパシタ構造の８０％において、キャパシタが局所的に分離されねばならないであろう。

さらなる形態においては、結合が簡易な方法である局所的な加熱によって生成され、そのため、結合周辺の部品は、高い熱負荷から保護される。さらに、簡易な方法である局所的な加熱によって、連続的な結合が生成され得る。局所的な加熱による切断の生成と比較して、局所的な加熱による結合は、より低い温度において実施され得る。そのため、特に半導体基板上において複数の結合を製造する場合、熱負荷が少ない。

局所的な加熱は、例えばレーザ光を用いて実施される。それにより、回路上有効な主キャパシタの容量を、修正キャパシタの並列あるいは直列接続によって増加あるいは減少させる手段が与えられる。この修正手段によって、所定の容量値を有する集積キャパシタ構造が簡易な方法により生産可能となる。

さらなる形態においては、結合は、その間に単に誘電体が配置される互いに分離された２つの導体路部分を含む。導体路部および誘電体の材料は、加熱によって誘電体を貫通する材料ひずみ（Ｖｅｒｗｅｒｆｕｎｇ）が生じるように選定される。例えば、ここでは、他の場合においては不都合な「スパイキング」が電気的結合のために利用され得る。他の形態において、誘電体は、加熱によって誘電体の導電性を変化させるドープ原子を含む。これに関連して、ドープ原子の活性化も挙げられる。しかしながら、また、アンチヒューズ（Ａｎｔｉｆｕｓｅ）とも呼ばれる結合製造への手段も存在する。

次のさらなる形態においては、回路構造は、主キャパシタから分離されるあるいは主キャパシタに接続される、少なくとも１つのさらなる修正キャパシタを含む。

さらなる形態は、本来同時に生成された集積キャパシタの容量値は所望値の上下に分散する、という考察に由来する。修正は、容量値を増加されるための容量値の修正手段に対して行われる場合であっても、また、容量値を減少されるための容量値の修正手段に対して行われる場合であっても、最小限に制限され得る。さらなる修正キャパシタは、キャパシタが並列接続される上記修正キャパシタと比較して、この第２の修正手段を提供する。

さらなる形態においては、さらなる修正キャパシタの分離のためのさらなる切断が、局所的な加熱によって生成される。局所的な加熱は、例えばレーザ光を用いた、あるいはサージ電流を用いた導体路収縮によって実施され得る。

他のさらなる形態においては、キャパシタの誘電体は、メタライズ層間の誘電体によって形成される。メタライズ層には、集積キャパシタ構造の集積半導体素子への接続の接続部分が位置する。メタライズ層間の残された領域内よりキャパシタの領域内に、他の誘電体、例えば高誘電率を有する誘電体を利用し得る。そのようなキャパシタの例として、スタックキャパシタあるいはグリッドキャパシタがある。言い換えれば、キャパシタの電極は２層以上のメタライズ層内に位置する。そのようなキャパシタにおいては、形成の際に、上位のメタライズ層内の電極のみならず、下位のメタライズ層内の電極も、修正によって回路的に分離され、あるいは回路的に追加される。下部電極のための結合要素および切断は、下位メタライズ層内に位置し、そのため、例えば、それに対応してレーザ光用の深い切抜き部が提供される。あるいは、下部電極のための結合要素および切断は、下部のメタライズ層への接続がもたらされる上部のメタライズ層に位置する。

他のさらなる形態においては、キャパシタの誘電体は、メタライズ層間の誘電体の厚さよりも実質的に小さい厚さを有する。例えば、そのようなキャパシタはＭＩＭキャパシタである。言い換えれば、キャパシタの少なくとも１つの電極は、メタライズ層の外部に位置する。

次のさらなる形態においては、修正キャパシタの容量は、主キャパシタの容量の１／３未満、１／１０未満、１／１００未満、あるいは１／１０００未満である。この処置により、微調整の手段が得られる。そのため、１／１０００の領域における修正手段によって、同一の集積された回路構造の２つのキャパシタ構造の容量値は、互いに正確に一致する。これは、同一の応用にとって不可避的に要求される。

本発明は、特に修正横電極を有するグリッドキャパシタセットに関係する。また、グリッドキャパシタの個別の横電極も、製造の際に容量修正の手段を提供する。そのため、上記技術的効果は、特にグリッドキャパシタに有効である。

以下、本発明の実施例が添付の図面を参照して説明される。

図１は、ＭＩＭキャパシタ構造１０の平面図を示す。ＭＩＭキャパシタ構造１０は、電子回路に接続される主キャパシタ１２および主キャパシタ１２の右に位置する複数の分離可能なキャパシタを含み、その内の１つの分離可能なキャパシタ１４のみが示される。より明確にするために、図１には、誘電体は示されていない。

キャパシタ構造１０内において、主キャパシタ１２の左に複数の接続可能なキャパシタが位置し、図１には、１つの接続可能なキャパシタ１６が示される。キャパシタ（１２〜１６）は、長さ寸法を除いて、同一に形成される。キャパシタ（１２，１４あるいは１６）は、それぞれ、基板に近い底面電極（１８，２０あるいは２２）および基板から遠い電極（２４，２６あるいは２８）を含む。基板に近い底面電極（１８，２０あるいは２２）は、各々、対応する基板から遠い電極（２４，２６あるいは２８）より長く、基板から遠い電極（２４，２６あるいは２８）の両サイドから長手方向に突き出ている。そのため、基板に近い底面電極（１８，２０あるいは２２）に、垂直に伸びるコンタクト３０のための接続領域が生じる。

主キャパシタ１２および分離可能なキャパシタ１４は、底面電極（１８，２０）間は導体路３２によって、また基板から遠い電極（２４，２６）間は導体路３４によって電気的に並列に接続される。しかしながら、幾何学的に見ると、分離可能なキャパシタ１４は、互いに一列に配置されている。導体路（３２，３４）は、上方のメタライズ層内に位置する。導体路（３２，３４）を覆う図示されない絶縁材料内において切抜き部（３６あるいは３８）が、導体路（３２，３４）に通じる。主キャパシタ１２の容量の修正の際に、切抜き部（３６あるいは３８）を介して、領域（４０あるいは４２）がレーザ光を用いて蒸発され得る。その結果、切断が生じる。

一方、接続可能なキャパシタ１６は、底面電極（１８，２２）間は導体路５２によって、あるいは基板から遠い電極（２４，２８）間は導体路５４によって、主キャパシタ１２に対して電気的に並列に接続される。しかしながら、幾何学的に見ると、接続可能なキャパシタ１６は、互いに一列に配置されている。導体路（５２，５４）もまた、上方のメタライズ層内に位置する。

切抜き部（５６あるいは５８）が、図示されない絶縁材料を介して導体路（５２，５４）の結合領域（６０あるいは６２）まで通ずる。結合領域（６０，６２）は、いわゆるアンチヒューズを、すなわち、レーザ光の照射によって導体路（５２）の部分間、あるいは導体路（５４）の部分間に継続的な導電性接続を生成する接続手段を形成する。

主キャパシタ１２は、キャパシタ構造１０の長手方向に、分離可能なキャパシタ１４の長さＬｂより大きい、あるいは接続可能キャパシタ１６の長さＬｃより大きい長さＬａを有する。そのため、主キャパシタ１２の容量Ｃ（０）も、分離可能キャパシタ１４の容量Ｃｍ（Ｉ）より大きい。ここで、Ｉは最後の分離可能キャパシタ１４を示す自然数である。図示されない分離可能キャパシタは、容量Ｃｍ（Ｉ）と等しいＣｍ（１）からＣｍ（Ｉ−１）までの容量を有する。

同様に、主キャパシタ１２の容量Ｃ（０）は、接続可能キャパシタ１６の容量Ｃｐ（１）より大きい。図１に示されない接続可能なキャパシタは、容量Ｃｐ（１）あるいは容量Ｃｍ（Ｉ）と等しいＣｐ（２）からＣｐ（Ｎ）までの容量を有する。ここで、Ｎは最後の接続可能なキャパシタを示す自然数である。

主キャパシタ１２の容量の修正は、図５を参照して詳細に説明される。

他の実施例においては、主キャパシタ１２の右あるいは左に、単に１つの分離可能キャパシタ１４あるいは単に１つの接続可能キャパシタ１６が存在する。次の実施例においては、主キャパシタ１２の右あるいは左に、単に１つのまたは複数の分離可能キャパシタ１４あるいは単に１つのまたは複数の接続可能キャパシタ１６が存在する。次の実施例においては、キャパシタ構造１０のＣｍ（１）からＣｍ（Ｉ）までの容量は互いに異なる。また、キャパシタ構造１０のＣｐ（１）からＣｐ（Ｎ）までの容量は互いに異なって形成され得る。

図２は、グリッドキャパシタ構造１１０の平面図を示す。グリッドキャパシタ構造１１０は、電子回路に接続される主キャパシタ１１２および複数の分離可能キャパシタを含み、その内の１つの分離可能キャパシタ１１４が図２に示されている。グリッドキャパシタ構造１１０は、さらに、複数の接続可能キャパシタを含み、図２には、その内の１つの接続可能キャパシタ１１６が示されている。図２には、主キャパシタ１１２あるいはキャパシタ１１４あるいはキャパシタ１１６の上部電極のみが示されている。その下方に位置するメタライズ層内には、上部電極と同一に走る他の電極が存在する。第１の実施例においては、キャパシタ（１１２，１１４あるいは１１６）の異なるメタライズ層に位置する電極は、各々互いに、少なくとも垂直コンタクトによって接続されている。キャパシタ（１１２，１１４および１１６）間の導体路は、上方のメタライズ層にのみ存在する。

主キャパシタ１１２は、上方のメタライズ層内に、その歯が互いにかみ合った２つのくし型電極を含む。縦（ｌａｎｇｓ）電極１１８から、例えば同一のパターン寸法で並ぶ４本の横（ｑｕｅｒ）電極（１２０から１２６まで）が分岐する。縦電極１１８に対向する縦電極１２８に、該縦電極１２８に対して横向きに、縦電極１１８の場合と同様に複数の横電極（１３０から１３６まで）、すなわち４本の横電極（１３０から１３６まで）が配置されている。４本の横電極（１３０から１３６まで）は、横電極（１２０から１２６まで）間の中間領域内に伸びる。その結果、電極（１２０から１２６）と横電極（１３０から１３６）との間に蛇行する中間領域が形成され、その中間領域は誘電体によって充填される。主キャパシタ１１２の蛇行の長さを、再度Ｌａとする。

分離可能キャパシタおよび接続可能キャパシタは、主キャパシタ１１２と同様に形成され、しかしながら、各々例えば２本の横電極（１５０から１６０まで）が分岐する短い縦電極（１４０，１４２，１４４あるいは１４６）を含む。

縦電極１１８とキャパシタ１１４の縦電極１４２との間に、集積回路の上面からの切抜き部１６４が通じる領域１６２が位置する。縦電極１２８とキャパシタ１１４の縦電極１４０との間に、集積回路の上面からのさらなる切抜き部１６８が通じる領域１６６が位置する。切抜き部（１６４および１６６）を介して、レーザ光を用いて、縦電極（１１８および１４２）の間において、あるいは縦電極（１２８および１４０）の間において、領域（１６２あるいは１６４）内に切断が生成され得る。これにより、分離可能キャパシタ１１４の全体が主キャパシタ１１２から分離される。さらなる分離可能キャパシタ間においても、切抜き部（１７４および１７６）の通じるさらなる領域（１７０および１７２）が存在し、その結果、他の場所においても分離され得る。

縦電極１１８と修正キャパシタ１１６の縦電極１４６との間に、結合領域１８０が存在する。縦電極１２８と修正キャパシタ１１６の縦電極１４４との間に、結合領域１８２が存在する。切抜き部（１８４あるいは１８６）が、結合領域１８０あるいは結合領域１８２に通じる。切抜き部（１８４あるいは１８６）を介して、結合領域（１８０および１８２）は、レーザ光を用いて局所的に加熱され得る。局所的加熱によって、縦電極１１８と縦電極１４６との間の結合、あるいは縦電極１２８と縦電極１４４との間の結合が生じる。切抜き部（１９４あるいは１９６）が通じるさらなる結合領域（１９０，１９２）を用いて、さらなる接続可能なキャパシタ１１６への導電性接続が生成され得る
主キャパシタ１１２の蛇行は、分離可能キャパシタ１１４の蛇行長Ｌｂより大きい、あるいは接続可能キャパシタ１１６の蛇行長Ｌｃより大きい長さＬａを有する。そのため、主キャパシタ１１２の容量Ｃ（０）は、分離可能キャパシタ１１４の容量Ｃｍ（Ｉ）より大きい。さらなる分離可能キャパシタのさらなるＣｍ（１）からＣｍ（Ｉ−１）までの容量は、容量Ｃｍ（Ｉ）と等しい。接続可能キャパシタ１１６の容量Ｃｐ（１）はＣｍ（１）に等しい。さらなる接続可能キャパシタ１１６のＣｐ（２）からＣｐ（Ｎ）までの容量は、容量Ｃｐ（１）と等しい。

回路構造１１０の容量の修正は、図５を参照して詳細に説明される。

他の実施例においては、異なるメタライズ層に通じる、例えばその上方あるいはその下方に位置する接続手段あるいは切断手段とオフセットして配置される接続手段あるいは切断手段に通じる切抜き部が存在する。その他の実施例においては、結合領域あるいは切断領域は、下方のメタライズ層に配置された電極に関係するにもかかわらず、上方のメタライズ層内に配置される。さらに、キャパシタ構造１１０のＣｍ（１）からＣｍ（Ｉ）、あるいはＣｐ（１）からＣｐ（Ｎ）までの容量は、互いに異なった容量を有し得る。

図３は、グリッドキャパシタの横（ｑｕｅｒ）電極２００を示す。横電極２００は、その長さのほぼ３分の１の地点に領域２０２、およびその長さのほぼ３分の２の地点に領域２０４を有する。領域２０２には切抜き部２０６が通じ、領域２０４には切抜き部２０８が通じる。横電極２００が属するグリッドキャパシタの容量の変更の際に、領域２０２内での切断、あるいは領域２０４内での切断が生成される。領域２０２内で切断が生成された場合、横電極２００の単にほぼ３分の１が回路上有効である。それに対して、領域２０４内で切断が生成された場合、横電極２００のほぼ３分の２がなお回路上有効である。領域２０２あるいは領域２０４の選択により、グリッドキャパシタの容量の変更が１０００分の１の範囲においてなされ得る。

横電極２００の長さは、例えば１０マイクロメートル（μｍ）である。その幅は、例えば０．５μｍである。そのため、レーザ光による切断は問題なく可能である。

図４は、切抜き部２２２が通じる横電極２２０を示す。切抜き部２２２は、ほぼ横電極２２０の全長の上方において広がる。そのため、横電極２２０は任意の位置において切断され得る。言い換えれば、切断点は、横電極２２０の長軸に沿って連続的に設置され得る。

横電極（２００および２２０）の他の実施例によれば、結合領域が、切断に機能する領域の代わりに、あるいは切断に機能する領域との組む合わせによって使用される。切断領域あるいは結合領域は、グリッドキャパシタの１つの横電極において、あるいはグリッドキャパシタの複数の横電極において、配置される。

図５は、例えば図１，図２，図３あるいは図４に従う集積キャパシタ構造の容量を修正するための方法工程を示す。本方法の前段階の、設計およびシミュレーションにおいて、集積キャパシタ構造の容量の所望容量にかかる変動が、例えば経験的にあるいはシミュレーション結果に基づいて確定される（方法工程３００参照）。容量変動に依存して、修正手段が予め準備される（方法工程３０２参照）。修正手段は、例えば分離可能キャパシタ、接続可能キャパシタ、分離可能キャパシタ領域、および／または接続可能キャパシタ領域である。方法工程３０２における修正手段は、予期される容量変動の考慮のもとに、全製造工程において、レーザ光を用いた加熱による切断および結合の生成ができる限り少なくなるように、前もって決定される。

実際の修正方法は方法工程３０４において開始され、そこでは、ウエーハ処理が終了する（方法工程３０６参照）。例えば、ウエーハの半導体材料内にトランジスタが生成される。続いてメタライズ層が形成され、その際、キャパシタも生成される。

方法工程３０８において、測定によって、集積キャパシタ構造の実際の容量、すなわち特に、分離可能キャパシタ（１４，１１４）の容量を伴った主キャパシタ（１２，１１２）の容量が、把握される。

続く方法工程３１０において、実際容量と所望容量とが比較される。実際容量が所望容量より小さいかあるいは大きい場合は、特に所定の許容範囲より小さいかあるいは大きい場合は、方法工程３１０の直後に方法工程３１２が続く。方法工程３１２において、実際容量が所望容量より大きいかどうかが調べられる。実際容量が所望容量より大きい場合、方法工程３１２の直後に方法工程３１４が続く。方法工程３１４において、レーザ光を用いて、集積キャパシタ構造に切断が生成される。その際、分離可能キャパシタ（１４，１１４）が主キャパシタ（１２，１１２）から分離される。キャパシタ構造の容量は減少する。その他、横電極からの電極の一部の分離も実施される。

それに対して、方法工程３１２において、実際容量が所望容量より小さいと確定された場合には、方法工程３１２の直後に方法工程３１６が続く。方法工程３１６において、レーザ光を用いて、結合領域が加熱される。それにより、接続可能キャパシタ（１６，１１６）が主キャパシタ（１２，１１２）に、あるいは主領域に追加接続される。その結果、キャパシタ構造の容量は所望容量に向けて増加する。その他、横電極の電極の一部の接続も実施される。

一方、方法工程３１０において、実際容量と所望容量とが一致すると確定された場合には、直後に方法工程３１８が続く。方法工程３１８は、また、方法工程３１４あるいは方法工程３１６の後にも実施される。方法工程３１８において、ウエーハはさらに処理される。その際、とりわけ、レーザ光用の切抜き部を密閉するパッシベーション層が形成される。

さらなる方法工程３２０において、ウエーハ上に配置された回路は個別に分断され、ハイジング内に収納される。本方法は、方法工程３２２において終了する。

他の実施例においては、回路の分断後に修正が実施される。例えば、切断領域あるいは結合領域の加熱にはサージ電流が使用される。また、方法工程３１０および３１２における問いかけは、他に表現され得る。

提供された方法によって以下の利点が生じる：
− 幾何学的あるいはプロセス変動に起因するキャパシタの変動は、簡易な方法によって後に修正され得る。その結果、歩留まり、あるいは生産性が向上され得る。
− その上さらに、後の修正手段によって、各集積回路に個別に適合する容量が得られる。その結果、特に他の回路素子に適合した容量適合、例えば最適動作点の設定のための容量適合がなされ得る。そのため、これは、他の回路素子がもはや修正できないときに、特に有益である。

そのため、いわゆるヒューズあるいはアンチヒューズを用いたキャパシタの領域の分離あるいは追加によって、プロセスあるいは幾何学的変動による主キャパシタのパラメータへの影響、特に容量および抵抗への（およびそれによるＲＣ定数への）影響が、後に修正され得る。

方法工程３１０から方法工程３１６までにおける修正の際、以下の式が使用され得る：
Ｃｋｏｒｒ＝Ｃ（０）−総和（Ｃｍ（ｉ），ｉ＝１〜Ｉ１）
＋総和（Ｃｐ（ｎ），ｎ＝１〜Ｎ１）
ここで、使用された量は、量Ｉ１およびＮ１を除いて、すでに上記されている。容量Ｃｍを総和する際の添え字ｉは、分離された全てのキャパシタが考慮されねばならない。その際、Ｉ１は、分離された最後のキャパシタを示す。容量Ｃｐを総和する際の添え字は、接続された全てのキャパシタが考慮されねばならない。その際、Ｎ１は、接続された最後のキャパシタを示す。さらに、キャパシタが接続されたか、あるいは分離されたかに注意を払う必要がある。

容量Ｃｍあるいは容量Ｃｐが全て等しい場合には、総和に代えて、分離されたあるいは接続されたキャパシタの数を示す因数によって積算され得る。

容量変動の確定の際に、以下の平面キャパシタに有効な関係が使用し得る：
Ｃ＝ε０・εｒ・Ａｅｆｆ／Ｄｅｆｆ
ここで、ε０，εｒは対応する誘電率を示し、Ａｅｆｆは有効電極面積を示し、Ｄｅｆｆは有効電極間隔を示す。このとき、面積の変動ΔＡｅｆｆあるいは間隔の変動ΔＤｅｆｆは、容量の変動を：
ΔＣ＝ΔＡｅｆｆ／Ａｅｆｆ あるいはΔＣ＝ΔＤｅｆｆ／Ｄｅｆｆ
によって制限する。

第１の近似値において、有効電極面積は：
ａ）ＭＩＭキャパシタにおいては：オーバーラップする電極の面積、
ｂ）サンドイッチキャパシタにおいては：金属電極の面積、
ｃ）グリッドキャパシタにおいては：導体路の、長さＬおよび厚さＴから生じる側面積、
に対応する。

有効電極間隔は：
ａ）ＭＩＭキャパシタにおいては：メタライズ層間の誘電体とは異なる誘電体の厚さ、
ｂ）サンドイッチキャパシタにおいては：金属間（Ｉｎｔｅｒｍｅｔａｌｌ）誘電体の厚さ、
ｃ）グリッドキャパシタにおいては：金属内（Ｉｎｔｒａｍｅｔａｌｌ）誘電体の、すなわち、いわゆるスペーシングの厚さ、に対応する。

他の影響因子は、例えば、グリッドキャパシタの場合、角の形成がある。この影響量は、少なくとも測定技術的に把握され、そのため考慮され得る。

容量の変動は、以下の、プロセスに制限される原因を有する：
ａ）ＭＩＭキャパシタにおいては：例えば、ウエーハ上方での不均一な堆積レートによる、あるいは下部電極の均一でない粗さによるＭＩＭ誘電体の厚さ内の変動。
ｂ）サンドイッチキャパシタにおいては：金属間誘電体の厚さの変動、例えば、研磨の不均一性、あるいはウエーハ上方でのエッチング深さの変動による厚さ変動。
ｃ）グリッドキャパシタにおいては：金属内誘電体の厚さの変化によって制限される電極間隔の変動、例えば、アルミニウムを使用する場合のリソグラフィ、ＲＩＥ（反応性イオンエッチング）パターニングによる、あるいは銅を使用する場合のトレンチエッチングによる電極間隔の変動。さらなる原因は、導電路の厚さの変化による、あるいは銅を使用する場合のＣＭＰ（化学機械的研磨）変動、いわゆるディッシング、非直角なトレンチ形成による、あるいは不均一な堆積レートによる電極面積の変動である。

ＭＩＭキャパシタあるいはサンドイッチキャパシタの場合には、容量は、電極のＭ個の面積セグメントによる直接の分離あるいは接続によって修正される：
Ａ＝Ａ０±総和（Ａｉ，ｉ＝１〜Ｍ）、
ここで、Ａ０は修正不可能な基本電極面積、Ｍは自然数、Ａｉは分離可能なあるいは接続可能な個別の面積要素である。分離可能な面積要素に対してはマイナス符号が有効であり、接続可能な面積要素に対してはプラス符号が有効である。

グリッドコンデンの場合には、電極面積Ａは、導体路の長さＬを介して設定される：Ａ＝Ｌ・Ｔ、ここで、Ｔは、キャパシタ構造内部での平均的な導体路の厚さである。Ｍ個の導体路セグメントの分離あるいは接続によって、例えば電極のｎ個の個別セグメントＬｉが修正される：
Ｌ＝Ｌ０±総和（Ｌｉ，ｉ＝１〜Ｍ）、
ここで、Ｌ０は修正不可能な基本電極長、Ｍは自然数、Ｌｉは分離可能なあるいは接続可能な個別の導体路セグメントを示す。分離可能な導体路セグメントに対してはマイナス符号が有効であり、接続可能な導体路セグメントに対してはプラス符号が有効である。

ＭＩＭキャパシタ構造の平面図である。 グリッドキャパシタ構造の平面図である。 グリッドキャパシタの２つの切断手段を有する横電極を示す。 グリッドキャパシタの連続的な切断手段を有する横電極を示す。 集積キャパシタの容量修正のための方法工程を示す。

Claims (14)

1. 集積キャパシタ構造セット（１０）であって、
   同一の幾何学設計によって製造され、かつ各々が、回路上有効な主キャパシタ（１２）と少なくとも１つの修正キャパシタ（１６）とを含む少なくとも２つの集積キャパシタ構造（１０）と、
   １つのキャパシタ構造内の該修正キャパシタと該主キャパシタとの間の導電性結合であって、このキャパシタ構造の該主キャパシタの製造の後に製造される導電性結合と、
   該幾何学設計によって製造され、該同一の修正キャパシタ（１６）と他のキャパシタ構造（１０）内の該主キャパシタ（１２）との間の電気絶縁性切断（６２）と、
   を備える、集積キャパシタ構造セット。
2. 前記結合および前記切断は、前記キャパシタ構造（１０）内において同一の場所に位置することを特徴とする、請求項１に記載のキャパシタ構造。
3. 前記結合は、局所的な加熱によって生成され、および／または
   前記結合は、該加熱によって生成された、誘電体を貫通する材料ひずみを含むことを特徴とする、請求項１または２に記載のキャパシタ構造。
4. 前記結合を覆う材料は、前記結合をもたらす切抜き部を含み、
   前記切断（６２）を覆う材料は、前記切断をもたらす切抜き部（５８）を含み、および／または
   該切抜き部はパッシベーション材料によって埋め込まれることを特徴とする、請求項１から３のいずれか１項に記載のキャパシタ構造。
5. 各々、少なくとも１つのさらなる修正キャパシタ（１４）と、
   前記幾何学設計によって製造され、前記１つのキャパシタ構造（１０）内の該さらなる修正キャパシタと前記主キャパシタとの間のさらなる導電性結合（４２）と、
   前記他のキャパシタ構造の前記主キャパシタの製造の後に製造され、該同一のさらなる修正キャパシタと前記他のキャパシタ構造内の前記主キャパシタとの間のさらなる電気絶縁性切断とを備えることを特徴とする、請求項１から４のいずれか１項に記載のキャパシタ構造。
6. 前記さらなる切断は、局所的な加熱および導電性部分の蒸発によって生成されることを特徴とする、請求項５に記載のキャパシタ構造。
7. 前記キャパシタ（１１２〜１１６）の誘電体は、集積された半導体素子への結合の結合部分が位置するメタライズ層の層間の誘電体の厚さに等しい厚さを有することを特徴とする、請求項１から６のいずれか１項に記載のキャパシタ構造。
8. 前記キャパシタ（１１２〜１１６）は、２層以上のメタライズ層内に位置する電極を有し、および／または、
   該電極は、全面あるいはグリッド状に形成されることを特徴とする、請求項１から７のいずれか１項に記載のキャパシタ構造。
9. 前記キャパシタ（１２〜１６）の誘電体は、集積された半導体素子への結合の結合部分が位置するメタライズ層の層間の誘電体の厚さより小さいこと、好ましくは少なくとも該層間誘電体の厚さの半分は小さい厚さを有することを特徴とする、請求項１から８のいずれか１項に記載のキャパシタ構造。
10. 前記修正キャパシタ（１４，１６；１１４，１１６）の容量は、前記主キャパシタ（１２、１１２）の容量の１／３未満、１／１０未満、１／１００未満、あるいは１／１０００未満であることを特徴とする、請求項１から９のいずれか１項に記載のキャパシタ構造。
11. 同一の幾何学設計によって製造され、各々、グリッドキャパシタの回路上有効な主要部分を形成する複数の横電極を含む少なくとも２つのグリッドキャパシタを有する集積グリッドキャパシタセットであって、
    該グリッドキャパシタ（１１０）内の同一位置に配置され、回路上有効な異なる長さを有する少なくとも２つの修正横電極（２２０）を備え、
    ここで、修正横電極（２００）の該回路上有効な長さは、該主要部分の製造の後に、電気絶縁性切断（２０６）によって、および／または該修正横電極の一部の蒸発によって縮小され、あるいは導電性結合により拡大されることを特徴とする、集積グリッドキャパシタセット。
12. 該修正横電極を覆う材料内に、該修正横電極へ、および／または該修正横電極の前記蒸発の前に配置される領域へ通じる少なくとも１つの切抜き部（２０６，２０８；２２２）が配置され、および／または
    該切抜き部（２０６，２０８；２２２）は、パッシベーション材料によって埋め込まれることを特徴とする、請求項１１に記載のグリッドキャパシタ。
13. 複数の切抜き部（２０６，２０８）が１つの修正横電極（２００）をもたらし、および／または
    実質的に元の修正横電極の全領域を覆う１つの切抜き部が１つの修正横電極（２２０）をもたらすことを特徴とする、請求項１２に記載のグリッドキャパシタ。
14. 請求項１から１０のいずれか１項に記載の少なくとも１つのキャパシタ構造の特徴により特徴付けられる、請求項１１から１３のいずれか１項に記載のグリッドキャパシタ。

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