TWI226125B - Set of integrated capacitor arrangements, in particular integrated grid capacitors - Google Patents

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TWI226125B
TWI226125B TW092114097A TW92114097A TWI226125B TW I226125 B TWI226125 B TW I226125B TW 092114097 A TW092114097 A TW 092114097A TW 92114097 A TW92114097 A TW 92114097A TW I226125 B TWI226125 B TW I226125B
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Description

五、發明說明(1) 本發明係有關包含至少_女4 容器排列。 々、電路主電容器之積體電 來自積體排列之個別構件盔 機械性分離。層應用法及層魁R 皮展構件下彼此被 製造技術。 4圖法特別被當作積體排列之 電容器係包含兩彼此相對且 極。積體電容器之例子包含: 丨貝被女置其間之電 -俗,MIM電容器(金屬絕緣體金屬), -堆豐電容器,亦被稱為三明 一柵格電容器。 、电合态,或 電谷若不僅寄生,也就是實際非:¾ ίΛ 排列運行所需:貝^非預期㈣,且亦為電路 作: 則為有效電路。例如,有效電路電容可當 〜阻隔或備用電容器, _振電路之部分 〜充電電容器,或 以用積於:存數位資訊。 ί造令,電:ΐίί稱線後端⑽0L)電容或遠線後端電容 ^句所產生之ί相當大的變異。該變異係源自處理不 ί抵内及不同ί ί移。該變異產生於半導體晶圓内、生 ,制時,則社ί:比之間。若電容器之電容值超過預定明 之產能損失i、,、°果係為俗稱效能損失或甚至對應積體電路 的係。羊細§兒明易於製造之成串積體電容排 1226125 五、發明說明(2) 列,其電容係盡量 吕羊細說明成串柵格 此目的係藉由 之成串電容器排列 圍子項中。 依據本發明之 列,其係依據相同 電路主電容器及至 含校正電容器及主 造此電容器排列之 係包含相同校正電 中斷係依據幾何設 例如僅百分之 校正必須被執行, 由不可連接電容器 正例子中’此係因 被局部分離。 一發展中,該 使鄰近該連接之構 鏈路 < 以局部加熱 製造相較,鏈路可 低,特別疋於晶圓 例如,局部加 或串聯校正電容器 該成串係包含至 幾何設計或佈局 少一個校正電容 間之電 之後被 電容器 電容器之 主電容器 容器及主 計來製造 二十被製 則為了達 來校正之 百分之八 造之電 成預期 校正可 十電容 接近預定預期電容。特別是,本發明係 電容器。 ^ 具有被申請專利範圍第1項詳列之特徵 來達成。其發展係被詳列於申請專利範 少兩個積體電容器排 來製造,且其包含有效 器。一電容器排列係包 導連接,該連接係於製 製造。其他電容器排列 之間之電絕緣中斷,該 容器排列之例子中,若 電容,則其花費與僅藉 能性相較係降低。該校 器排列中,電容器必須 連接係以局部加熱之簡單方式來製造, 件不致受到增強之熱負載。再者衣=久 之簡單方式來製造。與局部加熱中斷之 以低溫局部加熱來實施。熱負 上製造複數鏈路期間。 執口此恨 ,係藉助雷射光束來執行。此經由並聯 提供增加或降低有效電路主電容器之電
第5頁 1226125 五、發明說明(3) 容的可能性。此校正可能性使具有預定電容值之積體電容 為排列可以簡單方式來製造。 一發展中,該連接包含兩互連區段,其彼此被分隔且 僅電介質被安置其間。互連區段及電介質之物質係被選 擇,使加熱期間貫穿該電介質之互連物質翹曲上升。例 如,在此可使用非預期,,波尖”來製造電子連接。替代組態 中,電介質係包含可改變加熱期間電介質導電率之摻雜原 子。該摻雜原子之活化係為亦被用於此上下文之措辭。然 而,亦具有製造該連接之其他可能,其亦被稱為反熔絲 (anti fuse) ° 接下 電容器, 該發 向下或向 小電容值 校正電容 來提供此 一發 斷係藉由 或經由互 另一 電介質來 接之連接 恭區域而 來發展 其係被 展係基 上變化 來校正 器相較 第二校 展中, 局部加 連壓縮 發展中 形成, 區段係 非剩餘 中,電 與主電 於被實 於預期 電容值 ,該更 正可能 分隔該 熱來製 之電流 ,電容 對積體 被放置 區域中 包含至少一個更進一步校正 容器相連。 電容器之電容值 可朝向更大及更 至最小。與上述 可以並聯電容器 谷器分隔或被與電 際相同建構之積體 值附近之考量。若 ’則校正可被限制 校正電容器 進一步 性。 更進一 造。該 突波來 器之電 電容器 其中。 之不同 步校正電容 局部加熱可藉助如雷射光束 執行。 介質係藉由 排列之積體 可使用金屬 電介質,如 器之更進一步中 金屬覆蓋層間之 半導體構件之連 覆蓋層間之電容 具有介質常數之
1226125 五、發明說明(4) ϊ: j η ϊ器之例子係為堆疊電容器或柵格電容器。 該電容器之彳丨==之電極=於兩個以上之金屬覆蓋層中。 屬覆蓋,一組態中,最上金屬覆蓋層及最下金 或以係於校正期間以電路細件型式被分隔 放置於下金屬iii添:二下電極之鏈接元件及中斷係被 金屬或放置於從下金屬覆蓋層之連接可通達之上 蓋層5之1電容器之電介質係具有明顯小於金屬覆 緣i:屬電二:厚J之厚度。該電容器之例子係為金屬絕 覆蓋=夕^益。也就是說,電容器至少一電極位於金屬 之電f :彳中’杈正電容器之電容總合小於主電容器 可沪奋因 /10 ’ 1/100或1/1000。此措施意味微調係 J月匕0因此,由於千公夕梦i k 電容器排列之兩電容考2 的可能性,相同積體 配位結合。此對竿此容值係可非常精確地彼此 訂示二應用係絕對需要。 本發明另外有關且古h t 1_ 器。柵格電容器之個別橫h =電極之成串拇格電容 容之可能性。上述技術:;:力電;f:提供製造期間校正電 士旅Μ β > 對施加至栅格電容係特別有效。 第X圖顯貫=係參考附圖被解釋如下,其中·· 弟一圖顯不金屬絕绦駚人 其包含被連接至電路之2器排列10之平面圖雷 容器1 2右側之複數個不可連$二被放置於5亥^ 』連接電谷器,其中僅一不可連接 1226125 五、發明說明(6) 及6 2形成俗稱反熔絲,也就是形成互連5 2及5 4區段間之永 久電導連接的連接可能性。 主電容器1 2具有電容器排列1 〇之縱向長度La,該長度 係大於不可連接電容器14之長度Lb及可連接電容器16之長 度Lc。結果,主電容器12之電容C(0)亦大於電容器14之電 容Cm(I)。此例中,I為標示最後不可連接電容器14之自然 數。被解釋實施例中,無圖示之不可連接電容器係具有等 於電容Cm(I)之電容Cm(l)至Cm(I_l)。 主電容器12之電容C(0)同樣地大於可連接電容器16之 電容Cp(l)。不被顯示於第一圖之可連接電容器係具有相 等於電容Cp(l)或Cm(I)之Cp(2)至Cp(N)。此例中,N為標 示最後可連接電容器之自然數。 電容器排列1 0之電容校正係參考第五圖被詳細解釋如 下。 另一實施例中,右及左僅主電容器12之一不可連接電 容器1 4及一可連接電容器1 6。下一個實施例中,主電容器 1 2之外分別僅一或複數個可連接電容器丨6及僅一或複數個 不可連接電容器1 4。下一個實施例中,電容器排列1 〇之電 容Cm(l)至Cm(I)彼此相異。電容器排列1〇之電容(^(^至 C p (I)亦彼此相異。 第二圖顯示柵格電容器排列丨丨〇之平面圖,其包含被 連接至電路之一主電容器112,及複數個不可連接電容 為',其中一個電容裔11 4係被描繪於第二圖。再者,柵格 電容器排列11 0包含複數個可連接電容器,其中一個電容
1226125 五、發明說明(7) 器11 6係被描繪於第二圖。僅主電容器11 2,不可連接電容 裔11 4及可連接電谷裔11 6之上電極分別被描繪於第二圖。 基本金屬覆蓋層中,具有相同於上電極之輪廓之更進一步 電極。第一實施例中,被放置於金屬覆蓋層中之不同電^ 器1 1 2、1 1 4及1 1 6之電極,各例中係藉由至少一垂直接觸 而被彼此相連。電容Is 11 2、1 1 4及11 6間之電極係僅被放 置於上金屬覆蓋層。 上金屬覆蓋層中’主電容器112包含尖齒彼此喷合之 兩梳子狀之電極。例如,以均勻栅格尺寸排列之四個橫向 電極120至126係分岔自縱向電極118。相對縱向電極jig之 縱向電極128上,具有與縱向電極118上一樣多之橫向電極 1 3 0至1 3 6,也就是延伸入橫向電極1 2 〇至1 2 6間之間隙之四 個橫向電極1 3 0至1 3 6,係相對縱向電極11 8被橫向排列。 因此,曲折間隙被形成於橫向電極丨2 〇至1 2 6及1 3 0至1 3 6之 間,該曲折間隙係被電介質填充。主電容器丨丨2之曲折長 度應再次為L a。 不可連接電容器及可連接電容器係被建構如同主電容 器1 12 ’但包含較短縱向電極14〇、142、ι44及146,分別 來自其各如僅兩個橫向電極15〇至丨6〇分支。 被放置電容器114之縱向電極丨18及縱向電極142者係 為斷流器164可從積體電路表面通達至之區域162。被放置 電容器114之縱向電極丨28及縱向電極14〇者係為更進一步 斷流器168可通達之區域166。經由斷流器164及168,其可 藉助雷射光束來分別製造區域162及166中之縱向電極11 8
1226125 五、發明說明(8) 及142及縱向電極128及140間之中斷。結果,所有不可連 接電容器1 1 4均可被分隔自主電容器11 2。被放置於更進一 步不可連接電容器之間者,係為斷流器174及176可通達之 更進一步區域170及172,使得亦可執行分隔於其他位置 處。 鏈接區域1 8 0係被放置於校正電容器11 6之縱向電極 11 8及縱向電極1 4 6之間。鏈接區域1 8 2係被放置於電容器 U6之縱向電極128及縱向電極144之間。斷流器184及186 係为別通達至鏈接區域1 4 〇及1 8 2。經由斷流器1 8 4及1 8 6, 鏈接區域180及182可以雷射光束來局部加熱。局部加熱期 間,連接係被製造於縱向電極11 8及縱向電極Η 6之間,及 縱向電極128及縱向電極144之間。電導連接至更進一步可 ,接電容器11 6,係可藉助斷流器丨94及丨96分別通達至^更 進一步鏈接區域190及192來製造。 ^電容器112之曲折具有長度“,其大於不可連接電 結果,主\曲Λ長度⑽可連接電容器116之曲折長度Lc。 (1)。更“谷益112之電容C(0)亦大於電容器114之電容Cm U = 連接電容器之更進—步電容⑸⑴至⑸ 係4於電谷Cm(i)。可連接雷交 等於雷宠. J逆接電谷斋116之電容Cp(l)係 、冤^Cm( 1)。更進一步可連接 (N)係等於電容Cp(丨)。 σ 之Cp(2)至Cp 電容器排列11 〇之電容校 如下。 係參考苐五圖被詳細解釋 另一實施例中 具有通達不同金屬覆蓋層中之斷流
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器’例如被排列偏置位於中斷可能性之上或之下連接之連 接或中斷可能性。替代實施例中,鏈接區域或用於中斷之 區域係被排列於上金屬覆蓋層,即使其亦與下金屬覆蓋層 中之電極有關。再者,電容器排列110之電容Cm(1)至“ (I)或Cp(l)至Cp(N)可具有彼此相異之電容。 第三圖顯示柵格電容器之橫向電極200。橫向電極2〇〇 具有其長度約三分之一之區域2〇2,及其長度約三分之二 之區域204。斷流器2〇6通達至區域2〇2。斷流器2〇8通達至 區域2 04。校正橫向電極2〇〇歸屬之柵格電容器之電容期 間,中斷係被製造於區域202或區域2〇4中。若中斷係被製 造於區域202中,則僅約橫向電極2 〇〇三分之一為有效電、 路。j目對地’若中斷被製造於區域2〇4中,則約橫向電極 200二分之二為有效電路。經由選擇區域2 02或204,可以 千分之範圍來校正柵格電容器之電容。 例如,橫向電極200之長度係為10微米。例如,盆寬 度為5微米,所以可不費力地使用雷射光來切斷處理。 第四圖顯示斷流器222可通達之橫向電極22〇。斷浐哭 222延伸超過約橫向電極22〇全長。結果,可於任何預期: 置中斷橫向電極220。也就是說,中斷點可沿著橫向 2 2 0之縱軸被連續放置。 橫向電極200及220之其他實施例中,鏈接區域係取代 或結合提供中斷之區域來使用。中斷區域及/或鏈接區域 係被排列於栅格電容器之一個或複數個橫向電極上。 第五圖顯示如依據第一、二、二赤阳圖办4
第12頁 1226125 五、發明說明(10) 容器之電容的方法步驟。見方法步驟30 0,例如實 擬運算基礎上,該方法前端之設計及模擬階段中,被、 於預期電容附近之積體電路之電容變異係被決定。 、 步驟302,校正可能性係視電容變異而被提供。例如/i: 正可能性係為不可連接電容器、可連接電容器、不°可父 電容器區域及/或可連接電容器區域。校正可能性係/ 預期電容變異而被規定於方法步驟3〇2,使全體製造 : 低可能中斷及鏈路可使用雷射光束藉由熱來製造’取 步驟306,實際校正方法開始於方法步驟3〇4,其係 理 晶圓之後。例如,電晶體係以晶圓之半導體物質來努=。 此後,金屬覆蓋層係被施加,電容器亦被f造。乂 列之22308中’ 一措施係被用來偵測積體電容器排 只牙、電各,也就特別是主電容器i 2 , i i 2之電容 可連接電容器14, 114之電容。 不 法步驟310中,實際電容係與預期電容做比 i定:;?電容小於或大於預期電容,特別是小於或大於 p。:去t圍,則方法步驟31 0係直接被方法步驟3 1 2跟、 ΐ容ίίΓ2中’係檢查決定實際電容是否大於預期 豆中中斷传ί §亥例’貝,J方法步驟312被方法步驟314跟隨, 連:ΠΪ二助雷射光束被製造於積體電容器排列,不可 3=^4’114被與,電容器12,112分隔。電容器: 來實施。^。電極區#又與橫向電極之分隔亦被當作替代 相對地’方法步驟3 1 2中’若確定實際電容小於預期
1226125 五、發明說明(11) 電容,則方法步驟3 1 2係直接被方法步驟3丨6跟隨。方法步 驟3 1 6中’鏈接區域係被雷射光束加熱。結果,可連接電 容器1 6 ’ 11 6係被增補連接至主電容器丨2,丨丨2或主區域。 因此,電容器排列之電容增加於預期電容之方向。電極區 段與橫向電極之連接亦被當作替代來實施。 相對地,方法步驟310中,若確定實際電容與預期電 容匹配’則方法步驟3 1 8係直接跟隨其後。方法步驟3丨8亦 被執行於方法步驟3 1 4或方法步驟3 1 6之後。晶圓係被進一 步處理於方法步驟3 1 8中。此例中,為雷射光束關閉斷流 器之鈍化層係被施加。 進一步方法步驟3 2 0中,被排列於晶圓上之電路係被 囊封於外殼中。該方法被終止於方法步驟3 2 2中。 另一實施例中,校正係於電路之後被執行。例如,電 流湧浪係被用來加熱中斷區域或鏈接區域。方法步驟3 j 〇 及3 1 2中之詢問亦可被不同構思。 被具體說明之方法係提供下列優點: -由幾何或處理變動所產生之電容變異係可以簡單方 式被隨後校正。產出或效能因而可被增加。 一再者,隨後校正可能性係促使個別積體電路之個別 電容匹配。明確與其他電路元件配位結合之電容匹配因此 可被執行,如為了最適設定操作點。此係具有優點,特別 是當其他電路元件不再被校正時。 藉由俗稱熔絲或反熔絲來分隔或添加電容之區域,可 隨後校正主電容器參數,特別是電容極電組(及電阻電容 1226125 五、發明說明(12) (RC)常數)之處理及幾何變動之影響。 方法步驟3 1 0至3 1 6中之校正期間,可使用下列公式
Ccorr =C(0) -suraCi =1 to n over Cm (i ) ) + sum (n - 1 to N1 over Cp(n)), 其中除了量Π及N1之外,使用量已被解釋如上。電容 Cm加總中之指標I必須考慮所有不可連接電容器,其中η 裇示最後不可連接電谷裔。電容Cp加總中之指標必須虞 所有可連接電容器,其中N1標示最後不可連接電容器。^ 者,必須考慮電容器係被連接或分隔。 若電谷Cm及Cp相等,則除了總合之外,可乘上蛘不 可連接電容器或可連接電容器數量之因子。 抑·決定電容變異時,可使用以下關係應用至屏極電容 c ε ε r
Aet t uet f n D其f中矣二Γ代表對應介質常數’八…代表有效電極區 ΐ之m:之間有效距離。區域 中之變動會產生電容改變: △c=AAeff /Aeff 或/ Aeff 對於第-近似法’各例中有效電極區域係對庫: a) 金屬絕緣體金屬電容器:電極重疊區域, b) 三明治式電容器:金屬電極區域 域。〇栅格電容器:產生自長度L及厚度τ之互連之侧區 各例中電極之間有效距離係對應:
1226125 五、發明說明(13) a) 金屬絕緣體金屬電容哭· φ 蜀电谷為.電介質厚度,豆不同於金 屬覆蓋層間之電介質 〃 + b) 三明治式電容器:金屬由Μ 鴒中間之電介質厚唐 )柵格電容器:金屬内,a 9 、 度 ^ ^ 也就疋俗稱間隙之電介質厚 此格電容器中’另-個影響因子係為角之形成。 些影響1可至少藉由測量來偵測且 電容之變動可具有以下口述處理原:被考虑 率 度 度 離 電 係 薄 或 藉 為 絕緣體金屬電容器:如因對晶圓之不均句沉積 之變動。 战之金屬絕緣體金屬電介質厚 b) 三明治式電容器:如因拋光不均勻或 之變動造成之金屬中間厚度之變動。/、曰曰®蝕刻深 c) 栅格電容器:如因光版蝕 子餘刻(RW製圖或使用銅之溝槽& 之反應性 介質厚度變動所造成之電極間之距離變動。之金一屬内之 因互連厚度改變或因化學機械拋光 /原因 因不均句沉積率造成之電極區域變動非右角屢槽輪廓, 由電容器及三明治式電容器中,電容俜 按刀隔或連接電極之M區域扇體來校正··电谷係 :A〇 sum(i =1 to M over Ai), 不可連接= :基本區域,M自然數而心 了連接之分離區域元件。減號用於不可連接
區域元件。加號用於可連接區域元件。 才冊格電谷裔中’電極區域A係精由互連長度[來設定: L =L0 sum( i = 1 to Μ 其中LO為不再被校正之 為不可連接或可連接之分離 互連扇體。加號用於可連接 1226125 五、發明說明(14) A=L*T,其中T為電容器結構内之平均互連厚度。經由如 電極之η分離扇體Li之Μ互連扇體之分隔或連係 實施如下: over Li) 電極基本長度,Μ自然數而L i 互連扇體。減號用於不可連接 互連扇體。
1226125
,一圖顯示金屬絕緣體金屬電容器排列之平面圖。 第二圖顯示柵格電容器排列之平面圖。 第三圖顯示具有兩中斷可能性之栅格電容器之橫向電極。 第四圖顯示具有連續中斷可能性之柵格電容器之橫向電 極0 第五圖顯示校正積體電容器之電容的方法步驟。 元件符號說明: 10 金屬絕緣體金屬電容器排列 1 2、11 2 主電容器 14、114 不可連接電容器 16、116 可連接電容器 18、20、22 靠近基板之下電極 24、26、28 遠離基板之電極 30 接觸 La-Lc 長度 32、34、52、54 互連 36 、38 、56 、58 、164 、168 、174 、176 、184 、186 、 194、196、20 6、208、222 斷流器 40、42、162、166、170、172、202、204 區域 60、62、180、182、190、192 鏈接區域 C(0)、Cm(l)、Cp(l)電容 110 柵格電容器排列 118、128、140-146 縱向電極 120-126、130-136、150 -160、200、220 橫向電極

Claims (1)

1226125 六、申請專利範圍 主電容盗(1 2 )間之一更進一步電導連接,該連接係依據該 幾何設計來製造;及 於該,他電容器排列中之該相同更進一步校正電容器 及該主電容器間之一更進一步電子絕緣中斷,該中斷係於 製造其他電容器排列之該主電容器之後被製造。 6·如申請專利範圍第5項之電容器排列(ι〇),其中該更^ _ 一步中斷係因電導區之局部加熱及蒸發而引起。 It I請專利範圍第1或2項之電容器排列(110),其中該 态(11 2至11 6 )之電介質係具有一厚度,其係等於與積
一半導體構件連接之連接區段被安置於其中之金屬覆蓋層 間之電介質之厚度。 8 ·如申請專利範圍第1或2項之電容器排列(1 1 0 ),其中該 電容器(11 2至116)係具有被放置於超過兩金屬覆蓋層中之 電極;及/或 其中該電極係以全區或隔柵狀方式被形成。 9 ·如申請專利範圍第1或2項之電容器排列Ο 〇 ),其中該電 容器(1 2至1 6 )之電介質係具有一厚度,其係小於與積體半 導體構件連接之連接區段被安置於其中之金屬覆蓋層間之 電介質之厚度,較佳係小於至少一半。
1 〇 .如申請專利範圍第5項之電容器排列(1 0, 11 0 ),其中 校正電容器(1 4,1 6 ; 1 1 4,1 1 6 )之電容小於該主電容器 Q2,112)之電容的 1/3,1/1〇,1八 00或 17 1 0 0 0。 1 1 · 一種成串積體柵格電容器排列(11 0 ) ’ 具有至少兩個積體柵格電容器,其係依據相同幾何設
第20頁 !226125 六、申請專利範圍 電2 ^梃,且其各包含複數個形成該柵袼電容器之一有效 主要部件之複數個橫向電極, 其特徵在於排列於該柵格電容器(1 1 0 )中之相同位置 ^少兩( 22 0 )校正橫向電極,其電極具有不同規 政電路長度, 製造該主要部件之後,一校正橫向電極(2 0 0 )之有效 ^路長度係藉一電子絕緣中斷(2 0 6 )及/或部分該校正橫向 電極之蒸發而縮短,或藉製造電導連接而增長。 1 2.如申明專利範圍弟11項之成串積體栅格電容器排列 (11 〇),其中覆蓋該校正橫向電極之物質中,被排列於至 少一個通達該校正橫向電極及/或通達該校正橫向電極於 蒸發前被排列之一區域之斷流器(2 0 6,2 0 8 ; 2 2 2 );及/或 其中該斷流器( 2 0 6,2 0 8; 222 )係被填入一鈍化物3 質0 1 3·如申請專利範圍第1 2項之成串積體栅格電容器排列 (1 10),其中該複數個斷流器( 2 0 6,2 0 8 )係通達一校正 向電極(2 0 0 );或 x 3 其中本質上覆蓋該原始校正橫向電極之整個區域 斷流器係通達一校正橫向電極(2 2 0 )。 s之一 14.如申請專利範圍第丨丨至13項任一項之成串積體柵格 容器排列(11 0 ),其特徵在於如申請專利範圍第丄至工 一項之至少一電容器排列。 項任
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070235880A1 (en) * 2006-03-30 2007-10-11 Chin-Sheng Yang Semiconductor device and method of fabricating the same
US20090014832A1 (en) * 2007-07-09 2009-01-15 Peter Baumgartner Semiconductor Device with Reduced Capacitance Tolerance Value
JP2009170903A (ja) * 2008-01-16 2009-07-30 Hynix Semiconductor Inc 複数のカッティング部を有するヒューズ及びこれを含むヒューズセット構造
JP2016162925A (ja) * 2015-03-03 2016-09-05 力晶科技股▲ふん▼有限公司 Momキャパシタ回路及び半導体装置
FR3053156B1 (fr) * 2016-06-28 2018-11-16 Stmicroelectronics (Rousset) Sas Composant a faible dispersion dans une puce electronique
US11145591B2 (en) * 2019-11-18 2021-10-12 International Business Machines Corporation Integrated circuit (IC) device integral capacitor and anti-fuse
US11257750B2 (en) 2020-02-06 2022-02-22 International Business Machines Corporation E-fuse co-processed with MIM capacitor

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3766308A (en) 1972-05-25 1973-10-16 Microsystems Int Ltd Joining conductive elements on microelectronic devices
US4152714A (en) * 1978-01-16 1979-05-01 Honeywell Inc. Semiconductor apparatus
US4190854A (en) 1978-02-15 1980-02-26 National Semiconductor Corporation Trim structure for integrated capacitors
DE3124740A1 (de) * 1980-08-14 1982-04-08 VEB Elektronik Gera, DDR 6500 Gera Verfahren zum abgleichen der kapazitaet elektrischer kondensatoren
JPS60121757A (ja) * 1983-12-06 1985-06-29 Nec Corp 半導体集積回路装置
JPS62155536A (ja) 1985-12-27 1987-07-10 Casio Comput Co Ltd トリミング機能付半導体集積回路
US5468680A (en) * 1994-03-18 1995-11-21 Massachusetts Institute Of Technology Method of making a three-terminal fuse
JPH097887A (ja) * 1995-06-16 1997-01-10 Chichibu Onoda Cement Corp コンデンサ
DE19652325C1 (de) * 1996-12-16 1998-05-07 Siemens Ag Integrierte Halbleiterschaltung mit Kapazitäts-Redundanz
JPH10303061A (ja) * 1997-04-25 1998-11-13 Matsushita Electric Ind Co Ltd 加熱導電性絶縁材料およびその加熱方法
JPH11307389A (ja) * 1998-04-24 1999-11-05 Mitsubishi Electric Corp パターンコンデンサ
US6198609B1 (en) 1998-11-09 2001-03-06 Read-Rite Corporation CPP Magnetoresistive device with reduced edge effect and method for making same
JP3292175B2 (ja) * 1999-05-13 2002-06-17 日本電気株式会社 半導体装置
DE19961675A1 (de) * 1999-12-21 2001-06-28 Philips Corp Intellectual Pty Bauteil mit Dünnschichtschaltkreis mit trimmbarem Kondensator
US6680520B2 (en) * 2000-03-14 2004-01-20 International Business Machines Corporation Method and structure for forming precision MIM fusible circuit elements using fuses and antifuses
JP2003535466A (ja) * 2000-06-02 2003-11-25 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ 受動素子
JP3737448B2 (ja) * 2002-04-18 2006-01-18 Necエレクトロニクス株式会社 半導体装置
JP2003323664A (ja) * 2002-05-01 2003-11-14 Nec Soft Ltd カード決済システム
US6839263B2 (en) * 2003-02-05 2005-01-04 Hewlett-Packard Development Company, L.P. Memory array with continuous current path through multiple lines

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