JP2005518775A - Ｎ位相集積バックコンバータ - Google Patents

Abstract

本発明は、ｎ位相集積バックコンバータ（１０）を提供する。コンバータ（１０）は、コントローラ（２０）と、コントローラ（２０）にそれぞれ操作可能に接続された複数の回路（１２）を備える。コントローラは、複数の回路（１２）を制御して、それぞれ関連する位相を持つ複数の電流信号をそれぞれ出力し、出力電圧信号を生成する。本発明のｎ位相の概念を適用することにより、各位相（すなわち、複数の回路のそれぞれ）が出力しなければならない電流量は減少する。このことは、各位相における伝導損失を直接的に減少させる。各位相での電流が低いため、複数の回路のそれぞれにおいて、より小さいＭＯＳＦＥＴを使用できる。より小さいＭＯＳＦＥＴは、より容易にスイッチする。したがって、位相ごとのスイッチング損失も、減少する。このような損失を減少させることにより、本発明は、高い効率を達成することができる。集積化によって、すべての部品を物理的に近づけ、速くスイッチすることを可能にする。速いスイッチング周波数は、パッシブ部品をより小さく、またより少なくする。集積化はまた、コンバータ（１０）の全体のコストを最小限にする。

Description

本発明は、一般的に半導体の集積回路装置（ＩＣ）に関し、特に、バックコンバータに関する。

バックコンバータは、高い電圧から低い電圧へ変換するために用いられ、例えばマイクロプロセッサに用いるのに好適である。バックコンバータは、通常、クロックを用いて動作し、インダクタが、このクロックサイクルの第１部分の間に充電され（「充電位相」）、クロックサイクルの第２部分の間に電流源として動作する（「放電位相」）。最近では、バックコンバータは多相バックレギュレータに発展してきた。従来の多相バックコンバータでは、多重低電流がそれぞれ多重位相を介して伝えられる。インダクタ電流の和は、出力として供給される。このような従来の多相コンバータは、異なった位相が互いにオーバーラップしてはならないという重大な欠点を持つ。オーバーラップすると、コントローラは、発生したインダクタ電流を識別することができず、不安定で非効果的な制御となってしまう。非オーバーラップ位相は、高電流出力に対して応答時間が非常に遅くなる。したがって、従来の多相コンバータは、一般的に２，３より多い位相を持てなかった。

従来の多相コンバータはまた、ディスクリート実装に関して、応答時間、効率、コストを含む限定要因を被る。ディスクリート回路では、ディスクリート回路部品の間隔が広いため、一般的に応答時間が長く、大きな時定数に結びつく。高いスイッチング損失も、ディスクリート回路の低い効率の理由である。ディスクリート回路は、また、集積回路よりも高価である。

したがって、優れた性能を持つ、改良されたバックコンバータが望まれている。

本発明は、ディスクリートバックコンバータにおける限定要因のすべてに対処する解決策を提供する。本発明の一実施形態によれば、ｎ位相集積バックコンバータが提供され、バックコンバータは、コントローラと、コントローラにそれぞれ操作可能に接続された複数の回路を備える。コントローラと複数の回路は集積化されている。コントローラは、複数の回路のそれぞれを制御するための複数の駆動信号を生成し、複数の駆動信号はそれぞれ、関連する位相を持つ。

本発明の一つの態様によれば、複数の回路が、複数の電流信号をそれぞれ生成し、出力電圧信号を生成する。

本発明のもう一つの態様によれば、出力電圧信号が、コントローラにフィードバックされる。コントローラは、デューティサイクル制御回路を備え、デューティサイクル制御回路は、フィードバックされた出力電圧信号を、予め選定された基準電圧と比較し、その比較を基に駆動信号のデューティサイクルの値を調整して出力電圧信号を所望のレベルに維持する。

本発明の更なる態様によれば、複数の電流信号の和が、制御装置にフィードバックされる。デューティサイクル制御回路は、フィードバックされた電流信号の和を、以前の和の値と比較し、その比較を基に駆動信号のデューティサイクルの値を調整して、出力電圧信号を所望のレベルに維持する。

本発明のｎ位相の概念を適用することにより、各位相（つまり、複数の回路のそれぞれ）で出力しなければならない電流量は減少する。このことは、各位相における伝導損失を直接的に減少させる。各位相での電流が低いため、複数の回路のそれぞれにおいて、より小さいＭＯＳＦＥＴを使用できる。より小さいＭＯＳＦＥＴは、より容易にスイッチする。したがって、位相ごとのスイッチング損失も減少する。変換処理における損失の９０％がＭＯＳＦＥＴで生じていることから、このような損失を減少させることにより、本発明はディスクリートの解決策よりも高い効率を達成することができる。

本発明によれば、コントローラをパワートレイン（つまりＰＷＭドライバとＭＯＳＦＥＴ）と集積化することで、応答時間を短縮する。この集積化は、コンバータが迅速に応答する能力を制限する寄生インダクタンスと寄生容量を減少させる。集積化は、すべての部品を物理的に近づけ、速くスイッチすることを可能にする。速いスイッチング周波数は、パッシブ部品をより小さく、より少なくする。集積化はまた、コンバータ全体のコストを最小限にする。

コンバータのスイッチング周波数を増加させることは、応答時間を短縮するだけでなく、バックトポロジ（buck topology）に必要とされる出力インダクタのサイズをも縮小する。コンバータの周波数は、ディスクリート出力インダクタが必要でなくなり、パッケージ自体のインダクタンスがインダクタに取って代わるという段階まで、増加させることが可能になる。

本発明の完全な理解に伴う、その他の目的や達成が、添付の図面と共に、以下に述べる説明と特許請求の範囲により明らかになり、評価されるであろう。

図１は、本発明の一実施形態によるｎ位相バックコンバータ１０を示す。図１において、バックコンバータ１０は、複数の、例えばｎ個の回路１２を備えており、すべてがｎ位相コントローラ２０に接続される。各回路１２は、制御トランジスタ、例えば、ＭＯＳＦＥＴ１４と、同期トランジスタ、例えば、ＭＯＳＦＥＴ１６と、ｎ位相バックコンバータの一位相を表す出力電流ＩＬを生成するインダクタ１８を含む。ＭＯＳＦＥＴ１４及び１６は、ｎ型ＭＯＳＦＥＴとして示されているが、ｐ型ＭＯＳＦＥＴでも良い。

各回路１２を動作させるために、コントローラ２０は、制御トランジスタ１４のスイッチをオンにし、入力Ｖｉｎをインダクタ１８に結合させて、インダクタを充電する。インダクタが充電されると、コントローラ２０は、制御トランジスタ１４のスイッチをオフにして、インダクタ１８からＶｉｎを切り離し、制御トランジスタ１６のスイッチをオンにして、電流の通路を設け、インダクタ電流を負荷へ放電させる。ｎ個の回路１２から生成されたインダクタ電流は、後に詳細を述べるように、ｎ個までの位相を持ってもよい。インダクタ電流の和は、負荷への出力電流Ｉｏｕｔとして供給される。コンバータ１０において、出力電圧Ｖｏｕｔと、電流Ｉｏｕｔは、後にさらに詳細を述べるように、ＰＷＭ駆動信号を調整するために、コントローラ２０にフィードバックされる。

図２は、本発明の一実施形態によるコントローラ２０のブロック図を示す。コントローラ２０は、サンプル回路２２及び２４と、デューティサイクル制御回路２６と、サンプル回路２２および２４に信号線２１ａ及び２１ｂを介してクロック信号をそれぞれ供給するシステムクロック２８と、タイマ３２と、パルス幅変調（ＰＷＭ）ドライバ３６とを、備える。

出力電圧Ｖｏｕｔ及び出力電流Ｉｏｕｔは、サンプル回路２２及び２４にフィードバックされ、サンプル回路は、標準的なホールドアンドサンプル機能を実行する。サンプル回路２２および２４は、ＶｏｕｔとＶｉｎをシステムクロック信号でサンプルし、デジタルパルス、すなわちＶｏｕｔとＶｉｎのデジタル値に変換する。デジタル値は、デューティサイクル制御回路２６に供給され、デューティサイクルレジスタ内に、デューティサイクルのデジタル値を格納し、そのデジタル値に適応する。デューティサイクルは、Ｔｏｎ／Ｔｔｏｔａｌとして定義される。ここで、Ｔｏｎは、パルスのオンタイム、Ｔｔｏｔａｌは、パルスの全体の長さである。

デューティサイクル制御回路２６は、ＶｏｕｔとＶｒｅｆの間に実際の違いがある時は、たえず、ＶｏｕｔとＶｒｅｆが等しくなるようにデューティサイクル値の調整を行う。デューティサイクル制御回路２６は、予め選定された基準電圧Ｖｒｅｆと比較したＶｏｕｔの測定に基づいて、デューティサイクル値を調整する。例えば、ＶｏｕｔがＶｒｅｆより小さい場合、出力電圧ＶｏｕｔをＶｒｅｆのレベルまで上げるために、デューティサイクルを１ステップ増加させる。ステップサイズは、デューティサイクル分解能により予め定義され、コントローラにおけるデューティサイクルレジスタのサイズと等しい。そして、ワンステップは、このレジスタの最小のステップであり、例えば、レジスタ値で＋１または−１であり、あるいはデューティサイクル絶対値で＋１（分解能）または−１（分解能）である。他方、Ｖｏｕｔが、Ｖｒｅｆより大きい場合、出力電圧の値をＶｒｅｆのレベルまで下げるために、デューティサイクルを１ステップ低下させる。

デューティサイクル制御回路２６はまた、出力電流Ｉｏｕｔの突然の増減による、予想される出力電圧変化に対応して、ＶｏｕｔとＶｒｅｆを等しくする。デューティサイクル制御回路２６は、Ｉｏｕｔのデジタル値と、制御回路２６に記憶されたＩｏｕｔの前の値を比較して、それに従ってデューティサイクル値を調整することにより、これを達成する。例えば、ＩｏｕｔがＩｏｕｔの前の値より、予め定義された値、例えばＩｅｒｒｏｒ分、小さい場合、オーバーシュートした出力電圧Ｖｏｕｔを減少させ、Ｖｒｅｆのレベルに近づけるために、デューティサイクルを１ステップ低下させる。他方、ＩｏｕｔがＩｏｕｔの前の値より、例えばＩｅｒｒｏｒ分、大きい場合、Ｖｒｅｆのレベルと比較した出力電圧Ｖｏｕｔの電圧降下を低減するために、デューティサイクル値を１ステップ増加させる。

本発明の代わりの実施形態においては、Ｖｏｕｔのみがフィードバックを必要とし、制御回路２６が、Ｖｏｕｔのデジタル値と基準電圧Ｖｒｅｆの比較に基づき出力電圧Ｖｏｕｔを調整する。

調整されたデューティサイクルは、タイマ３２に送られ、ｎ個の回路１２をそれぞれ制御するためのＰＷＭ駆動パルスである、ＰＷＭ−１ドライブ、ＰＷＭ−２ドライブ・・・ＰＷＭ−ｎドライブを生成する。タイマ３２は、クロックパルスをカウントし、デューティサイクル値に対応する出力パルスを実現する、ＰＷＭ駆動信号を供給する。デューティサイクルと、アクティブ出力（すなわちアクティブな回路１２）の数に応じて、ＰＷＭ駆動パルスの個々の出力パルスはオーバーラップしてもよいし、オーバーラップしなくてもよい。

アクティブ出力の数を掛け合わしたデューティサイクルが、１より大きい場合、ＰＷＭドライブパルスはオーバーラップした位相を持つことになる。ＰＷＭパルスをオーバーラップさせることは、回路１２において高速のスイッチングを可能にし、結果的に高い効率となる。

出力電流Ｉｏｕｔが、所定の値より小さい場合、コントローラ２０は、スイッチング損失を低減するために、回路１２のいくつかの出力を無効にする。例えば、出力パワーが最大のとき、回路１２のすべての出力はアクティブである。出力パワーレベルが５０％未満に落ちた場合、出力の半分を無効とすることができる。パワーがさらに２５％まで減少すると、アクティブな出力の数は、４分の１に減らすことができる。なお、この例は４の倍数で計算している。同様の原則が、他の出力の数にも当てはまる。したがって、本発明のコントローラ２０は、ｎ位相、またはｎより小さいどのような数の位相でも、用途に応じて適合させることができる。

例として、各出力のデューティサイクル（つまり、各ＰＷＭ駆動パルス）が２５％で、全タイムピリオドは２０クロックサイクルとする。したがって、各ＰＷＭ駆動信号のオンタイムは５（２０×２５％）クロックサイクルである。また、５つのアクティブな出力があるとする。この場合、アクティブな出力（５）の数を掛け合わしたデューティサイクル（２５％）は、１より大きい。したがって、ＰＷＭ駆動パルスは、オーバーラップしている。このようにして、第４のクロックサイクルの後毎に、新しい位相（つまり新しいＰＷＭ駆動パルス）が次のように始まる。位相１はクロックサイクル０で始まり、位相２は、クロックサイクル４で始まり、位相３はクロックサイクル８で始まり、位相４はクロックサイクル１２ではじまり、位相５は、クロックサイクル１６で始まる。したがって、２５％のデューティサイクルで、５サイクルに等しいオンタイムを持つ場合、ＰＷＭ駆動信号のオーバーラップは、図３に示すように、１クロックサイクル分である。各出力のデューティサイクルは、前述したように調整可能である。つまり、電圧や電流の測定に応じて、６クロックサイクルに増やすことも、４クロックサイクルに減らすことも可能である。

タイマ３２からのＰＷＭ駆動パルスは、ＰＷＭドライバ３６に供給され、対応するＥＮＡＢＬＥ信号がデューティ制御回路２６によってアクティブにされたとき、各回路１２のＭＯＳＦＥＴ１４及び１８を制御する。

図４は、本発明の第２実施形態によるコントローラ４０のブロック図を示す。コントローラ４０は、図２のコントローラ２０の変形であり、コントローラ２０で実行する機能はすべて実行する。図４では、ＶｏｕｔとＩｏｕｔに加えて、各コイル電流ＩＬをも測定する。これらの電流値は、サンプル回路２４でデジタル化される。デューティサイクル制御回路２６は、これらの電流の平均値を計算し、１つ又はそれ以上の電流値が高すぎたり、低すぎる場合、例えば、所定の閾値より高い場合、１つ又はそれ以上の出力（つまり回路１２）に対するデューティサイクルを修正する。本実施形態では、電流をシェアして、アクティブな回路１２のコイルを通して均一な電流を実現する。均一な電流の実現は、実現可能な最高の効率をもたらす。さらに、各出力の電流を制限することで、過電流と焼損を防ぐことができる。

本発明のｎ位相の概念を適用することにより、各位相（つまり各回路１２）で出力しなければならない電流量は、減少する。このことは、各位相における伝導損失を直接的に減少させる。各位相での電流が低いため、ｎ回路のそれぞれにおいて、より小さいＭＯＳＦＥＴを使用できる。より小さいＭＯＳＦＥＴは、より容易にスイッチする。したがって、位相ごとのスイッチング損失も減少する。変換処理における損失の９０％が、ＭＯＳＦＥＴで生じていることから、このような損失を減少させることにより、本発明は、ディスクリートの解決策よりも、高い効率を達成することができる。

本発明によれば、コントローラとパワートレイン（すなわちＰＷＭドライバとＭＯＳＦＥＴ）を集積化することにより、応答時間を短縮する。この集積化は、コンバータが迅速に応答する能力を制限する寄生インダクタンスと寄生容量を減少させる。集積化は、すべての部品を物理的に近づけ、速くスイッチすることを可能にする。速いスイッチング周波数は、パッシブ部品をより小さく、より少なくする。集積化はまた、コンバータの全体のコストを最小限にする。

コンバータのスイッチング周波数を増加させることは、応答時間を短縮するだけでなく、バックトポロジに必要とされる出力インダクタのサイズをも縮小する。コンバータの周波数は、ディスクリート出力インダクタが必要でなくなり、ＩＣパッケージ自体のインダクタンスがインダクタに取って代わるという段階まで、増加させることが可能になる。

本発明の特定の実施形態について説明してきたが、多くの代替、修正、および変形が前述の説明に照らして、当業者にとって明白なことは明らかである。よって、このようなすべての代替、修正および変形を、付属の請求項の要旨及び範囲に含まれるものとして包括することを意図するものである。

本発明は、次のように添付された図面を参照して、例を挙げることにより、さらに詳しく説明される。
図１は、本発明の一実施形態による、ｎ位相バックコンバータを示す。 図２は、本発明の一実施形態による、ｎ位相バックコンバータにおけるコントローラのブロック図を示す。 図３は、オーバーラップするＰＷＭ駆動パルスの例と、対応する出力電流信号を示す。 図４は、本発明の第２実施形態によるコントローラのブロック図を示す。

すべての図を通して、同一の参照番号は、類似、または対応する特色あるいは機能を示す。

Claims (9)

1. コントローラと
   前記コントローラにそれぞれ操作可能に接続される複数の回路とを備え、
   前記コントローラと前記複数の回路は集積化され、
   前記コントローラは、複数の駆動信号を生成して前記複数の回路をそれぞれ制御し、前記複数の駆動信号はそれぞれ関連する位相を持つ、ことを特徴とする集積バックコンバータ。
2. 前記複数の回路は、それぞれ複数の電流信号と、出力電圧信号を生成することを特徴とする請求項１に記載のコンバータ。
3. 前記出力電圧信号は、前記コントローラにフィードバックされ、前記コントローラは、フィードバックされた前記出力電圧信号を予め選定された基準電圧と比較し、その比較に基づいて前記駆動信号のデューティサイクル値を調整し、前記出力電圧信号を所望のレベルに維持する、デューティサイクル制御回路を備える、ことを特徴とする請求項２に記載のコンバータ。
4. アクティブである前記複数の回路の数を掛けた前記デューティサイクル値が１より大きい場合、前記複数の駆動信号は、互いにオーバーラップした関連する位相を持つことを特徴とする請求項３に記載のコンバータ。
5. 前記複数の電流信号の和は、前記コントローラにフィードバックされ、
   前記コントローラは、フィードバックされた前記電流信号の和と、前の和の値を比較し、その比較に基づいて前記駆動信号のデューティサイクル値を調整する、デューティサイクル制御回路を備える、ことを特徴とする請求項２に記載のコンバータ。
6. 前記複数の電流信号は前記コントローラにフィードバックされ、
   前記コントローラは、フィードバックされた前記電流信号の平均値を計算し、その平均値を、フィードバックされたそれぞれの前記電流信号と比較し、その比較に基づいて対応する駆動信号に対するデューティサイクル値を調整する、デューティサイクル制御回路を備える、ことを特徴とする請求項２に記載のコンバータ。
7. 前記コントローラは、
   システムクロック信号を生成するシステムクロック回路と、
   前記デューティサイクル制御回路と前記システムクロック回路に応じて、前記デューティ制御回路によって供給される前記デューティサイクル値に応じた前記駆動信号を生成するタイミング回路と、
   をさらに含むことを特徴とする請求項３に記載のコンバータ。
8. 前記コントローラは、前記複数の電流信号の和が所定の値より小さいとき、選択された数の前記複数の回路を無効にすることを特徴とする請求項５に記載のコンバータ。
9. 前記コントローラは、前記複数の回路のパワーレベルに応じて、前記選択された数の複数の回路を無効にすることを特徴とする請求項８に記載のコンバータ。

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