DE69809020T2

DE69809020T2 - Numerisch gesteuerter schaltspannungswandler

Info

Publication number: DE69809020T2
Application number: DE69809020T
Authority: DE
Inventors: Emiel Appeltans; Jacob Sluijs
Original assignee: Koninklijke Philips Electronics NV
Current assignee: NXP BV
Priority date: 1997-03-27
Filing date: 1998-03-02
Publication date: 2003-08-14
Anticipated expiration: 2018-03-03
Also published as: JP4014648B2; JP2000511758A; US5886513A; DE69809020D1

Description

Die Erfindung betrifft einen digital gesteuerten geschalteten Spannungswandler mit Wandlermitteln, die Schaltmittel enthalten, zum Zweck des Wandeins einer Eingangsspannung in eine Ausgangsspannung, und Steuerungsmittel zum Steuern eines Tastgrades der Schaltmittel in Schritten mit diskreten Werten.
Ein derartiger Spannungswandler ist aus der deutschen Patentschrift DE 27 46 578 bekannt. In dem genannten Wandler wird die gewünschte Ausgangsspannung durch schrittweises Steuern des Tastgrades eines Schalters erhalten (das ist die Zeit, in der der Schalter geschlossen ist, geteilt durch die Summe aus der Zeit, in der der Schalter geschlossen ist, und der Zeit, in der der Schalter geöffnet ist). Wenn beispielsweise die Ausgangsspannung ansteigen soll, wird der Tastgrad in Schritten erhöht.
Ein Nachteil des bekannten Wandlers nach DE 27 46 578 ist, dass die Genauigkeit der Ausgangsspannung, d. h. die Spannungsauflösung, dadurch begrenzt ist, dass die Spannungsauflösung mit der Zeitauflösung des Spannungswandlers korreliert ist, wobei die Zeitauflösung durch den Tastgrad definiert wird, der dann in diskreten Schritten angepasst werden kann.
Die US-Patentschrift US-A-5.594.324 zeigt auch einen digital gesteuerten geschalteten Spannungswandler. In dieser Schaltung ist der Bezugsspannung ein Zittersignal zugefügt, um "unerreichbare" Tastgrade zu unterdrücken. Dies hat den Nachteil, dass die Bezugsspannung einen Zielwert nicht sehr genau repräsentieren kann, da die Genauigkeit durch dieses Zittersignal verringert worden ist. Die US-Patentschrift US-A-5.272.614 zeigt auch einen digital gesteuerten geschalteten Spannungswandler. Die Schaltung ist ziemlich komplex; sie benötigt zumindest ein digitales Filter, einen Grobquantisierer und einen Feinquantisierer.
Bei bekannten Spannungswandlern kann die Spannungsauflösung durch Verringern der Schrittgröße der diskreten Schritte um einen bestimmten Faktor verbessert werden. Für einen gleichen Spannungsbereich der Ausgangsspannung sollte dann die Zahl der diskreten Schritte um den gleichen Faktor erhöht werden. Das bedeutet, dass, wenn der Tastgrad des Schalters minimal ist, was bei dem kleinsten möglichen Wert der Ausgangsspannung eintritt, der Wert des Tastgrades um den oben genannten Faktor verringert ist. Der maximale Wert des Tastgrades jedoch, der bei dem größten möglichen Wert der Ausgangsspannung auftritt, ändert sich nicht. Daraus folgt, dass das Verhältnis zwischen dem maximalen Wert des Tastgrades und dem minimalen Wert des Tastgrades (potenziell) um den oben genannten Faktor zugenommen hat. Die kürzeste Zeit, während der der Schalter geschlossen ist, (während des minimalen Wertes des Tastgrades) bestimmt die maximale Periodendauer eines benötigten Systemtaktes. Diese maximale Periodendauer entspricht einer minimalen Systemtaktfrequenz des Systemtaktes. Es wird deutlich sein, dass bei einem Versuch, die Spannungsauflösung durch Verkleinerung der Schrittgröße der diskreten Schritte (oder durch Vergrößern der Zeitauflösung) um einen gewissen Faktor zu verbessern, die minimale Systemtaktfrequenz um diesen gewissen Faktor zunimmt.
Die obige Lösung ist nachteilig, weil, um die Spannungsauflösung genügend hoch machen zu können, die minimale benötigte Systemtaktfrequenz so hoch werden könnte, dass die hierfür benötigte Elektronik äußerst kompliziert ist, hohe Verlustleistung aufweist oder sogar in der Praxis nicht ausführbar ist. Eine Lösung hierfür ist, die Schaltperiode des Schalters zu erhöhen, d. h. die Summe aus der Zeit, in der der Schalter geschlossen ist, und der Zeit, in der der Schalter geöffnet ist, ohne dass sich der Tastgrad ändert. In diesem Fall kann die minimale Systemtaktfrequenz proportional erniedrigt werden. Anders ausgedrückt, die minimale Systemtaktfrequenz ist direkt proportional zur minimalen Schaltfrequenz (dem Reziproken der Schaltperiode des Schalters).
Die oben genannte Lösung hat jedoch einen anderen Nachteil. Geschaltete Spannungswandler enthalten im Allgemeinen eine Spule. Die Energieverluste des Spannungswandlers sind dann, für einen gewissen Tastgrad, umgekehrt proportional zum Wert der Selbstinduktivität der Spule und umgekehrt proportional zur Schaltfrequenz. Da die Selbstinduktivität im Hinblick auf die Spulenabmessungen nicht beliebig groß sein kann, wird der Wirkungsgrad des Spannungswandler bei einer verringerten Schaltfrequenz kleiner sein.
Zusammenfassend kann festgestellt werden, dass Erhöhen der Spannungsauflösung des Spannungswandlers durch Erhöhen der Zeitauflösung begrenzt ist, und zwar durch eine minimale Systemtaktfrequenz einerseits und eine maximale Systemtaktfrequenz andererseits.
Weiterhin sei bemerkt, dass die Kapazität eines im Allgemeinen vorhandenen Glättungskondensators um so höher sein sollte, je niedriger die Schaltfrequenz ist. Dies führt zu einer unerwünschten Zunahme der Abmessungen des Glättungskondensators.
Der Erfindung liegt als Aufgabe zugrunde, einen digital gesteuerten geschalteten Spannungswandler zu schaffen, der die oben genannten Nachteile mildert.
Hierzu ist erfindungsgemäß der digital gesteuerte geschaltete Spannungswandler wie in Anspruch 1 definiert.
Ein gewünschter Wert der Ausgangsspannung, oder die Zielausgangsspannung, entspricht dem Zieltastgrad. Da bei digital gesteuerten geschalteten Spannungswandlern der Tastgrad in Schritten gesteuert werden kann, entspricht der resultierende Wert des Tastgrades im Allgemeinen nicht genau dem Zieltastgrad. Die Erfindung beruht auf der Erkenntnis, dass der Mittelwert der Ausgangsspannung gleich der Zielausgangsspannung ist, wenn der Tastgrad in solcher Weise kontinuierlich zwischen zwei diskreten Werten geschaltet wird - wodurch die Ausgangsspannung kontinuierlich zwischen zwei Werten schwankt-, dass der Mittelwert des Tastgrades dann gleich dem Zieltastgrad ist. Durch eine Filterwirkung der in dem Spannungswandler vorhandenen Komponenten, wie z. B. die Spule und/oder der Glättungskondensator, wird bei einer geeigneten Dimensionierung der Komponenten die Schwankung der Ausgangsspannung beseitigt. Somit wird erreicht, dass die Ausgangsspannung nahezu gleich der Zielausgangsspannung ist.
Mit Hilfe des Zieltastgrades wird eine Zahl bestimmt, die eine Adresse der Speichermittel auswählt. Das der ausgewählten Adresse entsprechende Schaltmuster oder Bitmuster wird aus den Speichermitteln gelesen und entsprechend einem zyklischen Zeitschema zu den Umschaltmitteln übertragen.
Die Erfindung ist in der Zeichnung dargestellt und wird im Folgenden näher beschrieben. Es zeigen:
Fig. 1 ein Prinzipschaltbild eines erfindungsgemäßen digital gesteuerten geschalteten Spannungswandlers;
Fig. 2 ein elektrisches Schaltbild eines herkömmlichen Boost-Wandlers;
Fig. 3 ein elektrisches Schaltbild eines herkömmlichen invertierenden Wandlers;
Fig. 4 ein elektrisches Schaltbild eines herkömmlichen Buck-Wandlers;
Fig. 5 Kurvendarstellungen zur Veranschaulichung der Funktionsweise eines erfindungsgemäßen Spannungswandlers;
Fig. 6 ein Prinzipschaltbild eines Speichers zur Verwendung in einem erfindungsgemäßen digital gesteuerten Spannungswandler und
Fig. 7 ein Beispiel für das Adressieren eines in der Erfindung verwendeten Speichers.
In der Zeichnung haben gleiche Teile oder Elemente die gleichen Bezugszeichen.
Fig. 1 zeigt ein Prinzipschaltbild eines erfindungsgemäßen digital gesteuerten geschalteten Spannungswandlers. Der Spannungswandler umfasst Wandlermittel CMS mit Schaltmitteln SM zum Zweck des Wandeins einer Eingangsspannung Ui in eine Ausgangsspannung Uo. Die Eingangsspannung Ui, die an einer Eingangsklemme IP des Spannungswandlers auftritt, wird von einem Spannungsversorgungsmittel geliefert, beispielsweise einer Spannungsquelle US. Die Spannungsquelle US ist zwischen die Eingangsklemme IP und eine Erdklemme 0 geschaltet. Die Ausgangsspannung Uo, die an einer Ausgangsklemme OP des Spannungswandlers auftritt, wird einer Last ZL zugeführt, die zwischen die Ausgangsklemme OP und die Erdklemme 0 geschaltet ist. Der Spannungswandler umfasst weiterhin Steuerungsmittel cm zum Steuern eines Tastgrades der Schaltmittel SM in Schritten mit diskreten Werten Dc1, Dc2. Die Steuerungsmittel cm enthalten Umschaltmittel SO, um kontinuierlich zwischen zwei diskreten Werten Dc1, Dc2 in solcher Weise umzuschalten, dass der Mittelwert des Tastgrades einem Zieltastgrad entspricht. Die benötigten Informationen über die Schaltdauern der Schaltmittel SM sind in Speichermitteln MM gespeichert.
Die Fig. 2, 3 und 4 zeigen bekannte Topologien von Wandlermitteln CMS, die in dem erfindungsgemäßen Spannungswandler verwendet werden können. In diesen Topologien wird von einer Spule L, einer Diode D und Schaltmitteln SM, die als Schalter SW ausgeführt sind, eine Sternschaltung gebildet. Die Sternschaltung ist zwischen der Eingangsklemme IP, der Ausgangsklemme OP und der Erdklemme 0 angeordnet. Ein Glättungskondensator C ist zwischen der Ausgangsklemme OP und der Erdklemme 0 angeordnet. In dem Boost-Wandler von Fig. 2 ist die Eingangsklemme IP mit der Spule L gekoppelt, die Ausgangsklemme OP mit einer Elektrode der Diode D gekoppelt und bildet der Schalter SW den vertikalen Zweig der Sternschaltung, wobei der Zweig mit der Erdklemme 0 gekoppelt ist. In dem invertierenden Wandler von Fig. 3 ist die Eingangsklemme IP mit dem Schalter SW gekoppelt, die Ausgangsklemme OP mit einer Elektrode der Diode D gekoppelt und bildet die Spule den vertikalen Zweig der Sternschaltung. In dem Buck-Spannungswandler von Fig. 3 ist die Eingangsklemme IP mit dem Schalter SW gekoppelt, die Ausgangsklemme OP mit der Spule L gekoppelt und bildet die Diode D den vertikalen Zweig der Sternschaltung.
Fig. 5 zeigt einige Kurvendarstellungen (I, II, III) zur Veranschaulichung der Funktionsweise des digital gesteuerten Spannungswandlers. Die Darstellung I zeigt ein Schaltmuster des Schalters SW, wobei Ts die Schaltperiode des Schalters SW ist und t&sub1; die Zeit angibt, in der der Schalter SW geschlossen ist. Ein erster diskreter Wert des Tastgrades Dc1 des Schalters SW ist gleich t&sub1;/Ts. Die Darstellung II zeigt, ähnlich wie Darstellung I, einen zweiten diskreten Wert des Tastgrades Dc2, der gleich t&sub2;/Ts, ist, wobei gilt: t&sub2; = t&sub1; + Δt. Hierin ist Δt der kleinste mögliche Zeitschritt. Die Darstellung III zeigt ein Beispiel für ein Zielschaltmuster, dessen Zieltastgrad gleich dem Quotienten aus der Zielzeit ttg und der Schaltperiode Ts ist. Die Differenz zwischen der Zielzeit ttg und t&sub1; ist mit Δtg bezeichnet. Da Δtg kein ganzahliges Vielfaches von (oder gleich) Δt ist, kann dieser Zieltastgrad nicht realisiert werden. Es ist jedoch möglich, durch kontinuierliches Umschalten zwischen den beiden Schaltmustern I, II ein Schaltmuster zu realisieren (in Fig. 5 nicht angegeben), dessen mittlerer Tastgrad gleich dem Zieltastgrad ist.
Fig. 6 zeigt ein Beispiel für einen Speicher MM zur Verwendung in einem erfindungsgemäßen digital gesteuerten Spannungswandler. Als Beispiel soll angenommen werden, dass die Spannungsauflösung um einen Faktor zehn verbessert werden soll. Das bedeutet, dass neun virtuelle Zwischenwerte eines Tastgrades benötigt werden, wobei diese Zwischenwerte zwischen zwei aufeinander folgenden diskreten Werte des Tastgrades liegen. Die neun Zwischenwerte sind als Schaltmuster SP im Speicher MM gespeichert. Aus dem Zieltastgrad Tdc wird eine Zahl NA abgeleitet. Die Zahl NA verweist auf auf eine Adresse ADR des Speichers MM zur Auswahl des Schaltmusters SP. Das ausgewählte Schaltmuster SP besteht aus Nullen und Einsen. Die Bits erscheinen zyklisch an einem Ausgang MO des Speichers mm, wobei der Ausgang MO mit den Umschaltmitteln SO gekoppelt ist. Ein Zeiger P bestimmt, welches Bit des ausgewählten Schaltmusters SP am Ausgang MO des Speichers MM erscheint. Beispielsweise kann die Position des Zeigers P, wie in Fig. 6 gezeigt wird, bitweise von links nach rechts laufen, woraufhin sie nach der am weitesten rechts gelegenen Position zur am weitesten links gelegenen Position zurückkehrt und dann wieder bitweise von links nach rechts läuft. Die Zahl NA erfüllt die mathematische Formel:
NA = Tdc - {S·ENTIER(Tdc/S)} [1]
Hierin gibt S die Differenz zwischen zwei diskreten Werte Dc1, Dc2 des Tastgrades an, und ENTIER ist ein Operator, der die ganze Zahl eines Operanden bestimmt. Beispielsweise ist ENTIER (3,73) = 3.
Die Funktionsweise der Erfindung soll jetzt anhand von drei speziellen Beispielen erläutert werden.

Beispiel 1:

Angenommen werde beispielsweise, dass: Ts = 50 us; t&sub1; = 10 us; t&sub2; = 20 us; Δt = 10 us.
Daraus folgt, dass: S = Δt/Ts = 0,2;
Weiter werde angenommen, dass: Dc1 = t&sub1;/Ts = 0,2; Dc2 = t&sub2;/Ts = 0,4. Angenommen werde außerdem, dass Δtg = 5 us, woraus folgt, dass: ttg = t&sub1; + Δtg = 15 us und Tdc = ttg/Ts = 15 us/50 us = 0,3. Der Zieltastgrad Tdc ist jetzt genau zwischen den beiden diskreten Werten Dc1 und Dc2 zentriert. Das bedeutet, dass der Tastgrad der Schaltmittel SM für 50% der Zeit durch den Tastgrad Dc1 und für die übrigen 50% der Zeit durch den Tastgrad Dc2 bestimmt wird. In diesem Fall sollte die Zahl NA die Adresse ADR 5 angeben. Die Bits des der Adresse ADR 5 entsprechenden Schaltmusters SP bestehen nämlich zu 50% aus logischen Einsen und zu 50% aus logischen Nullen. In diesem Fall bewirken die logischen Nullen ein Schalten des Tastgrades Dc1 mit Hilfe der Umschaltmittel SO. In gleicher Weise bewirken die logischen Einsen Schalten des Tastgrades Dc2. Der Wert der Zahl NA wird mit Hilfe der Formel [1] berechnet:
NA = 0,3 - 0,2·{ENTIER(0,3/0,2)} = 0,3 - 0,2·1 = 0,1.

Beispiel 2:

Angenommen werde beispielsweise, dass: Ts = 50 us; t&sub1; = 10 us; t&sub2; = 20 us; Δt = 10 us.
Daraus folgt, dass: S = Δt/Ts = 0,2;
Weiter werde angenommen, dass: Dc1 = hit = 0,2; Dc2 = t&sub2;/Ts = 0,4. Angenommen werde auch, dass Δtg = 3 us, woraus folgt, dass: ttg = t&sub1; + Δtg = 13 us und
Tdc = ttg/Ts = 13 us/50 us = 0,26.
Der Zieltastgrad Tdc liegt zwischen den beiden diskreten Werten Dc1 und Dc2. In diesem Fall liegt der Zieltastgrad Tdc näher bei dem diskreten Wert Dc1 als dem diskreten Wert Dc2, und zwar so, dass gilt:
Tdc = 0,7·Dc1 + 0,3·Dd2. (0,7·0,2 + 0,3·0,4 = 0,26)
In diesem Fall sollte die Zahl NA die Adresse ADR 3 angeben. Die Bits des der Adresse ADR 3 entsprechenden Schaltmusters SP bestehen nämlich zu 70% aus logischen Einsen und zu 30% aus logischen Nullen. Der Wert der Zahl NA wird mit Hilfe der Formel [1] berechnet:
NA = 0,26 - 0,2·{ENTIER(0,26/0,2)} = 0,26 - 0,2·1 = 0,06.

Beispiel 3:

Angenommen werde beispielsweise, dass: Ts = 50 us; t&sub1; = 10 us; t&sub2; = 20 us; Δt = 10 us.
Daraus folgt, dass: S = Δt/Ts = 0,2;
Weiter werde angenommen, dass: Dc1 = (3·t&sub1;)/Ts = 0,6; Dc2 = (4·t&sub1;)/Ts = 0,8.
Angenommen werde auch, dass: ttg = 43 us; Tdc = ttg/Ts = 33 us/50 us = 0,66.
Der Zieltastgrad Tdc liegt zwischen den beiden diskreten Werte Dc1 und Dc2. In gleicher Weise wie in Beispiel 2 gilt:
Tdc = 0,7·Dc1 + 0,3·Dc2. (0,7·0,6 + 0,3·0,8) = 0,66
Der Zieltastgrad Tdc hat in dem vorliegenden Beispiel einen anderen Wert als in Beispiel 2. Die relative Lage des Zieltastgrades Tdc in Bezug auf die diskreten Werte der Tastgrade Dc1 und Dc2 ist ähnlich der relativen Lage des Zieltastgrades Tdc der diskreten Werte der Tastgrade Dc1 und Dc2 von Beispiel 2. Auch im vorliegenden Fall sollte die Zahl NA die Adresse ADR 3 angeben. Der Wert der Zahl NA wird wieder mit Hilfe der Formel [1] berechnet:
NA = 0,66 - 0,2·{ENTIER(0,66/0,2)} = 0,66 - 0,2·3 = 0,06.
Dies zeigt, dass die Zahl NA tatsächlich auf die Adresse ADR 3 verweist.
Alternativ können alle Bits invertiert werden. Wenn ein Inverter zwischen den Ausgang MO des Speichers MM und die Umschaltmittel SO geschaltet wird, wird dann das gleiche Ergebnis erhalten. Für ein korrektes Funktionieren der Erfindung genügt es, dass jedes der Schaltmuster SP das richtige Verhältnis von Einsen und Nullen aufweist. Das Schaltmuster SP mit der Adresse ADR 3 kann beispielsweise auch aus einer Folge von drei logischen Einsen, gefolgt von sieben logischen Nullen bestehen. Es ist jedoch wünschenswert, die logischen Einsen und Nullen so gleichmäßig wie möglich anzuordnen, um dafür zu sorgen, dass die Schwankung oder Welligkeit der Ausgangsspannung minimal ist.
Bei dem in Fig. 6 gezeigten Beispiel sind die Schaltmuster SP mit den Adressen ADR 6; 7; 8; 9 in Bezug auf die Schaltmuster SP mit den Adressen ADR 4; 3; 2; 1 invertiert worden. Das bedeutet, dass die Kapazität des Speichers nahezu halbiert werden kann, weil die den Adressen ADR 6; 7; 8; 9 entsprechenden Schaltmuster SP aus den den Adressen ADR 4; 3; 2; 1 entsprechenden Schaltmustern abgeleitet werden können.
Fig. 7 zeigt ein Beispiel für das Adressieren eines in der Erfindung verwendeten Speichers. Diese Figur zeigt, wie der Wert der Zahl NA der Adresse ADR des Speichers MM entspricht. Die Zahlen beruhen auf den drei vorstehend gegebenen speziellen Beispielen.
Wenn sich aus Formel [1] ergibt, dass: NA = 0, dann bedeutet das, dass der Zieltastgrad Tdc gleich einem diskreten Wert des Tastgrades ist. In diesem Fall brauchen die Umschaltmittel SO nicht umzuschalten.

Claims

1. Digital gesteuerter geschalteter Spannungswandler mit Wandlermitteln (CMS), die Schaltmittel (SM) enthalten, zum Zweck des Wandeins einer Eingangsspannung (Ui) in eine Ausgangsspannung (Uo); und Steuerungsmittel (cm) zum Steuern eines Tastgrades der Schaltmittel (SM) in Schritten mit diskreten Werten (Dc1, Dc2), wobei die Steuerungsmittel (cm) Umschaltmittel (SO) zum kontinuierlichen Schalten des Tastgrades zwischen zumindest zwei diskreten Werten (Dc1, Dc2) enthalten in solcher Weise, dass der Mittelwert des Tastgrades einem Zieltastgrad (Tdc) entspricht;

die Umschaltmittel (SO) Speichermittel (MM) zum Speichern zumindest eines Schaltmusters (SP) enthalten, das einem Verhältnis zwischen Schaltdauern zum kontinuierlichen Umschalten der beiden diskreten Werte (Dc1, Dc2) des Tastgrades entspricht;

eine Zahl NA einer Adresse (ADR) der Speichermittel (mm) entspricht, wobei NA die mathematische Formel erfüllt:

NA = Tdc - {S·ENTIER(Tdc/S)}

in der Tdc den Zieltastgrad angibt, S die Differenz zwischen zwei diskreten Werten des Tastgrades angibt und ENTIER ein Operator ist, der die ganze Zahl eines Operanden definiert; und die Umschaltmittel (SO), um das Schaltmuster (SP) zu empfangen, mit einem Ausgang (MO) der Speichermittel (MM) gekoppelt sind, deren Adresse (ADR) mit Hilfe der Zahl NA ausgewählt worden ist.