JP2005506711A - Thin film transistor substrate using low dielectric constant insulating film and manufacturing method thereof - Google Patents

Thin film transistor substrate using low dielectric constant insulating film and manufacturing method thereof Download PDF

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Abstract

薄膜トランジスターアレイ基板は、 絶縁基板、前記基板に形成されたゲート線集合、及び前記ゲート線集合の上を横切ると共に前記ゲート線集合から絶縁されているデータ線集合を備える。 薄膜トランジスタは、ゲート線集合及びデータ線集合に接続される。保護膜が a-Si:C:O 又は a-Si:O:F で、前記薄膜トランジスタの上に形成される。 画素電極が前記保護膜上に形成されると共に前記薄膜トランジスタ群に接続される。この構造において、 寄生容量の問題が解決されつつ、 開口比を向上させ、加工時間を低減させる。The thin film transistor array substrate includes an insulating substrate, a gate line set formed on the substrate, and a data line set crossing the gate line set and insulated from the gate line set. The thin film transistor is connected to the gate line set and the data line set. A protective film is a-Si: C: O or a-Si: O: F and is formed on the thin film transistor. A pixel electrode is formed on the protective film and connected to the thin film transistor group. This structure improves the aperture ratio and reduces processing time while solving the problem of parasitic capacitance.

Description

【技術分野】
【０００１】
本発明は、低誘電率絶縁層を有する薄膜トランジスタ基板及びその製造方法に関するものである。
【背景技術】
【０００２】
薄膜トランジスタ基板は液晶表示装置や有機ＥＬ（electro luminescence）表示装置などで各画素を独立的に駆動するための回路基板として用いられる。薄膜トランジスタ基板は走査信号を伝達する走査信号配線またはゲート配線と、画像信号を伝達する画像信号線またはデータ配線とが形成されており、ゲート配線及びデータ配線と連結されている薄膜トランジスタ、薄膜トランジスタと連結されている画素電極、ゲート配線を覆って絶縁するゲート絶縁膜及び薄膜トランジスタとデータ配線を覆って絶縁する保護膜などから構成されている。薄膜トランジスタはゲート配線に接続されたゲート電極とチャンネルを形成する半導体層、データ配線の一部であるソース電極とドレーン電極及びゲート絶縁膜と保護膜などからなる。薄膜トランジスタはゲート配線を通じて伝達される走査信号により、データ配線を通じて伝達される画像信号を画素電極に伝達または遮断するスイッチング素子である。
【０００３】
大型で高精細の液晶表示装置が求められていることに伴い、各種寄生容量の増加による信号歪曲問題が至急解決しなければならない問題として浮上している。また、ノートブックコンピュータでの消費電力減少とテレビ用液晶表示装置での可視聴距離を増加させるための輝度向上が必要となって、開口率の増大要求が大きくなっている。ところが、開口率を増大させるためには画素電極をデータ配線上にまで重なるように形成する必要があるが、このようにすると画素電極とデータ線の間の寄生容量が増加してしまう。寄生容量増加による問題を解決するためには画素電極とデータ線間の垂直離隔を十分に確保しなければならず、垂直離隔確保のために従来は主に有機絶縁膜で保護膜を形成していた。しかし、有機絶縁膜を利用する工程は次のような短所を持つ。まず、材料費が高い。特に、スピンコーティングの際に失われる量が多いため材料費の増加をもたらす。次に、有機絶縁膜は耐熱性が不足していて後続工程が多くの制約を受ける。また、材料が固まりなどによって不純物粒子が発生する頻度が高い。近接する層との接着力が脆弱である。保護膜上に形成される画素電極の形成時の蝕刻誤差が非常に大きい。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする技術的課題は、高開口率を有して寄生容量問題がない薄膜トランジスタ基板を提供することにある。
【課題を解決するための手段】
【０００５】
このような課題を解決するために本発明では低誘電率ＣＶＤ膜を利用する。
具体的には、絶縁基板、前記絶縁基板上に形成されている第１信号線、
前記第１信号線上に形成されている第１絶縁膜、前記第１絶縁膜上に形成されており、前記第１信号線と交差している第２信号線、前記第１信号線及び前記第２信号線と連結されている薄膜トランジスタ、低誘電率ＣＶＤ膜であって前記薄膜トランジスタ上に形成されており、前記薄膜トランジスタの所定電極を露出させる第１接触孔を有する第２絶縁膜、前記第２絶縁膜上に形成されており、前記第１接触孔を通じて前記薄膜トランジスタの所定電極と連結されている第１画素電極を含む薄膜トランジスタ基板を備える。
【０００６】
この時、前記第１絶縁膜は低誘電率ＣＶＤ膜である下部膜と窒化シリコン膜である上部膜とで構成でき、前記第１画素電極は光を反射させる不透明な導電物質で構成できて、前記第２絶縁膜は表面に凹凸パターンが有ってもよい。また、低誘電率ＣＶＤ膜であって前記第１画素電極上に形成されており、前記第１画素電極の所定部分を露出させる第２接触孔を有する第３絶縁膜、及び前記第３絶縁膜の上に形成されており、前記第２接触孔を通じて前記第１画素電極と連結されており、光を反射させる不透明な導電物質から構成されている第２画素電極を更に含み、前記第１画素電極は透明な導電物質から構成されており、前記第２画素電極は前記第１画素電極を透過した光が通過できる所定の開口部を有することができる。前記低誘電率ＣＶＤ膜はａ-Ｓｉ:Ｃ:Ｏまたはａ-Ｓｉ:Ｏ:Ｆで構成できる。また、前記低誘電率ＣＶＤ膜の誘電率は２から４の間の値を有するのが好ましい。
【０００７】
一方、絶縁基板上に形成されているデータ線を含むデータ配線、前記絶縁基板上に形成されている赤、緑、青の色フィルター、低誘電率ＣＶＤ膜であって前記データ配線及び前記色フィルターの上に形成されており、前記データ配線の所定部分を露出させる第１接触孔を有するバッファー層、前記バッファー層上に形成されており、前記データ線と交差して画素を定義するゲート線及び前記ゲート線と連結されているゲート電極を含むゲート配線、前記ゲート配線上に形成されており、前記第１接触孔の少なくとも一部分を露出させる第２接触孔を有するゲート絶縁膜、前記ゲート電極上部の前記ゲート絶縁膜上に形成されている半導体層、前記第１接触孔及び前記第２接触孔を通じて前記データ線と連結されており、少なくとも一部分が前記半導体層と接しているソース用電極、前記半導体層上で前記ソース用電極と対向しているドレーン用電極、及び前記ドレーン用電極と連結されている画素電極を含む画素配線を含む薄膜トランジスタ基板を用意し、色フィルターを薄膜トランジスタアレイの下に形成することもできる。
【０００８】
ここで、前記半導体層パターンは第１非晶質シリコン膜と、前記第１非晶質シリコン膜よりバンドギャップの低い第２非晶質シリコン膜の二重層構造として構成できて、前記データ線と同じ層及び同じ物質で形成されており、前記半導体層パターンに対応する部分に位置する光遮断部をさらに含むことができる。
このような薄膜トランジスタ基板は、絶縁基板上にデータ線を含むデータ配線を形成する第１段階、前記基板上部に赤、緑、青の色フィルターを形成する第２段階、低誘電率ＣＶＤ膜を蒸着して、前記データ配線及び前記色フィルターを覆うバッファー層を形成する第３段階、前記絶縁膜上部にゲート線及びゲート電極を含むゲート配線を形成する第４段階、前記ゲート配線を覆うゲート絶縁膜を形成する第５段階、前記ゲート絶縁膜上に島模様の抵抗性接触層と半導体層パターンを形成する同時に、前記ゲート絶縁膜と前記バッファー層に前記データ線一部を露出する第１接触孔を形成する第６段階、前記島模様の抵抗性接触層パターンの上に互いに分離して形成されており、同じ層で作られたソース用電極及びドレーン用電極と、前記ドレーン用電極と連結された画素電極を含む画素配線を形成する第７段階、前記ソース用電極と前記ドレーン用電極の間に位置する前記抵抗性接触層パターンの露出部分を除去して、前記抵抗性接触層パターンを両側に分離する第８段階を含む方法で製造する。
【０００９】
ここで、第６段階は、前記ゲート絶縁膜上に非晶質シリコン膜、不純物がドーピングされた非晶質シリコン膜を順次に蒸着する段階、前記ゲート電極上の所定面積を覆っている所定の厚さの第１部分、前記第１接触孔が形成される部分を除いた残り部分を覆っており、前記第１部分より薄い第２部分からなる感光膜パターンを形成する段階、前記感光膜の第１部分及び第２部分をマスクとしてその下部の前記不純物がドーピングされた非晶質シリコン膜、前記非晶質シリコン膜、前記ゲート絶縁膜及び前記バッファー層を蝕刻して前記第１接触孔を形成する段階、前記感光膜パターンの第２部分を除去する段階、前記感光膜パターンの第１部分をマスクとしてその下部の前記不純物がドーピングされた非晶質シリコン膜及び前記非晶質シリコン膜を蝕刻して、前記島模様の半導体層パターンと前記抵抗性接触層パターンを形成する段階、前記感光膜パターンの第１部分を除去する段階を含む段階であることができる。
【００１０】
また、絶縁基板、前記基板上に形成されており、ゲート線、ゲート電極及びゲートパッドを含むゲート配線、前記ゲート配線上に形成されており、少なくとも前記ゲートパッドを露出させる接触孔を有するゲート絶縁膜、前記ゲート絶縁膜上に形成されている半導体層パターン、前記半導体層パターン上に形成されている接触層パターン、前記接触層パターン上に形成されており、前記接触層パターンと実質的に同じ形態を有し、ソース電極、ドレーン電極、データ線及びデータパッドを含むデータ配線、前記データ配線上に形成されており、前記ゲートパッド、前記データパッド及び前記ドレーン電極を露出させる接触孔を有し、低誘電率ＣＶＤ膜からなる保護膜パターン、前記ゲートパッド、データパッド及びドレーン電極と各々電気的に連結される透明電極層パターンを含む液晶表示装置用薄膜トランジスタ基板を用意する。
【００１１】
この時、前記絶縁基板上の前記ゲート配線と同一層に形成されている維持容量線、前記維持容量と重なっており、前記半導体パターンと同一層に形成されている維持蓄電器用半導体パターン、前記維持蓄電器用半導体パターン上に形成されており、前記維持蓄電器用半導体パターンと同じ平面的模様を有する維持蓄電器用接触層パターン及び前記維持蓄電器用接触層パターン上に形成されており、前記維持蓄電器用半導体パターンと同じ平面的模様を有する維持蓄電器用導電体パターンをさらに含み、前記維持蓄電器用導電体パターンは前記透明電極パターンの一部と連結されていてもよい。
【００１２】
このような薄膜トランジスタ基板は、絶縁基板上にゲート線、前記ゲート線と連結されているゲート電極及び前記ゲート線と連結されているゲートパッドを含むゲート配線を形成する段階、ゲート絶縁膜を形成する段階、半導体層を形成する段階、導電物質を積層しパターン化して、前記ゲート線と交差するデータ線、前記データ線と連結されているデータパッド、前記データ線と連結されており、前記ゲート電極に隣接するソース電極、及び前記ゲート電極に対して前記ソース電極の対向側に位置するドレーン電極を含むデータ配線を形成する段階、低誘電率ＣＶＤ膜を蒸着して保護膜を形成する段階、前記ゲート絶縁膜と共に前記保護膜をパターン化して、前記ゲートパッド、前記データパッド及び前記ドレーン電極を各々露出する接触孔を形成する段階、透明導電膜を積層しパターン化して、前記接触孔を通じて前記ゲートパッド、前記データパッド及び前記ドレーン電極と各々連結される補助ゲートパッド、補助データパッド及び画素電極を形成する段階を含む方法で製造する。
【００１３】
この時、前記保護膜を形成する段階は、気体状態のＳｉＨ(ＣＨ３)３、ＳｉＯ２(ＣＨ３)４、（ＳｉＨ)４Ｏ４(ＣＨ３)４、Ｓｉ（Ｃ２Ｈ５Ｏ)４のうちの少なくともいずれか一つを基本ソースとして使用し、Ｎ２ＯまたはＯ２を酸化剤として使用してＰＥＣＶＤ法により蒸着したり、気体状態のＳｉＨ４、ＳｉＦ４のうちの少なくともいずれか一つとＣＦ４とＯ２を添加した気体とを使用し、ＰＥＣＶＤ法により蒸着する段階であり得る。
【００１４】
また、前記データ配線及び前記半導体層は、第１部分、前記第１部分より厚さが厚い第２部分、前記第１厚さより厚さが薄い第３部分を有する感光膜パターンを利用する写真蝕刻工程で一緒に形成でき、前記写真蝕刻工程で、前記第１部分は前記ソース電極と前記ドレーン電極の間に位置するように形成し、前記第２部分は前記データ配線上部に位置するように形成するのが好ましい。また、前記ゲート絶縁膜を形成する段階は、低誘電率ＣＶＤ膜を蒸着する第１段階及び窒化シリコン膜を蒸着する第２段階からなり、前記第１段階と前記第２段階は真空の維持される状態で行う段階であり得る。以上において、前記低誘電率ＣＶＤ膜の誘電率は２から４までの間の値を有する。
【発明の効果】
【００１５】
本発明では低誘電率ＣＶＤ膜を使用して保護膜を形成するので寄生容量問題を解消して高開口率構造を実現でき、工程時間を短縮できて、有機絶縁膜を使用する時に発生する材料費の上昇、耐熱性不足、隣接膜との接着力不足などの問題を解決できる。
【発明を実施するための最良の形態】
【００１６】
以下、添付した図面を参照して本発明の実施例について説明する。
図１は本発明の第１実施例による液晶表示装置用薄膜トランジスタ基板であり、図２は図１に示した薄膜トランジスタ基板のII−II線に対する断面図である。
絶縁基板１０の上にクロム（Cr）またはモリブデン（Mo）合金などで構成された第１ゲート配線層２２１、２４１、２６１と、アルミニウム（Ａl）または銀（Ａｇ）合金などで構成された第２ゲート配線層２２２、２４２、２６２の二重層として構成されるゲート配線が形成されている。ゲート配線は横方向に伸びているゲート線２２、ゲート線２２の端に連結されていて外部からのゲート信号の印加を受けてゲート線に伝達するゲートパッド２４、及びゲート線２２に連結されている薄膜トランジスタのゲート電極２６を含む。
【００１７】
基板１０の上には窒化シリコン（SiNx）などからなるゲート絶縁膜３０がゲート配線２２、２４、２６を覆っている。
ゲート電極２４のゲート絶縁膜３０の上部には非晶質シリコンなどの半導体からなる半導体層４０が島模様に形成されており、半導体層４０の上部にはシリサイドまたはｎ形不純物が高濃度でドーピング（活性剤として添加）されているｎ+水素化非晶質シリコンなどの物質で作られた抵抗性接触層５４、５６が各々形成されている。
【００１８】
抵抗性接触層５４、５６及びゲート絶縁膜３０の上にはデータ線アセンブリが２重層構造で形成されている。データ戦アセンブリは、Ｃｒ合金やＭｏ合金などからなる第１データ配線層６２１、６５１、６６１、６８１と、ＡlまたはＡｇ合金などからなる第２データ配線層６２２、６５２、６６２、６８２の二重層になっている。データ配線６２、６５、６６、６８は縦方向に形成され、ゲート線２２と交差して画素を定義するデータ線６２、データ線６２の分枝であり、抵抗性接触層５４の上部まで延びているソース電極６５、データ線６２の一端に連結されており、外部からの画像信号の印加を受けるデータパッド６８、ソース電極６５と分離されており、ゲート電極２６に対してソース電極６５の反対側抵抗性接触層５６の上部に形成されているドレーン電極６６を含む。
【００１９】
データ配線６２、６５、６６、６８及びこれらが遮ることのない半導体層４０の上部には、ＰＥＣＶＤ（プラズマ強化ＣＶＤ）法によって蒸着されたａ−Ｓｉ：Ｃ：Ｏ膜またはａ−Ｓｉ：Ｏ：Ｆ膜（低誘電率ＣＶＤ膜）からなる保護膜７０が形成されている。ＰＥＣＶＤ法によって蒸着されたａ−Ｓｉ：Ｃ：Ｏ膜とａ−Ｓｉ：Ｏ：Ｆ膜（低誘電率ＣＶＤ膜）は誘電定数が４以下（誘電定数は２ないし４の間の値を有する）であって誘電率が非常に低い。従って、厚さが薄くても寄生容量問題が発生しない。さらに、他の膜との接着性及び段差被覆性（step coverａｇe）が優れている。また、無機質ＣＶＤ膜であるので耐熱性が有機絶縁膜に比べて優れている。同時に、ＰＥＣＶＤ法によって蒸着されたａ−Ｓｉ：Ｃ：Ｏ膜とａ−Ｓｉ：Ｏ：Ｆ膜（低誘電率ＣＶＤ膜）は蒸着速度や蝕刻速度が窒化シリコン膜に比べて４〜１０倍速いので、工程時間面からも非常に有利である。
【００２０】
保護膜７０にはドレーン電極６６及びデータパッド６８を各々露出する接触孔７６、７８が形成されており、ゲート絶縁膜３０と共にゲートパッド２４を露出する接触孔７４が形成されている。この時、パッド２４、６８を露出する接触孔７４、７８は角を有したり円形の多様な模様で形成でき、面積は２ｍｍ×６０μｍを超えず、０.５ｍｍ×１５μｍ以上であるのが好ましい。
【００２１】
保護膜７０の上には接触孔７６を通じてドレーン電極６６と電気的に連結されており、画素に位置する画素電極８２が形成されている。また、保護膜７０の上には接触孔７４、７８を通じて各々ゲートパッド２４及びデータパッド６８と連結されている補助ゲートパッド８６及び補助データパッド８８が形成されている。ここで、画素電極８２と補助ゲート及びデータパッド８６、８８はＩＴＯ（インジウム錫酸化物）またはＩＺＯ（インジウム亜鉛酸化物 ）から構成されている。
【００２２】
ここで、画素電極８２は図１及び図２のように、ゲート線２２と重なって維持蓄電器をなし、維持容量が足りない場合には、ゲート配線２２、２４、２６と同一層に維持容量用配線を追加することもできる。
また、画素電極８２はデータ線６２とも重なるように形成して開口率を極大化している。このように開口率を極大化するために画素電極８２をデータ線６２と重ねて形成しても、保護膜７０の誘電率が低いためこれらの間で形成される寄生容量は問題にならない程度に小さい。
【００２３】
以下、このような本発明の第１実施例による薄膜トランジスタ基板の製造法について、図３ａ乃至図７ｂを参照して詳細に説明する。
まず、図３ａ及び３ｂに示したように、基板１０の上にＣｒまたはＭｏ合金などを蒸着して第１ゲート配線層２２１、２４１、２６１を積層し、ＡlまたはＡｇ合金などを蒸着して第２ゲート配線層２２２、２４２、２６２を積層した後にパターニングして、ゲート線２２、ゲート電極２６及びゲートパッド２４を含む横方向に伸びているゲート配線を形成する。
【００２４】
この時、第１ゲート配線層２２１、２４１、２６１をＭｏ合金で形成し、第２ゲート配線層２２２、２４２、２６２をＡｇ合金で形成した場合には、これら二つの層が全てＡｇ合金蝕刻剤であるリン酸、硝酸、酢酸及び超純水（deionized water）を混合した物質によって蝕刻される。従って、一回の蝕刻工程により二重層のゲート配線２２、２４、２６を形成できる。また、リン酸、硝酸、酢酸及び超純水混合物によるＡｇ合金とＭｏ合金に対する蝕刻比はＡｇ合金に対する蝕刻比がより大きいので、ゲート配線に必要な３０゜程度の細り（taper）角が得られる。
【００２５】
次に、図４ａ及び図４ｂに示したように、窒化シリコンからなるゲート絶縁膜３０、非晶質シリコンからなる半導体層４０、ドーピングされた非晶質シリコン層５０の３層膜を連続して積層し、半導体層４０とドーピングされた非晶質シリコン層５０を写真蝕刻して、ゲート電極２４上部のゲート絶縁膜３０の上に島模様の半導体層４０と抵抗性接触層５０を形成する。
【００２６】
次に、図５ａ乃至図５ｂに示したように、ＣｒまたはＭｏ合金などを基板１０に蒸着して第１データ配線層６５１、６６１、６８１を積層し、ＡlまたはＡｇ合金などを蒸着して第２データ配線層６５２、６６２、６８２を積層した後に写真蝕刻して、ゲート線２２と交差するデータ線６２、データ線６２と連結されてゲート電極２６の上部まで延びているソース電極６５、外部から画像信号を受信するデータ線６２の一端に連結されているデータパッド６８、及びソース電極６４と分離されており、ゲート電極２６を中心にソース電極６５と対向するドレーン電極６６を含むデータ配線を形成する。
【００２７】
次に、データ配線６２、６５、６６、６８で遮らないドーピングされた非晶質シリコン層５０を蝕刻してゲート電極２６を中心に両側に分離させる一方、両側のドーピングされた非晶質シリコン層５５、５６の間の半導体層４０を露出させる。次に、露出された半導体層４０の表面を安定化させるために酸素プラズマを実施するのが好ましい。
次に、図６ａ及び６ｂのように、ａ−Ｓｉ：Ｃ：Ｏ膜またはａ−Ｓｉ：Ｏ：Ｆ膜を化学気相蒸着（ＣＶＤ）法によって成長させて保護膜７０を形成する。この時、ａ−Ｓｉ：Ｃ：Ｏ膜の場合には気体状態のＳｉＨ（ＣＨ３）３、ＳｉＯ２（ＣＨ３）４、（ＳｉＨ）４Ｏ４（ＣＨ３）４、Ｓｉ（Ｃ２Ｈ５Ｏ）４などを基本ソースとして使用し、Ｎ２ＯまたはＯ２などの酸化剤とＡｒまたはＨｅなどを混合した気体を落としながら蒸着する。また、ａ−Ｓｉ：Ｏ：Ｆ膜の場合にはＳｉＨ４、ＳｉＦ４等にＯ２を添加した気体を落としながら蒸着する。この時、フッ素の補助ソースとしてＣＦ４を添加することもできる。
【００２８】
次に、ゲート絶縁膜３０と共に保護膜７０をパターニングして、ゲートパッド２４、ドレーン電極６６及びデータパッド６８を露出する接触孔７４、７６、７８を形成する。ここで、接触孔７４、７６、７８は角を有する模様または円形の模様に形成でき、パッド２４、６８を露出する接触孔７４、７８の面積は２ｍｍ×６０μｍを超えず、０.５ｍｍ×１５μｍ以上であるのが好ましい。
【００２９】
次に、最後に図１及び２に示したように、ＩＴＯまたはＩＺＯ膜を蒸着し写真蝕刻して、第１接触孔７６を通じてドレーン電極６６と連結される画素電極８２と第２及び第３接触孔７４、７８を通じてゲートパッド２４及びデータパッド６８と各々連結される補助ゲートパッド８６、及び補助データパッド８８を形成する。ＩＴＯやＩＺＯを積層する前の予熱（pre-heating）工程で使用する気体は窒素を利用するのが好ましい。これは接触孔７４、７６、７８を通じて露出している金属膜２４、６６、６８の上部に金属酸化膜が形成されることを防止するためである。
【００３０】
以上のように、ＰＥＣＶＤで形成したａ−Ｓｉ：Ｃ：Ｏまたはａ−Ｓｉ：Ｏ：Ｆなどの低誘電率絶縁膜（低誘電率ＣＶＤ膜）を保護膜７０として使用することにより寄生容量問題を解決でき、従って、開口率を極大化できる。それだけでなく、蒸着及び蝕刻速度が速くなるので工程時間を縮小できる。
図７は本発明の第２実施例による液晶表示装置用薄膜トランジスタ基板の配置図であり、図８及び図９は各々図７に示した薄膜トランジスタ基板をVIII−VIII’線及びIX−IX’線による断面図である。
【００３１】
まず、絶縁基板１０の上に、第１実施例と同一にＣｒまたはＭｏ合金などからなる第１ゲート配線層２２１、２４１、２６１とＡlまたはＡｇ合金などからなる第２ゲート配線層２２２、２４２、２６２の二重層からなるゲート配線が形成されている。ゲート配線はゲート線２２、ゲートパッド２４及びゲート電極２６を含む。
基板１０の上にはゲート線２２と平行に維持電極線２８が形成されている。維持電極線２８もまた第１ゲート配線層２８１と第２ゲート配線層２８２の二重層になっている。維持電極線２８は後述する画素電極８２と連結された維持蓄電器用導電体パターン６４と重なって画素の電荷保存能力を向上させる維持蓄電器をなし、後述する画素電極８２とゲート線２２の重なりで発生する維持容量が十分である場合には形成しないこともある。維持電極線２８には通常、上部基板の共通電極と同じ電圧が印加される。
【００３２】
ゲート配線２２、２４、２６及び維持電極線２８の上には窒化シリコン（SiNx）などからなるゲート絶縁膜３０が形成されてゲート配線２２、２４、２６、２８を覆っている。
ゲート絶縁膜３０の上には水素化非晶質シリコン（hydrogenated amorphous silicon）などの半導体からなる半導体パターン４２、４８が形成されており、半導体パターン４２、４８の上にはリン（P）などのｎ形不純物が高濃度でドーピングされている非晶質シリコンなどからなる第１から第３の抵抗性接触層（ohmic contact layer）パターン５５、５６、５８が形成されている。
【００３３】
抵抗性接触層パターン５５、５６、５８の上にはＣｒまたはＭｏ合金などからなる第１データ配線層６２１、６４１、６５１、６６１、６８１と、ＡlまたはＡｇ合金などからなる第２データ配線層６２２、６４２、６５２、６６２、６８２の二重層からなるデータ配線６２、６４、６５、６６、６８が形成されている。データ配線は縦方向に形成されているデータ線６２、データ線６２の一端に連結されて外部からの画像信号の印加を受けるデータパッド６８、及びデータ線６２の分枝である薄膜トランジスタのソース電極６５からなるデータ線部６２、６８、６５を含み、また、データ線部６２、６８、６５と分離されており、ゲート電極２６または薄膜トランジスタのチャンネル部Ｃに対してソース電極６５の反対側に位置する薄膜トランジスタのドレーン電極６６と、維持電極線２８上に位置している維持蓄電器用導電体パターン６４も含む。維持電極線２８を形成しない場合には維持蓄電器用導電体パターン６４も形成しない。
【００３４】
データ配線６２、６４、６５、６６、６８はＡlまたはＡｇの単一層で形成することもできる。
第１から第３の接触層パターン５５、５６、５８はその下部の半導体パターン４２、４８とその上部のデータ配線６２、６４、６５、６６、６８の接触抵抗を低くする役割を果たし、データ配線６２、６４、６５、６６、６８と完全に同じ形態を有する。つまり、データ線部中間層パターン５５はデータ線部６２、６８、６５と同一で、ドレーン電極用中間層パターン５６はドレーン電極６６と同一で、維持蓄電器用中間層パターン５８は維持蓄電器用導電体パターン６４と同一である。
【００３５】
一方、半導体パターン４２、４８は薄膜トランジスタのチャンネル部Ｃを除いてはデータ配線６２、６４、６５、６６、６８及び抵抗性接触層パターン５５、５６、５８と同じ形態を有している。具体的には、維持蓄電器用半導体パターン４８と維持蓄電器用導電体パターン６４及び維持蓄電器用接触層パターン５８は同じ形態であるが、薄膜トランジスタ用半導体パターン４２はデータ配線及び接触層パターンの残りの部分と多少異なる。つまり、チャンネル部Ｃでデータ線部６２、６８、６５、特にソース電極６５とドレーン電極６６が分離されており、第１及び第２の抵抗接触層５５、５６も分離されているが、薄膜トランジスタ用半導体パターン４２はこのところで切れずに連結されて薄膜トランジスタのチャンネルを生成する。
【００３６】
データ配線６２、６４、６５、６６、６８上にはＰＥＣＶＤ法によって蒸着されたａ−Ｓｉ： Ｃ： Ｏ膜またはａ−Ｓｉ：Ｏ：Ｆ膜（低誘電率ＣＶＤ膜）からなる保護膜７０が形成されている。ＰＥＣＶＤ法によって蒸着されたａ−Ｓｉ：Ｃ：Ｏ膜とａ−Ｓｉ：Ｏ：Ｆ膜（低誘電率ＣＶＤ膜）は誘電定数が４以下であって誘電率が非常に低い。従って、厚さが薄くても寄生容量問題が発生しない。また、他の膜との接着性及び段差被覆性が優れている。さらに、無機質ＣＶＤ膜であるので耐熱性が有機絶縁膜に比べて優れている。同時に、ＰＥＣＶＤ法によって蒸着されたａ−Ｓｉ：Ｃ：Ｏ膜とａ−Ｓｉ：Ｏ：Ｆ膜（低誘電率ＣＶＤ膜）は蒸着速度や蝕刻速度が窒化シリコン膜に比べて４〜１０倍速いので、工程時間面でも非常に有利である。
【００３７】
保護膜７０はドレーン電極６６、データパッド６８及び維持蓄電器用導電体パターン６４を露出させる接触孔７６、７８、７２を有しており、また、ゲート絶縁膜３０と共にゲートパッド２４を露出させる接触孔７４を有している。
保護膜７０上には薄膜トランジスタから画像信号を受けてカラーフィルター基板の共通電極と共に電場を生成する画素電極８２が形成されている。画素電極８２はＩＴＯまたはＩＺＯなどの透明な導電物質で形成され、ドレーン電極６６と物理的、電気的に連結されて画像信号の伝達を受ける。また、画素電極８２は隣接するゲート線２２及びデータ線６２と重なって開口率を高めているが、重ならないこともある。また、画素電極８２は接触孔７２を通じて維持蓄電器用導電体パターン６４とも連結されて導電体パターン６４に画像信号を伝達する。一方、ゲートパッド２４及びデータパッド６８上には接触孔７４、７８を通じて各々これらと連結される補助ゲートパッド８６及び補助データパッド８８が形成されており、これらはパッド２４、６８と外部回路装置との接着性を補完しパッドを保護する役割を果たすもので必須なものではなく、これらの適用如何は選択的である。
【００３８】
以下、薄膜トランジスタ基板を４枚のマスクを用いて製造する方法について、詳細に図１０ａ乃至図１７ｃを参照して説明する。
まず、図１０ａ乃至１０ｃに示したように、ＣｒまたはＭｏ合金などを基板１０に蒸着して第１ゲート配線層２２１、２４１、２６１、２８１を積層し、ＡlまたはＡｇ合金などを蒸着して第２ゲート配線層２２２、２４２、２６２、２８２を積層した後、写真蝕刻してゲート線２２、ゲートパッド２４、ゲート電極２６を含むゲート配線と維持電極線２８を形成する。
【００３９】
その後、図１１ａ及び１１ｂに示したように、ゲート絶縁膜３０、半導体層４０、中間層５０を化学気相蒸着法を用いて各々１，５００Å乃至５，０００Å、５００Å乃至２，０００Å、３００Å乃至６００Åの厚さで連続蒸着し、次いで、ＣｒまたはＭｏ合金などからなる第１導電膜６０１とＡlまたはＡｇ合金からなる第２導電膜６０２をスパッタリングなどの方法で抵抗接触層５０に蒸着して導電体層６０を形成した後、その上に感光膜１１０を１乃至２μｍの厚さで塗布する。
【００４０】
その後、マスクを通して感光膜１１０に光を照射した後、現像して、図１２ｂ及び１２ｃに示したように、感光膜パターン１１２、１１４を形成する。この時、感光膜パターン１１２、１１４の中でチャンネル部Ｃ、即ち、ソース電極６５とドレーン電極６６の間に位置した第１部分１１４は第２部分１１２より厚さを薄くするようにし、その他の部分Ｂの感光膜は全て除去する。この時、チャンネル部Ｃに残っている感光膜１１４の厚さとデータ配線部Ａに残っている感光膜１１２の厚さの比は後述する蝕刻工程での工程条件によって異なるようにしなければならず、第１部分１１４の厚さを第２部分１１２の厚さの１／２以下とするのが好ましく、例えば、４，０００Å以下であるのがよい。
【００４１】
このように、位置によって感光膜の厚さを異にする方法としては多様なものが有り得、ａ領域の光透過量を調節するために主にスリット（slit）または格子形態のパターンを形成したり半透明膜を使用する。
この時、スリットの幅は露光時に使用する露光器の分解能より小さいのが好ましく、半透明膜を利用する場合にはマスクを製作する時に透過率を調節するために異なる透過率を有する薄膜を利用したり厚さの異なる薄膜を利用できる。
【００４２】
このようなマスクを通して感光膜に光を照射すると光に直接露出される部分では高分子が完全に分解され、スリットパターンまたは半透明膜が形成されている部分では光の照射量が少ないので高分子は完全分解されていない状態であり、遮光幕で遮った部分では高分子が殆ど分解されない。次いで、感光膜を現像すると、高分子の分子が分解されない部分のみが残り、光が少なく照射された中央部分には光に全く照射されない部分より厚さの薄い感光膜を残せる。この時、露光時間を長くすると全ての分子が分解されるので、そうならないようにしなければならない。
【００４３】
このような、厚さの薄い感光膜１１４は、リフローの可能な物質で作られた感光膜を利用し、光が完全に透過できる部分と光が完全に透過できない部分とに分けられた通常のマスクで露光した後に現像し、リフローさせて、感光膜が残留しない部分に感光膜の一部を流れ落ちるようにすることによって、形成することもできる。
次いで、感光膜パターン１１４及びその下部の膜、即ち、導電体層６０、中間層５０及び半導体層４０に対する蝕刻を進める。この時、データ配線部Ａにはデータ配線及びその下部の膜がそのまま残っており、チャンネル部Ｃには半導体層のみが残っていなければならず、残りの部分Ｂには上の３個の層６０、５０、４０が全て除去されてゲート絶縁膜３０が露出されなければならない。
【００４４】
まず、図１３ａ及び１３ｂに示したように、その他の部分Ｂの露出されている導電体層６０を除去してその下部の中間層５０を露出させる。この過程では乾式蝕刻または湿式蝕刻法の両方を使用でき、この時、導電体層６０は蝕刻され感光膜パターン１１２、１１４は殆ど蝕刻されない条件下で行うのが好ましい。しかし、乾式蝕刻の場合、導電体層６０のみを蝕刻し感光膜パターン１１２、１１４は蝕刻されない条件を探すことが難しく、感光膜パターン１１２、１１４も共に蝕刻される条件下で行える。この場合には湿式蝕刻の場合より第１部分１１４の厚さを厚くしてこの過程で第１部分１１４が除去されて下部の導電体層６０が露出されることが発生しないようにする。
【００４５】
このようにすると、図１３ａ及び図１３ｂに示したように、チャンネル部Ｃ及びデータ配線部Ｂの導電体層、即ち、ソース／ドレーン用導電体パターン６７と維持蓄電器用導電体パターン６８のみが残り、その他の部分Ｂの導電体層６０は全て除去されてその下部の中間層５０が露出される。この時に残った導電体パターン６７、６４はソース及びドレーン電極６５、６６が分離されずに連結されている点を除いてはデータ配線６２、６４、６５、６６、６８の形態と同一である。また、乾式蝕刻を使用した場合、感光膜パターン１１２、１１４もある程度の厚さで蝕刻される。
【００４６】
次いで、図１４ａ及び１４ｂに示したように、その他の部分Ｂの露出された中間層５０及びその下部の半導体層４０を感光膜の第１部分１１４と共に乾式蝕刻法で同時に除去する。この時の蝕刻は感光膜パターン１１２、１１４と中間層５０及び半導体層４０が同時に蝕刻されゲート絶縁膜３０は蝕刻されない条件下で行わなければならず、特に感光膜パターン１１２、１１４と半導体層４０に対する蝕刻比が殆ど同じ条件で蝕刻するのが好ましい。例えば、ＳＦ６とＨＣＬの混合気体、またはＳＦ６とＯ２の混合気体を用いると殆ど同じ厚さで二つの膜を蝕刻できる。感光膜パターン１１２、１１４と半導体層４０に対する蝕刻比が同じ場合、第１部分１１４の厚さは半導体層４０と中間層５０の厚さを合わせたものと同じか、それより小さくなければならない。
【００４７】
このようにすると、図１４ａ及び１４ｂに示したように、チャンネル部Ｃの第１部分１１４が除去されてソース／ドレーン用導電体パターン６７が露出され、その他の部分Ｂの中間層５０及び半導体層４０が除去されてその下部のゲート絶縁膜３０が露出される。一方、データ配線部Ａの第２部分１１２も蝕刻されるので厚さが薄くなる。また、この段階で半導体パターン４２、４８が完成する。図面符号５７と５８は各々ソース／ドレーン用導電体パターン６７下部の中間層パターンと維持蓄電器用導電体パターン６４下部の中間層パターンを指す。
【００４８】
次いで、灰化処理（ashing）を通じてソース／ドレーン用導電体パターン６７の表面に残っている感光膜クズを除去する。
その次、図１５ａ及び１５ｂに示したように、チャンネル部Ｃのソース／ドレーン用導電体パターン６７及びその下部の中間層パターン５７を蝕刻して除去する。この時、蝕刻はソース／ドレーン用導電体パターン６７と中間層パターン５７の両方に対して乾式蝕刻のみで行え、ソース／ドレーン用導電体パターン６７に対しては湿式蝕刻で、中間層パターン５７に対しては乾式蝕刻で行うこともできる。前者の場合、ソース／ドレーン用導電体パターン６７と中間層パターン５７の蝕刻選択比が大きい条件下で蝕刻を行うのが好ましく、これは蝕刻選択比が大きくない場合には蝕刻終点を探すことが難しいのでチャンネル部Ｃに残る半導体パターン４２の厚さを調節することが容易ではないためである。湿式蝕刻と乾式蝕刻を交互にする後者の場合には湿式蝕刻されるソース／ドレーン用導電体パターン６７の側面は蝕刻されるが、乾式蝕刻される中間層パターン５７は殆ど蝕刻されないので階段形態に形成される。蝕刻気体の例としてはＣＦ４とＨＣＬの混合気体またはＣＦ４とＯ２の混合気体があり、ＣＦ４とＯ２を使用すると均一な厚さで半導体パターン４２を残せる。この時、図１５ｂに示したように、半導体パターン４２の一部が除去されて厚さを薄くでき、感光膜パターンの第２部分１１２もこの時ある程度の厚さで蝕刻される。この時の蝕刻はゲート絶縁膜３０が蝕刻されない条件で行わなければならず、第２部分１１２が蝕刻されてその下部のデータ配線６２、６４、６５、６６、６８が露出されることがないように厚い感光膜パターンが好ましいことは当然である。
【００４９】
このようにすると、ソース電極６５とドレーン電極６６が分離されデータ配線６２、６４、６５、６６、６８とその下部の接触層パターン５５、５６、５８が完成する。
最後にデータ配線部Ａに残っている感光膜第２部分１１２を除去する。しかし、第２部分１１２の除去はチャンネル部Ｃソース／ドレーン用導電体パターン６７を除去した後、その下の中間層パターン５７を除去する前に行われることもできる。
【００５０】
前述のように、ドライエッチングのみの場合には一つの種類の蝕刻のみを使用するので工程が比較的に簡便であるが、適当な蝕刻条件を探すことが難しい。反面、前者の場合には蝕刻条件を探すことが比較的に容易であるが、工程が後者に比べて面倒な点がある。
その次、図１６ａ及び図１６ｂに示したように、ａ−Ｓｉ：Ｃ：Ｏ膜またはａ−Ｓｉ：Ｏ：Ｆ膜を化学気相蒸着（ＣＶＤ）法によって成長させて保護膜７０を形成する。この時、ａ−Ｓｉ：Ｃ：Ｏ膜の場合は気体状態のＳｉＨ（ＣＨ３）３、ＳｉＯ２（ＣＨ３）４、（ＳｉＨ）４Ｏ４（ＣＨ３）４、Ｓｉ（Ｃ２Ｈ５Ｏ）４などを基本ソースとして使用し、Ｎ２ＯまたはＯ２などの酸化剤とＡｒまたはＨｅなどを混合した気体を流しながら蒸着する。また、ａ−Ｓｉ：Ｏ：Ｆ膜の場合はＳｉＨ４、ＳｉＦ４等にＯ２を添加した気体を流しながら蒸着する。この時、フッ素の補助ソースとしてＣＦ４を添加することもできる。
【００５１】
次いで、図１７ａ乃至図１７ｃに示したように、保護膜７０をゲート絶縁膜３０と共に写真蝕刻してドレーン電極６６、ゲートパッド２４、データパッド６８及び維持蓄電器用導電体パターン６４を各々露出する接触孔７６、７４、７８、７２を形成する。この時、パッド２４、６８を露出する接触孔７４、７８の面積は２ｍｍ×６０μｍを超えず、０．５ｍｍ×１５μｍ以上であるのが好ましい。
【００５２】
最後に、図８乃至１０に示したように、４００乃至５００Åの厚さのＩＴＯ層またはＩＺＯ層を蒸着し写真蝕刻してドレーン電極６６及び維持蓄電器用導電体パターン６４に連結された画素電極８２、ゲートパッド２４に連結された補助ゲートパッド８６、及びデータパッド６８に連結された補助データパッド８８を形成する。
この時、画素電極８２、補助ゲートパッド８６及び補助データパッド８８をＩＺＯで形成する場合には蝕刻液としてクロム蝕刻液を使用できるので、これらを形成するための蝕刻過程で接触孔を通じて露出されたデータ配線やゲート配線金属が腐食されることを防止できる。このようなクロム蝕刻液としては（ＨＮＯ３／（ＮＨ４）２Ｃｅ（ＮＯ３）６／Ｈ２Ｏ）などがある。また、接触部の接触抵抗を最少化するためにはＩＺＯを常温から２００℃以下の範囲で積層するのが好ましく、ＩＺＯ薄膜を形成するために使用するターゲットはＩｎ２Ｏ３及びＺｎＯを含むのが好ましく、ＺｎＯの含有量は１５〜２０％範囲であるのが好ましい。
【００５３】
一方、ＩＴＯまたはＩＺＯを積層する前の予熱工程で使用する気体としては窒素を使用するのが好ましく、これは接触孔７２、７４、７６、７８を通じて露出された金属膜２４、６４、６６、６８の上部に金属酸化膜が形成されることを防止するためである。
このような本発明の第２実施例では第１実施例による効果だけでなくデータ配線６２、６４、６５、６６、６８とその下部の接触層パターン５５、５６、５８及び半導体パターン４２、４８を一つのマスクを用いて形成し、この過程でソース電極６５とドレーン電極６６を分離することによって製造工程を単純化できる。
【００５４】
本発明によるＣＶＤで形成したａ−Ｓｉ：Ｃ：Ｏ膜またはａ−Ｓｉ：Ｏ：Ｆ膜（低誘電率ＣＶＤ膜）は色フィルター上に薄膜トランジスタアレイを形成するＡＯＣ（array on color filter）構造で色フィルターと薄膜トランジスタを分離するバッファー層として使用しても有用である。
図１８は本発明の第３実施例による薄膜トランジスタ基板の配置図であり、図１９は、図１８に示した薄膜トランジスタ基板を、切断線XIX−XIXに沿って示した断面図である。図１９には薄膜トランジスタ基板である下部基板とこれと対向する上部基板を共に示した。
【００５５】
まず、下部基板には、絶縁基板１００の上部に銅、銅合金、銀、銀合金、アルミニウム及びアルミニウム合金などの物質のうちのいずれかの一つからなる下層２０１とクロム、モリブデン、モリブデン合金、窒化クロム及び窒化モリブデンなどの物質のうちのいずれかの一つからなる上層２０１を含むデータ配線１２０、１２１、１２４が形成されている。
【００５６】
データ配線１２０、１２１、１２４は縦方向に伸びているデータ線１２０、データ線１２０の端に連結されていて外部から画像信号の伝達を受けてデータ線１２０に伝達するデータパッド１２４、及びデータ線１２０の分枝であって基板１００の下部から薄膜トランジスタの半導体層１７０に入射する光を遮断する光遮断部１２１を含む。ここで、光遮断部１２１は漏洩する光を遮断するブラックマトリックスの機能も共に有し、データ線１２０から分離して断絶された配線として形成できる。
【００５７】
データ配線１２０、１２１、１２４は二重膜で形成されているが、銅または銅合金またはアルミニウム（Ａl）またはアルミニウム合金（Ａl ａｌｌｏｙ）、モリブデン（Ｍｏ）またはモリブデン−タングステン（ＭｏＷ）合金、クロム（Ｃｒ）、タンタル（Ｔａ）などの導電物質からなる単一膜で形成することもできる。
ここでは、データ配線１２０、１２１、１２４は、この後に形成される画素配線４１０、４１１、４１２及び補助パッド４１３、４１４がＩＴＯであることを考慮して、下層２０１を抵抗の小さい物質で形成し、上層２０２は異なる物質、特にＩＴＯとの接触特性が良い物質で形成した場合を例示した。具体的な例として、下層２０１をＡl−Ｎｄで形成し、上層２０２をＣｒＮｘで形成できる。
【００５８】
画素配線４１０、４１１、４１２及び補助パッド４１３、４１４がＩＺＯである場合にはデータ配線１２０、１２１、１２４をアルミニウムまたはアルミニウム合金の単一膜で形成するのが好ましく、銅がＩＺＯ及びＩＴＯとの接触特性に優れているので銅の単一膜で形成することもできる。
下部絶縁基板１００の上には端部がデータ配線１２０、１２１の端部と重なる赤（Ｒ）、緑（Ｇ）、青（ｂ）の色フィルター１３１、１３２、１３３が各々形成されている。ここで、色フィルター１３１、１３２、１３３はデータ線１２０を全て覆うように形成できる。
【００５９】
データ配線１２０、１２１、１２４及び色フィルター１３１、１３２、１３３上にはＰＥＣＶＤ法によって蒸着されたａ−Ｓｉ：Ｃ：Ｏ膜またはａ−Ｓｉ：Ｏ：Ｆ膜（低誘電率ＣＶＤ膜）からなるバッファー層１４０が形成されている。ここで、バッファー層１４０は色フィルター１３１、１３２、１３３からのガス放出を防止して色フィルター自体が後続工程での熱及びプラズマエネルギーによって損傷することを防止するための層である。また、バッファー層１４０は最下部のデータ配線１２０、１２１、１２４と薄膜トランジスタアレイを分離しているので誘電率が低く厚さが厚いほど有利である。このような点を考慮すると、ＰＥＣＶＤ法によって蒸着されたａ−Ｓｉ：Ｃ：Ｏ膜またはａ−Ｓｉ：Ｏ：Ｆ膜（低誘電率ＣＶＤ膜）はバッファー層１４０として使用するのに適格である。つまり、誘電率が低く、蒸着速度が非常に速く、ＢＣＢ（bisbenzocyclobutene）またはＰＦＣＢ（perfluorocyclobutene）などの有機絶縁物質に比べて価格が安い。また、ａ−Ｓｉ：Ｏ：Ｃ薄膜は常温から４００℃に至る広い温度範囲で優れた絶縁特性を有する。
【００６０】
バッファー層１４０上には上部に銅、銅合金、銀、銀合金、アルミニウム及びアルミニウム合金などの物質のうちのいずれかの一つからなる下層５０１とクロム、モリブデン、モリブデン合金、窒化クロム、窒化モリブデンなどの物質のうちのいずれかの一つからなる上層５０２を含む二重層構造のゲート配線が形成されている。
ゲート配線は横方向に伸びてデータ線１２０と交差して単位画素を定義するゲート線１５０、ゲート線１５０の端に連結されており、外部からの走査信号の印加を受けてゲート線１５０に伝達するゲートパッド１５２、及びゲート線１５０の一部である薄膜トランジスタのゲート電極１５１を含む。
【００６１】
ここで、ゲート線１５０は後述する画素電極４１０と重なって画素の電荷保存能力を向上させる維持蓄電器を構成し、後述する画素電極４１０とゲート線１５０の重なりで発生する維持容量が十分でない場合には維持容量用共通電極を形成することもできる。
このように、ゲート配線を二重層以上に形成する場合には一層は抵抗が小さい物質で形成し、他の層は異なる物質との接触特性の良い物質で形成することが好ましく、Ａl（またはＡl合金）＼Ｃｒの二重層またはＣｕ＼Ｃｒの二重層がその例である。また、接触特性を改善するために窒化クロム膜または窒化モリブデン膜などを追加することもできる。
【００６２】
ゲート配線１５０、１５１、１５２は低抵抗を有する銅またはアルミニウムまたはアルミニウム合金などの単一膜で形成することもできる。
ゲート配線１５０、１５１、１５２及びバッファー層１４０上には低温蒸着ゲート絶縁膜１６０が形成されている。この時、低温蒸着ゲート絶縁膜１６０は有機絶縁膜、低温非晶質酸化シリコン膜、低温非晶質窒化シリコン膜等で形成できる。本発明による薄膜トランジスタ構造では色フィルターが下部基板に形成されるので、ゲート絶縁膜は、高温蒸着される通常の絶縁膜とは異なる低温蒸着可能な、例えば、２５０℃以下の低温条件で蒸着が可能な低温蒸着絶縁膜を使用する。
【００６３】
そして、ゲート電極１５１のゲート絶縁膜１６０上には二重層構造の半導体層１７１が島模様に形成されている。二重層構造の半導体層１７１において、下層半導体層７０１はバンドギャップが高い非晶質シリコンからなり、上層半導体層７０２は下層半導体７０１に比べてバンドギャップの低い通常の非晶質シリコンからなる。例えば、下層半導体層７０１のバンドギャップを１．９〜２．１ｅＶに、上層半導体層７０２のバンドギャップを１．７〜１．８ｅＶにして形成できる。ここで、下層半導体層７０１は５０〜２００Åの厚さで形成し、上層半導体層７０２は１０００〜２０００Åの厚さで形成する。
【００６４】
このように、バンドギャップが互いに異なる上層半導体層７０２と下層半導体層７０１の間には両層のバンドギャップの差に相当するだけのバンドオフセットが形成される。この時、ＴＦＴがオン（ＯＮ）状態になると、二つの半導体層７０１、７０２の間に位置するバンドオフセット領域にチャンネルが形成される。このバンドオフセット領域は基本的に同じ原子構造を有していて、欠陥が少ないので良好なＴＦＴの特性を期待できる。
【００６５】
半導体層１７１は単一層で形成することもできる。
半導体層１７１上にはリン（Ｐ）などのｎ形不純物が高濃度でドーピングされている非晶質シリコンまたは微細結晶化されたシリコンまたは金属シリサイドなどを含む抵抗性接触層１８２、１８３が互いに分離されて形成されている。
抵抗性接触層１８２、１８３上にはＩＴＯからなるソース用及びドレーン用電極４１２、４１１及び画素電極４１０を含む画素配線４１０、４１１、４１２が形成されている。ソース用電極４１２はゲート絶縁膜１６０及びバッファー層１４０に形成されている接触孔１６１を通じてデータ線１２０と連結されている。ドレーン用電極４１１は画素電極４１０と連結されており、薄膜トランジスタから画像信号を受けて画素電極４１０に伝達する。画素配線４１０、４１１、４１２はＩＴＯまたはＩＺＯなどの透明な導電物質で形成される。
【００６６】
また、画素配線４１０、４１１、４１２と同一層には接触孔１６２、１６４を通じてゲートパッド１５２及びデータパッド１２４と各々連結されている補助ゲートパッド４１３及び補助データパッド４１４が形成されている。ここで、補助ゲートパッド４１３はゲートパッド１５２の上部膜５０２であるクロム膜と直接接触しており、補助データパッド４１４もデータパッド１２４の上部膜２０２であるクロム膜と直接接触している。この時、ゲートパッド１５２及びデータパッド１２４が窒化クロム膜または窒化モリブデン膜を含む場合には補助ゲートパッド４１３及び補助データパッド４１４は窒化クロム膜または窒化モリブデン膜と接触するのが好ましい。これらはパッド１５２、１２４と外部回路装置との接着性を補完してパッドを保護する役割を果たすものであって、必須なものではなく、これらの適用如何は選択的である。また、画素電極４１０は隣接するゲート線１５０及びデータ線１２０と重なって開口率を高めているが、重ならないこともある。
【００６７】
ここで、抵抗性接触層１８２、１８３はＩＴＯのソース用及びドレーン用電極４１２、４１１と半導体層１７１の間の接触抵抗を減らす機能を有し、微細結晶化されたシリコン層またはモリブデン、ニッケル、クロムなどの金属シリサイドが含まれることができ、シリサイド用金属膜が残留することもできる。
ソース用及びドレーン用電極４１２、４１１の上部には薄膜トランジスタを保護するための保護膜１９０が形成されており、その上部には光吸収が優れた濃厚な色を有する感光性有色有機膜４３０が形成されている。この時、有色有機膜４３０は薄膜トランジスタの半導体層１７１に入射する光を遮断する役割を果たし、有色有機膜４３０の高さを調節して下部絶縁基板１００とこれと対向する上部絶縁基板２００の間の間隔を維持するスペーサとして用いられる。ここで、保護膜１９０と有機膜４３０はゲート線１５０とデータ線１２０に沿って形成でき、有機膜４３０はゲート配線とデータ配線の周囲から漏洩する光を遮断する役割を果たせる。
【００６８】
この時、有機膜４３０が、画素電極及び各金属層との隙間を全て覆うように設計される場合には上部基板に光遮断のための別途のブラックマトリックスを設計する必要がないという長所がある。
一方、上部基板２００にはＩＴＯまたはＩＺＯからなり、画素電極４１０と共に電場を生成する共通電極２１０が全面的に形成されている。
【００６９】
以下、薄膜トランジスタ基板の製造法について図２０ａ乃至２８ｂを参照して詳細に説明する。
まず、図２０ａと２０ｂに示したように、アルミニウムまたはアルミニウム合金または銅または銅合金などのように低抵抗を有する導電物質とクロムまたはモリブデンまたはチタニウムまたは窒化クロムまたは窒化モリブデンなどのようなＩＴＯとの接触特性が優れた導電物質を順次にスパッタリングなどの方法で蒸着し、マスクを用いた写真蝕刻工程で乾式または湿式蝕刻して、下部絶縁基板１００上に下層２０１と上層２０２の二重層構造になっているデータ線１２０、データパッド１２４及び光遮断部１２１を含むデータ配線１２０、１２１、１２４を形成する。
【００７０】
前述のように、この後に形成される画素配線４１０、４１１、４１２及び補助パッド４１３、４１４がＩＴＯであることを考慮して、アルミニウムまたはアルミニウム合金または銅または銅合金の下層２０１とクロムまたはモリブデンまたはチタニウムの上層２０２とからなるデータ配線を形成したが、画素配線４１０、４１１、４１２及び補助パッド４１３、４１４がＩＺＯである場合にはアルミニウムまたはアルミニウム合金の単一膜で形成できる。
【００７１】
次に、図２１ａ及び図２１ｂに示したように、赤（Ｒ）、緑（Ｇ）、青（Ｂ）の顔料を含む感光性物質を順次に塗布し、写真工程でパターニングして、赤（Ｒ）、緑（Ｇ）、青（Ｂ）の色フィルター１３１、１３２、１３３を順次に形成する。この時、赤（Ｒ）、緑（Ｇ）、青（Ｂ）の色フィルター１３１、１３２、１３３は三枚のマスクを用いて形成するが、一つのマスクを移動しながら形成することもできる。また、レーザー転写法またはプリント法を利用するとマスクを使用せずに形成することもできる。この時、赤（Ｒ）、緑（Ｇ）、青（Ｂ）の色フィルター１３１、１３２、１３３の端部はデータ線１２０と重なるように形成するのが好ましい。
【００７２】
次に、図２２ａ及び図２２ｂのように、絶縁基板１００上部にａ−Ｓｉ：Ｃ：Ｏ膜またはａ−Ｓｉ：Ｏ：Ｆ膜を化学気相蒸着（ＣＶＤ）法によって成長させてバッファー層１４０を形成する。この時、ａ−Ｓｉ：Ｃ：Ｏ膜の場合には気体状態のＳｉＨ（ＣＨ３）３、ＳｉＯ２（ＣＨ３）４、（ＳｉＨ）４Ｏ４（ＣＨ３）４、Ｓｉ（Ｃ２Ｈ５Ｏ）４などを基本ソースとして使用し、Ｎ２ＯまたはＯ２などの酸化剤とＡｒまたはＨｅなどを混合した気体を流しながら蒸着する。また、ａ−Ｓｉ：Ｏ：Ｆ膜の場合にはＳｉＨ４、ＳｉＦ４等にＯ２を添加した気体を流しながら蒸着する。この時、フッ素の補助ソースとしてＣＦ４を添加することもできる。
【００７３】
次に、クロムまたはモリブデンまたはチタニウムまたは窒化クロムまたは窒化モリブデンなどのような物理化学的に安定した物質とアルミニウムまたはアルミニウム合金または銅または銅合金などのように低抵抗を有する導電物質をスパッタリングなどの方法で連続蒸着しマスクを用いた写真蝕刻工程でパターニングして、バッファー層１４０上にゲート線１５０、ゲート電極１５１及びゲートパッド１５２を含むゲート配線１５０、１５１、１５２を形成する。
【００７４】
この時、ゲート配線１５０、１５１、１５２は単一層構造で形成できる。
次に、図２３に示したように、ゲート配線１５０、１５１、１５２及び有機絶縁膜１４０上に低温蒸着ゲート絶縁膜１６０、第１非晶質シリコン膜７０１、第２非晶質シリコン膜７０２及び不純物がドーピングされた非晶質シリコン膜１８０を順次に蒸着する。
低温蒸着ゲート絶縁膜１６０は２５０℃以下の蒸着温度でも蒸着できる有機絶縁膜、低温非晶質酸化シリコン膜、低温非晶質窒化シリコン膜などを使用して形成できる。
【００７５】
第１非晶質シリコン膜７０１はバンドギャップが高い、例えば１．９〜２．１ｅＶのバンドギャップを有する非晶質シリコン膜で形成し、第２非晶質シリコン膜７０２はバンドギャップが第１非晶質シリコン膜７０１よりは低い、例えば１．７〜１．８ｅＶのバンドギャップを有する通常の非晶質シリコン膜で形成する。この時、第１非晶質シリコン膜７０１は非晶質シリコン膜の原料ガスであるＳｉＨ４にＣＨ４、Ｃ２Ｈ２、または、Ｃ２Ｈ６等を適切な量で添加してＣＶＤ法によって蒸着できる。例えば、ＣＶＤ装置にＳｉＨ４：ＣＨ４を１：９の割合で投入し、蒸着工程を進めると、Ｃが５０％程度含まれ、２．０〜２．３ｅＶのバンドギャップを有する非晶質シリコン膜を蒸着できる。このように、非晶質シリコン層のバンドギャップは蒸着工程条件から影響を受けるが、炭素化合物の添加量によって大体１．７〜２．５ｅＶ範囲でバンドギャップを容易に調節できる。
この時、低温蒸着ゲート絶縁膜１６０、第１非晶質シリコン膜７０１及び第２非晶質シリコン膜７０２、不純物がドーピングされた非晶質シリコン膜１８０は同じＣＶＤ装置で真空を維持したまま連続的に蒸着できる。
次に、図２４ａ及び２４ｂに示したように、第１非晶質シリコン膜７０１、第２非晶質シリコン膜７０２及び不純物がドーピングされた非晶質シリコン膜１８０を写真蝕刻工程でパターニングして島模様の半導体層１７１及び抵抗性接触層１８１を形成し、同時に、低温蒸着ゲート絶縁膜１６０と有機絶縁膜１４０にデータ線１２０、ゲートパッド１５２及びデータパッド１２４を各々露出させる接触孔１６１、１６２、１６４を形成する。
この時、ゲート電極１５１の上部を除いた部分では第１、第２非晶質シリコン膜７０１、７０２及び不純物がドーピングされた非晶質シリコン膜１８０を全て除去しなければならず、ゲートパッド１５２上部では第１及び、第２非晶質シリコン膜７０１、７０２及び不純物がドーピングされた非晶質シリコン膜１８０と共にゲート絶縁膜１６０も除去しなければならず、データ線１２０及びデータパッド１２４上部では第１及び第２非晶質シリコン膜７０１、７０２、不純物がドーピングされた非晶質シリコン膜１８０及び低温蒸着ゲート絶縁膜１６０と共に有機絶縁膜１４０も除去しなければならない。
【００７６】
これを一つのマスクを利用した写真蝕刻工程で形成するためには、部分的に異なる厚さを有する感光膜パターンを蝕刻マスクとして用いなければならない。これについて図２５と図２６を参照して説明する。
まず、図２５に示したように、不純物がドーピングされた非晶質シリコン膜１８０の上部に感光膜を１乃至２μｍの厚さで塗布した後、マスクを利用した感光膜に光を照射して現像し、感光膜パターン３１２、３１４を形成する。
【００７７】
この時、感光膜パターン３１２、３１４の中でゲート電極１５１の上部に位置した第１部分３１２は他の第２部分３１４より厚さが厚くなるように形成し、データ線１２０、データパッド１２４及びゲートパッド１５２の一部の上には感光膜が存在しないようにする。第２部分３１４の厚さを第１部分３１２の厚さの１/２以下にすることが好ましく、例えば、４，０００Å以下であるのがよい。
【００７８】
このように、位置によって感光膜の厚さを異なるようにする方法は多様にあるが、ここではポジ型感光膜を使用する場合について説明する。
露光器の分解能より小さいパターン、例えば、Ｂ領域にスリットや格子形態のパターンを形成したり半透明膜を形成しておくことによって光の照射量が調節できるマスク１０００を通じて感光膜に光を照射すると、照射される光の量または強さによって高分子が分解される程度が異なるようになる。この時、光に完全に露出されるＣ領域の高分子が完全に分解される時期に合せて露光を中断すれば、光に完全に露出される部分に比べてスリットや半透明膜が形成されているＢ領域を通過する光の照射量が少ないので、Ｂ領域の感光膜は一部だけが分解されて、残りは分解されない状態で残る。露光時間を長くすると全ての分子が分解される。
【００７９】
このような感光膜を現像すると、分子が分解されていない第１部分３１２は殆どそのまま残り、光照射が少ない第２部分３１４は第１部分３１２より薄い厚さで一部だけ残り、光に完全に露光されたＣ領域に対応する部分では感光膜が殆ど除去される。
このような方法を通じて位置により厚さが互いに異なる感光膜パターンが作られる。
次に、図２６に示したように、このような感光膜パターン３１２、３１４を蝕刻マスクとして用い、不純物がドーピングされた非晶質シリコン膜１８０、第２非晶質シリコン膜７０２、第１非晶質シリコン膜７０１及び低温蒸着ゲート絶縁膜１６０を乾式蝕刻してゲートパッド１５２を露出する接触孔１６２を完成し、Ｃ領域のバッファー層１４０を露出する。引続き、感光膜パターン３１２、３１４を蝕刻マスクとして用いてＣ領域のバッファー層１４０を乾式蝕刻してデータ線１２０及びデータパッド１２４を露出する接触孔１６１、１６４を完成する。
【００８０】
次に、感光膜の第２部分３１４を完全に除去する作業を行う。ここで、第２部分３１４の感光膜クズを完全に除去するために酸素を利用した灰化処理工程を追加することも可能である。
このようにすると、感光膜パターンの第２部分３１４は除去され、不純物がドーピングされた非晶質シリコン膜１８０が露出されるようになり、感光膜パターンの第１部分３１２は感光膜パターンの第２部分３１２の厚さと同じ程減少した状態で残る。
【００８１】
次に、残っている感光膜パターンの第１部分３１２を蝕刻マスクとして用いて不純物がドーピングされた非晶質シリコン膜１８０及びその下部の第１及び第２非晶質シリコン膜７０１、７０２を蝕刻して除去することによりゲート電極１５１上部の低温蒸着ゲート絶縁膜１６０上に島模様の半導体層１７１と抵抗性接触層１８１を残す。
最後に、残っている感光膜の第１部分３１２を除去する。ここで、第１部分３１２の感光膜クズを完全に除去するために酸素を利用した灰化処理工程を追加することもできる。
【００８２】
次に、図２７ａ及び図２７ｂに示すように、ＩＴＯ層を蒸着して写真蝕刻工程でパターニングし画素電極４１０、ソース用電極４１２、ドレーン用電極４１１、補助ゲートパッド４１３及び補助データパッド４１４を形成する。この時、ＩＴＯの代わりにＩＺＯを使用することもできる。
次に、ソース用電極４１２とドレーン用電極４１１を蝕刻マスクとして用いてこれらの間の抵抗性接触層１８１を蝕刻して二つの部分１８２、１８３に分離された抵抗性接触層パターンを形成して、ソース用電極４１２とドレーン用電極４１１の間に半導体層１７１を露出させる。
【００８３】
最後に、図１８及び図１９のように、下部絶縁基板１００の上部に窒化シリコンや酸化シリコンなどの絶縁物質と黒色顔料を含む感光性有機物質などの絶縁物質を順次に積層しマスクを利用した写真工程で露光現像して有色有機膜４３０を形成し、これを蝕刻マスクとして用いてその下部の絶縁物質を蝕刻して保護膜１９０を形成する。この時、有色有機膜４３０は薄膜トランジスタに入射する光を遮断し、ゲート配線またはデータ配線の上部に形成して配線の周囲から漏洩する光を遮断する機能を付与することもできる。また、本発明の実施例のように有機膜４３０の高さを調節して間隔維持材として用いることも可能である。
【００８４】
一方、上部絶縁基板２００の上にはＩＴＯまたはＩＺＯの透明な導電物質を積層して共通電極２１０を形成する。
この時、有色有機膜４３０が画素電極４１０及び各金属層との隙間を全て覆えるように設計する場合には、上部基板に光遮断のための別途のブラックマトリックスを設計する必要はない。
【００８５】
図２８は本発明の第４実施例による薄膜トランジスタ基板の配置図を示したものである。
本発明の第３実施例による薄膜トランジスタ基板と比較して、データ配線１２０、１２１、１２４及び有色有機膜１３０のパターンが異なるだけである。
ゲート線１５０と画素電極４１０が所定の間隔をおくように設計する場合には、画素電極４１０とゲート線１５０の間で光がもれる部分を覆う必要がある。このために、色フィルター１３１、１３２、１３３の下部に形成されたデータ線１２０の一部をゲート線１５０方向に突出するように延長してゲート線１５０と画素電極４１０の間の隙間を覆うように形成する。この時、データ線１２０で覆えない部分、つまり、互いに隣接する二つのデータ線１２０の間の領域には有色有機膜４３０が覆うように形成できる。
【００８６】
一方、図面には示していないが、ゲート配線１５０、１５１、１５２と同一層にはゲート配線１５０、１５１、１５２形成用物質で画面表示部の周縁から漏洩する光を遮断するためのブラックマトリックスの縦部が形成され、データ配線１２０、１２１、１２４と同一層にはデータ配線１２０、１２１、１２４形成用金属物質で画面表示部の周縁から漏洩する光を遮断するためのブラックマトリックスの横部が形成できる。
【００８７】
このように、ゲート配線１５０、１５１、１５２及びデータ配線１２０、１２１、１２４を形成する物質で画面表示部の周縁から漏洩する光を遮断するためのブラックマトリックスの横部及び縦部を形成し、データ配線１２０、１２１、１２４でゲート線１５０と画素電極４１０の間の光がもれる領域を覆い、有色有機膜４３０で隣接する二つのデータ配線１２０の間の光がもれる領域を覆う場合に、データ配線、ゲート配線及び間隔維持材が薄膜トランジスタ基板で光が漏洩される全ての領域を覆えて、上部基板に別途のブラックマトリックスを形成する必要がない。従って、上部基板と下部基板の整列誤差を考慮しなくてもいいので開口率を向上させることができる。また、データ線１２０と画素電極４１０の間にはゲート絶縁膜１６０と低い誘電率を有するバッファー層１４０が形成されていて、これらの間で発生する寄生容量を最小化できて表示装置の特性を向上させることができると同時に、これらの間に間隔をおく必要がないので開口率を最大限確保できる。
【００８８】
このように、低温工程条件下で、ＴＦＴを製作する。つまり、高温工程による色フィルターの損傷を防止するためにゲート絶縁膜を低温蒸着絶縁膜で形成し、低温蒸着ゲート絶縁膜と接触することによって引き起こされるチャンネルの特性悪化を防止するために、チャンネルを低温蒸着ゲート絶縁膜と半導体層の界面に形成せず、半導体層のバルク側に形成する。
【００８９】
本発明は提示された実施例だけでなく。様々な方式で適用可能である。例えば、重量減少及び耐衝撃性向上のために浮上したプラスチック液晶表示装置でのように、低温工程条件が必要なディスプレイの場合本発明は役立つように適用できる。
本発明によるＣＶＤで形成したａ−Ｓｉ:Ｃ:Ｏ膜またはａ−Ｓｉ:Ｏ:Ｆ膜（低誘電率ＣＶＤ膜）は反射形や半透過形液晶表示装置に用いられる薄膜トランジスタ基板で反射光の干渉を防止するために形成するエンボシング絶縁層、つまり、表面に凹凸が形成されている絶縁層として使用しても有用である。
【００９０】
図２９は本発明の第５実施例による反射形液晶表示装置用薄膜トランジスタ基板の配置図であり、図３０は図２９に示した薄膜トランジスタ基板をXXX−XXX’線に沿って切断して示した断面図である。
絶縁基板１０上に低抵抗を有する銀または銀合金またはアルミニウムまたはアルミニウム合金からなる単一膜またはこれを含む多層膜になっているゲート配線が形成されている。ゲート配線は横方向にのびているゲート線２２、ゲート線２２の端に連結されていて外部からのゲート信号の印加を受けてゲート線に伝達するゲートパッド２４及びゲート線２２に連結されている薄膜トランジスタのゲート電極２６を含む。
【００９１】
この時、基板１０上には上板の共通電極に入力される共通電極電圧などの電圧の印加を外部から受ける維持電極が形成でき、このような維持電極は後述する反射膜９２と重なって画素の電荷保存能力を向上させる維持蓄電器を構成する。
ゲート配線２２、２４、２６上には窒化シリコン（ＳｉＮx）などからなるゲート絶縁膜３０がゲート配線２２、２４、２６を覆っている。
【００９２】
ゲート電極２６上部のゲート絶縁膜３０上には非晶質シリコンなどの半導体からなる半導体層４０が形成されており、半導体層４０上にはシリサイドまたはｎ形不純物が高濃度でドーピングされているｎ+水素化非晶質シリコンなどの物質で作られた抵抗性接触層５５、５６が各々形成されている。
抵抗性接触層５５、５６及びゲート絶縁膜３０上にはアルミニウムまたは銀のような低抵抗の導電物質からなる導電膜を含むデータ配線が形成されている。データ配線は縦方向に形成されてゲート線２２と交差し画素領域を定義するデータ線６２、データ線６２に連結されて抵抗性接触層５５の上部まで延びているソース電極６５、データ線６２の一端に連結されていて外部からの画像信号の印加を受けるデータパッド６８、ソース電極６５と分離されていてゲート電極２６を中心にしてソース電極６５と対向しているドレーン電極６６を含む。ドレーン電極６６は抵抗性接触層５６上に形成されており、画素領域内部に延びている。
【００９３】
データ配線６２、６４、６５、６６、６８及びこれらが覆わない半導体層４０上部にはＰＥＣＶＤ法によって蒸着されたａ−Ｓｉ:Ｃ:Ｏ膜またはａ−Ｓｉ:Ｏ:Ｆ膜（低誘電率ＣＶＤ膜）からなる保護膜７０が形成されている。この時、保護膜７０の表面は以降に形成される反射膜９２の反射効率を極大化するために凹凸パターンを有する。
保護膜７０にはドレーン電極６６及びデータパッド６８を各々露出する接触孔７６、７８が形成されており、ゲート絶縁膜３０と共にゲートパッド２４を露出する接触孔７４が形成されている。
【００９４】
保護膜７０上には接触孔７６を通じてドレーン電極６６と電気的に連結されていて画素領域に位置する反射膜９２が形成されている。また、保護膜７０上には接触孔７４、７８を通じて各々ゲートパッド２４及びデータパッド６８と連結されている補助ゲートパッド９６及び補助データパッド９８が形成されている。ここで、補助ゲート及びデータパッド９６、９８はゲート及びデータパッド２４、６８を保護するためのものであり、必須ではない。
【００９５】
一方、図３１ａ乃至図３４ｂ及び図２９及び図３０を参照して本発明の実施例による薄膜トランジスタ基板の製造方法について具体的に説明する。
まず、図３１ａ及び図３１ｂに示したように、ガラス基板１０上部に低抵抗の導電物質を積層し、写真蝕刻工程でパターニングしてゲート線２２、ゲート電極２６及びゲートパッド２４を含む横方向のゲート配線を形成する。
【００９６】
次に、図３２ａ及び図３２ｂに示したように、窒化シリコンからなるゲート絶縁膜３０、非晶質シリコンからなる半導体層４０、ドーピングされた非晶質シリコン層５０の三層膜を連続して基板１０に積層して写真蝕刻し、半導体層４０とドーピングされた非晶質シリコン層５０をパターニングしてゲート電極２４上部のゲート絶縁膜３０上に半導体層４０と抵抗性接触層５０を形成する。
【００９７】
次に、図３３ａ乃至図３３ｂに示したように、導電膜を基板１０に積層した後、写真工程してゲート線２２と交差するデータ線６２、データ線６２と連結されてゲート電極２６上部まで延びているソース電極６５、データ線６２の一端に連結されているデータパッド６８及びソース電極６５と分離されていてゲート電極２６を中心にしてソース電極６５と対向するドレーン電極６６を含むデータ配線を形成する。
【００９８】
次に、データ配線６２、６５、６６、６８で覆わない非晶質シリコン層パターン５０を蝕刻してゲート電極２６を中心に両側に分離させる。また、露出された半導体層４０の表面を安定化させるために酸素プラズマを実施することが好ましい。
次に、図３４ａ及び３４ｂのように、ａ−Ｓｉ:Ｃ:Ｏ膜またはａ−Ｓｉ:Ｏ:Ｆ膜を化学気相蒸着（ＣＶＤ）法によって成長させて保護膜７０を形成する。この時、ａ−Ｓｉ:Ｃ:Ｏ膜の場合には気体状態のＳｉＨ（ＣＨ３）３、ＳｉＯ２（ＣＨ３）４、（ＳｉＨ）４Ｏ４（ＣＨ３）４、Ｓｉ（Ｃ２Ｈ５Ｏ）４などを基本ソースとして用い、Ｎ２ＯまたはＯ２などの酸化剤とＡｒまたはＨｅなどを混合した気体を流しながら蒸着する。また、ａ−Ｓｉ:Ｏ:Ｆ膜の場合にはＳｉＨ４、ＳｉＦ４等にＯ２を添加した気体を流しながら蒸着する。この時、フッ素の補助ソースとしてＣＦ４を添加することもできる。引き続き、マスクを利用した写真工程でゲート絶縁膜３０と共にパターニングして、ゲートパッド２４、ドレーン電極６６及びデータパッド６８を露出する接触孔７４、７６、７８を形成する同時に、保護膜７０の上部に凹凸パターンを形成する。
【００９９】
接触孔７４、７６、７８と凹凸を共に形成するために第２実施例で使用したハーフトーン露光法を使用する。つまり、スリットパターンや格子パターンまたは半透過膜を有するマスクを利用して感光膜を露光した後、現像することによって接触孔７４、７６、７８が形成される部分の上では感光膜が全て除去されて保護膜７０が露出されるようにし、凸部になる部分では感光膜が薄く残るようにして、凹部になる部分では感光膜が厚く残るようにする。
【０１００】
次に、感光膜を蝕刻マスクとして保護膜７０とゲート絶縁膜３０を蝕刻することによって接触孔７４、７６、７８を形成し、感光膜を灰化処理して厚さの薄い感光膜が除去されるようにする。この時、感光膜の厚い部分も共に灰化処理して、その厚さを薄くする。
次に、保護膜７０を所定の蝕刻時間だけ継続して蝕刻し、凸部を形成する。この時、蝕刻時間は保護膜７０の蝕刻率と凸部の深さを考慮して決める。
【０１０１】
図２９及び図３０に示すように、光を反射させる特性に優れた、またはアルミニウムを含む導電物質を基板１０積層して写真蝕刻工程でパターニングして接触孔７６を通じてドレーン電極６６と連結される反射膜９２と接触孔７４、７８を通じてゲートパッド２４及びデータパッド６８と各々連結される補助ゲートパッド９６及び補助データパッド９８を各々形成する。
【０１０２】
図３５は本発明の第６実施例による半透過形液晶表示装置用薄膜トランジスタ基板の配置図であり、図３６は図３５に示した薄膜トランジスタ基板をXXXVI−XXXVI’線に沿って切断して示した断面図である。
絶縁基板１０上に低抵抗を有する銀または銀合金またはアルミニウムまたはアルミニウム合金からなる単一膜またはこれを含む多層膜になっているゲート配線が形成されている。ゲート配線は横方向にのびているゲート線２２、ゲート線２２の端に連結されていて外部からゲート信号の印加を受けてゲート線に伝達するゲートパッド２４及びゲート線２２に連結されている薄膜トランジスタのゲート電極２６を含む。ここで、ゲート配線２２、２４、２６が多層膜である場合には他の物質と接触特性に優れているパッド用物質を含むことが好ましい。
【０１０３】
基板１０上には窒化シリコン（ＳｉＮx）などからなるゲート絶縁膜３０がゲート配線２２、２４、２６を覆っている。
ゲート電極２６のゲート絶縁膜３０上部には非晶質シリコンなどの半導体からなる半導体層４０が形成されており、半導体層４０の上部にはシリサイドまたはｎ形不純物が高濃度でドーピングされているｎ+水素化非晶質シリコンなどの物質で作られた抵抗接触層５５、５６が各々形成されている。
【０１０４】
抵抗性接触層５５、５６及びゲート絶縁膜３０上にはアルミニウムまたは銀のような低抵抗の導電物質からなる導電膜を含むデータ配線６２、６５、６６、６８が形成されている。データ配線は形成されてゲート線２２と交差して画素を定義するデータ線６２、データ線６２に連結されて抵抗性接触層５５の上部まで延びているソース電極６５、データ線６２の一端に連結されていて外部から画像信号の印加を受けるデータパッド６８、ソース電極６５と分離されていてゲート電極２６に対してソース電極６５に対向して形成されているドレーン電極６６を含む。
【０１０５】
データ配線６２、６４、６５、６６、６８及びこれらが覆わない半導体層４０上部にはＰＥＣＶＤ法によって蒸着されたａ−Ｓｉ:Ｃ:Ｏ膜またはａ−Ｓｉ:Ｏ:Ｆ膜（低誘電率ＣＶＤ膜）からなる保護膜７０が形成されている。ＰＥＣＶＤ法によって蒸着されたａ−Ｓｉ:Ｃ:Ｏ膜とａ−Ｓｉ:Ｏ:Ｆ膜は誘電定数が４以下である。従って、厚さが薄くても寄生容量問題が発生しない。他の膜との接着性及び段差被覆性が優れている。また、無機質ＣＶＤ膜であるので耐熱性が有機絶縁膜に比べて優れている。同時に、ＰＥＣＶＤ法によって蒸着されたａ−Ｓｉ:Ｃ:Ｏ膜とａ−Ｓｉ:Ｏ:Ｆ膜（低誘電率ＣＶＤ膜）は蒸着速度や蝕刻速度が窒化シリコン膜に比べて４〜１０倍速いので工程時間の面でも非常に有利である。
【０１０６】
保護膜７０にはドレーン電極６６及びデータパッド６８を各々露出する接触孔７６、７８が形成されており、ゲート絶縁膜３０と共にゲートパッド２４を露出する接触孔７４が形成されている。
保護膜７０上部には接触孔７６を通じてドレーン電極６６と電気的に連結されていて画素に位置する透明電極８２が形成されている。また、保護膜７０上には接触孔７４、７８を通じて各々ゲートパッド２４及びデータパッド６８と連結されている補助ゲートパッド８６及び補助データパッド８８が形成されている。ここで、透明電極８２と補助ゲート及びデータパッド８６、８８は透明な導電物質であるＩＴＯまたはＩＺＯ等で作られている。
【０１０７】
透明電極８２の上部には透明電極８２の一部を露出する接触孔３６を有し、ＰＥＣＶＤ法によって蒸着されたａ−Ｓｉ:Ｃ:Ｏ膜またはａ−Ｓｉ:Ｏ:Ｆ膜（低誘電率ＣＶＤ膜）からなる層間絶縁膜３４が形成されている。ここで、層間絶縁膜３４は、この後の反射膜９２の反射効率を極大化するために凹凸パターンを有するのが好ましい。
層間絶縁膜３４の上部には接触孔３６を通じて透明電極８２と電気的に連結されており、透過モード領域（Ｔ）に透過窓９６を有する反射膜９２が形成されている。反射膜９２はアルミニウムまたはアルミニウム合金、銀または銀合金、モリブデンまたはモリブデン合金などのように高い反射率を有する導電膜からなり、透明電極８２と共に画素電極になる。この時、反射膜９２の透過窓９６は様々な模様に形成でき、一つの画素領域に多数形成できる。前記で、層間絶縁膜３４に凹凸パターンが形成されている場合でも透過窓９６部分には凹凸パターンを形成しないのが好ましい。
【０１０８】
ここで、画素電極８２、９２は前段のゲート線２２と重なって維持蓄電器を構成する。場合によっては維持容量を形成するためにゲート配線２２、２４、２６と同一層に維持容量用配線を形成することもできる。
以下、このような本発明の液晶表示装置用薄膜トランジスタ基板の製造方法について説明する。
【０１０９】
まず、データ配線６２、６５、６６、６８を形成する段階までは本発明の第５実施例による薄膜トランジスタ基板の製造法と同一である。つまり、図３１ａ乃至図３３ｂに示した工程に従う。
データ配線６２、６５、６６、６８を形成した後には、図３７ａ及び３７ｂのように、データ配線６２、６５、６６、６８上にａ−Ｓｉ:Ｃ:Ｏ膜またはａ−Ｓｉ:Ｏ:Ｆ膜を化学気相蒸着（ＣＶＤ）法によって成長させて保護膜７０を形成する。次に、感光膜パターンを利用した写真蝕刻工程でゲート絶縁膜３０と共にパターニングして、ゲートパッド２４、ドレーン電極６６及びデータパッド６８を露出する接触孔７４、７６、７８を形成する。この時、蝕刻は乾式蝕刻による。
【０１１０】
次に、図３８ａ及び図３８ｂのように、ＩＴＯまたはＩＺＯ膜を基板１０に積層して写真蝕刻し、接触孔７６を通じてドレーン電極６６と連結される透明電極８２と、接触孔７４、７８を通じてゲートパッド２４及びデータパッド６８と各々連結される補助ゲートパッド８６及び補助データパッド８８と、を各々形成する。
また、図３９ａ及び図３９ｂに示したように、ａ−Ｓｉ:Ｃ:Ｏ膜またはａ−Ｓｉ:Ｏ:Ｆ膜を化学気相蒸着（ＣＶＤ）法によって成長させ、写真蝕刻工程でパターニングして透明電極８２を露出する接触孔３６を有する層間絶縁膜３４を形成する。この時、層間絶縁膜３４に凹凸パターンを形成できる。凹凸パターンを形成する場合には第５実施例による薄膜トランジスタ基板の製造法のうち保護膜をパターニングする工程でのようにハーフトーン露光法を使用する。
【０１１１】
次に、最後として図３５及び図３６のように、高い反射率を有するアルミニウムまたは銀またはモリブデンを含む導電膜を積層してパターニングし透過窓９６を有する反射膜９２を形成する。
ａ−Ｓｉ:Ｃ:Ｏ膜またはａ−Ｓｉ:Ｏ:Ｆ膜（低誘電率ＣＶＤ膜）はゲート絶縁膜にも適用できる。
【０１１２】
図４０は本発明の第７実施例による薄膜トランジスタ基板の断面図である。
第７実施例による薄膜トランジスタ基板は第１実施例による薄膜トランジスタ基板とゲート絶縁膜を除いては同じ構造を有する。第７実施例ではゲート絶縁膜が二重層になっている。つまり、ＰＥＣＶＤにより形成したａ−Ｓｉ:Ｃ:Ｏ膜またはａ−Ｓｉ:Ｏ:Ｆ膜（低誘電率ＣＶＤ膜）である第１層３１と窒化シリコン膜である第２層３２から構成されている。
【０１１３】
ゲート絶縁膜は非晶質シリコンからなる半導体層４０との界面特性を考慮して緻密な膜質を維持しなければならない。ところが、膜質が緻密であれば緻密であるほど蒸着速度が遅いので工程時間が長くなる短所がある。一方、半導体層４０と接する面から約５００Å程度の厚さまで緻密な膜質が維持されると薄膜トランジスタが動作するのに無理が無いことが知られている。従って、ゲート絶縁膜の上部は蒸着速度が速いａ−Ｓｉ:Ｃ:Ｏ膜またはａ−Ｓｉ:Ｏ:Ｆ膜で形成し、ゲート絶縁膜の下部は膜質が緻密な窒化シリコン膜で形成すれば、薄膜トランジスタの性能を低下させずに工程時間を短縮できる。ａ−Ｓｉ:Ｃ:Ｏ膜は窒化シリコン膜に比べて４倍から１０倍程度蒸着速度が速い。この時、ａ−Ｓｉ:Ｃ:Ｏ膜は真空が維持される状態で連続して蒸着する。
【０１１４】
このような低誘電率ＣＶＤ膜と窒化シリコン膜の二重層になっているゲート絶縁膜は第２乃至第６実施例による薄膜トランジスタ基板にも適用できる。
【図面の簡単な説明】
【０１１５】
【図１】本発明の第１実施例による液晶表示装置用薄膜トランジスタ基板である。
【図２】図１のII−II線による断面図である。
【図３ａ】本発明の第１実施例による液晶表示装置用薄膜トランジスタ基板を製造する過程をその工程順序に従って示した薄膜トランジスタ基板の配置図である。
【図３ｂ】図３ａでのIIIｂ−IIIｂ’線に対する断面図である。
【図４ａ】本発明の第１実施例による液晶表示装置用薄膜トランジスタ基板を製造する過程をその工程順序に従って示した薄膜トランジスタ基板の配置図である。
【図４ｂ】図４ａでのIVｂ−IVｂ’線に対する断面図である。
【図５ａ】本発明の第１実施例による液晶表示装置用薄膜トランジスタ基板を製造する過程をその工程順序に従って示した薄膜トランジスタ基板の配置図である。
【図５ｂ】図５ａでのVｂ−Vｂ’線に対する断面図。
【図６ａ】本発明の第１実施例による液晶表示装置用薄膜トランジスタ基板を製造する過程をその工程順序に従って示した薄膜トランジスタ基板の配置図である。
【図６ｂ】図６ａでのVIｂ−VIｂ’線に対する断面図。
【図７】本発明の第２実施例による液晶表示装置用薄膜トランジスタ基板の配置図である。
【図８】各々図７のVIII−VIII’線に対する断面図である。
【図９】各々図７のIX−IX’線に対する断面図である。
【図１０ａ】図７に示す薄膜トランジスタ基板を製造する第１段階を示す図である。
【図１０ｂ】各々図１０ａでのXｂ−Xｂ’線及びXｃ−Xｃ’線に対する断面図である。
【図１０ｃ】各々図１０ａでのXｂ−Xｂ’線及びXｃ−Xｃ’線に対する断面図である。
【図１１ａ】図１０ｂ及び図１０ｃの次の段階での製造工程を示す図である。
【図１１ｂ】図１０ｂ及び図１０ｃの次の段階での製造工程を示す図である。
【図１２ａ】図１０ａの次の段階での薄膜トランジスタ基板の工程である。
【図１２ｂ】図１２ａでのXIIｂ−XIIｂ’線に対する断面図である。
【図１２ｃ】図１２ａでの及びXIIｃ−XIIｃ’線に対する断面図である。
【図１３ａ】図１２ａに示すステップに続く工程図。
【図１３ｂ】図１２ａに示すステップに続く工程図。
【図１４ａ】図１２ａに示すステップに続く工程図。
【図１４ｂ】図１２ａに示すステップに続く工程図。
【図１５ａ】図１２ａに示すステップに続く工程図。
【図１５ｂ】図１２ａに示すステップに続く工程図。
【図１６ａ】図１５ａの次の段階での薄膜トランジスタ基板の断面図である。
【図１６ｂ】図１５ｂの次の段階での薄膜トランジスタ基板の断面図である。
【図１７ａ】図１６ａ及び図１６ｂの次の段階での薄膜トランジスタ基板の配置図である。
【図１７ｂ】各々図１７ａでのXVIIｂ−XVIIｂ’線及びXVIIｃ−XVIIｃ’線に対する断面図である。
【図１７ｃ】各々図１７ａでのXVIIｂ−XVIIｂ’線及びXVIIｃ−XVIIｃ’線に対する断面図である。
【図１８】本発明の第３実施例による薄膜トランジスタ基板の配置図である。
【図１９】図１８に示した薄膜トランジスタ基板を切断線XIX−XIX’に沿って示した断面図である。
【図２０ａ】図１８に示す薄膜トランジスタ基板の第１の製造段階である。
【図２０ｂ】図２０ａに示した切断線XXｂ−XXｂ’に沿って示した断面図である。
【図２１ａ】図２０ａの次の段階での基板の配置図である。
【図２１ｂ】図２１ａに示した切断線XXIｂ−XXIｂ’に沿って示した断面図である。
【図２２ａ】図２２ａの次の段階での基板の配置図である。
【図２２ｂ】図２２ａに示した切断線XXIIｂ−XXIIｂ’に沿って示した断面図である。
【図２３】図２２の次の段階での基板の製造工程である。
【図２４ａ】図２３の次の段階での基板の配置図である。
【図２４ｂ】図２４ａに示した切断線XXIVｂ−XXIVｂ’に沿って示した断面図である。
【図２５】図２３と図２４ｂの間に実施される製造工程を示したものである。
【図２６】図２３と図２４ｂの間に実施される製造工程を示したものである。
【図２７ａ】図２４ａの次の段階での基板の配置図である。
【図２７ｂ】図２７ａに示した切断線XXVIIｂ−XXVIIｂ’に沿って示した断面図である。
【図２８】本発明の第４実施例による薄膜トランジスタ基板の配置図である。
【図２９】本発明の第５実施例による反射形液晶表示装置用薄膜トランジスタ基板の構造を示した配置図である。
【図３０】図２９でのXXX’−XXX’線に沿って切断して示した断面図である。
【図３１ａ】図２９に示す薄膜トランジスタ基板の製造工程を示す図。
【図３１ｂ】図３１ａでのXXXIｂ−XXXVIｂ’線に沿って切断した断面図である。
【図３２ａ】図２９に示す薄膜トランジスタ基板の製造工程を示す図。
【図３２ｂ】図３２ａでのXXXIIｂ−XXXIIｂ’線に沿って切断して示した図面である。
【図３３ａ】図２９に示す薄膜トランジスタ基板の製造工程を示す図。
【図３３ｂ】図３３ａでのXXXIIIｂ−XXXIIIｂ’線に沿って切断して示した図面である。
【図３４ａ】図２９に示す薄膜トランジスタ基板の製造工程を示す図。
【図３４ｂ】図３４ａでのXXXIVｂ−XXXIVｂ’線に沿って切断して示した図面である。
【図３５】本発明の第６実施例による半透過形液晶表示装置での薄膜トランジスタ基板の構造を示した配置図である。
【図３６】図３５でのXXXVI−XXXVI’線に沿って切断して示した薄膜トランジスタ基板の断面図である。
【図３７ａ】図３５に示される薄膜トランジスタ基板の製造工程を示す図面である。
【図３７ｂ】図３５に示す薄膜トランジスタの製造工程を示す図。
【図３８ａ】図３５に示される薄膜トランジスタ基板の製造工程を示す図面である。
【図３８ｂ】図３８ａでのXXXVIIIｂ−XXXVIIIｂ’線に沿って切断して示した図面である。
【図３９ａ】図３９ａでのXXXIXｂ−XXXIXｂ’線に沿って切断して示した図面である。
【図４０】本発明の第７実施例による薄膜トランジスタ基板の断面図である。
【符号の説明】
【０１１６】
１０ 絶縁基板
２２、２４、２６ ゲート配線
２８ 維持電極線
３０ ゲート絶縁膜
３１ 第１層
３２ 第２層
３６ 接触孔
４０ 半導体層
４２、４８ 半導体パターン
５０ 中間層
５４ 抵抗性接触層
５５、５６、５８ 抵抗性接触層パターン
５７ ソース／ドレーン用中間層パターン
６２、６５、６６、６８ データ配線
６４ 維持蓄電器用導電体パターン
６７ ソース／ドレーン用導電体パターン
７０、１９０ 保護膜
７２、７４、７６、７８ 接触孔
８２ 透明電極
８６ 補助ゲートパッド
８８ 補助データパッド
９２ 反射膜
９６ 補助ゲートパット
９８ 補助データパッド
１００ 絶縁基板
１１０ 感光膜
１１２、１１４ 感光膜パターン
１２０、１２１、１２４ データ配線
１３０ 有色有機膜
１３１、１３２、１３３ 色フィルター
１４０ バッファ層
１５０、１５１、１５２ ゲート配線
１６０ ゲート絶縁膜
２０１ 下層
２０２ 上層
２２１、２４１、２６１、２８１ 第１ゲート配線層
２２２、２４２、２６２、２８２ 第２ゲート配線層
４１０、４１１、４１２ 画素配線
４１３、４１４ 補助パッド
４３０ 有機膜
６２１、６５１、６６１、６８１ 第１データ配線層
６２２、６５２、６６２、６８２ 第２データ配線層
７０１ 下層半導体層
７０２ 上層半導体層【Technical field】
[0001]
The present invention relates to a thin film transistor substrate having a low dielectric constant insulating layer and a method for manufacturing the same.
[Background]
[0002]
The thin film transistor substrate is used as a circuit substrate for independently driving each pixel in a liquid crystal display device, an organic EL (electroluminescence) display device, or the like. The thin film transistor substrate is formed with scanning signal wiring or gate wiring for transmitting a scanning signal, and image signal line or data wiring for transmitting an image signal, and is connected to the thin film transistor and the thin film transistor connected to the gate wiring and the data wiring. And a protective film that covers and insulates the thin film transistor and the data wiring. The thin film transistor includes a gate electrode connected to the gate wiring and a semiconductor layer forming a channel, a source electrode and a drain electrode which are part of the data wiring, a gate insulating film and a protective film. The thin film transistor is a switching element that transmits or blocks an image signal transmitted through the data wiring to the pixel electrode according to a scanning signal transmitted through the gate wiring.
[0003]
With the demand for large-sized and high-definition liquid crystal display devices, the signal distortion problem due to an increase in various parasitic capacitances has emerged as an issue that must be solved urgently. In addition, a reduction in power consumption in a notebook computer and an improvement in luminance for increasing a viewable distance in a liquid crystal display device for a television are required, and a demand for increasing the aperture ratio is increasing. However, in order to increase the aperture ratio, it is necessary to form the pixel electrode so as to overlap the data wiring. However, if this is done, the parasitic capacitance between the pixel electrode and the data line increases. In order to solve the problem due to the increase in parasitic capacitance, it is necessary to secure a sufficient vertical separation between the pixel electrode and the data line. Conventionally, a protective film is mainly formed of an organic insulating film in order to secure the vertical separation. It was. However, the process using an organic insulating film has the following disadvantages. First, material costs are high. In particular, the amount of material lost during spin coating is large, resulting in an increase in material costs. Next, the organic insulating film has insufficient heat resistance, and the subsequent process is subject to many restrictions. Further, the frequency of generation of impurity particles due to the solidification of the material is high. Adhesive strength with adjacent layers is fragile. The etching error when forming the pixel electrode formed on the protective film is very large.
DISCLOSURE OF THE INVENTION
[Problems to be solved by the invention]
[0004]
The technical problem to be solved by the present invention is to provide a thin film transistor substrate having a high aperture ratio and no parasitic capacitance problem.
[Means for Solving the Problems]
[0005]
In order to solve such problems, the present invention utilizes a low dielectric constant CVD film.
Specifically, an insulating substrate, a first signal line formed on the insulating substrate,
A first insulating film formed on the first signal line; a second signal line formed on the first insulating film and intersecting the first signal line; the first signal line; A second thin film transistor connected to the two signal lines, a low dielectric constant CVD film formed on the thin film transistor, and having a first contact hole exposing a predetermined electrode of the thin film transistor; the second insulation film; A thin film transistor substrate including a first pixel electrode formed on the film and connected to a predetermined electrode of the thin film transistor through the first contact hole;
[0006]
At this time, the first insulating film can be composed of a lower film that is a low dielectric constant CVD film and an upper film that is a silicon nitride film, and the first pixel electrode can be composed of an opaque conductive material that reflects light, The second insulating film may have an uneven pattern on the surface. A third dielectric film formed on the first pixel electrode and having a second contact hole for exposing a predetermined portion of the first pixel electrode; and the third dielectric film. And a second pixel electrode connected to the first pixel electrode through the second contact hole and made of an opaque conductive material that reflects light. The electrode is made of a transparent conductive material, and the second pixel electrode may have a predetermined opening through which light transmitted through the first pixel electrode can pass. The low dielectric constant CVD film may be composed of a-Si: C: O or a-Si: O: F. The low dielectric constant CVD film preferably has a dielectric constant between 2 and 4.
[0007]
Meanwhile, data wiring including data lines formed on an insulating substrate, red, green and blue color filters formed on the insulating substrate, a low dielectric constant CVD film, the data wiring and the color filters A buffer layer having a first contact hole that exposes a predetermined portion of the data line, a gate line formed on the buffer layer and defining a pixel intersecting the data line; A gate line including a gate electrode connected to the gate line; a gate insulating film formed on the gate line and having a second contact hole exposing at least a part of the first contact hole; A semiconductor layer formed on the gate insulating film, connected to the data line through the first contact hole and the second contact hole; A thin film transistor substrate including a source electrode in contact with a semiconductor layer, a drain electrode facing the source electrode on the semiconductor layer, and a pixel wiring including a pixel electrode connected to the drain electrode is prepared. The color filter can also be formed under the thin film transistor array.
[0008]
Here, the semiconductor layer pattern may be configured as a double layer structure of a first amorphous silicon film and a second amorphous silicon film having a lower band gap than the first amorphous silicon film, and the data line and The light blocking unit may be further formed of the same layer and the same material and positioned at a portion corresponding to the semiconductor layer pattern.
In such a thin film transistor substrate, a first step of forming data wiring including data lines on an insulating substrate, a second step of forming red, green and blue color filters on the substrate, and a low dielectric constant CVD film are deposited. A third step of forming a buffer layer covering the data wiring and the color filter; a fourth step of forming a gate wiring including a gate line and a gate electrode on the insulating film; a gate insulating film covering the gate wiring; A first contact hole exposing a part of the data line to the gate insulating film and the buffer layer simultaneously with forming an island-shaped resistive contact layer and a semiconductor layer pattern on the gate insulating film; A source electrode and a drain electrode made of the same layer, and a drain electrode formed on the island-shaped resistive contact layer pattern; A seventh step of forming a pixel wiring including a pixel electrode connected to a drain electrode; removing an exposed portion of the resistive contact layer pattern located between the source electrode and the drain electrode; The method includes an eighth step of separating the resistive contact layer pattern on both sides.
[0009]
Here, the sixth step is a step of sequentially depositing an amorphous silicon film and an amorphous silicon film doped with impurities on the gate insulating film, and a predetermined area covering a predetermined area on the gate electrode. Forming a photosensitive film pattern comprising a first portion having a thickness and a remaining portion excluding a portion where the first contact hole is formed, and comprising a second portion thinner than the first portion; The first contact hole is formed by etching the amorphous silicon film doped with the impurity, the amorphous silicon film, the gate insulating film, and the buffer layer under the first and second portions as a mask. Forming, removing a second portion of the photoresist film pattern, using the first portion of the photoresist film pattern as a mask, an amorphous silicon film doped with the impurity under the first portion, and the amorphous silicon film By etching the film, forming a semiconductor layer pattern and the ohmic contact layer pattern of the island pattern, it can be a step comprising a step of removing a first portion of the photoresist pattern.
[0010]
In addition, an insulating substrate, formed on the substrate, a gate wiring including a gate line, a gate electrode and a gate pad, and a gate insulating formed on the gate wiring and having a contact hole exposing at least the gate pad. A film, a semiconductor layer pattern formed on the gate insulating film, a contact layer pattern formed on the semiconductor layer pattern, formed on the contact layer pattern, and substantially the same as the contact layer pattern A source electrode, a drain electrode, a data line including a data line and a data pad, and a contact hole formed on the data line and exposing the gate pad, the data pad, and the drain electrode. , A protective film pattern made of a low dielectric constant CVD film, the gate pad, the data pad, and the drain electrode electrically Providing a thin film transistor substrate for a liquid crystal display device comprising a transparent electrode layer pattern to be connected.
[0011]
At this time, the storage capacitor line formed in the same layer as the gate wiring on the insulating substrate, the storage capacitor semiconductor pattern overlapping the storage capacitor and formed in the same layer as the semiconductor pattern, the sustain A storage capacitor contact layer pattern formed on the storage capacitor semiconductor pattern and having the same planar pattern as the storage capacitor semiconductor pattern, and the storage capacitor contact layer pattern formed on the storage capacitor contact layer semiconductor pattern. A sustain capacitor conductor pattern having the same planar pattern as the pattern may be further included, and the sustain capacitor conductor pattern may be connected to a part of the transparent electrode pattern.
[0012]
In the thin film transistor substrate, a gate insulating layer is formed on the insulating substrate by forming a gate line including a gate line, a gate electrode connected to the gate line, and a gate pad connected to the gate line. Forming a semiconductor layer; laminating and patterning a conductive material; a data line intersecting the gate line; a data pad connected to the data line; and a data line connected to the data line; and the gate electrode Forming a data line including a source electrode adjacent to the gate electrode and a drain electrode positioned on the opposite side of the source electrode with respect to the gate electrode, depositing a low dielectric constant CVD film, and forming a protective film, Contact that exposes the gate pad, the data pad, and the drain electrode by patterning the protective film together with a gate insulating film Forming an auxiliary gate pad, an auxiliary data pad, and a pixel electrode connected to the gate pad, the data pad, and the drain electrode through the contact holes, respectively, by forming a transparent conductive layer and patterning the transparent conductive layer. It is manufactured by the method including.
[0013]
At this time, the step of forming the protective film includes at least one of SiH (CH3) 3, SiO2 (CH3) 4, (SiH) 4O4 (CH3) 4, and Si (C2H5O) 4 in a gas state. Used as a basic source, deposited by PECVD using N2O or O2 as an oxidant, or PECVD using at least one of SiH4 and SiF4 in a gaseous state and a gas added with CF4 and O2. It may be a step of vapor deposition by a method.
[0014]
In addition, the data wiring and the semiconductor layer may include a first portion, a second portion that is thicker than the first portion, and a photolithography using a photoresist pattern having a third portion that is thinner than the first thickness. The first portion is formed to be positioned between the source electrode and the drain electrode, and the second portion is formed to be positioned above the data line. It is preferable to do this. The step of forming the gate insulating layer includes a first step of depositing a low dielectric constant CVD film and a second step of depositing a silicon nitride film, and the first and second steps are maintained in a vacuum. It can be a stage of performing in a state. In the above, the dielectric constant of the low dielectric constant CVD film has a value between 2 and 4.
【The invention's effect】
[0015]
In the present invention, since a protective film is formed using a low dielectric constant CVD film, a parasitic capacitance problem can be solved, a high aperture ratio structure can be realized, process time can be shortened, and a material generated when an organic insulating film is used It can solve problems such as increased costs, insufficient heat resistance, and insufficient adhesion to adjacent films.
BEST MODE FOR CARRYING OUT THE INVENTION
[0016]
Hereinafter, embodiments of the present invention will be described with reference to the accompanying drawings.
FIG. 1 is a thin film transistor substrate for a liquid crystal display according to a first embodiment of the present invention, and FIG. 2 is a cross-sectional view taken along the line II-II of the thin film transistor substrate shown in FIG.
A first gate wiring layer 221, 241, 261 made of chromium (Cr) or molybdenum (Mo) alloy or the like on the insulating substrate 10 and a second made of aluminum (Al) or silver (Ag) alloy or the like. A gate wiring configured as a double layer of the gate wiring layers 222, 242 and 262 is formed. The gate wiring is connected to the gate line 22 extending in the horizontal direction, the gate pad 24 connected to the end of the gate line 22 and receiving a gate signal from the outside and transmitted to the gate line, and the gate line 22. A gate electrode 26 of the thin film transistor.
[0017]
A gate insulating film 30 made of silicon nitride (SiNx) or the like covers the gate wirings 22, 24 and 26 on the substrate 10.
A semiconductor layer 40 made of a semiconductor such as amorphous silicon is formed in an island pattern on the gate insulating film 30 of the gate electrode 24, and silicide or n-type impurities are doped at a high concentration on the semiconductor layer 40. Resistive contact layers 54 and 56 made of a material such as n + hydrogenated amorphous silicon (added as an activator) are formed.
[0018]
A data line assembly is formed in a double layer structure on the resistive contact layers 54 and 56 and the gate insulating film 30. The data warfare assembly is composed of a double layer of a first data wiring layer 621, 651, 661, 681 made of Cr alloy or Mo alloy and a second data wiring layer 622, 652, 662, 682 made of Al or Ag alloy. It has become. The data lines 62, 65, 66, and 68 are formed in the vertical direction and are branches of the data line 62 and the data line 62 that intersect with the gate line 22 to define the pixel, and extend to the top of the resistive contact layer 54. The source electrode 65 is connected to one end of the data line 62, and is separated from the data pad 68 and the source electrode 65 that receive the application of the image signal from the outside, and is opposite to the source electrode 65 with respect to the gate electrode 26. A drain electrode 66 is formed on the resistive contact layer 56.
[0019]
An a-Si: C: O film or a-Si: O: deposited by PECVD (plasma enhanced CVD) is formed on the data wirings 62, 65, 66, 68 and the semiconductor layer 40 that is not obstructed. A protective film 70 made of an F film (low dielectric constant CVD film) is formed. Dielectric constants of a-Si: C: O film and a-Si: O: F film (low dielectric constant CVD film) deposited by PECVD method are 4 or less (dielectric constant has a value between 2 and 4) And the dielectric constant is very low. Therefore, the parasitic capacitance problem does not occur even if the thickness is small. Furthermore, adhesion to other films and step coverage are excellent. Moreover, since it is an inorganic CVD film, its heat resistance is superior to that of an organic insulating film. At the same time, the a-Si: C: O film and the a-Si: O: F film (low dielectric constant CVD film) deposited by the PECVD method are 4 to 10 times faster than the silicon nitride film in the deposition rate and etching rate. Therefore, it is very advantageous also in terms of process time.
[0020]
Contact holes 76 and 78 for exposing the drain electrode 66 and the data pad 68 are formed in the protective film 70, and a contact hole 74 for exposing the gate pad 24 together with the gate insulating film 30 is formed. At this time, the contact holes 74 and 78 exposing the pads 24 and 68 can be formed in various patterns having a corner or a circle, and the area does not exceed 2 mm × 60 μm and is preferably 0.5 mm × 15 μm or more. .
[0021]
A pixel electrode 82 that is electrically connected to the drain electrode 66 through the contact hole 76 and located in the pixel is formed on the protective film 70. An auxiliary gate pad 86 and an auxiliary data pad 88 connected to the gate pad 24 and the data pad 68 through contact holes 74 and 78 are formed on the protective film 70. Here, the pixel electrode 82 and the auxiliary gate and data pads 86 and 88 are made of ITO (indium tin oxide) or IZO (indium zinc oxide).
[0022]
Here, as shown in FIGS. 1 and 2, the pixel electrode 82 overlaps with the gate line 22 to form a storage capacitor. When the storage capacity is insufficient, the pixel electrode 82 is provided in the same layer as the gate wirings 22, 24, and 26. Wiring can also be added.
Further, the pixel electrode 82 is formed so as to overlap with the data line 62 to maximize the aperture ratio. Thus, even if the pixel electrode 82 is formed so as to overlap the data line 62 in order to maximize the aperture ratio, since the dielectric constant of the protective film 70 is low, the parasitic capacitance formed between them does not cause a problem. small.
[0023]
Hereinafter, a method of manufacturing the thin film transistor substrate according to the first embodiment of the present invention will be described in detail with reference to FIGS. 3A to 7B.
First, as shown in FIGS. 3a and 3b, Cr or Mo alloy or the like is deposited on the substrate 10 to form first gate wiring layers 221, 241, 261, and Al or Ag alloy or the like is deposited. After the two gate wiring layers 222, 242, and 262 are stacked, patterning is performed to form a gate wiring including the gate line 22, the gate electrode 26, and the gate pad 24 extending in the lateral direction.
[0024]
At this time, when the first gate wiring layers 221, 241, and 261 are formed of Mo alloy and the second gate wiring layers 222, 242, and 262 are formed of Ag alloy, these two layers are all Ag alloy etchant. It is etched by a substance that is a mixture of phosphoric acid, nitric acid, acetic acid and deionized water. Therefore, the double-layer gate wirings 22, 24, and 26 can be formed by a single etching process. Further, the etching ratio of Ag alloy and Mo alloy with a mixture of phosphoric acid, nitric acid, acetic acid and ultrapure water is larger than that of Ag alloy, so that a taper angle of about 30 ° necessary for gate wiring can be obtained. .
[0025]
Next, as shown in FIGS. 4a and 4b, a three-layer film of a gate insulating film 30 made of silicon nitride, a semiconductor layer 40 made of amorphous silicon, and a doped amorphous silicon layer 50 is successively formed. The semiconductor layer 40 and the doped amorphous silicon layer 50 are photo-etched to form the island-shaped semiconductor layer 40 and the resistive contact layer 50 on the gate insulating film 30 above the gate electrode 24.
[0026]
Next, as shown in FIGS. 5a to 5b, Cr or Mo alloy or the like is vapor-deposited on the substrate 10, the first data wiring layers 651, 661, and 681 are laminated, and Al or Ag alloy or the like is vapor-deposited. 2 After the data wiring layers 652, 662, and 682 are stacked, photo-etching is performed, the data line 62 intersecting the gate line 22, the source electrode 65 connected to the data line 62 and extending to the upper part of the gate electrode 26, and from the outside A data pad 68 is connected to one end of the data line 62 for receiving an image signal, and is separated from the source electrode 64, and a data wiring including a drain electrode 66 facing the source electrode 65 with the gate electrode 26 as the center is formed. To do.
[0027]
Next, the doped amorphous silicon layer 50 that is not blocked by the data wirings 62, 65, 66, and 68 is etched to separate the gate electrode 26 into both sides, while the doped amorphous silicon layers on both sides are separated. The semiconductor layer 40 between 55 and 56 is exposed. Next, oxygen plasma is preferably performed to stabilize the exposed surface of the semiconductor layer 40.
Next, as shown in FIGS. 6a and 6b, an a-Si: C: O film or an a-Si: O: F film is grown by a chemical vapor deposition (CVD) method to form a protective film. At this time, in the case of an a-Si: C: O film, SiH (CH 3) 3, SiO 2 (CH 3) 4, (SiH) 4 O 4 (CH 3) 4, Si (C 2 H 5 O) 4, etc. are used as basic sources. Then, deposition is performed while dropping a gas in which an oxidizing agent such as N 2 O or O 2 and Ar or He are mixed. In the case of an a-Si: O: F film, vapor deposition is performed while dropping a gas obtained by adding O2 to SiH4, SiF4, or the like. At this time, CF4 may be added as an auxiliary source of fluorine.
[0028]
Next, the protective film 70 is patterned together with the gate insulating film 30 to form contact holes 74, 76, and 78 that expose the gate pad 24, the drain electrode 66, and the data pad 68. Here, the contact holes 74, 76, 78 can be formed in a pattern having a corner or a circular pattern, and the area of the contact holes 74, 78 exposing the pads 24, 68 does not exceed 2 mm × 60 μm, but 0.5 mm × 15 μm. The above is preferable.
[0029]
Next, finally, as shown in FIGS. 1 and 2, an ITO or IZO film is deposited and photo-etched, and the pixel electrode 82 connected to the drain electrode 66 through the first contact hole 76 and the second and third contacts. An auxiliary gate pad 86 and an auxiliary data pad 88 connected to the gate pad 24 and the data pad 68 through the holes 74 and 78 are formed. Nitrogen is preferably used as the gas used in the pre-heating step before laminating ITO or IZO. This is to prevent a metal oxide film from being formed on the metal films 24, 66 and 68 exposed through the contact holes 74, 76 and 78.
[0030]
As described above, the use of a low dielectric constant insulating film (low dielectric constant CVD film) such as a-Si: C: O or a-Si: O: F formed by PECVD as a protective film 70 causes a parasitic capacitance problem. Therefore, the aperture ratio can be maximized. In addition, the deposition time and etching speed are increased, so that the process time can be reduced.
FIG. 7 is a layout view of a thin film transistor substrate for a liquid crystal display according to a second embodiment of the present invention. FIGS. 8 and 9 show the thin film transistor substrate shown in FIG. 7 along the lines VIII-VIII 'and IX-IX', respectively. It is sectional drawing.
[0031]
First, on the insulating substrate 10, the first gate wiring layers 221, 241, 261 made of Cr or Mo alloy or the like and the second gate wiring layers 222, 242, made of Al or Ag alloy or the like, as in the first embodiment. A gate wiring composed of 262 double layers is formed. The gate wiring includes a gate line 22, a gate pad 24 and a gate electrode 26.
A storage electrode line 28 is formed on the substrate 10 in parallel with the gate line 22. The storage electrode line 28 is also a double layer of the first gate wiring layer 281 and the second gate wiring layer 282. The storage electrode line 28 forms a storage capacitor that overlaps a storage capacitor conductive pattern 64 connected to a pixel electrode 82, which will be described later, and improves the charge storage capability of the pixel, and is generated by the overlap of the pixel electrode 82 and the gate line 22, which will be described later. If the storage capacity is sufficient, it may not be formed. Usually, the same voltage as the common electrode of the upper substrate is applied to the storage electrode line 28.
[0032]
A gate insulating film 30 made of silicon nitride (SiNx) or the like is formed on the gate wirings 22, 24, 26 and the storage electrode line 28 to cover the gate wirings 22, 24, 26, 28.
Semiconductor patterns 42 and 48 made of a semiconductor such as hydrogenated amorphous silicon are formed on the gate insulating film 30, and phosphorus (P) or the like is formed on the semiconductor patterns 42 and 48. First to third resistive contact layer patterns 55, 56, and 58 made of amorphous silicon or the like doped with n-type impurities at a high concentration are formed.
[0033]
On the resistive contact layer patterns 55, 56, 58, there are first data wiring layers 621, 641, 651, 661, 681 made of Cr or Mo alloy and a second data wiring layer 622 made of Al or Ag alloy. , 642, 652, 662, and 682, data wirings 62, 64, 65, 66, and 68 are formed. The data wiring is a data line 62 formed in the vertical direction, a data pad 68 connected to one end of the data line 62 to receive an image signal from the outside, and a source electrode 65 of a thin film transistor that is a branch of the data line 62. And is separated from the data line portions 62, 68, 65, and is located on the opposite side of the source electrode 65 with respect to the gate electrode 26 or the channel portion C of the thin film transistor. It also includes a drain electrode 66 of the thin film transistor and a storage capacitor conductor pattern 64 positioned on the storage electrode line 28. When the storage electrode line 28 is not formed, the storage capacitor conductor pattern 64 is not formed.
[0034]
The data wirings 62, 64, 65, 66, 68 can also be formed of a single layer of Al or Ag.
The first to third contact layer patterns 55, 56, 58 serve to lower the contact resistance between the semiconductor patterns 42, 48 below and the data wirings 62, 64, 65, 66, 68 below the data patterns. 62, 64, 65, 66, 68 have exactly the same form. That is, the data line portion intermediate layer pattern 55 is the same as the data line portions 62, 68, 65, the drain electrode intermediate layer pattern 56 is the same as the drain electrode 66, and the storage capacitor intermediate layer pattern 58 is the conductor for the storage capacitor. It is the same as the pattern 64.
[0035]
On the other hand, the semiconductor patterns 42 and 48 have the same form as the data wirings 62, 64, 65, 66 and 68 and the resistive contact layer patterns 55, 56 and 58 except for the channel portion C of the thin film transistor. Specifically, the storage capacitor semiconductor pattern 48, the storage capacitor conductor pattern 64, and the storage capacitor contact layer pattern 58 have the same form, but the thin film transistor semiconductor pattern 42 is the rest of the data wiring and contact layer pattern. And slightly different. That is, the data line portions 62, 68, 65, particularly the source electrode 65 and the drain electrode 66 are separated by the channel portion C, and the first and second resistance contact layers 55, 56 are also separated. The semiconductor pattern 42 is continuously connected at this point to generate a thin film transistor channel.
[0036]
A protective film 70 made of an a-Si: C: O film or an a-Si: O: F film (low dielectric constant CVD film) deposited by PECVD is formed on the data wirings 62, 64, 65, 66, and 68. Is formed. The a-Si: C: O film and the a-Si: O: F film (low dielectric constant CVD film) deposited by PECVD have a dielectric constant of 4 or less and a very low dielectric constant. Therefore, the parasitic capacitance problem does not occur even if the thickness is small. Moreover, the adhesiveness with other films and the step coverage are excellent. Furthermore, since it is an inorganic CVD film, its heat resistance is superior to that of an organic insulating film. At the same time, the a-Si: C: O film and the a-Si: O: F film (low dielectric constant CVD film) deposited by the PECVD method are 4 to 10 times faster than the silicon nitride film in the deposition rate and etching rate. Therefore, it is very advantageous in terms of process time.
[0037]
The protective film 70 has contact holes 76, 78, and 72 that expose the drain electrode 66, the data pad 68, and the storage capacitor conductive pattern 64, and the contact hole that exposes the gate pad 24 together with the gate insulating film 30. 74.
A pixel electrode 82 that receives an image signal from the thin film transistor and generates an electric field together with the common electrode of the color filter substrate is formed on the protective film 70. The pixel electrode 82 is formed of a transparent conductive material such as ITO or IZO and is physically and electrically connected to the drain electrode 66 to receive an image signal. Further, although the pixel electrode 82 overlaps with the adjacent gate line 22 and data line 62 to increase the aperture ratio, it may not overlap. The pixel electrode 82 is also connected to the storage capacitor conductive pattern 64 through the contact hole 72 and transmits an image signal to the conductive pattern 64. On the other hand, auxiliary gate pads 86 and auxiliary data pads 88 connected to the gate pads 24 and data pads 68 through contact holes 74 and 78, respectively, are formed. It serves to complement the adhesion and protect the pad, and is not essential, and their application is optional.
[0038]
Hereinafter, a method of manufacturing a thin film transistor substrate using four masks will be described in detail with reference to FIGS. 10a to 17c.
First, as shown in FIGS. 10a to 10c, Cr or Mo alloy or the like is vapor-deposited on the substrate 10 to form first gate wiring layers 221, 241, 261 and 281 and Al or Ag alloy or the like is vapor-deposited. After the two gate wiring layers 222, 242, 262, and 282 are stacked, the gate wiring including the gate line 22, the gate pad 24, and the gate electrode 26 and the storage electrode line 28 are formed by photolithography.
[0039]
Thereafter, as shown in FIGS. 11a and 11b, the gate insulating film 30, the semiconductor layer 40, and the intermediate layer 50 are respectively formed from 1,500 to 5,000, 500 to 2,000, and 300 to 300 using chemical vapor deposition. The first conductive film 601 made of Cr or Mo alloy or the like and the second conductive film 602 made of Al or Ag alloy are deposited on the resistance contact layer 50 by a method such as sputtering. After the body layer 60 is formed, the photosensitive film 110 is applied thereon to a thickness of 1 to 2 μm.
[0040]
Thereafter, the photosensitive film 110 is irradiated with light through a mask and then developed to form photosensitive film patterns 112 and 114 as shown in FIGS. 12b and 12c. At this time, in the photosensitive film patterns 112 and 114, the channel portion C, that is, the first portion 114 located between the source electrode 65 and the drain electrode 66 is made thinner than the second portion 112. All the photosensitive film in the portion B is removed. At this time, the ratio of the thickness of the photosensitive film 114 remaining in the channel portion C and the thickness of the photosensitive film 112 remaining in the data wiring portion A must be different depending on the process conditions in the etching process described later. The thickness of the first portion 114 is preferably less than or equal to ½ of the thickness of the second portion 112, for example, 4,000 mm or less.
[0041]
As described above, there are various methods for changing the thickness of the photosensitive film depending on the position, and in order to adjust the light transmission amount of the region a, a slit or a lattice pattern is mainly formed. Use a translucent film.
At this time, it is preferable that the width of the slit is smaller than the resolution of the exposure device used at the time of exposure. When a translucent film is used, a thin film having a different transmittance is used to adjust the transmittance when manufacturing a mask. Or thin films with different thicknesses can be used.
[0042]
When the photosensitive film is irradiated with light through such a mask, the polymer is completely decomposed in the part exposed directly to the light, and the light irradiation amount is small in the part where the slit pattern or the translucent film is formed. Is not completely decomposed, and the polymer is hardly decomposed at the portion shielded by the light shielding curtain. Next, when the photosensitive film is developed, only a portion where the polymer molecules are not decomposed remains, and a thinner photosensitive film can be left in the central portion irradiated with less light than the portion not irradiated with light at all. At this time, if the exposure time is lengthened, all the molecules are decomposed, so this must be avoided.
[0043]
Such a thin photosensitive film 114 uses a photosensitive film made of a reflowable material, and is divided into a normal light transmitting portion and a light non-transmitting portion. It can also be formed by developing after exposure with a mask and reflowing so that a part of the photosensitive film flows down to the part where the photosensitive film does not remain.
Next, etching is performed on the photosensitive film pattern 114 and the underlying film, that is, the conductor layer 60, the intermediate layer 50, and the semiconductor layer 40. At this time, the data wiring and the lower film remain in the data wiring part A, and only the semiconductor layer must remain in the channel part C, and the upper three layers remain in the remaining part B. The gate insulating film 30 must be exposed by removing all the layers 60, 50, and 40.
[0044]
First, as shown in FIGS. 13a and 13b, the exposed conductor layer 60 in the other portion B is removed to expose the underlying intermediate layer 50. In this process, both dry etching and wet etching can be used. At this time, the conductive layer 60 is preferably etched and the photoresist patterns 112 and 114 are hardly etched. However, in the case of dry etching, it is difficult to find a condition in which only the conductor layer 60 is etched and the photosensitive film patterns 112 and 114 are not etched, and the photosensitive film patterns 112 and 114 can be etched together. In this case, the thickness of the first portion 114 is made thicker than in the case of wet etching so that the first portion 114 is not removed in this process and the lower conductor layer 60 is not exposed.
[0045]
As a result, as shown in FIGS. 13a and 13b, only the conductor layers of the channel portion C and the data wiring portion B, that is, the source / drain conductor pattern 67 and the storage capacitor conductor pattern 68 remain. The conductor layer 60 in the other part B is completely removed, and the intermediate layer 50 under the conductor layer 60 is exposed. The conductor patterns 67 and 64 remaining at this time are the same as the data wirings 62, 64, 65, 66, and 68 except that the source and drain electrodes 65 and 66 are connected without being separated. Further, when dry etching is used, the photosensitive film patterns 112 and 114 are also etched with a certain thickness.
[0046]
Next, as shown in FIGS. 14a and 14b, the exposed intermediate layer 50 of the other portion B and the semiconductor layer 40 therebelow are simultaneously removed together with the first portion 114 of the photosensitive film by dry etching. Etching at this time must be performed under the condition that the photoresist patterns 112 and 114 and the intermediate layer 50 and the semiconductor layer 40 are etched at the same time, and the gate insulating film 30 is not etched. In particular, the photoresist patterns 112 and 114 and the semiconductor layer 40 are etched. It is preferable that the etching is performed under almost the same conditions. For example, if a mixed gas of SF6 and HCL or a mixed gas of SF6 and O2 is used, the two films can be etched with almost the same thickness. When the etching ratios of the photosensitive film patterns 112 and 114 and the semiconductor layer 40 are the same, the thickness of the first portion 114 should be the same as or smaller than the combined thickness of the semiconductor layer 40 and the intermediate layer 50.
[0047]
As a result, as shown in FIGS. 14a and 14b, the first portion 114 of the channel portion C is removed to expose the source / drain conductor pattern 67, and the intermediate layer 50 and the semiconductor layer of the other portion B are exposed. 40 is removed and the underlying gate insulating film 30 is exposed. On the other hand, since the second portion 112 of the data wiring portion A is also etched, the thickness is reduced. At this stage, the semiconductor patterns 42 and 48 are completed. Reference numerals 57 and 58 denote an intermediate layer pattern below the source / drain conductor pattern 67 and an intermediate layer pattern below the sustain capacitor conductor pattern 64, respectively.
[0048]
Next, the photosensitive film debris remaining on the surface of the source / drain conductor pattern 67 is removed through ashing.
Subsequently, as shown in FIGS. 15a and 15b, the source / drain conductor pattern 67 of the channel portion C and the intermediate layer pattern 57 therebelow are etched and removed. At this time, both the source / drain conductor pattern 67 and the intermediate layer pattern 57 can be etched only by dry etching, and the source / drain conductor pattern 67 is wet etched to form the intermediate layer pattern 57. On the other hand, it can also be performed by dry etching. In the former case, it is preferable to perform the etching under a condition where the etching selection ratio between the source / drain conductor pattern 67 and the intermediate layer pattern 57 is large. If the etching selection ratio is not large, the etching end point is searched. This is because it is difficult to adjust the thickness of the semiconductor pattern 42 remaining in the channel portion C. In the latter case where the wet etching and the dry etching are alternately performed, the side surface of the source / drain conductor pattern 67 to be wet etched is etched, but the intermediate layer pattern 57 to be dry etched is hardly etched, so that it is in a staircase form. It is formed. Examples of the etching gas include a mixed gas of CF4 and HCL or a mixed gas of CF4 and O2, and when CF4 and O2 are used, the semiconductor pattern 42 can be left with a uniform thickness. At this time, as shown in FIG. 15B, a part of the semiconductor pattern 42 is removed to reduce the thickness, and the second portion 112 of the photoresist pattern is also etched to a certain thickness. The etching at this time must be performed under the condition that the gate insulating film 30 is not etched, so that the second portion 112 is not etched and the lower data wirings 62, 64, 65, 66, and 68 are not exposed. Of course, a thick photosensitive film pattern is preferable.
[0049]
In this way, the source electrode 65 and the drain electrode 66 are separated, and the data wirings 62, 64, 65, 66, 68 and the contact layer patterns 55, 56, 58 thereunder are completed.
Finally, the photosensitive film second portion 112 remaining in the data wiring portion A is removed. However, the second portion 112 may be removed after removing the channel portion C source / drain conductor pattern 67 and before removing the underlying intermediate layer pattern 57.
[0050]
As described above, in the case of only dry etching, since only one type of etching is used, the process is relatively simple, but it is difficult to find an appropriate etching condition. On the other hand, in the former case, it is relatively easy to search for the etching conditions, but the process is troublesome compared to the latter.
Then, as shown in FIGS. 16a and 16b, an a-Si: C: O film or an a-Si: O: F film is grown by chemical vapor deposition (CVD) to form a protective film 70. . At this time, in the case of an a-Si: C: O film, gaseous SiH (CH3) 3, SiO2 (CH3) 4, (SiH) 4O4 (CH3) 4, Si (C2H5O) 4, etc. are used as basic sources. The deposition is performed while flowing a gas in which an oxidizing agent such as N2O or O2 and Ar or He are mixed. In the case of an a-Si: O: F film, deposition is performed while flowing a gas in which O2 is added to SiH4, SiF4, or the like. At this time, CF4 may be added as an auxiliary source of fluorine.
[0051]
Next, as shown in FIGS. 17a to 17c, the protective film 70 is photo-etched together with the gate insulating film 30 to expose the drain electrode 66, the gate pad 24, the data pad 68, and the storage capacitor conductive pattern 64. Holes 76, 74, 78, 72 are formed. At this time, the area of the contact holes 74 and 78 exposing the pads 24 and 68 does not exceed 2 mm × 60 μm and is preferably 0.5 mm × 15 μm or more.
[0052]
Finally, as shown in FIGS. 8 to 10, an ITO layer or IZO layer having a thickness of 400 to 500 mm is deposited and photo-etched to connect the drain electrode 66 and the storage capacitor conductor pattern 64 to the pixel electrode 82. The auxiliary gate pad 86 connected to the gate pad 24 and the auxiliary data pad 88 connected to the data pad 68 are formed.
At this time, when the pixel electrode 82, the auxiliary gate pad 86, and the auxiliary data pad 88 are formed of IZO, a chrome etching solution can be used as the etching solution. Therefore, the pixel electrode 82, the auxiliary gate pad 86, and the auxiliary data pad 88 are exposed through the contact holes in the etching process. Data wiring and gate wiring metal can be prevented from being corroded. Examples of such a chromium etching solution include (HNO3 / (NH4) 2Ce (NO3) 6 / H2O). Further, in order to minimize the contact resistance of the contact part, it is preferable to stack IZO in the range from room temperature to 200 ° C., and the target used to form the IZO thin film preferably contains In 2 O 3 and ZnO. The ZnO content is preferably in the range of 15 to 20%.
[0053]
On the other hand, it is preferable to use nitrogen as a gas used in the preheating step before laminating ITO or IZO, which is the metal film 24, 64, 66, 68 exposed through the contact holes 72, 74, 76, 78. This is to prevent a metal oxide film from being formed on the upper portion of the substrate.
In the second embodiment of the present invention, not only the effects of the first embodiment but also the data wirings 62, 64, 65, 66, 68 and the contact layer patterns 55, 56, 58 and the semiconductor patterns 42, 48 thereunder are provided. The manufacturing process can be simplified by forming using one mask and separating the source electrode 65 and the drain electrode 66 in this process.
[0054]
The a-Si: C: O film or a-Si: O: F film (low dielectric constant CVD film) formed by CVD according to the present invention has an AOC (array on color filter) structure in which a thin film transistor array is formed on a color filter. It is also useful as a buffer layer for separating the color filter and the thin film transistor.
18 is a layout view of a thin film transistor substrate according to a third embodiment of the present invention, and FIG. 19 is a cross-sectional view of the thin film transistor substrate shown in FIG. 18 taken along a cutting line XIX-XIX. FIG. 19 shows both a lower substrate, which is a thin film transistor substrate, and an upper substrate facing the lower substrate.
[0055]
First, the lower substrate includes a lower layer 201 made of any one of materials such as copper, copper alloy, silver, silver alloy, aluminum, and aluminum alloy, and chromium, molybdenum, molybdenum alloy, Data wirings 120, 121, and 124 including an upper layer 201 made of any one of materials such as chromium nitride and molybdenum nitride are formed.
[0056]
The data lines 120, 121, and 124 are connected to the data lines 120 that extend in the vertical direction, the data pads 124 that are connected to the ends of the data lines 120, receive image signals from the outside, and transmit them to the data lines 120, and the data lines A light blocking unit 121 that blocks light incident on the semiconductor layer 170 of the thin film transistor from the lower portion of the substrate 100, which is a branch of 120. Here, the light blocking unit 121 also has a function of a black matrix that blocks the leaked light, and can be formed as a disconnected wiring separated from the data line 120.
[0057]
The data wirings 120, 121, and 124 are formed of a double film, but copper, copper alloy, aluminum (Al), aluminum alloy (Al alloy), molybdenum (Mo), molybdenum-tungsten (MoW) alloy, chromium ( It can also be formed of a single film made of a conductive material such as Cr) or tantalum (Ta).
Here, in consideration of the fact that the pixel wirings 410, 411, 412 and the auxiliary pads 413, 414 to be formed later are made of ITO, the data wirings 120, 121, 124 are formed of a material having a low resistance. The upper layer 202 is formed of a different material, particularly a material having good contact characteristics with ITO. As a specific example, the lower layer 201 can be made of Al-Nd and the upper layer 202 can be made of CrNx.
[0058]
When the pixel wirings 410, 411, 412 and the auxiliary pads 413, 414 are IZO, the data wirings 120, 121, 124 are preferably formed of a single film of aluminum or an aluminum alloy, and copper is formed of IZO and ITO. Since it has excellent contact characteristics, it can be formed of a single copper film.
Red (R), green (G), and blue (b) color filters 131, 132, and 133 are formed on the lower insulating substrate 100 so that the ends overlap the ends of the data lines 120 and 121, respectively. Here, the color filters 131, 132, 133 can be formed so as to cover all the data lines 120.
[0059]
The data wirings 120, 121, 124 and the color filters 131, 132, 133 are made of an a-Si: C: O film or an a-Si: O: F film (low dielectric constant CVD film) deposited by PECVD. A buffer layer 140 is formed. Here, the buffer layer 140 is a layer for preventing gas emission from the color filters 131, 132, and 133 and preventing the color filter itself from being damaged by heat and plasma energy in a subsequent process. Further, since the buffer layer 140 separates the lowermost data wirings 120, 121, and 124 from the thin film transistor array, it is more advantageous that the dielectric constant is lower and the thickness is larger. In view of such points, an a-Si: C: O film or an a-Si: O: F film (low dielectric constant CVD film) deposited by PECVD is suitable for use as the buffer layer 140. . That is, the dielectric constant is low, the deposition rate is very fast, and the price is low compared to organic insulating materials such as BCB (bisbenzocyclobutene) or PFCB (perfluorocyclobutene). Further, the a-Si: O: C thin film has excellent insulating properties in a wide temperature range from room temperature to 400 ° C.
[0060]
On the buffer layer 140, an upper layer 501 made of one of materials such as copper, copper alloy, silver, silver alloy, aluminum, and aluminum alloy, and chromium, molybdenum, molybdenum alloy, chromium nitride, molybdenum nitride are formed on the buffer layer 140. A gate wiring having a double layer structure including an upper layer 502 made of any one of the above materials is formed.
The gate line extends in the horizontal direction and intersects the data line 120 and is connected to the gate line 150 defining the unit pixel and the end of the gate line 150, and receives the scanning signal from the outside and transmits it to the gate line 150. And a thin film transistor gate electrode 151 which is a part of the gate line 150.
[0061]
Here, the gate line 150 constitutes a storage capacitor that overlaps with a pixel electrode 410 (to be described later) to improve the charge storage capability of the pixel, and when the storage capacitance generated by the overlap between the pixel electrode 410 (to be described later) and the gate line 150 is not sufficient. Can also form a common electrode for the storage capacitor.
As described above, when the gate wiring is formed in a double layer or more, it is preferable that one layer is formed of a material having low resistance, and the other layer is formed of a material having good contact characteristics with different materials. Alloys) \ Cr double layer or Cu \ Cr double layer are examples. In addition, a chromium nitride film, a molybdenum nitride film, or the like can be added in order to improve contact characteristics.
[0062]
The gate wirings 150, 151, and 152 can be formed of a single film such as copper, aluminum, or aluminum alloy having low resistance.
A low temperature deposition gate insulating film 160 is formed on the gate wirings 150, 151, 152 and the buffer layer 140. At this time, the low temperature deposition gate insulating film 160 can be formed of an organic insulating film, a low temperature amorphous silicon oxide film, a low temperature amorphous silicon nitride film, or the like. In the thin film transistor structure according to the present invention, since the color filter is formed on the lower substrate, the gate insulating film can be deposited at a low temperature different from a normal insulating film deposited at a high temperature, for example, can be deposited at a low temperature condition of 250 ° C. or less. Use a low-temperature deposited insulating film.
[0063]
A semiconductor layer 171 having a double layer structure is formed in an island pattern on the gate insulating film 160 of the gate electrode 151. In the semiconductor layer 171 having a double layer structure, the lower semiconductor layer 701 is made of amorphous silicon having a high band gap, and the upper semiconductor layer 702 is made of normal amorphous silicon having a lower band gap than the lower semiconductor 701. For example, the lower semiconductor layer 701 can be formed with a band gap of 1.9 to 2.1 eV, and the upper semiconductor layer 702 with a band gap of 1.7 to 1.8 eV. Here, the lower semiconductor layer 701 is formed with a thickness of 50 to 200 mm, and the upper semiconductor layer 702 is formed with a thickness of 1000 to 2000 mm.
[0064]
Thus, a band offset corresponding to the difference between the band gaps of the two layers is formed between the upper semiconductor layer 702 and the lower semiconductor layer 701 having different band gaps. At this time, when the TFT is turned on, a channel is formed in a band offset region located between the two semiconductor layers 701 and 702. This band offset region basically has the same atomic structure, and since there are few defects, good TFT characteristics can be expected.
[0065]
The semiconductor layer 171 can also be formed as a single layer.
Resistive contact layers 182 and 183 including amorphous silicon doped with high concentration of n-type impurity such as phosphorus (P), micro-crystallized silicon, or metal silicide are separated from each other on the semiconductor layer 171. Has been formed.
Pixel wirings 410, 411, 412 including source and drain electrodes 412, 411 and a pixel electrode 410 made of ITO are formed on the resistive contact layers 182, 183. The source electrode 412 is connected to the data line 120 through a contact hole 161 formed in the gate insulating film 160 and the buffer layer 140. The drain electrode 411 is connected to the pixel electrode 410 and receives an image signal from the thin film transistor and transmits it to the pixel electrode 410. The pixel wirings 410, 411, and 412 are formed of a transparent conductive material such as ITO or IZO.
[0066]
In addition, an auxiliary gate pad 413 and an auxiliary data pad 414 connected to the gate pad 152 and the data pad 124 through contact holes 162 and 164 are formed in the same layer as the pixel wiring lines 410, 411, and 412. Here, the auxiliary gate pad 413 is in direct contact with the chromium film that is the upper film 502 of the gate pad 152, and the auxiliary data pad 414 is also in direct contact with the chromium film that is the upper film 202 of the data pad 124. At this time, when the gate pad 152 and the data pad 124 include a chromium nitride film or a molybdenum nitride film, the auxiliary gate pad 413 and the auxiliary data pad 414 are preferably in contact with the chromium nitride film or the molybdenum nitride film. These play a role of protecting the pads by complementing the adhesion between the pads 152 and 124 and the external circuit device, and are not essential, and their application is optional. The pixel electrode 410 overlaps with the adjacent gate line 150 and the data line 120 to increase the aperture ratio, but may not overlap.
[0067]
Here, the resistive contact layers 182 and 183 have a function of reducing the contact resistance between the ITO source and drain electrodes 412 and 411 and the semiconductor layer 171, and a microcrystalline silicon layer or molybdenum, nickel, Metal silicide such as chromium may be included, and the silicide metal film may remain.
A protective film 190 for protecting the thin film transistor is formed on the source and drain electrodes 412, 411, and a photosensitive colored organic film 430 having a rich color with excellent light absorption is formed on the protective film 190. Has been. At this time, the colored organic film 430 plays a role of blocking light incident on the semiconductor layer 171 of the thin film transistor, and adjusts the height of the colored organic film 430 between the lower insulating substrate 100 and the upper insulating substrate 200 opposed thereto. It is used as a spacer for maintaining the interval. Here, the protective film 190 and the organic film 430 can be formed along the gate line 150 and the data line 120, and the organic film 430 can play a role of blocking light leaking from the periphery of the gate wiring and the data wiring.
[0068]
At this time, when the organic film 430 is designed to cover all the gaps between the pixel electrode and each metal layer, there is an advantage that it is not necessary to design a separate black matrix for blocking light on the upper substrate. .
Meanwhile, the upper substrate 200 is made of ITO or IZO, and the common electrode 210 that generates an electric field together with the pixel electrode 410 is formed on the entire surface.
[0069]
Hereinafter, a method for manufacturing the thin film transistor substrate will be described in detail with reference to FIGS.
First, as shown in FIGS. 20a and 20b, a conductive material having a low resistance such as aluminum or aluminum alloy or copper or copper alloy and ITO such as chromium or molybdenum or titanium or chromium nitride or molybdenum nitride. A conductive material having excellent contact characteristics is sequentially deposited by a method such as sputtering, and dry or wet etching is performed in a photolithography process using a mask to form a double layer structure of a lower layer 201 and an upper layer 202 on the lower insulating substrate 100. The data lines 120, 121, and 124 including the data line 120, the data pad 124, and the light blocking unit 121 are formed.
[0070]
As described above, considering that the pixel wirings 410, 411, 412 and the auxiliary pads 413, 414 to be formed later are ITO, the lower layer 201 of aluminum or aluminum alloy or copper or copper alloy and chromium or molybdenum or Although the data wiring composed of the titanium upper layer 202 is formed, when the pixel wirings 410, 411, 412 and the auxiliary pads 413, 414 are IZO, they can be formed of a single film of aluminum or an aluminum alloy.
[0071]
Next, as shown in FIGS. 21a and 21b, photosensitive materials including red (R), green (G), and blue (B) pigments are sequentially applied and patterned in a photographic process. R, green (G), and blue (B) color filters 131, 132, and 133 are sequentially formed. At this time, the red (R), green (G), and blue (B) color filters 131, 132, and 133 are formed using three masks, but may be formed while moving one mask. Further, when a laser transfer method or a printing method is used, it can be formed without using a mask. At this time, it is preferable that the end portions of the red (R), green (G), and blue (B) color filters 131, 132, and 133 overlap with the data line 120.
[0072]
Next, as shown in FIGS. 22a and 22b, an a-Si: C: O film or an a-Si: O: F film is grown on the insulating substrate 100 by a chemical vapor deposition (CVD) method to form the buffer layer 140. Form. At this time, in the case of an a-Si: C: O film, SiH (CH 3) 3, SiO 2 (CH 3) 4, (SiH) 4 O 4 (CH 3) 4, Si (C 2 H 5 O) 4, etc. are used as a basic source. Then, deposition is performed while flowing a gas in which an oxidizing agent such as N2O or O2 and Ar or He are mixed. In the case of an a-Si: O: F film, deposition is performed while flowing a gas in which O2 is added to SiH4, SiF4, or the like. At this time, CF4 may be added as an auxiliary source of fluorine.
[0073]
Next, a method such as sputtering of a physicochemically stable material such as chromium or molybdenum or titanium or chromium nitride or molybdenum nitride and a conductive material having low resistance such as aluminum or aluminum alloy or copper or copper alloy The gate lines 150, 151, and 152 including the gate line 150, the gate electrode 151, and the gate pad 152 are formed on the buffer layer 140 by patterning in a photolithography process using a mask.
[0074]
At this time, the gate wirings 150, 151, and 152 can be formed in a single layer structure.
Next, as shown in FIG. 23, the low temperature deposition gate insulating film 160, the first amorphous silicon film 701, the second amorphous silicon film 702, and the gate wirings 150, 151, 152 and the organic insulating film 140 are provided. An amorphous silicon film 180 doped with impurities is sequentially deposited.
The low-temperature deposited gate insulating film 160 can be formed using an organic insulating film, a low-temperature amorphous silicon oxide film, a low-temperature amorphous silicon nitride film, or the like that can be deposited even at a deposition temperature of 250 ° C. or less.
[0075]
The first amorphous silicon film 701 is formed of an amorphous silicon film having a high band gap, for example, a band gap of 1.9 to 2.1 eV, and the second amorphous silicon film 702 has a first band gap. It is formed of a normal amorphous silicon film having a band gap lower than that of the amorphous silicon film 701, for example, 1.7 to 1.8 eV. At this time, the first amorphous silicon film 701 can be deposited by CVD by adding an appropriate amount of CH4, C2H2, or C2H6 to SiH4, which is a raw material gas for the amorphous silicon film. For example, when SiH4: CH4 is introduced into the CVD apparatus at a ratio of 1: 9 and the vapor deposition process proceeds, an amorphous silicon film containing about 50% C and having a band gap of 2.0 to 2.3 eV is obtained. Can be deposited. Thus, although the band gap of the amorphous silicon layer is affected by the deposition process conditions, the band gap can be easily adjusted in the range of about 1.7 to 2.5 eV depending on the amount of carbon compound added.
At this time, the low temperature deposition gate insulating film 160, the first amorphous silicon film 701 and the second amorphous silicon film 702, and the amorphous silicon film 180 doped with impurities are continuously maintained in a vacuum while maintaining the same CVD apparatus. Can be vapor deposited.
Next, as shown in FIGS. 24a and 24b, the first amorphous silicon film 701, the second amorphous silicon film 702, and the amorphous silicon film 180 doped with impurities are patterned by a photolithography process. Contact holes 161 and 162 for forming the island-shaped semiconductor layer 171 and the resistive contact layer 181 and simultaneously exposing the data line 120, the gate pad 152, and the data pad 124 to the low temperature deposition gate insulating film 160 and the organic insulating film 140, respectively. 164.
At this time, all of the first and second amorphous silicon films 701 and 702 and the amorphous silicon film 180 doped with impurities must be removed except for the upper portion of the gate electrode 151, and the gate pad 152. In the upper part, the gate insulating film 160 must be removed together with the first and second amorphous silicon films 701 and 702 and the amorphous silicon film 180 doped with impurities, and above the data line 120 and the data pad 124. The organic insulating film 140 must be removed together with the first and second amorphous silicon films 701 and 702, the amorphous silicon film 180 doped with impurities, and the low-temperature deposition gate insulating film 160.
[0076]
In order to form this by a photolithography process using one mask, it is necessary to use a photosensitive film pattern having a partially different thickness as an etching mask. This will be described with reference to FIGS. 25 and 26. FIG.
First, as shown in FIG. 25, a photosensitive film is applied on the amorphous silicon film 180 doped with impurities to a thickness of 1 to 2 μm, and then the photosensitive film using a mask is irradiated with light. Development is performed to form photosensitive film patterns 312 and 314.
[0077]
At this time, the first portion 312 located above the gate electrode 151 in the photosensitive film patterns 312, 314 is formed to be thicker than the other second portion 314, and the data line 120, the data pad 124, and the like. The photosensitive film should not be present on a part of the gate pad 152. The thickness of the second portion 314 is preferably less than or equal to ½ of the thickness of the first portion 312 and may be, for example, 4,000 mm or less.
[0078]
As described above, there are various methods for changing the thickness of the photosensitive film depending on the position. Here, a case where a positive photosensitive film is used will be described.
When the photosensitive film is irradiated with light through a mask 1000 in which the light irradiation amount can be adjusted by forming a pattern smaller than the resolution of the exposure device, for example, a slit or lattice pattern in the B region or by forming a translucent film. The degree to which the polymer is decomposed differs depending on the amount or intensity of the irradiated light. At this time, if the exposure is interrupted in accordance with the time when the polymer in the C region that is completely exposed to light is completely decomposed, a slit or a translucent film is formed as compared with the part that is completely exposed to light. Since the irradiation amount of the light passing through the B region is small, only a part of the photosensitive film in the B region is decomposed and the rest remains in an undecomposed state. If the exposure time is increased, all molecules are decomposed.
[0079]
When such a photosensitive film is developed, the first portion 312 in which the molecules are not decomposed remains almost as it is, and the second portion 314 with less light irradiation remains partly thinner than the first portion 312 and is completely exposed to light. Most of the photosensitive film is removed at the portion corresponding to the C region exposed to.
Through such a method, photosensitive film patterns having different thicknesses depending on positions are formed.
Next, as shown in FIG. 26, using the photosensitive film patterns 312 and 314 as an etching mask, an amorphous silicon film 180 doped with impurities, a second amorphous silicon film 702, and a first non-crystalline film are formed. The contact hole 162 exposing the gate pad 152 is completed by dry etching the crystalline silicon film 701 and the low temperature deposition gate insulating film 160, and the buffer layer 140 in the C region is exposed. Subsequently, the C region buffer layer 140 is dry-etched using the photoresist patterns 312, 314 as an etching mask to complete contact holes 161, 164 exposing the data lines 120 and the data pads 124.
[0080]
Next, an operation for completely removing the second portion 314 of the photosensitive film is performed. Here, it is also possible to add an ashing process using oxygen in order to completely remove the photosensitive film debris in the second portion 314.
As a result, the second portion 314 of the photoresist pattern is removed, and the amorphous silicon film 180 doped with impurities is exposed, and the first portion 312 of the photoresist pattern is the first portion 312 of the photoresist pattern. Remains reduced as much as the thickness of the two portions 312.
[0081]
Next, using the first portion 312 of the remaining photoresist film pattern as an etching mask, the amorphous silicon film 180 doped with impurities and the first and second amorphous silicon films 701 and 702 therebelow are etched. As a result, the island-shaped semiconductor layer 171 and the resistive contact layer 181 are left on the low-temperature-deposited gate insulating film 160 above the gate electrode 151.
Finally, the remaining first portion 312 of the photosensitive film is removed. Here, an ashing process using oxygen may be added to completely remove the photosensitive film debris in the first portion 312.
[0082]
Next, as shown in FIGS. 27a and 27b, an ITO layer is deposited and patterned by a photolithography process to form a pixel electrode 410, a source electrode 412, a drain electrode 411, an auxiliary gate pad 413, and an auxiliary data pad 414. To do. At this time, IZO can be used instead of ITO.
Next, using the source electrode 412 and the drain electrode 411 as an etching mask, the resistive contact layer 181 between them is etched to form a resistive contact layer pattern separated into two portions 182 and 183. The semiconductor layer 171 is exposed between the source electrode 412 and the drain electrode 411.
[0083]
Finally, as shown in FIGS. 18 and 19, an insulating material such as silicon nitride or silicon oxide and an insulating material such as a photosensitive organic material including a black pigment are sequentially stacked on the lower insulating substrate 100 and a mask is used. A colored organic film 430 is formed by exposure and development in a photographic process, and a protective film 190 is formed by etching an insulating material below the colored organic film 430 as an etching mask. At this time, the colored organic film 430 may be formed on the gate wiring or the data wiring to block light incident on the thin film transistor and may have a function of blocking light leaking from the periphery of the wiring. In addition, as in the embodiment of the present invention, the height of the organic film 430 can be adjusted to be used as a gap maintaining material.
[0084]
Meanwhile, a common electrode 210 is formed on the upper insulating substrate 200 by laminating a transparent conductive material such as ITO or IZO.
At this time, when the colored organic film 430 is designed to cover all the gaps between the pixel electrode 410 and each metal layer, it is not necessary to design a separate black matrix for blocking light on the upper substrate.
[0085]
FIG. 28 is a layout view of a thin film transistor substrate according to a fourth embodiment of the present invention.
Compared with the thin film transistor substrate according to the third embodiment of the present invention, only the patterns of the data lines 120, 121, and 124 and the colored organic film 130 are different.
When the gate line 150 and the pixel electrode 410 are designed to have a predetermined interval, it is necessary to cover a portion where light can leak between the pixel electrode 410 and the gate line 150. Therefore, a part of the data line 120 formed below the color filters 131, 132, and 133 is extended so as to protrude in the direction of the gate line 150 to cover the gap between the gate line 150 and the pixel electrode 410. To form. At this time, the colored organic film 430 can be formed so as to cover a portion that cannot be covered by the data line 120, that is, a region between two adjacent data lines 120.
[0086]
On the other hand, although not shown in the drawing, in the same layer as the gate lines 150, 151, 152, a black matrix for blocking light leaking from the periphery of the screen display portion with a material for forming the gate lines 150, 151, 152 is provided. A vertical portion is formed, and in the same layer as the data wirings 120, 121, and 124, there is a horizontal portion of a black matrix for blocking light leaking from the periphery of the screen display portion with a metal material for forming the data wirings 120, 121, and 124. Can be formed.
[0087]
In this manner, the horizontal and vertical portions of the black matrix for blocking light leaking from the periphery of the screen display unit with the material forming the gate wirings 150, 151, 152 and the data wirings 120, 121, 124 are formed. When the data wiring 120, 121, 124 covers a region where light is leaked between the gate line 150 and the pixel electrode 410, and the colored organic film 430 covers a region where light is leaked between two adjacent data wirings 120. In addition, it is not necessary to form a separate black matrix on the upper substrate because the data wiring, the gate wiring, and the gap maintaining material cover all regions where light leaks in the thin film transistor substrate. Accordingly, it is not necessary to consider the alignment error between the upper substrate and the lower substrate, so that the aperture ratio can be improved. In addition, a gate insulating film 160 and a buffer layer 140 having a low dielectric constant are formed between the data line 120 and the pixel electrode 410, and parasitic capacitance generated between them can be minimized to improve the characteristics of the display device. At the same time, the aperture ratio can be maximized because there is no need to provide an interval between them.
[0088]
In this way, TFTs are manufactured under low temperature process conditions. In other words, the gate insulating film is formed of a low temperature vapor-deposited insulating film to prevent the color filter from being damaged by the high temperature process, and the channel is prevented from deteriorating the channel characteristics caused by contact with the low temperature vapor deposited gate insulating film. It is not formed at the interface between the low temperature deposition gate insulating film and the semiconductor layer, but formed on the bulk side of the semiconductor layer.
[0089]
The invention is not limited to the examples presented. It can be applied in various ways. For example, the present invention can be usefully applied to displays that require low-temperature process conditions, such as plastic liquid crystal displays that have emerged to reduce weight and improve impact resistance.
An a-Si: C: O film or an a-Si: O: F film (low dielectric constant CVD film) formed by CVD according to the present invention is a thin film transistor substrate used in a reflective or transflective liquid crystal display device. It is also useful when used as an embossing insulating layer formed in order to prevent interference, that is, an insulating layer having irregularities on the surface.
[0090]
FIG. 29 is a layout view of a thin film transistor substrate for a reflective liquid crystal display device according to a fifth embodiment of the present invention. FIG. 30 is a cross-sectional view of the thin film transistor substrate shown in FIG. 29 cut along the line XXX-XXX '. FIG.
On the insulating substrate 10, a gate wiring which is a single film made of silver or a silver alloy having a low resistance, aluminum or an aluminum alloy, or a multilayer film including the same is formed. The gate wiring is connected to the gate line 22 extending in the horizontal direction, the gate line 24 connected to the end of the gate line 22 and receiving a gate signal from the outside and transmitted to the gate line, and the thin film transistor connected to the gate line 22. The gate electrode 26 is included.
[0091]
At this time, a sustain electrode that receives an external application of a voltage such as a common electrode voltage input to the common electrode on the upper plate can be formed on the substrate 10, and such a sustain electrode overlaps with a reflective film 92 to be described later to form a pixel. A storage capacitor that improves the charge storage capacity of the battery is configured.
A gate insulating film 30 made of silicon nitride (SiNx) or the like covers the gate wirings 22, 24, 26 on the gate wirings 22, 24, 26.
[0092]
A semiconductor layer 40 made of a semiconductor such as amorphous silicon is formed on the gate insulating film 30 above the gate electrode 26. The semiconductor layer 40 is doped with silicide or n-type impurities at a high concentration. + Resistive contact layers 55, 56 made of a material such as hydrogenated amorphous silicon are formed.
On the resistive contact layers 55 and 56 and the gate insulating film 30, a data wiring including a conductive film made of a low-resistance conductive material such as aluminum or silver is formed. The data lines are formed in the vertical direction and intersect the gate lines 22 to define the pixel region. The data lines 62 are connected to the data lines 62 and extend to the upper portion of the resistive contact layer 55. A data pad 68 connected to one end and receiving an image signal from the outside, and a drain electrode 66 separated from the source electrode 65 and facing the source electrode 65 with the gate electrode 26 as the center. The drain electrode 66 is formed on the resistive contact layer 56 and extends into the pixel region.
[0093]
An a-Si: C: O film or an a-Si: O: F film (low dielectric constant CVD) deposited by PECVD on the data wirings 62, 64, 65, 66, 68 and the semiconductor layer 40 not covered by these. A protective film 70 made of a film is formed. At this time, the surface of the protective film 70 has a concavo-convex pattern in order to maximize the reflection efficiency of the reflection film 92 to be formed later.
Contact holes 76 and 78 for exposing the drain electrode 66 and the data pad 68 are formed in the protective film 70, and a contact hole 74 for exposing the gate pad 24 together with the gate insulating film 30 is formed.
[0094]
A reflective film 92 is formed on the protective film 70 and is electrically connected to the drain electrode 66 through the contact hole 76 and located in the pixel region. An auxiliary gate pad 96 and an auxiliary data pad 98 connected to the gate pad 24 and the data pad 68 through the contact holes 74 and 78 are formed on the protective film 70. Here, the auxiliary gate and data pads 96 and 98 are provided to protect the gate and data pads 24 and 68, and are not essential.
[0095]
Meanwhile, a method for manufacturing a thin film transistor substrate according to an embodiment of the present invention will be described in detail with reference to FIGS. 31A to 34B and FIGS. 29 and 30.
First, as shown in FIGS. 31a and 31b, a low-resistance conductive material is stacked on the glass substrate 10 and patterned by a photolithography process so as to include a gate line 22, a gate electrode 26, and a gate pad 24. A gate wiring is formed.
[0096]
Next, as shown in FIGS. 32a and 32b, a three-layer film of a gate insulating film 30 made of silicon nitride, a semiconductor layer 40 made of amorphous silicon, and a doped amorphous silicon layer 50 is successively formed. A semiconductor layer 40 and a resistive contact layer 50 are formed on the gate insulating film 30 above the gate electrode 24 by patterning the semiconductor layer 40 and the doped amorphous silicon layer 50 by stacking on the substrate 10 and photolithography. .
[0097]
Next, as shown in FIGS. 33a to 33b, after a conductive film is stacked on the substrate 10, a photographic process is performed to connect the data lines 62 and data lines 62 intersecting the gate lines 22 to the top of the gate electrode 26. A data wiring including a source electrode 65 extending, a data pad 68 connected to one end of the data line 62, and a drain electrode 66 separated from the source electrode 65 and facing the source electrode 65 with the gate electrode 26 as the center. Form.
[0098]
Next, the amorphous silicon layer pattern 50 not covered with the data wirings 62, 65, 66, 68 is etched to separate the gate electrode 26 on both sides. Further, it is preferable to perform oxygen plasma in order to stabilize the exposed surface of the semiconductor layer 40.
Next, as shown in FIGS. 34a and 34b, an a-Si: C: O film or an a-Si: O: F film is grown by chemical vapor deposition (CVD) to form a protective film 70. At this time, in the case of an a-Si: C: O film, SiH (CH 3) 3, SiO 2 (CH 3) 4, (SiH) 4 O 4 (CH 3) 4, Si (C 2 H 5 O) 4, etc. are used as a basic source. The deposition is performed while flowing a gas in which an oxidizing agent such as N2O or O2 and Ar or He are mixed. In the case of an a-Si: O: F film, deposition is performed while flowing a gas in which O2 is added to SiH4, SiF4, or the like. At this time, CF4 may be added as an auxiliary source of fluorine. Subsequently, patterning is performed together with the gate insulating film 30 in a photolithography process using a mask to form contact holes 74, 76, and 78 exposing the gate pad 24, the drain electrode 66, and the data pad 68, and at the same time, above the protective film 70. An uneven pattern is formed.
[0099]
The halftone exposure method used in the second embodiment is used in order to form the contact holes 74, 76, and 78 and the unevenness together. That is, the photosensitive film is exposed using a slit pattern, a lattice pattern, or a mask having a semi-transmissive film, and then developed to remove all of the photosensitive film on the portion where the contact holes 74, 76, and 78 are formed. Thus, the protective film 70 is exposed so that the photosensitive film remains thin in the portion that becomes the convex portion, and the photosensitive film remains thick in the portion that becomes the concave portion.
[0100]
Next, contact holes 74, 76, 78 are formed by etching the protective film 70 and the gate insulating film 30 using the photosensitive film as an etching mask, and the photosensitive film is ashed to remove the thin photosensitive film. So that At this time, the thick part of the photosensitive film is also ashed to reduce its thickness.
Next, the protective film 70 is continuously etched for a predetermined etching time to form a convex portion. At this time, the etching time is determined in consideration of the etching rate of the protective film 70 and the depth of the convex portion.
[0101]
As shown in FIGS. 29 and 30, the reflective material excellent in the property of reflecting light, or a conductive material containing aluminum is laminated on the substrate 10 and patterned by a photolithography process and connected to the drain electrode 66 through the contact hole 76. An auxiliary gate pad 96 and an auxiliary data pad 98 are formed to be connected to the gate pad 24 and the data pad 68 through the film 92 and the contact holes 74 and 78, respectively.
[0102]
FIG. 35 is a layout view of a thin film transistor substrate for a transflective liquid crystal display device according to a sixth embodiment of the present invention, and FIG. 36 is a cross-sectional view of the thin film transistor substrate shown in FIG. It is sectional drawing.
On the insulating substrate 10, a gate wiring which is a single film made of silver or a silver alloy having a low resistance, aluminum or an aluminum alloy, or a multilayer film including the same is formed. The gate wiring is connected to the gate line 22 extending in the horizontal direction, the gate pad 24 that is connected to the end of the gate line 22, receives a gate signal from the outside, and is transmitted to the gate line, and the thin film transistor connected to the gate line 22. A gate electrode 26 is included. Here, when the gate wirings 22, 24, and 26 are multilayer films, it is preferable to include a pad material that is excellent in contact characteristics with other materials.
[0103]
A gate insulating film 30 made of silicon nitride (SiNx) or the like covers the gate wirings 22, 24, and 26 on the substrate 10.
A semiconductor layer 40 made of a semiconductor such as amorphous silicon is formed on the gate insulating film 30 of the gate electrode 26, and n or n-type impurities are doped at a high concentration on the semiconductor layer 40. + Resistive contact layers 55, 56 made of a material such as hydrogenated amorphous silicon are formed.
[0104]
On the resistive contact layers 55 and 56 and the gate insulating film 30, data wirings 62, 65, 66 and 68 including a conductive film made of a low-resistance conductive material such as aluminum or silver are formed. A data line is formed and crosses the gate line 22 to define a pixel. The source line 65 is connected to the data line 62 and extends to the top of the resistive contact layer 55, and is connected to one end of the data line 62. The data pad 68 receives an image signal from the outside, and includes a drain electrode 66 that is separated from the source electrode 65 and is opposed to the source electrode 65 with respect to the gate electrode 26.
[0105]
An a-Si: C: O film or an a-Si: O: F film (low dielectric constant CVD) deposited by PECVD on the data wirings 62, 64, 65, 66, 68 and the semiconductor layer 40 not covered by these. A protective film 70 made of a film is formed. The dielectric constant of the a-Si: C: O film and the a-Si: O: F film deposited by PECVD method is 4 or less. Therefore, the parasitic capacitance problem does not occur even if the thickness is small. Excellent adhesion to other films and step coverage. Moreover, since it is an inorganic CVD film, its heat resistance is superior to that of an organic insulating film. At the same time, a-Si: C: O films and a-Si: O: F films (low dielectric constant CVD films) deposited by PECVD are 4 to 10 times faster in deposition rate and etching rate than silicon nitride films. Therefore, it is very advantageous in terms of process time.
[0106]
Contact holes 76 and 78 for exposing the drain electrode 66 and the data pad 68 are formed in the protective film 70, and a contact hole 74 for exposing the gate pad 24 together with the gate insulating film 30 is formed.
A transparent electrode 82 that is electrically connected to the drain electrode 66 through the contact hole 76 and located in the pixel is formed on the protective film 70. An auxiliary gate pad 86 and an auxiliary data pad 88 connected to the gate pad 24 and the data pad 68 through contact holes 74 and 78 are formed on the protective film 70. Here, the transparent electrode 82 and the auxiliary gate and data pads 86 and 88 are made of a transparent conductive material such as ITO or IZO.
[0107]
An upper portion of the transparent electrode 82 has a contact hole 36 exposing a part of the transparent electrode 82, and an a-Si: C: O film or an a-Si: O: F film (low dielectric constant) deposited by PECVD method. An interlayer insulating film 34 made of a CVD film is formed. Here, the interlayer insulating film 34 preferably has a concavo-convex pattern in order to maximize the reflection efficiency of the subsequent reflection film 92.
A reflective film 92 having a transmission window 96 in the transmission mode region (T) is formed on the interlayer insulating film 34 and electrically connected to the transparent electrode 82 through the contact hole 36. The reflective film 92 is made of a conductive film having a high reflectance such as aluminum or aluminum alloy, silver or silver alloy, molybdenum or molybdenum alloy, and becomes a pixel electrode together with the transparent electrode 82. At this time, the transmission window 96 of the reflective film 92 can be formed in various patterns, and a large number can be formed in one pixel region. As described above, even when the uneven pattern is formed in the interlayer insulating film 34, it is preferable not to form the uneven pattern in the transmission window 96 portion.
[0108]
Here, the pixel electrodes 82 and 92 overlap with the previous gate line 22 to form a storage capacitor. In some cases, a storage capacitor wiring can be formed in the same layer as the gate wirings 22, 24, and 26 in order to form a storage capacitor.
Hereinafter, a method for manufacturing such a thin film transistor substrate for a liquid crystal display device of the present invention will be described.
[0109]
First, the process up to the step of forming the data lines 62, 65, 66, 68 is the same as the method of manufacturing the thin film transistor substrate according to the fifth embodiment of the present invention. That is, the process shown in FIGS. 31a to 33b is followed.
After the data wirings 62, 65, 66, and 68 are formed, as shown in FIGS. 37a and 37b, the a-Si: C: O film or the a-Si: O: F is formed on the data wirings 62, 65, 66, and 68. The protective film 70 is formed by growing the film by chemical vapor deposition (CVD). Next, patterning is performed together with the gate insulating film 30 by a photolithography process using a photosensitive film pattern to form contact holes 74, 76, and 78 that expose the gate pad 24, the drain electrode 66, and the data pad 68. At this time, the etching is performed by dry etching.
[0110]
Next, as shown in FIGS. 38 a and 38 b, an ITO or IZO film is laminated on the substrate 10 and photo-etched, and the transparent electrode 82 connected to the drain electrode 66 through the contact hole 76 and the gate through the contact holes 74 and 78. An auxiliary gate pad 86 and an auxiliary data pad 88 connected to the pad 24 and the data pad 68, respectively, are formed.
Also, as shown in FIGS. 39a and 39b, an a-Si: C: O film or an a-Si: O: F film is grown by chemical vapor deposition (CVD) and patterned in a photo-etching process. An interlayer insulating film 34 having a contact hole 36 exposing the transparent electrode 82 is formed. At this time, an uneven pattern can be formed in the interlayer insulating film 34. In the case of forming the concavo-convex pattern, the halftone exposure method is used as in the step of patterning the protective film in the method of manufacturing the thin film transistor substrate according to the fifth embodiment.
[0111]
Next, finally, as shown in FIGS. 35 and 36, a reflective film 92 having a transmission window 96 is formed by laminating and patterning a conductive film containing aluminum, silver, or molybdenum having high reflectivity.
The a-Si: C: O film or the a-Si: O: F film (low dielectric constant CVD film) can also be applied to the gate insulating film.
[0112]
FIG. 40 is a cross-sectional view of a thin film transistor substrate according to a seventh embodiment of the present invention.
The thin film transistor substrate according to the seventh embodiment has the same structure as the thin film transistor substrate according to the first embodiment except for the gate insulating film. In the seventh embodiment, the gate insulating film is a double layer. That is, the first layer 31 is an a-Si: C: O film or an a-Si: O: F film (low dielectric constant CVD film) formed by PECVD and the second layer 32 is a silicon nitride film. Yes.
[0113]
The gate insulating film must maintain a dense film quality in consideration of the interface characteristics with the semiconductor layer 40 made of amorphous silicon. However, if the film quality is denser, the denser the film deposition rate is, the slower the deposition time is. On the other hand, it is known that if the dense film quality is maintained to a thickness of about 500 mm from the surface in contact with the semiconductor layer 40, the thin film transistor can be operated without difficulty. Therefore, if the upper part of the gate insulating film is formed of an a-Si: C: O film or an a-Si: O: F film having a high deposition rate, the lower part of the gate insulating film is formed of a silicon nitride film having a dense film quality. The process time can be shortened without degrading the performance of the thin film transistor. The deposition rate of the a-Si: C: O film is about 4 to 10 times faster than the silicon nitride film. At this time, the a-Si: C: O film is continuously deposited in a state where a vacuum is maintained.
[0114]
Such a gate insulating film which is a double layer of a low dielectric constant CVD film and a silicon nitride film can be applied to the thin film transistor substrate according to the second to sixth embodiments.
[Brief description of the drawings]
[0115]
FIG. 1 is a thin film transistor substrate for a liquid crystal display according to a first embodiment of the present invention.
FIG. 2 is a cross-sectional view taken along line II-II in FIG.
FIG. 3a is a layout view of a thin film transistor substrate illustrating a process of manufacturing a thin film transistor substrate for a liquid crystal display according to a first embodiment of the present invention according to the process sequence;
3b is a cross-sectional view taken along line IIIb-IIIb ′ in FIG. 3a.
FIG. 4A is a layout view of a thin film transistor substrate illustrating a process of manufacturing a thin film transistor substrate for a liquid crystal display according to a first embodiment of the present invention according to the process sequence;
4b is a cross-sectional view taken along line IVb-IVb ′ in FIG. 4a.
FIG. 5a is a layout view of a thin film transistor substrate illustrating a process of manufacturing a thin film transistor substrate for a liquid crystal display according to a first embodiment of the present invention in the order of the steps.
5b is a cross-sectional view taken along the line Vb-Vb ′ in FIG. 5a.
FIG. 6A is a layout view of a thin film transistor substrate illustrating a process of manufacturing a thin film transistor substrate for a liquid crystal display according to a first embodiment of the present invention according to the process sequence;
6b is a cross-sectional view taken along line VIb-VIb ′ in FIG. 6a.
FIG. 7 is a layout view of a thin film transistor substrate for a liquid crystal display according to a second embodiment of the present invention.
8 is a cross-sectional view taken along line VIII-VIII ′ of FIG.
9 is a cross-sectional view taken along line IX-IX ′ of FIG.
10a is a view showing a first step in manufacturing the thin film transistor substrate shown in FIG. 7; FIG.
10b is a cross-sectional view taken along line Xb-Xb 'and line Xc-Xc' in FIG. 10a, respectively.
10c is a cross-sectional view taken along line Xb-Xb 'and line Xc-Xc' in FIG. 10a, respectively.
11a is a diagram showing a manufacturing process in the next stage of FIG. 10b and FIG. 10c;
11b is a diagram showing a manufacturing process in the next stage of FIG. 10b and FIG. 10c;
FIG. 12a is a process of a thin film transistor substrate in the next stage of FIG. 10a.
12b is a cross-sectional view taken along line XIIb-XIIb ′ in FIG. 12a.
12c is a cross-sectional view of FIG. 12a and relative to the line XIIc-XIIc ′.
13a is a process drawing following the step shown in FIG. 12a.
13b is a process drawing following the step shown in FIG. 12a.
FIG. 14a is a process diagram following the step shown in FIG. 12a;
14b is a process diagram following the step shown in FIG. 12a;
FIG. 15a is a process diagram following the step shown in FIG. 12a;
FIG. 15b is a process diagram following the step shown in FIG. 12a;
FIG. 16a is a cross-sectional view of the thin film transistor substrate at the next stage of FIG. 15a.
16b is a cross-sectional view of the thin film transistor substrate at the next stage of FIG. 15b.
17a is a layout view of a thin film transistor substrate at the next stage of FIGS. 16a and 16b. FIG.
17b is a cross-sectional view taken along line XVIIb-XVIIb ′ and line XVIIc-XVIIc ′ in FIG. 17a, respectively.
17c is a cross-sectional view taken along lines XVIIb-XVIIb ′ and XVIIc-XVIIc ′ in FIG. 17a, respectively.
FIG. 18 is a layout view of a thin film transistor substrate according to a third embodiment of the present invention.
19 is a cross-sectional view of the thin film transistor substrate shown in FIG. 18 taken along section line XIX-XIX ′.
20a is a first manufacturing stage of the thin film transistor substrate shown in FIG. 18;
20b is a cross-sectional view taken along section line XXb-XXb ′ shown in FIG. 20a.
FIG. 21a is a layout view of a substrate at the next stage of FIG. 20a.
21b is a cross-sectional view taken along section line XXIb-XXIb ′ shown in FIG. 21a.
22a is a layout view of a substrate in the next stage of FIG. 22a.
22b is a cross-sectional view taken along section line XXIIb-XXIIb ′ shown in FIG. 22a.
FIG. 23 is a manufacturing process for a substrate in the next stage of FIG. 22;
24a is a layout view of a substrate in the next stage of FIG. 23. FIG.
24b is a cross-sectional view taken along section line XXIVb-XXIVb ′ shown in FIG. 24a.
FIG. 25 shows a manufacturing process performed between FIG. 23 and FIG. 24b.
FIG. 26 shows a manufacturing process performed between FIG. 23 and FIG. 24b.
FIG. 27a is a layout view of a substrate at the next stage of FIG. 24a.
27b is a cross-sectional view taken along the cutting line XXVIIb-XXVIIb ′ shown in FIG. 27a.
FIG. 28 is a layout view of a thin film transistor substrate according to a fourth embodiment of the present invention.
FIG. 29 is a layout view illustrating a structure of a thin film transistor substrate for a reflective liquid crystal display device according to a fifth embodiment of the present invention.
30 is a cross-sectional view taken along the line XXX′-XXX ′ in FIG. 29. FIG.
FIG. 31A is a view showing a manufacturing process of the thin film transistor substrate shown in FIG. 29;
31b is a cross-sectional view taken along line XXXIb-XXXVIb ′ in FIG. 31a.
FIG. 32A is a view showing a manufacturing process of the thin film transistor substrate shown in FIG. 29;
32b is a cross-sectional view taken along line XXXIIb-XXXIIb ′ in FIG. 32a.
FIG. 33a is a view showing a manufacturing process of the thin film transistor substrate shown in FIG. 29;
33b is a cross-sectional view taken along line XXXIIIb-XXXIIIb ′ in FIG. 33a.
34a is a view showing a manufacturing process of the thin film transistor substrate shown in FIG. 29; FIG.
34b is a cross-sectional view taken along line XXXIVb-XXXIVb ′ in FIG. 34a.
FIG. 35 is a layout view illustrating a structure of a thin film transistor substrate in a transflective liquid crystal display device according to a sixth embodiment of the present invention.
36 is a cross-sectional view of the thin film transistor substrate taken along line XXXVI-XXXVI ′ in FIG. 35. FIG.
37a is a view showing a manufacturing process of the thin film transistor substrate shown in FIG. 35;
FIG. 37b is a view showing a manufacturing process of the thin film transistor shown in FIG. 35;
38a is a view showing a manufacturing process of the thin film transistor substrate shown in FIG. 35;
38b is a cross-sectional view taken along line XXXVIIIb-XXXVIIIb ′ in FIG. 38a.
FIG. 39a is a cross-sectional view taken along line XXXIXb-XXXIXb ′ in FIG. 39a.
FIG. 40 is a cross-sectional view of a thin film transistor substrate according to a seventh embodiment of the present invention.
[Explanation of symbols]
[0116]
10 Insulating substrate
22, 24, 26 Gate wiring
28 Storage electrode wire
30 Gate insulation film
31 1st layer
32 Second layer
36 Contact hole
40 Semiconductor layer
42, 48 Semiconductor pattern
50 middle class
54 Resistive contact layer
55, 56, 58 Resistive contact layer pattern
57 Interlayer pattern for source / drain
62, 65, 66, 68 Data wiring
64 Conductor pattern for maintenance capacitor
67 Conductor pattern for source / drain
70, 190 Protective film
72, 74, 76, 78 Contact hole
82 Transparent electrode
86 Auxiliary gate pad
88 Auxiliary data pad
92 Reflective film
96 Auxiliary gate pad
98 Auxiliary data pad
100 Insulating substrate
110 Photosensitive film
112, 114 Photosensitive film pattern
120, 121, 124 Data wiring
130 Colored organic film
131, 132, 133 color filters
140 Buffer layer
150, 151, 152 Gate wiring
160 Gate insulation film
201 Lower layer
202 Upper layer
221, 241, 261, 281 First gate wiring layer
222, 242, 262, 282 Second gate wiring layer
410, 411, 412 Pixel wiring
413, 414 Auxiliary pad
430 Organic membrane
621, 651, 661, 681 First data wiring layer
622, 652, 662, 682 Second data wiring layer
701 Lower semiconductor layer
702 Upper semiconductor layer

Claims (25)

絶縁基板、
前記絶縁基板の上に形成されている第１信号線、
前記第１信号線上に形成されている第１絶縁膜、
前記第１絶縁膜の上に形成されていて、前記第１信号線と交差している第２信号線、
前記第１信号線及び前記第２信号線と連結されている薄膜トランジスタ、
誘電率が４．０以下のＣＶＤ膜であり、前記薄膜トランジスタ上に形成されており、前記薄膜トランジスタの所定電極を露出させる第１接触孔を有する第２絶縁膜、
前記第２絶縁膜の上に形成されていて、前記第１接触孔を通じて前記薄膜トランジスタの所定電極と連結されている第１画素電極
を含むことを特徴とする薄膜トランジスタ基板。Insulating substrate,
A first signal line formed on the insulating substrate;
A first insulating film formed on the first signal line;
A second signal line formed on the first insulating film and intersecting the first signal line;
A thin film transistor connected to the first signal line and the second signal line;
A second insulating film having a first contact hole, which is a CVD film having a dielectric constant of 4.0 or less and is formed on the thin film transistor, exposing a predetermined electrode of the thin film transistor;
A thin film transistor substrate comprising: a first pixel electrode formed on the second insulating film and connected to a predetermined electrode of the thin film transistor through the first contact hole. 前記第１絶縁膜は低誘電率ＣＶＤ膜である下部膜と窒化シリコン膜である上部膜からなることを特徴とする、請求項１に記載の薄膜トランジスタ基板。2. The thin film transistor substrate according to claim 1, wherein the first insulating film comprises a lower film that is a low dielectric constant CVD film and an upper film that is a silicon nitride film. 前記第１画素電極は光を反射させる不透明な導電物質から構成されていることを特徴とする、請求項１に記載の薄膜トランジスタ基板。The thin film transistor substrate of claim 1, wherein the first pixel electrode is made of an opaque conductive material that reflects light. 前記第２絶縁膜は表面に凹凸パターンを有することを特徴とする、請求項３に記載の薄膜トランジスタ基板。The thin film transistor substrate according to claim 3, wherein the second insulating film has a concavo-convex pattern on a surface thereof. 低誘電率ＣＶＤ膜であり、前記第１画素電極上に形成されており、前記第１画素電極の所定部分を露出させる第２接触孔を有する第３絶縁膜、及び
前記第３絶縁膜の上に形成されていて、前記第２接触孔を通じて前記第１画素電極と連結されており、光を反射させる不透明な導電物質から構成されている第２画素電極をさらに含み、
前記第１画素電極は透明な導電物質から構成されており、前記第２画素電極は前記第１画素電極を透過した光が通過できる所定の開口部を有することを特徴とする、請求項１に記載の薄膜トランジスタ基板。A low dielectric constant CVD film formed on the first pixel electrode, having a second contact hole exposing a predetermined portion of the first pixel electrode; and a third insulating film on the third insulating film And a second pixel electrode connected to the first pixel electrode through the second contact hole and made of an opaque conductive material that reflects light,
The first pixel electrode is made of a transparent conductive material, and the second pixel electrode has a predetermined opening through which light transmitted through the first pixel electrode can pass. The thin film transistor substrate described. 前記低誘電率ＣＶＤ膜はａ-Ｓｉ:Ｃ:Ｏで構成されることを特徴とする、請求項１に記載の薄膜トランジスタ基板。2. The thin film transistor substrate according to claim 1, wherein the low dielectric constant CVD film is made of a-Si: C: O. 前記低誘電率ＣＶＤ膜はａ-Ｓｉ:Ｏ:Ｆで構成されることを特徴とする、請求項１に記載の薄膜トランジスタ基板。2. The thin film transistor substrate according to claim 1, wherein the low dielectric constant CVD film is composed of a-Si: O: F. 前記低誘電率ＣＶＤ膜の誘電率は２ないし４の間の値を有することを特徴とする、請求項１に記載の薄膜トランジスタ基板。The thin film transistor substrate of claim 1, wherein the low dielectric constant CVD film has a dielectric constant between 2 and 4. 絶縁基板の上に形成されているデータ線を含むデータ配線、
前記絶縁基板の上に形成されている赤、緑、青色フィルター、
低誘電率ＣＶＤ膜であり、前記データ配線及び前記色フィルター上に形成されていて前記データ配線の所定部分を露出させる第１接触孔を有するバッファー層、
前記バッファー層上に形成されており、前記データ線と交差して画素を定義するゲート線及び前記ゲート線と連結されているゲート電極を含むゲート配線、
前記ゲート配線上に形成されていて、前記第１接触孔の少なくとも一部分を露出させる第２接触孔を有するゲート絶縁膜、
前記ゲート電極上部の前記ゲート絶縁膜の上に形成されている半導体層、
前記第１接触孔及び前記第２接触孔を通じて前記データ線と連結されていて少なくとも一部分が前記半導体層と接しているソース用電極、前記半導体層上で前記ソース用電極と対向しているドレーン用電極及び前記ドレーン用電極と連結されている画素電極を含む画素配線
を含むことを特徴とする薄膜トランジスタ基板。Data wiring including data lines formed on an insulating substrate;
Red, green and blue filters formed on the insulating substrate;
A buffer layer having a first contact hole which is a low dielectric constant CVD film and is formed on the data wiring and the color filter and exposes a predetermined portion of the data wiring;
A gate line that is formed on the buffer layer and includes a gate line that intersects the data line to define a pixel and a gate electrode connected to the gate line;
A gate insulating film formed on the gate wiring and having a second contact hole exposing at least a portion of the first contact hole;
A semiconductor layer formed on the gate insulating film above the gate electrode;
A source electrode connected to the data line through the first contact hole and the second contact hole and at least partially in contact with the semiconductor layer, and for a drain facing the source electrode on the semiconductor layer A thin film transistor substrate comprising: a pixel wiring including an electrode and a pixel electrode connected to the drain electrode. 前記半導体層パターンは第１非晶質シリコン膜と、前記第１非晶質シリコン膜よりバンドギャップが低い第２非晶質シリコン膜の二重層構造になっていることを特徴とする、請求項９に記載の薄膜トランジスタ基板。The semiconductor layer pattern has a double layer structure of a first amorphous silicon film and a second amorphous silicon film having a band gap lower than that of the first amorphous silicon film. 9. The thin film transistor substrate according to 9. 前記データ線と同一層、同一物質で形成されており、前記半導体層パターンに対応する部分に位置する光遮断部をさらに含むことを特徴とする、請求項１０に記載の薄膜トランジスタ基板。The thin film transistor substrate of claim 10, further comprising a light blocking unit that is formed of the same layer and the same material as the data line and is located at a portion corresponding to the semiconductor layer pattern. 前記光遮断部は前記ゲート線方向に伸びていることを特徴とする、請求項１１に記載の薄膜トランジスタ基板。The thin film transistor substrate of claim 11, wherein the light blocking part extends in the gate line direction. 前記バッファー層の誘電率は２ないし４の間の値を有することを特徴とする、請求項１に記載の薄膜トランジスタ基板。The thin film transistor substrate of claim 1, wherein the buffer layer has a dielectric constant between 2 and 4. 絶縁基板、
前記基板の上に形成されていてゲート線、ゲート電極及びゲートパッドを含むゲート配線、
前記ゲート配線上に形成されていて少なくとも前記ゲートパッドを露出させる接触孔を有するゲート絶縁膜、
前記ゲート絶縁膜の上に形成されている半導体層パターン、
前記半導体層パターンの上に形成されている接触層パターン、
前記接触層パターンの上に形成されていて、前記接触層パターンと実質的に同じ形態を有し、ソース電極、ドレーン電極、データ線及びデータパッドを含むデータ配線、
前記データ配線上に形成されていて、前記ゲートパッド、前記データパッド及び前記ドレーン電極を露出させる接触孔を有し、低誘電率ＣＶＤ膜からなる保護膜パターン、
露出されている前記ゲートパッド、データパッド及びドレーン電極と各々電気的に連結される透明電極層パターン
を含むことを特徴とする液晶表示装置用薄膜トランジスタ基板。Insulating substrate,
A gate line formed on the substrate and including a gate line, a gate electrode and a gate pad;
A gate insulating film having a contact hole formed on the gate wiring and exposing at least the gate pad;
A semiconductor layer pattern formed on the gate insulating film;
A contact layer pattern formed on the semiconductor layer pattern;
A data wiring formed on the contact layer pattern and having substantially the same form as the contact layer pattern, including a source electrode, a drain electrode, a data line, and a data pad;
A protective film pattern formed on the data wiring and having a contact hole exposing the gate pad, the data pad, and the drain electrode, and comprising a low dielectric constant CVD film;
A thin film transistor substrate for a liquid crystal display, comprising: a transparent electrode layer pattern electrically connected to the exposed gate pad, data pad, and drain electrode. 前記絶縁基板上の前記ゲート配線と同一層に形成されている維持容量線、
前記維持容量と重なっていて前記半導体パターンと同一層に形成されている維持蓄電器用半導体パターン、
前記維持蓄電器用半導体パターンの上に形成されていて、前記維持蓄電器用半導体パターンと同じ平面的模様を有する維持蓄電器用接触層パターン及び
前記維持蓄電器用接触層パターンの上に形成されていて、前記維持蓄電器用半導体パターンと同じ平面的模様を有する維持蓄電器用導電体パターンをさらに含み、
前記維持蓄電器用導電体パターンは前記透明電極パターンの一部と連結されていることを特徴とする、請求項１４に記載の薄膜トランジスタ基板。A storage capacitor line formed in the same layer as the gate wiring on the insulating substrate;
A semiconductor pattern for a storage capacitor that overlaps the storage capacitor and is formed in the same layer as the semiconductor pattern,
Formed on the storage capacitor semiconductor pattern, the storage capacitor contact layer pattern having the same planar pattern as the storage capacitor semiconductor pattern and the storage capacitor contact layer pattern, Further comprising a maintenance capacitor conductor pattern having the same planar pattern as the maintenance capacitor semiconductor pattern,
15. The thin film transistor substrate of claim 14, wherein the sustain capacitor conductive pattern is connected to a part of the transparent electrode pattern. 前記低誘電率ＣＶＤ膜の誘電率は２ないし４の間の値を有することを特徴とする、請求項１４に記載の薄膜トランジスタ基板。The thin film transistor substrate of claim 14, wherein the low dielectric constant CVD film has a dielectric constant between 2 and 4. 絶縁基板の上にゲート線、前記ゲート線と連結されているゲート電極及び前記ゲート線と連結されているゲートパッドを含むゲート配線を形成する段階、
ゲート絶縁膜を形成する段階、
半導体層を形成する段階、
導電物質を積層しパターニングして前記ゲート線と交差するデータ線、前記データ線と連結されているデータパッド、前記データ線と連結されていて前記ゲート電極に隣接するソース電極及び前記ゲート電極に対して前記ソース電極の対向側に位置するドレーン電極を含むデータ配線を形成する段階、
低誘電率ＣＶＤ膜を蒸着して保護膜を形成する段階、
前記ゲート絶縁膜と共に前記保護膜をパターニングして前記ゲートパッド、前記データパッド及び前記ドレーン電極を各々露出する接触孔を形成する段階、
透明導電膜を積層しパターニングして前記接触孔を通じて前記ゲートパッド、前記データパッド及び前記ドレーン電極と各々連結される補助ゲートパッド、補助データパッド及び画素電極を形成する段階
を含むことを特徴とする薄膜トランジスタ基板の製造方法。Forming a gate line on an insulating substrate including a gate line, a gate electrode connected to the gate line, and a gate pad connected to the gate line;
Forming a gate insulating film;
Forming a semiconductor layer;
A data line intersecting the gate line by patterning a conductive material, a data pad connected to the data line, a source electrode connected to the data line and adjacent to the gate electrode, and the gate electrode Forming a data line including a drain electrode located on the opposite side of the source electrode;
Depositing a low dielectric constant CVD film to form a protective film;
Patterning the protective layer together with the gate insulating layer to form contact holes exposing the gate pad, the data pad, and the drain electrode;
The method may further include forming an auxiliary gate pad, an auxiliary data pad, and a pixel electrode connected to the gate pad, the data pad, and the drain electrode through the contact hole by laminating and patterning a transparent conductive film. A method for manufacturing a thin film transistor substrate. 前記保護膜を形成する段階は
気体状態のＳｉＨ(ＣＨ３)３、ＳｉＯ２(ＣＨ３)４、（ＳｉＨ)４Ｏ４(ＣＨ３)４のうちの少なくともいずれか一つを基本ソースとして使用し、Ｎ２ＯまたはＯ２を酸化剤として使用してＰＥＣＶＤ法によって蒸着する段階であることを特徴とする、請求項１７に記載の薄膜トランジスタ基板の製造方法。The step of forming the protective layer uses at least one of SiH (CH3) 3, SiO2 (CH3) 4, (SiH) 4O4 (CH3) 4 in a gaseous state as a basic source, and uses N2O or O2 as a basic source. 18. The method of manufacturing a thin film transistor substrate according to claim 17, wherein the thin film transistor substrate is deposited by PECVD using an oxidizing agent. 前記保護膜を形成する段階は
気体状態のＳｉＨ４、ＳｉＦ４のうちの少なくともいずれか一つとＣＦ４及びＯ２を添加した気体を使用してＰＥＣＶＤ法によって蒸着する段階であることを特徴とする、請求項１７に記載の薄膜トランジスタ基板の製造方法。The step of forming the protective layer is a step of depositing by PECVD using a gas in which at least one of SiH4 and SiF4 in a gas state and CF4 and O2 are added. A method for producing a thin film transistor substrate according to claim 1. 前記データ配線及び前記半導体層は所定の厚さの第１部分、前記第１部分より厚さが厚い第２部分、前記第１厚さより厚さが薄い第３部分を有する感光膜パターンを利用する写真蝕刻工程で共に形成することを特徴とする、請求項１７に記載の薄膜トランジスタ基板の製造方法。The data line and the semiconductor layer use a photosensitive film pattern having a first portion having a predetermined thickness, a second portion having a thickness greater than the first portion, and a third portion having a thickness smaller than the first thickness. The method of manufacturing a thin film transistor substrate according to claim 17, wherein the thin film transistor substrate is formed together by a photolithography process. 前記写真蝕刻工程において、前記第１部分は前記ソース電極と前記ドレーン電極の間に位置するように形成し、前記第２部分は前記データ配線上部に位置するように形成することを特徴とする、請求項２０に記載の薄膜トランジスタ基板の製造方法。In the photolithography process, the first portion is formed to be positioned between the source electrode and the drain electrode, and the second portion is formed to be positioned above the data line. The manufacturing method of the thin-film transistor substrate of Claim 20. 前記ゲート絶縁膜を形成する段階は
低誘電率ＣＶＤ膜を蒸着する第１段階及び窒化シリコン膜を蒸着する第２段階からなり、前記第１段階と前記第２段階は真空が維持される状態で進められることを特徴とする、請求項１７に記載の薄膜トランジスタ基板の製造方法。The step of forming the gate insulating film includes a first step of depositing a low dielectric constant CVD film and a second step of depositing a silicon nitride film. The first step and the second step are performed in a state where a vacuum is maintained. The method of manufacturing a thin film transistor substrate according to claim 17, wherein the method is advanced. 絶縁基板の上にデータ線を含むデータ配線を形成する第１段階、
前記基板上部に赤、緑、青色フィルターを形成する第２段階、
低誘電率ＣＶＤ膜を蒸着して前記データ配線及び前記色フィルターを覆うバッファー層を形成する第３段階、
前記絶縁膜上部にゲート線及びゲート電極を含むゲート配線を形成する第４段階、
前記ゲート配線を覆うゲート絶縁膜を形成する第５段階、
前記ゲート絶縁膜の上に島模様の抵抗性接触層と半導体層パターンを形成すると同時に、前記ゲート絶縁膜と前記バッファー層に前記データ線の一部を露出する第１接触孔を形成する第６段階、
前記島模様の抵抗性接触層パターンの上に互いに分離されて形成されていて同一層で作られたソース用電極及びドレーン用電極と、前記ドレーン用電極と連結された画素電極を含む画素配線を形成する第７段階、
前記ソース用電極と前記ドレーン用電極の間に位置する前記抵抗性接触層パターンの露出部分を除去して前記抵抗性接触層パターンを両側に分離する第８段階、
を含むことを特徴とする薄膜トランジスタ基板の製造方法。A first step of forming a data line including a data line on an insulating substrate;
A second step of forming red, green and blue filters on the substrate;
A third step of depositing a low dielectric constant CVD film to form a buffer layer covering the data wiring and the color filter;
Forming a gate line including a gate line and a gate electrode on the insulating film;
A fifth step of forming a gate insulating film covering the gate wiring;
Forming an island-shaped resistive contact layer and a semiconductor layer pattern on the gate insulating film, and simultaneously forming a first contact hole exposing a part of the data line in the gate insulating film and the buffer layer; Stage,
A pixel wiring including a source electrode and a drain electrode formed on the island-shaped resistive contact layer pattern and separated from each other, and a pixel electrode connected to the drain electrode. A seventh stage of forming,
An eighth stage of removing the exposed portion of the resistive contact layer pattern located between the source electrode and the drain electrode to separate the resistive contact layer pattern on both sides;
A method for manufacturing a thin film transistor substrate, comprising: 前記第６段階は、
前記ゲート絶縁膜の上に非晶質シリコン膜、不純物がドーピングされた非晶質シリコン膜を順次に蒸着する段階、
前記ゲート電極上の所定面積を覆っている第１部分、前記第１接触孔が形成される部分を除いた残りの部分を覆っていて、前記第１部分より薄い第２部分からなる感光膜パターンを形成する段階、
前記感光膜の第１部分及び第２部分をマスクとしてその下部の前記不純物がドーピングされた非晶質シリコン膜、前記非晶質シリコン膜、前記ゲート絶縁膜及び前記バッファー層を蝕刻して前記第１接触孔を形成する段階、
前記感光膜パターンの第２部分を除去する段階、
前記感光膜パターンの第１部分をマスクとしてその下部の前記不純物がドーピングされた非晶質シリコン膜及び前記非晶質シリコン膜を蝕刻して前記島模様の半導体層パターンと前記抵抗性接触層パターンを形成する段階、
前記感光膜パターンの第１部分を除去する段階
を含むことを特徴とする、請求項２３に記載の薄膜トランジスタ基板の製造方法。The sixth stage includes
Sequentially depositing an amorphous silicon film and an amorphous silicon film doped with impurities on the gate insulating film;
A photosensitive film pattern comprising a first portion covering a predetermined area on the gate electrode and a remaining portion excluding a portion where the first contact hole is formed, and comprising a second portion thinner than the first portion. Forming the stage,
The first and second portions of the photosensitive film are used as a mask to etch the amorphous silicon film doped with the impurity, the amorphous silicon film, the gate insulating film, and the buffer layer under the first portion. Forming one contact hole;
Removing a second portion of the photoresist pattern;
The island-shaped semiconductor layer pattern and the resistive contact layer pattern are etched by etching the amorphous silicon film doped with the impurity below the first portion of the photosensitive film pattern as a mask and the amorphous silicon film. Forming the stage,
24. The method of claim 23, further comprising removing a first portion of the photosensitive film pattern. 前記低誘電率ＣＶＤ膜の誘電率は２ないし４の間の値を有することを特徴とする、請求項１７に記載の薄膜トランジスタ基板の製造方法。The method of claim 17, wherein a dielectric constant of the low dielectric constant CVD film has a value between 2 and 4.
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007025703A (en) * 2005-07-20 2007-02-01 Samsung Electronics Co Ltd Array substrate and its manufacturing method, and display device
JP2009204724A (en) * 2008-02-26 2009-09-10 Toshiba Mobile Display Co Ltd Display element
US7615783B2 (en) 2001-02-26 2009-11-10 Samsung Electronics Co., Ltd. Thin film transistor array substrate using low dielectric insulating layer and method of fabricating the same
WO2012125009A2 (en) * 2011-03-17 2012-09-20 Lee Yun Hyeong Chemically amplified positive photosensitive composition for an organic insulation film, and method for forming an organic insulation film using same

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100796794B1 (en) * 2001-10-17 2008-01-22 삼성전자주식회사 A thin film transistor array panel of using poly silicon
KR100980014B1 (en) * 2003-08-11 2010-09-03 삼성전자주식회사 Thin film transistor array panel and manufacturing method thereof
US7023016B2 (en) 2003-07-02 2006-04-04 Samsung Electronics Co., Ltd. Thin film transistor array panel and manufacturing method thereof
KR100980015B1 (en) * 2003-08-19 2010-09-03 삼성전자주식회사 Thin film transistor array panel and manufacturing method thereof
KR100980020B1 (en) * 2003-08-28 2010-09-03 삼성전자주식회사 Thin film transistor array panel and manufacturing method thereof
KR101219038B1 (en) 2004-10-26 2013-01-07 삼성디스플레이 주식회사 Thin film transistor array panel and manufacturing method thereof
KR101107682B1 (en) * 2004-12-31 2012-01-25 엘지디스플레이 주식회사 Thin Film Transistor Substrate for Display Device And Method For Fabricating The Same
KR101251995B1 (en) * 2006-01-27 2013-04-08 삼성디스플레이 주식회사 Thin film transistor array panel and method for manufacturing the same
CN100426109C (en) * 2006-12-13 2008-10-15 友达光电股份有限公司 Picture element array structure of liquid crystal display and producing method thereof
CN101582431B (en) * 2009-07-01 2011-10-05 友达光电股份有限公司 Thin film transistor (TFT) array substrate and manufacture method thereof
KR101424950B1 (en) * 2009-10-09 2014-08-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Liquid crystal display device
US8988624B2 (en) * 2011-06-23 2015-03-24 Apple Inc. Display pixel having oxide thin-film transistor (TFT) with reduced loading
KR20140032155A (en) * 2012-09-06 2014-03-14 삼성디스플레이 주식회사 Thin-film transistor substrate and method of manufacturing the same
US9530801B2 (en) * 2014-01-13 2016-12-27 Apple Inc. Display circuitry with improved transmittance and reduced coupling capacitance
KR102267126B1 (en) * 2014-12-19 2021-06-21 삼성디스플레이 주식회사 Display panel and method for fabricating the same
CN104698630B (en) * 2015-03-30 2017-12-08 合肥京东方光电科技有限公司 Array base palte and display device
CN105161504B (en) * 2015-09-22 2019-01-04 京东方科技集团股份有限公司 Array substrate and preparation method thereof, display device
CN109037245A (en) * 2018-08-03 2018-12-18 惠科股份有限公司 The manufacturing method of display device and display panel

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03149884A (en) * 1989-11-07 1991-06-26 Toppan Printing Co Ltd Thin film transistor
JPH10228035A (en) * 1996-12-10 1998-08-25 Fujitsu Ltd Liquid crystal display device and its manufacture

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7615783B2 (en) 2001-02-26 2009-11-10 Samsung Electronics Co., Ltd. Thin film transistor array substrate using low dielectric insulating layer and method of fabricating the same
JP2007025703A (en) * 2005-07-20 2007-02-01 Samsung Electronics Co Ltd Array substrate and its manufacturing method, and display device
JP2009204724A (en) * 2008-02-26 2009-09-10 Toshiba Mobile Display Co Ltd Display element
WO2012125009A2 (en) * 2011-03-17 2012-09-20 Lee Yun Hyeong Chemically amplified positive photosensitive composition for an organic insulation film, and method for forming an organic insulation film using same
WO2012125009A3 (en) * 2011-03-17 2012-12-27 Lee Yun Hyeong Chemically amplified positive photosensitive composition for an organic insulation film, and method for forming an organic insulation film using same

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