KR100980014B1

KR100980014B1 - Thin film transistor array panel and manufacturing method thereof

Info

Publication number: KR100980014B1
Application number: KR1020030055415A
Authority: KR
Inventors: 박민욱; 전상진; 유세환; 이정영
Original assignee: 삼성전자주식회사
Priority date: 2003-08-11
Filing date: 2003-08-11
Publication date: 2010-09-03
Also published as: KR20050017897A

Abstract

기판 위에 게이트선을 형성하는 단계, 게이트선 위에 게이트 절연막과 반도체층을 연속하여 적층하는 단계, 반도체층 위에 하부 도전막과 상부 도전막을 증착하는 단계, 상부 도전막, 하부 도전막 및 반도체층을 사진 식각하는 단계, 보호막을 증착하는 단계, 보호막을 사진 식각하여 상부 도전막의 제1 부분과 제2 부분을 노출시키는 단계, 상부 도전막의 제1 및 제2 부분을 제거하여 하부 도전막의 제1 부분과 제2 부분을 노출시키는 단계, 하부 도전막의 제1 부분을 덮는 화소 전극을 형성하는 단계, 하부 도전막의 제2 부분을 제거하여 반도체층의 일부를 노출하는 단계, 그리고 반도체층의 노출된 부분 위에 간격재 기둥을 형성하는 단계를 포함하는 박막 트랜지스터 표시판의 제조 방법.Forming a gate line on the substrate, sequentially laminating a gate insulating film and a semiconductor layer on the gate line, depositing a lower conductive film and an upper conductive film on the semiconductor layer, photographing the upper conductive film, the lower conductive film, and the semiconductor layer Etching, depositing a protective film, photolithography the protective film to expose the first and second portions of the upper conductive film, and removing the first and second portions of the upper conductive film to remove the first and second portions of the lower conductive film. Exposing two portions, forming a pixel electrode covering the first portion of the lower conductive film, removing the second portion of the lower conductive film to expose a portion of the semiconductor layer, and spacers over the exposed portions of the semiconductor layer. A method of manufacturing a thin film transistor array panel including forming a pillar.

박막트랜지스터표시판, 간격재기둥Thin film transistor display panel, spacer

Description

박막 트랜지스터 표시판과 그 제조 방법{Thin film transistor array panel and manufacturing method thereof}Thin film transistor array panel and manufacturing method thereof

도 1은 본 발명의 일 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판의 배치도이고, 1 is a layout view of a thin film transistor array panel for a liquid crystal display according to an exemplary embodiment of the present invention.

도 2a 및 도 2b는 도 1에 도시한 박막 트랜지스터 기판을 IIa-IIa' 선 및 IIb-IIb'선을 따라 잘라 도시한 단면도이고,2A and 2B are cross-sectional views of the thin film transistor substrate illustrated in FIG. 1 taken along lines IIa-IIa 'and IIb-IIb',

도 3, 도 5, 도 7 및 도 10은 도 1, 도 2a 및 도 2b에 도시한 박막 트랜지스터 표시판을 본 발명의 한 실시예에 따라 제조하는 방법의 중간 단계에서의 박막 트랜지스터 표시판의 배치도로서 그 순서에 따라 나열한 도면이고,3, 5, 7, and 10 are layout views of the thin film transistor array panel at an intermediate stage of the method for manufacturing the thin film transistor array panel shown in FIGS. 1, 2A, and 2B according to an embodiment of the present invention. The drawings are listed in order,

도 4a 및 도 4b는 각각 도 3에 도시한 박막 트랜지스터 표시판을 IVa-IVa' 선 및 IVb-IVb' 선을 따라 절단한 단면도이고,4A and 4B are cross-sectional views of the thin film transistor array panel illustrated in FIG. 3 taken along lines IVa-IVa 'and IVb-IVb', respectively.

도 6a 및 도 6b는 각각 도 5에 도시한 박막 트랜지스터 표시판을 VIa-VIa' 선 및 VIb-VIb' 선을 따라 절단한 단면도이고,6A and 6B are cross-sectional views of the thin film transistor array panel illustrated in FIG. 5 taken along lines VIa-VIa 'and VIb-VIb', respectively.

도 8a 및 도 8b는 각각 도 7에 도시한 박막 트랜지스터 표시판을 VIIIa-VIIIa' 선 및 VIIIb-VIIIb' 선을 따라 절단한 단면도이고,8A and 8B are cross-sectional views of the thin film transistor array panel illustrated in FIG. 7 taken along lines VIIIa-VIIIa 'and VIIIb-VIIIb', respectively.

도 9a 및 도 9b는 각각 도 7에 도시한 박막 트랜지스터 표시판을 VIIIa-VIIIa' 선 및 VIIIb-VIIIb' 선을 따라 절단한 단면도로서, 도 8a 및 도 8b의 다음 단계에서의 도면이고,9A and 9B are cross-sectional views of the thin film transistor array panel illustrated in FIG. 7 taken along the lines VIIIa-VIIIa 'and VIIIb-VIIIb', respectively, and are views of the next steps of FIGS. 8A and 8B.

도 11a 및 도 11b는 각각 도 10에 도시한 박막 트랜지스터 표시판을 XIa-XIa' 선 및 XIb-XIb' 선을 따라 절단한 단면도이며,11A and 11B are cross-sectional views of the thin film transistor array panel illustrated in FIG. 10 taken along lines XIa-XIa 'and XIb-XIb', respectively.

도 12a 및 도 12b는 각각 도 10에 도시한 박막 트랜지스터 표시판을 XIa-XIa' 선 및 XIb-XIb' 선을 따라 절단한 단면도로서, 도 11a 및 도 11b의 다음 단계에서의 도면이다.12A and 12B are cross-sectional views of the thin film transistor array panel illustrated in FIG. 10 taken along the lines XIa-XIa 'and XIb-XIb', respectively, and are views of the next steps of FIGS. 11A and 11B.

<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

110 : 기판 121, 129 : 게이트선110: substrate 121, 129: gate line

124 : 게이트 전극 140 ; 게이트 절연막124: gate electrode 140; Gate insulating film

151, 154 : 반도체 161, 163, 165 : 저항성 접촉 부재151, 154: semiconductors 161, 163, 165: ohmic contact members

171, 179 : 데이터선 173 : 소스 전극171, 179: data line 173: source electrode

175 : 드레인 전극 180 : 보호막 175: drain electrode 180: protective film

181, 182, 185 : 접촉 구멍 189 : 개구부181, 182, 185: contact hole 189: opening

190 : 화소 전극 81, 82 : 접촉 보조 부재190: pixel electrode 81, 82: contact auxiliary member

320 : 간격재 기둥 320: spacer column

본 발명은 박막 트랜지스터 표시판 및 그 제조 방법에 관한 것이다.The present invention relates to a thin film transistor array panel and a method of manufacturing the same.

액정 표시 장치는 현재 가장 널리 사용되고 있는 평판 표시 장치 중 하나로 서, 전계 생성 전극이 형성되어 있는 두 장의 표시판과 그 사이에 삽입되어 있는 액정층으로 이루어져, 전극에 전압을 인가하여 액정층의 액정 분자들을 재배열시킴으로써 액정층을 통과하는 빛의 투과율을 조절하는 표시 장치이다.The liquid crystal display is one of the most widely used flat panel display devices. The liquid crystal display includes two display panels on which a field generating electrode is formed and a liquid crystal layer interposed therebetween. It is a display device which controls the transmittance | permeability of the light which passes through a liquid crystal layer by rearranging.

액정 표시 장치 중에서도 현재 주로 사용되는 것은 전계 생성 전극이 두 표시판에 각각 구비되어 있는 것이다. 이중에서도 한 표시판에는 복수의 화소 전극이 행렬의 형태로 배열되어 있고 다른 표시판에는 하나의 공통 전극이 표시판 전면을 덮고 있는 구조의 액정 표시 장치가 주류이다. 이 액정 표시 장치에서의 화상의 표시는 각 화소 전극에 별도의 전압을 인가함으로써 이루어진다. 이를 위해서 화소 전극에 인가되는 전압을 스위칭하기 위한 삼단자 소자인 박막 트랜지스터를 각 화소 전극에 연결하고 이 박막 트랜지스터를 제어하기 위한 신호를 전달하는 게이트선과 화소 전극에 인가될 전압을 전달하는 데이터선을 표시판에 설치한다.Among the liquid crystal display devices, a field generating electrode is provided in each of two display panels. Among them, a liquid crystal display device having a structure in which a plurality of pixel electrodes are arranged in a matrix form on one display panel and one common electrode covering the entire display panel on the other display panel is mainstream. The display of an image in this liquid crystal display device is performed by applying a separate voltage to each pixel electrode. To this end, a thin film transistor, which is a three-terminal element for switching a voltage applied to a pixel electrode, is connected to each pixel electrode, and a gate line for transmitting a signal for controlling the thin film transistor and a data line for transmitting a voltage to be applied to the pixel electrode are provided. Install on the display panel.

이러한 액정 표시 장치용 표시판은 여러 개의 도전층과 절연층이 적층된 층상 구조를 가진다. 게이트선, 데이터선 및 화소 전극은 서로 다른 도전층(이하 각각 게이트 도전체, 데이터 도전체 및 화소 도전체라 함)으로 만들어지고 절연층으로 분리되어 있는데, 아래에서부터 차례로 배치되는 것이 일반적이다. Such a liquid crystal display panel has a layered structure in which a plurality of conductive layers and an insulating layer are stacked. The gate line, the data line, and the pixel electrode are made of different conductive layers (hereinafter referred to as gate conductors, data conductors, and pixel conductors, respectively) and separated into insulating layers, which are generally arranged in order from the bottom.

이와 같은 층상 구조를 가지는 박막 트랜지스터 표시판은 여러 번에 걸친 박막의 성막 및 사진 식각 공정을 통하여 제조하며 얼마나 적은 수의 사진 식각 공정을 통하여 얼마나 안정된 소자를 형성하는지가 제조 원가를 결정하는 중요한 요소이다. A thin film transistor array panel having such a layered structure is manufactured through a plurality of thin film deposition and photolithography processes, and how many stable elements are formed through a small number of photolithography processes is an important factor in determining a manufacturing cost.

본 발명의 기술적 과제는 적은 수의 사진 공정으로 박막 트랜지스터 표시판을 제조하는 방법을 제공하는 것이다. The technical problem of the present invention is to provide a method of manufacturing a thin film transistor array panel with a small number of photographic processes.

본 발명에 따른 박막 트랜지스터 표시판의 제조 방법은 기판 위에 게이트선을 형성하는 단계, 상기 게이트선 위에 게이트 절연막과 반도체층을 연속하여 적층하는 단계, 상기 반도체층 위에 하부 도전막과 상부 도전막을 증착하는 단계, 상기 상부 도전막, 상기 하부 도전막 및 상기 반도체층을 사진 식각하는 단계, 상기 상부 도전막 위에 보호막을 증착하는 단계, 상기 보호막을 사진 식각하여 상기 상부 도전막을 노출시키는 제1 접촉구멍 및 개구부를 형성하는 단계, 상기 제1 접촉구멍 및 상기 개구부에 의해 노출되는 상기 상부 도전막을 제거하여 상기 하부 도전막을 노출시키는 단계, 상기 제 1 접촉구멍을 통해 상기 하부 도전막과 연결되는 화소 전극을 형성하는 단계, 상기 개구부에 의해 노출되는 상기 하부 도전막을 제거하여 상기 반도체층을 노출하는 단계, 상기 반도체층의 노출된 부분 위에 간격재 기둥을 형성하는 단계를 포함하는 것이 바람직하다. A method of manufacturing a thin film transistor array panel according to the present invention includes forming a gate line on a substrate, sequentially laminating a gate insulating film and a semiconductor layer on the gate line, and depositing a lower conductive film and an upper conductive film on the semiconductor layer. Photo etching the upper conductive layer, the lower conductive layer and the semiconductor layer, depositing a passivation layer on the upper conductive layer, and etching the passivation layer to expose the upper conductive layer. Forming, removing the upper conductive layer exposed by the first contact hole and the opening to expose the lower conductive layer, and forming a pixel electrode connected to the lower conductive layer through the first contact hole. Removing the lower conductive layer exposed by the opening to form the semiconductor layer. Shipment step preferably includes the step of forming a pole gap material on the exposed portion of the semiconductor layer.

또한, 상기 보호막 사진 식각 단계에서 상기 제1 접촉구멍에 인접한 게이트 절연막을 함께 노출하는 것이 바람직하다. In addition, in the protective film photolithography step, the gate insulating film adjacent to the first contact hole may be exposed together.

또한, 상기 화소 전극을 형성하는 단계에서 상기 제1 접촉구멍에 인접하여 노출된 상기 게이트 절연막을 함께 덮어 화소 전극을 형성하는 것이 바람직하다. In the forming of the pixel electrode, the pixel electrode may be formed by covering the gate insulating layer exposed adjacent to the first contact hole.

또한, 상기 보호막 사진 식각 단계에서 상기 상부 도전막을 노출시키는 제2 접촉구멍을 형성하는 것이 바람직하다. In the protective film photolithography step, it is preferable to form a second contact hole exposing the upper conductive film.

또한, 상기 상부 도전막 제거 단계에서 상기 제2 접촉구멍에 의해 노출된 상기 상부 도전막을 제거하여 상기 하부 도전막을 노출하는 것이 바람직하다. In addition, in the removing of the upper conductive film, the upper conductive film exposed by the second contact hole may be removed to expose the lower conductive film.

또한, 상기 게이트선은 하부막과 상부막을 포함하는 것이 바람직하다. In addition, the gate line preferably includes a lower layer and an upper layer.

또한, 상기 보호막 사진 식각 단계에서 상기 게이트 절연막을 함께 식각하여 상기 게이트선의 상부막을 노출시키는 제3 접촉구멍을 형성하는 것이 바람직하다. The gate insulating layer may be etched together to form a third contact hole exposing the upper layer of the gate line.

또한, 상기 상부 도전막 제거 단계에서 상기 게이트선 상부막의 노출된 부분을 함께 제거하여 상기 게이트선 하부막을 노출하는 것이 바람직하다. In the removing of the upper conductive layer, the exposed portion of the upper gate line layer may be removed to expose the lower gate line layer.

또한, 상기 제2 접촉구멍에 의해 노출된 상기 하부 도전막과 상기 제3 접촉구멍에 의해 노출된 상기 게이트선 하부막을 덮는 접촉 보조 부재를 형성하는 단계를 더 포함하는 것이 바람직하다.
또한, 상기 게이트선의 상부막과 상기 상부 도전막은 동일한 물질로 이루어지는 것이 바람직하다. The method may further include forming a contact auxiliary member covering the lower conductive layer exposed by the second contact hole and the lower gate line layer exposed by the third contact hole.
In addition, the upper layer and the upper conductive layer of the gate line are preferably made of the same material.

삭제delete

또한, 상기 게이트선의 상부막과 상기 상부 도전막은 Cr으로 이루어지며, 상기 게이트선의 하부막과 상기 하부 도전막은 Al 또는 Al-Nd 합금으로 이루어지는 것이 바람직하다. The upper layer and the upper conductive layer of the gate line may be made of Cr, and the lower layer and the lower conductive layer of the gate line may be made of Al or Al-Nd alloy.

또한, 상기 반도체층은 진성 반도체막과 불순물 반도체막을 포함하며, 상기 하부 도전막 제거 후 상기 불순물 반도체막의 노출된 부분을 제거하는 단계를 더 포함하는 것이 바람직하다. In addition, the semiconductor layer may include an intrinsic semiconductor film and an impurity semiconductor film, and further comprising removing the exposed portion of the impurity semiconductor film after removing the lower conductive film.

본 발명에 따른 박막 트랜지스터 표시판은 기판, 상기 기판 위에 형성되어 있으며 하부막과 상부막을 포함하는 게이트선, 상기 게이트선 위에 형성되어 있는 게이트 절연막, 상기 게이트 절연막 위에 형성되어 있는 반도체층, 상기 반도체층 위에 형성되어 있는 저항성 접촉 부재, 상기 저항성 접촉 부재 위에 형성되어 있으며 하부막과 상부막을 포함하는 소스 전극 및 드레인 전극, 상기 소스 전극 및 상기 드레인 전극 위에 형성되어 있으며, 상기 드레인 전극 하부막 및 인접한 게이트 절연막을 노출시키는 제1 접촉 구멍 및 상기 반도체층을 노출시키는 개구부를 가지는 보호막, 상기 보호막 위에 형성되어 있으며 상기 제1 접촉 구멍을 통해 상기 드레인 전극의 하부막과 접촉하는 화소 전극, 그리고 상기 반도체층의 노출된 부분 위에 형성되어 있는 간격재 기둥을 포함하는 것이 바람직하다. A thin film transistor array panel according to the present invention includes a substrate, a gate line formed on the substrate and including a lower layer and an upper layer, a gate insulating film formed on the gate line, a semiconductor layer formed on the gate insulating film, and a portion of the semiconductor layer. A resistive contact member formed on the resistive contact member, a source electrode and a drain electrode formed on the resistive contact member and including a lower layer and an upper layer, and formed on the source electrode and the drain electrode; A protective film having a first contact hole for exposing and an opening for exposing the semiconductor layer, a pixel electrode formed on the protective layer and contacting a lower layer of the drain electrode through the first contact hole, and an exposed portion of the semiconductor layer Formed on the part To include gyeokjae pillar is preferred.

또한, 상기 게이트선의 끝부분의 상기 게이트선 하부막을 노출시키는 제3 접촉 구멍을 더 포함하는 것이 바람직하다. In addition, the gate line may further include a third contact hole exposing the gate line lower layer at the end of the gate line.

삭제delete

또한, 상기 제3 접촉 구멍에 의해 상기 게이트선 하부막과 연결되는 접촉 보조 부재를 더 포함하는 것이 바람직하다. In addition, it is preferable to further include a contact auxiliary member connected to the lower gate line layer by the third contact hole.

또한, 상기 게이트선 및 상기 데이터선의 하부막은 Cr으로 이루어지고, 상기 게이트선 및 상기 데이터선의 상부막은 Al으로 이루어지는 것이 바람직하다. The lower layer of the gate line and the data line is made of Cr, and the upper layer of the gate line and the data line is made of Al.

그러면, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 본 발명의 실시예에 대하여 첨부한 도면을 참고로 하여 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. Then, embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art can easily implement the present invention. The present invention may, however, be embodied in many different forms and should not be construed as limited to the embodiments set forth herein.

도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.In the drawings, the thickness of layers, films, panels, regions, etc., are exaggerated for clarity. Like parts are designated by like reference numerals throughout the specification. When a part of a layer, film, region, plate, etc. is said to be "on" another part, this includes not only the other part being "right over" but also another part in the middle. On the contrary, when a part is "just above" another part, there is no other part in the middle.

이제 본 발명의 실시예에 따른 박막 트랜지스터 표시판 및 그 제조 방법에 대하여 도면을 참고로 하여 상세하게 설명한다.Hereinafter, a thin film transistor array panel and a method of manufacturing the same according to an exemplary embodiment of the present invention will be described in detail with reference to the accompanying drawings.

먼저, 도 1, 도 2a 및 도 2b를 참고로 하여 본 발명의 바람직한 한 실시예에 따른 박막 트랜지스터 표시판에 대하여 상세히 설명한다.First, a thin film transistor array panel according to an exemplary embodiment of the present invention will be described in detail with reference to FIGS. 1, 2A, and 2B.

도 1은 본 발명의 한 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판의 배치도이고, 도 2a 및 도 2b는 도 1의 박막 트랜지스터 표시판을 각각 IIa-IIa'선과 IIb-IIb'선을 따라 잘라 도시한 단면도이다. 1 is a layout view of a thin film transistor array panel for a liquid crystal display according to an exemplary embodiment of the present invention, and FIGS. 2A and 2B illustrate the thin film transistor array panel of FIG. 1 taken along lines IIa-IIa 'and IIb-IIb', respectively. One cross section.

절연 기판(110) 위에 게이트 신호를 전달하는 복수의 게이트선(gate line)(121)이 형성되어 있다. 게이트선(121)은 주로 가로 방향으로 뻗어 있으며, 각 게이트선(121)의 일부는 위로 돌출하여 복수의 게이트 전극(gate electrode)(124)을 이룬다.A plurality of gate lines 121 are formed on the insulating substrate 110 to transfer gate signals. The gate line 121 mainly extends in the horizontal direction, and a portion of each gate line 121 protrudes upward to form a plurality of gate electrodes 124.

게이트선(121)은 물리적 성질이 다른 두 개의 막, 즉 하부막과 그 위의 상부 막을 포함한다. 상부막은 게이트 신호의 지연이나 전압 강하를 줄일 수 있도록 낮은 비저항(resistivity)의 금속, 예를 들면 알루미늄(Al)이나 알루미늄 합금 등 알루미늄 계열의 금속으로 이루어진다. 이와는 달리, 하부막은 다른 물질, 특히 ITO(indium tin oxide) 또는 IZO(indium zinc oxide)와의 물리적, 화학적, 전기적 접촉 특성이 우수한 물질, 이를테면 몰리브덴(Mo), 몰리브덴 합금[보기: 몰리브덴-텅스텐(MoW) 합금], 크롬(Cr) 등으로 이루어진다. 하부막과 상부막의 조합의 바람직한 예로는 Cr/Al, Cr/Al-Nd 합금 등과 같이 서로 다른 식각 조건으로 식각되는 두 층을 들 수 있다. 도 2a 및 도 2b에서 게이트 전극(124)의 하부막과 상부막은 각각 도면 부호 124p, 124q로, 다른 부분과의 접촉을 위한 게이트선(121)의 끝 부분(129)의 하부막과 상부막은 각각 도면 부호 129p, 129q로 표시되어 있으며 끝 부분(129)의 상부막(129q) 일부가 제거되어 하부막(129p)을 드러내고 있다.The gate line 121 includes two layers having different physical properties, that is, a lower layer and an upper layer thereon. The upper layer is made of a metal having a low resistivity, such as aluminum (Al) or an aluminum alloy, so as to reduce the delay or voltage drop of the gate signal. In contrast, the underlayer is a material having excellent physical, chemical, and electrical contact properties with other materials, particularly indium tin oxide (ITO) or indium zinc oxide (IZO), such as molybdenum (Mo) and molybdenum alloys (eg, molybdenum-tungsten (MoW). ) Alloy], and chromium (Cr). Preferred examples of the combination of the lower layer and the upper layer include two layers etched under different etching conditions such as Cr / Al, Cr / Al-Nd alloy, and the like. In FIGS. 2A and 2B, the lower and upper layers of the gate electrode 124 are denoted by reference numerals 124p and 124q, respectively. Reference numerals 129p and 129q are denoted, and a portion of the upper layer 129q of the end portion 129 is removed to expose the lower layer 129p.

게이트선(121) 위에는 질화규소(SiNx) 따위로 이루어진 게이트 절연막(gate insulating layer) (140)이 형성되어 있다.A gate insulating layer 140 made of silicon nitride (SiNx) is formed on the gate line 121.

게이트 절연막(140) 상부에는 수소화 비정질 규소(hydrogenated amorphous silicon)(비정질 규소는 약칭 a-Si로 씀) 등으로 이루어진 복수의 선형 반도체(151)가 형성되어 있다. 선형 반도체(151)는 주로 세로 방향으로 뻗어 있으며 이로부터 복수의 돌출부(extension)(154)가 게이트 전극(124)을 향하여 뻗어 나와 있다.A plurality of linear semiconductors 151 made of hydrogenated amorphous silicon (amorphous silicon is abbreviated a-Si) and the like are formed on the gate insulating layer 140. The linear semiconductor 151 extends mainly in the longitudinal direction, from which a plurality of extensions 154 extend toward the gate electrode 124.

반도체(151)의 상부에는 실리사이드(silicide) 또는 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소 따위의 물질로 만들어진 복수의 선형 및 섬 형 저항성 접촉 부재(ohmic contact)(161, 165)가 형성되어 있다. 선형 접촉 부재(161)는 복수의 돌출부(163)를 가지고 있으며, 이 돌출부(163)와 섬형 접촉 부재(165)는 쌍을 이루어 반도체(151)의 돌출부(154) 위에 위치한다.On the semiconductor 151, a plurality of linear and island ohmic contacts 161 and 165 made of a material such as n + hydrogenated amorphous silicon doped with high concentration of silicide or n-type impurities are formed. It is. The linear contact member 161 has a plurality of protrusions 163, and the protrusions 163 and the island contact members 165 are paired and positioned on the protrusions 154 of the semiconductor 151.

반도체(151)와 저항성 접촉 부재(161, 165)의 측면 역시 경사져 있으며 경사각은 30°-80°이다.Side surfaces of the semiconductor 151 and the ohmic contacts 161 and 165 are also inclined, and the inclination angle is 30 ° to 80 °.

저항성 접촉 부재(161, 165) 위에는 각각 복수의 데이터선(data line)(171)과 복수의 드레인 전극(drain electrode)(175)이 형성되어 있다.A plurality of data lines 171 and a plurality of drain electrodes 175 are formed on the ohmic contacts 161 and 165, respectively.

데이터선(171)은 주로 세로 방향으로 뻗어 게이트선(121)과 교차하며 데이터 전압(data voltage)을 전달한다. 각 데이터선(171)에서 드레인 전극(175)의 양쪽으로 뻗은 복수의 가지가 소스 전극(source electrode)(173)을 이룬다. 한 쌍의 소스 전극(173)과 드레인 전극(175)은 서로 분리되어 있다. 게이트 전극(124), 소스 전극(173) 및 드레인 전극(175)은 반도체(151)의 돌출부(154)와 함께 박막 트랜지스터(thin film transistor, TFT)를 이루며, 박막 트랜지스터의 채널(channel)은 소스 전극(173)과 드레인 전극(175) 사이의 돌출부(154)에 형성된다.The data line 171 mainly extends in the vertical direction to cross the gate line 121 and transmit a data voltage. A plurality of branches extending from both data lines 171 to both sides of the drain electrode 175 form a source electrode 173. The pair of source electrode 173 and the drain electrode 175 are separated from each other. The gate electrode 124, the source electrode 173, and the drain electrode 175 form a thin film transistor (TFT) together with the protrusion 154 of the semiconductor 151, and the channel of the thin film transistor is a source. A protrusion 154 is formed between the electrode 173 and the drain electrode 175.

데이터선(171) 및 드레인 전극(175) 또한 하부막(171p, 175p)과 그 위에 위치한 상부막(171q, 175q)으로 이루어진다. 게이트선(121)의 경우와 마찬가지로, 하부막(171p, 175p)과 상부막(171q, 175q)의 조합의 바람직한 예로는 Cr/Al, Cr/Al-Nd 합금 등과 같이 서로 다른 식각 조건으로 식각되는 두 층을 들 수 있다. 도 2a 및 도 2b에서 소스 전극(173)의 하부막과 상부막은 각각 도면 부호 173p, 173q로, 다른 부분과의 접촉을 위한 데이터(171)의 끝 부분(179)의 하부막과 상부 막은 각각 도면 부호 179p, 179q로 표시되어 있으며 끝 부분(179)의 상부막(179q) 일부가 제거되어 하부막(179p)을 드러내고 있다.The data line 171 and the drain electrode 175 also include the lower layers 171p and 175p and the upper layers 171q and 175q disposed thereon. As in the case of the gate line 121, a preferred example of the combination of the lower layers 171p and 175p and the upper layers 171q and 175q may be etched under different etching conditions such as Cr / Al, Cr / Al-Nd alloy, or the like. Two layers. 2A and 2B, the lower and upper layers of the source electrode 173 are denoted by reference numerals 173p and 173q, respectively. Reference numerals 179p and 179q indicate that a portion of the upper layer 179q of the end portion 179 is removed to expose the lower layer 179p.

데이터선(171) 및 드레인 전극(175)의 하부막(171p, 175p)과 상부막(171q, 175q)도 게이트선(121)과 마찬가지로 그 측면이 약 30°-80°의 각도로 각각 경사져 있다.The lower layers 171p and 175p and the upper layers 171q and 175q of the data line 171 and the drain electrode 175 are also inclined at an angle of about 30 ° to 80 °, similarly to the gate line 121. .

저항성 접촉 부재(161, 165)는 그 하부의 반도체(151)와 그 상부의 데이터선(171) 및 드레인 전극(175)의 사이에만 존재하고 이들 사이의 접촉 저항을 낮추어 주는 역할을 한다. 반도체(151)는 박막 트랜지스터가 위치하는 돌출부(154)를 제외하면 데이터선(171), 드레인 전극(175) 및 그 하부의 저항성 접촉 부재(161, 165)와 실질적으로 동일한 평면 형태를 가지고 있다.The ohmic contacts 161 and 165 exist only between the semiconductor 151 in the lower portion thereof, the data line 171 and the drain electrode 175 in the upper portion thereof, and serve to lower the contact resistance therebetween. The semiconductor 151 has a planar shape substantially the same as the data line 171, the drain electrode 175, and the ohmic contacts 161 and 165 below the semiconductor 151 except for the protrusion 154 where the thin film transistor is located.

데이터선(171) 및 드레인 전극(175)의 상부에는 평탄화 특성이 우수하며 감광성(photosensitivity)을 가지는 유기 물질, 플라스마 화학 기상 증착(plasma enhanced chemical vapor deposition, PECVD)으로 형성되는 a-Si:C:O, a-Si:O:F 등의 저유전율 절연 물질, 또는 무기 물질인 질화규소 따위로 이루어진 보호막(passivation layer)(180)이 형성되어 있다.On the data line 171 and the drain electrode 175, a-Si: C formed by plasma enhanced chemical vapor deposition (PECVD), an organic material having excellent planarization characteristics, and having photosensitivity: A passivation layer 180 made of a low dielectric constant insulating material such as O, a-Si: O: F, or silicon nitride, which is an inorganic material, is formed.

보호막(180)에는 데이터선(171)의 끝 부분(179) 및 드레인 전극(175) 그리고, 드레인 전극(175)에 인접한 게이트 절연막(140)을 각각 드러내는 복수의 접촉 구멍(contact hole)(182, 185)이 구비되어 있으며, 게이트 절연막(140)과 함께 게이트선(121)의 끝 부분(129)을 드러내는 복수의 접촉 구멍(181)이 구비되어 있다. 보호막(180)은 또한 반도체(151)의 돌출부(154) 일부를 노출하는 개구부(189)를 가 진다.The passivation layer 180 includes a plurality of contact holes 182 exposing the end portion 179 of the data line 171, the drain electrode 175, and the gate insulating layer 140 adjacent to the drain electrode 175. 185 and a plurality of contact holes 181 exposing the end portion 129 of the gate line 121 together with the gate insulating layer 140. The passivation layer 180 also has an opening 189 exposing a portion of the protrusion 154 of the semiconductor 151.

접촉 구멍(181, 182)은 게이트선(121) 및 데이터선(171)의 끝 부분(129, 179)의 하부막(129p, 179p, 175p)만을 드러내며, 그 경계는 상부막(129q, 179q, 175q)의 경계와 일치한다. 그리고, 접촉 구멍(185)은 드레인 전극의 하부막(175p) 및 인접한 게이트 절연막(140)을 드러낸다. 또한 개구부(189)는 반도체(151) 돌출부(154)의 노출된 부분과 그 경계가 일치한다.The contact holes 181 and 182 expose only the bottom films 129p, 179p and 175p of the gate lines 121 and the end portions 129 and 179 of the data lines 171, and the boundaries thereof are defined by the top films 129q, 179q, 175q). The contact hole 185 exposes the lower layer 175p of the drain electrode and the adjacent gate insulating layer 140. In addition, the opening 189 coincides with the exposed portion of the protrusion 154 of the semiconductor 151.

보호막(180) 위에는 복수의 화소 전극(pixel electrode)(190) 및 복수의 접촉 보조 부재(contact assistant)(81, 82)가 형성되어 있으며, 이들은 IZO, ITO 따위의 투명한 도전 물질로 이루어진다. 이 경우, 드레인 전극(175)과 화소 전극(190)이 연결되는 접촉 구멍(185)이 인접한 게이트 절연막(140)까지 넓게 형성되어 있기 때문에 드레인 전극의 상부막(175q)이 과식각에 의해 언더컷되는 것을 방지할 수 있다. 따라서, 게이트 절연막(140) 위에도 형성되어 있는 화소 전극(190)과 드레인 전극의 하부막(175p)사이에 접촉되는 면적이 넓으므로 접촉 불량이 발생하는 것을 방지할 수 있다.A plurality of pixel electrodes 190 and a plurality of contact assistants 81 and 82 are formed on the passivation layer 180, and they are made of transparent conductive materials such as IZO and ITO. In this case, since the contact hole 185 connecting the drain electrode 175 and the pixel electrode 190 is formed to the adjacent gate insulating layer 140, the upper layer 175q of the drain electrode is undercut by over etching. Can be prevented. Therefore, the contact area between the pixel electrode 190 formed on the gate insulating layer 140 and the lower layer 175p of the drain electrode is large, so that contact failure can be prevented from occurring.

화소 전극(190)은 접촉 구멍(185)을 통하여 드레인 전극(175)과 물리적·전기적으로 연결되어 드레인 전극(175)으로부터 데이터 전압을 인가 받는다. 데이터 전압이 인가된 화소 전극(190)은 공통 전압을 인가 받는 다른 표시판(도시하지 않음)의 공통 전극(common electrode)(도시하지 않음)과 함께 전기장을 생성함으로써 두 전극 사이의 액정 분자들을 재배열시킨다.The pixel electrode 190 is physically and electrically connected to the drain electrode 175 through the contact hole 185 to receive a data voltage from the drain electrode 175. The pixel electrode 190 to which the data voltage is applied rearranges the liquid crystal molecules between the two electrodes by generating an electric field together with a common electrode (not shown) of another display panel (not shown) to which the common voltage is applied. Let's do it.

또한 화소 전극(190)과 공통 전극은 축전기[이하 “액정 축전기(liquid crystal capacitor)”라 함]를 이루어 박막 트랜지스터가 턴 오프된 후에도 인가된 전압을 유지하는데, 전압 유지 능력을 강화하기 위하여 액정 축전기와 병렬로 연결된 다른 축전기를 두며 이를 유지 축전기(storage capacitor)라 한다. 유지 축전기는 화소 전극(190)과 이에 인접한 다른 게이트선(121)[이를 전단 게이트선(previous gate line)이라 함]이나 별도로 형성된 유지 전극 등의 중첩 등으로 만들어진다. 유지 전극은 게이트선(121)과 동일한 층으로 만들어지며 게이트선(121)과 분리되어 공통 전압 등의 전압을 인가 받는다. 유지 축전기의 정전 용량, 즉 유지 용량을 늘이기 위해서 중첩 부분의 면적을 크게 하거나 화소 전극(190)과 연결되고 전단 게이트선 또는 유지 전극과 중첩되는 도전체를 보호막(180) 아래에 두어 둘 사이의 거리를 가깝게 할 수 있다.In addition, the pixel electrode 190 and the common electrode form a capacitor (hereinafter, referred to as a "liquid crystal capacitor") to maintain an applied voltage even after the thin film transistor is turned off. There is another capacitor connected in parallel with it, which is called a storage capacitor. The storage capacitor is made by overlapping the pixel electrode 190 with another gate line 121 adjacent thereto (referred to as a prior gate line) or a storage electrode formed separately. The storage electrode is made of the same layer as the gate line 121 and is separated from the gate line 121 to receive a voltage such as a common voltage. In order to increase the capacitance of the storage capacitor, that is, the capacitance, the area of the overlapped portion is increased or the conductor connected to the pixel electrode 190 and overlapped with the front gate line or the storage electrode under the protective film 180 is disposed between the two. You can get close.

접촉 보조 부재(81, 82)는 접촉 구멍(181, 182)을 통하여 게이트선의 끝 부분(129) 및 데이터선의 끝 부분(179)과 각각 연결된다. 접촉 보조 부재(81, 82)는 게이트선(121) 및 데이터선(171)의 각 끝 부분(129, 179)과 외부 장치와의 접착성을 보완하고 이들을 보호하는 역할을 하는 것으로 필수적인 것은 아니며, 이들의 적용 여부는 선택적이다.The contact auxiliary members 81 and 82 are connected to the end portion 129 of the gate line and the end portion 179 of the data line, respectively, through the contact holes 181 and 182. The contact auxiliary members 81 and 82 complement the adhesion between the end portions 129 and 179 of the gate line 121 and the data line 171 and the external device, and do not necessarily serve to protect them. Their application is optional.

마지막으로 보호막(180) 및 반도체(151) 돌출부(154)의 노출된 부분 위에는 간격재 기둥(320)이 형성되어 있다. 간격재 기둥(320)은 액정 표시 장치의 두 표시판 사이의 간격을 일정하게 유지하고 반도체(151)의 노출된 부분을 보호하기 위한 것으로서 감광성 유기막 따위로 만들어질 수 있다.Lastly, the spacer pillar 320 is formed on the exposed portions of the passivation layer 180 and the protrusion 154 of the semiconductor 151. The spacer pillar 320 may be made of a photosensitive organic layer to maintain a constant gap between two display panels of the liquid crystal display and to protect an exposed portion of the semiconductor 151.

본 발명의 다른 실시예에 따르면 화소 전극(190)의 재료로 투명한 도전성 폴 리머(polymer) 등을 사용하며, 반사형(reflective) 액정 표시 장치의 경우 불투명한 반사성 금속을 사용하여도 무방하다. 이때, 접촉 보조 부재(81, 82)는 화소 전극(190)과 다른 물질, 특히 ITO 또는 IZO로 만들어질 수 있다.According to another embodiment of the present invention, a transparent conductive polymer may be used as the material of the pixel electrode 190, and in the case of a reflective liquid crystal display, an opaque reflective metal may be used. In this case, the contact assistants 81 and 82 may be made of a material different from the pixel electrode 190, in particular, ITO or IZO.

그러면, 도 1, 도 2a 및 도 2b에 도시한 액정 표시 장치용 박막 트랜지스터 표시판을 본 발명의 한 실시예에 따라 제조하는 방법에 대하여 도 3 내지 도 12b와 도 1, 도 2a 및 도 2b를 참고로 하여 상세히 설명한다.Then, referring to FIGS. 3 to 12b and FIGS. 1 to 2a and 2b for a method of manufacturing the thin film transistor array panel for the liquid crystal display device shown in FIGS. 1, 2a and 2b according to an embodiment of the present invention. This will be described in detail.

먼저, 도 3, 도 4a 및 도 4b에 도시한 바와 같이, 투명한 유리 등의 절연 기판(110) 위에 복수의 게이트 전극(124)을 포함하는 복수의 게이트선(121)을 사진 식각 공정으로 형성한다. 게이트선(121)은 하부막과 상부막의 이중막으로 이루어지며, 하부막은 약 500Å 두께의 Cr, 상부막은 약 1,000 Å 내지 3,000 Å, 바람직하게는 2,500Å 정도 두께의 Al으로 이루어진다. First, as illustrated in FIGS. 3, 4A, and 4B, a plurality of gate lines 121 including a plurality of gate electrodes 124 are formed on an insulating substrate 110 such as transparent glass by a photolithography process. . The gate line 121 is formed of a double layer of a lower layer and an upper layer, the lower layer is formed of Cr having a thickness of about 500 GPa, and the upper layer is made of Al having a thickness of about 1,000 GPa to 3,000 GPa, preferably about 2,500 GPa.

도 5, 도 6a 및 도 6b에 도시한 바와 같이, 게이트 절연막(140), 진성 비정질 규소층(intrinsic amorphous silicon), 불순물 비정질 규소층(extrinsic amorphous silicon)을 화학 기상 증착법(chemical vapor deposition, CVD)으로, 하부 금속막 및 상부 금속막을 스퍼터링 따위로 연속하여 적층한 다음, 상부 및 하부 금속막, 불순물 비정질 규소층 및 진성 비정질 규소층의 네 층을 사진 식각하여, 복수의 상부 및 하부 도전체(174q, 174p), 복수의 선형 불순물 반도체(164)와 복수의 돌출부(154)를 각각 포함하는 복수의 선형 진성 반도체(151)를 형성한다.As shown in FIGS. 5, 6A, and 6B, the gate insulating layer 140, the intrinsic amorphous silicon, and the impurity amorphous silicon layer are chemical vapor deposition (CVD). Then, the lower metal film and the upper metal film are sequentially stacked by sputtering, and then four layers of the upper and lower metal film, the impurity amorphous silicon layer, and the intrinsic amorphous silicon layer are photo-etched to obtain a plurality of upper and lower conductors (174q). , 174p), and a plurality of linear intrinsic semiconductors 151 each including a plurality of linear impurity semiconductors 164 and a plurality of protrusions 154.

게이트 절연막(140)의 재료로는 질화규소가 좋으며 적층 온도는 250℃~500℃, 두께는 2,000Å∼5,000Å 정도인 것이 바람직하다. 진성 반도체(151) 및 불순물 반도체(164)의 두께는 각각 500 Å 내지 1,500 Å, 300 Å 내지 600 Å 정도인 것이 바람직하다. 하부 도전체(174p)는 약 500Å 두께의 Cr, 상부 도전체(174q)는 약 1,000 Å 내지 3,000 Å, 바람직하게는 2,500Å 정도 두께의 Al으로 이루어진다. 상부 도전체(174q)의 표적 재료로는 알루미늄 또는 2 atomic%의 Nd를 포함하는 Al-Nd 합금이 적절하며, 스퍼터링 온도는 150℃ 정도가 바람직하다. The material of the gate insulating film 140 is preferably silicon nitride, the lamination temperature is preferably 250 ° C to 500 ° C, and the thickness is about 2,000 Pa to 5,000 Pa. The thicknesses of the intrinsic semiconductor 151 and the impurity semiconductor 164 are preferably about 500 mW to 1,500 mW and about 300 mW to 600 mW, respectively. The lower conductor 174p is made of Cr having a thickness of about 500 kV, and the upper conductor 174q is made of Al having a thickness of about 1,000 mW to 3,000 mW, preferably about 2,500 mW. As a target material of the upper conductor 174q, an Al-Nd alloy containing aluminum or 2 atomic% of Nd is suitable, and sputtering temperature is preferably about 150 ° C.

다음으로, 도 7, 도 8a 및 도 8b에 도시한 바와 같이, 3,000 Å 이상의 두께를 가지는 보호막(180)을 적층하고 그 위에 감광막(40)을 형성한 다음 게이트 절연막(140)과 함께 건식 식각하여 복수의 접촉 구멍(181, 182, 185) 및 복수의 개구부(189)를 형성한다. 접촉 구멍(181)은 게이트선(121) 끝 부분(129)의 상부막(129q)을 드러내고, 접촉 구멍(182, 185)과 개구부(189)는 상부 도전체(174q)의 일부, 즉 도 1, 도 2a 및 도 2b를 참고로 설명하면, 데이터선(171) 끝 부분(179)의 일부, 드레인 전극(175)의 일부 및 인접한 게이트 절연막(140), 그리고 소스 전극(173)과 드레인 전극(175) 사이 영역을 각각 드러낸다. 이 때, 접촉 구멍(185)은 해당 부위의 보호막(180)을 슬릿 노광하여 형성함으로써 접촉 구멍(185) 내에 드러난 게이트 절연막(140)이 과식각되는 것을 방지할 수 있다. Next, as shown in FIGS. 7, 8A, and 8B, a protective film 180 having a thickness of 3,000 Å or more is stacked, a photoresist film 40 is formed thereon, and then dry-etched together with the gate insulating layer 140. A plurality of contact holes 181, 182, and 185 and a plurality of openings 189 are formed. The contact hole 181 exposes the upper layer 129q of the end portion 129 of the gate line 121, and the contact holes 182 and 185 and the opening 189 are a part of the upper conductor 174q, that is, FIG. 1. 2A and 2B, a portion of an end portion 179 of the data line 171, a portion of the drain electrode 175 and an adjacent gate insulating layer 140, and a source electrode 173 and a drain electrode ( 175) each reveals an area between them. In this case, the contact hole 185 may be formed by slit exposing the passivation layer 180 of the corresponding portion, thereby preventing over-etching of the gate insulating layer 140 exposed in the contact hole 185.

즉, 접촉 구멍(181)은 해당 부위의 보호막(180) 및 게이트 절연막(140) 위의 감광막(40)을 완전 노광 및 현상하고 접촉 구멍(181)이 형성될 부분의 보호막(180) 및 게이트 절연막(140)을 제1 식각하여 형성한다. 이때 접촉 구멍(185)은 해당 부위의 보호막(180) 위의 감광막(40)을 슬릿 노광 및 현상함으로써 접촉 구멍(185)이 형성될 부분의 보호막(180)이 식각되지 않도록 한다. 그리고, 에치백(etch back) 공정을 통해 접촉 구멍(185)이 형성될 부분의 보호막(180)이 드러나도록 하고, 제2 식각을 하여 접촉 구멍(185)이 형성될 부분의 보호막(180)만을 제거하여 접촉 구멍(185)을 형성한다. 따라서, 게이트선(121) 끝부분(129)의 상부막(129q)이 드러나도록 제1 식각에 의해 보호막(180) 및 게이트 절연막(140)이 식각될 때, 접촉 구멍(185)이 형성될 부분의 보호막(180)이 식각되지 않도록 함으로써 접촉 구멍(185)이 형성될 부분의 보호막(180) 아래의 게이트 절연막(140)은 과식각되지 않는다. That is, the contact hole 181 completely exposes and develops the passivation layer 180 and the photoresist layer 40 on the gate insulating layer 140 of the corresponding portion, and the passivation layer 180 and the gate insulating layer of the portion where the contact hole 181 is to be formed. 140 is formed by first etching. In this case, the contact hole 185 may be slit-exposed and developed on the photoresist layer 40 on the passivation layer 180 of the corresponding portion so that the passivation layer 180 of the portion where the contact hole 185 is to be formed is not etched. In addition, the protective layer 180 of the portion where the contact hole 185 is to be formed is exposed through an etch back process, and only the protective layer 180 of the portion where the contact hole 185 is to be formed by second etching. To form a contact hole 185. Therefore, when the passivation layer 180 and the gate insulating layer 140 are etched by the first etching to expose the upper layer 129q of the end portion 129 of the gate line 121, the portion where the contact hole 185 is to be formed. Since the passivation layer 180 is not etched, the gate insulating layer 140 under the passivation layer 180 in the portion where the contact hole 185 is to be formed is not overetched.

이어 도 9a 및 9b에 도시한 것처럼, 감광막(40)을 그대로 두거나 제거한 상태에서 게이트선(121)의 상부막(121q)과 상부 도전체(174q)의 노출된 부분을 제거하여 하부막(121p)과 하부 도전체(174p)를 드러내는 한편, 데이터선(171)과 드레인 전극(175)의 상부막(171q, 175q)을 완성한다. 이때 게이트선(121)의 상부막(121q) 및 상부 도전체(174q)의 식각 조건은 하부막(121p) 및 하부 도전체(174p)가 식각되지 않도록 설정하는 것이 바람직하다. 그리고, 이 경우 식각되는 상부 도전체(174q)는 보호막(180)의 밑으로 과식각되어 언더컷이 발생할 수 있다. 9A and 9B, the exposed portions of the upper layer 121q and the upper conductor 174q of the gate line 121 are removed while the photosensitive layer 40 is left or removed as it is, and the lower layer 121p is removed. While exposing the lower conductor 174p, the upper layers 171q and 175q of the data line 171 and the drain electrode 175 are completed. In this case, the etching conditions of the upper layer 121q and the upper conductor 174q of the gate line 121 may be set such that the lower layer 121p and the lower conductor 174p are not etched. In this case, the upper conductor 174q to be etched may be over-etched under the passivation layer 180 to cause undercut.

다음으로, 도 11a 및 도 11b에 도시된 바와 같이, 400 Å 내지 500 Å 두께의 IZO 또는 ITO막을 스퍼터링으로 적층하고 사진 식각하여 복수의 화소 전극(190)과 복수의 접촉 보조 부재(81, 82)를 형성한다. 화소 전극(190)과 접촉 보조 부재(81, 82)의 재료가 IZO인 경우 표적으로는 일본 이데미츠(Idemitsu)사의 IDIXO(indium x-metal oxide)라는 상품을 사용할 수 있고, In₂O₃ 및 ZnO를 포함하며, 인듐과 아연의 총량에서 아연이 차지하는 함유량은 약 15-20 atomic% 범위인 것이 바람직하다. 또한, IZO의 스퍼터링 온도는 250℃ 이하인 것이 접촉 저항을 최소화하기 위해 바람직하다. IZO는 옥살산 등의 약산으로 식각할 수 있다. Next, as shown in FIGS. 11A and 11B, a plurality of pixel electrodes 190 and a plurality of contact auxiliary members 81 and 82 are stacked by photolithography by sputtering an IZO or ITO film having a thickness of 400 kHz to 500 kHz. To form. When the material of the pixel electrode 190 and the contact auxiliary members 81 and 82 is IZO, a product called indium x-metal oxide (IDIXO) manufactured by Idemitsu, Japan can be used as a target. In ₂ O ₃ and ZnO And, the content of zinc in the total amount of indium and zinc is preferably in the range of about 15-20 atomic%. In addition, it is preferable that the sputtering temperature of IZO is 250 ° C. or less in order to minimize contact resistance. IZO can be etched with a weak acid such as oxalic acid.

접촉 보조 부재(81, 82)와 화소 전극(190)은 접촉 구멍(181, 182, 185)을 통하여 노출되어 있는 게이트선(121) 끝 부분(129)의 하부막(129p) 및 하부 도전체(174p), 게이트 절연막(140) 부분을 덮는다. 그러나 개구부(189)를 통하여 노출된 하부 도전체(174p) 부분은 덮이지 않고 그대로 노출된 상태이다.The contact auxiliary members 81 and 82 and the pixel electrode 190 are formed on the lower layer 129p and the lower conductor of the end portion 129 of the gate line 121 exposed through the contact holes 181, 182, and 185. 174p) and a portion of the gate insulating layer 140. However, the portion of the lower conductor 174p exposed through the opening 189 is not covered but is exposed.

도 12a 및 도 12b에 도시된 바와 같이, 하부 도전체(174p)의 노출된 부분을 전면 식각으로 제거하여 불순물 반도체(164)를 노출시키는 한편 데이터선(171) 및 드레인 전극(175)의 하부막(171p, 171q)을 완성한다. 그런 후, 불순물 반도체(164)의 노출된 부분을 전면 식각으로 제거하고 소스 전극(173)과 드레인 전극(175) 사이의 반도체의 돌출부(154) 부분을 노출시킨다. 반도체(151)의 노출된 부분의 표면을 안정화시키기 위하여 산소 플라스마 처리하는 것이 바람직하다.12A and 12B, the exposed portion of the lower conductor 174p is removed by full etching to expose the impurity semiconductor 164, while the lower layer of the data line 171 and the drain electrode 175 are exposed. Complete (171p, 171q). Thereafter, the exposed portion of the impurity semiconductor 164 is removed by full etching, and the portion of the protrusion 154 of the semiconductor between the source electrode 173 and the drain electrode 175 is exposed. Oxygen plasma treatment is preferred to stabilize the surface of the exposed portion of the semiconductor 151.

마지막으로, 도 1, 도 2a 및 도 2b에 도시한 바와 같이, 반도체(151)의 노출된 부분 위에 간격재 기둥(320)을 형성한다. 간격재 기둥(320)을 감광막으로 형성할 경우 스핀 코팅 장치의 회전 속도만으로 감광막의 두께 조절이 가능하므로 공정이 쉬워진다.Finally, as shown in FIGS. 1, 2A and 2B, spacer pillars 320 are formed on the exposed portions of the semiconductor 151. When the spacer 320 is formed of a photoresist film, the thickness of the photoresist film can be controlled only by the rotational speed of the spin coating apparatus, thereby facilitating the process.

이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.Although the preferred embodiments of the present invention have been described in detail above, the scope of the present invention is not limited thereto, and various modifications and improvements of those skilled in the art using the basic concepts of the present invention defined in the following claims are also provided. It belongs to the scope of rights.

본 발명에 따른 박막 트랜지스터 표시판의 제조 방법은 보호막 및 화소 전극, 접촉 보조 부재를 이용하여 소스 전극과 드레인 전극을 분리함으로써 사진 공정의 수를 줄이고, 공정을 단순화하여 제조 원가를 낮추고 수율도 높여준다. In the method of manufacturing the thin film transistor array panel according to the present invention, the source electrode and the drain electrode are separated by using the passivation layer, the pixel electrode, and the contact auxiliary member, thereby reducing the number of photographic processes, simplifying the process, and lowering the manufacturing cost and increasing the yield.

또한, 드레인 전극과 화소 전극이 연결되는 접촉 구멍을 게이트 절연막이 형성되어 있는 부분까지 넓힘으로써 드레인 전극의 상부막이 언더컷되어 화소 전극과 접촉 불량이 발생하는 것을 방지하고, 드레인 전극과 화소 전극이 연결되는 접촉 구멍을 형성하기 위해 해당 부위의 보호막을 슬릿 노광함으로써 해당 부위의 게이트 절연막이 식각되는 것을 방지할 수 있다는 장점이 있다.
Further, by widening the contact hole where the drain electrode and the pixel electrode are connected to the portion where the gate insulating film is formed, the upper layer of the drain electrode is undercut to prevent the defective contact with the pixel electrode, and the drain electrode and the pixel electrode are connected. There is an advantage in that the gate insulating film of the corresponding portion can be prevented from being etched by slit exposing the protective layer of the corresponding portion to form the contact hole.

Claims

기판 위에 게이트선을 형성하는 단계,Forming a gate line on the substrate,

상기 게이트선 위에 게이트 절연막과 반도체층을 연속하여 적층하는 단계,Sequentially depositing a gate insulating film and a semiconductor layer on the gate line;

상기 반도체층 위에 하부 도전막과 상부 도전막을 증착하는 단계,Depositing a lower conductive layer and an upper conductive layer on the semiconductor layer;

상기 상부 도전막, 상기 하부 도전막 및 상기 반도체층을 사진 식각하는 단계,Photo etching the upper conductive layer, the lower conductive layer and the semiconductor layer;

상기 상부 도전막 위에 보호막을 증착하는 단계,Depositing a passivation layer on the upper conductive layer;

상기 보호막을 사진 식각하여 상기 상부 도전막을 노출시키는 제1 접촉구멍 및 개구부를 형성하는 단계,Photo-etching the passivation layer to form first contact holes and openings exposing the upper conductive layer;

상기 제1 접촉구멍 및 상기 개구부에 의해 노출되는 상기 상부 도전막을 제거하여 상기 하부 도전막을 노출시키는 단계,Exposing the lower conductive layer by removing the upper conductive layer exposed by the first contact hole and the opening;

상기 제 1 접촉구멍을 통해 상기 하부 도전막과 연결되는 화소 전극을 형성하는 단계,Forming a pixel electrode connected to the lower conductive layer through the first contact hole;

상기 개구부에 의해 노출되는 상기 하부 도전막을 제거하여 상기 반도체층을 노출하는 단계,Exposing the semiconductor layer by removing the lower conductive layer exposed by the opening;

상기 반도체층의 노출된 부분 위에 간격재 기둥을 형성하는 단계Forming a spacer pillar on the exposed portion of the semiconductor layer

를 포함하는 박막 트랜지스터 표시판의 제조 방법.Method of manufacturing a thin film transistor array panel comprising a.

제1항에서,In claim 1,

상기 보호막 사진 식각 단계에서 상기 제1 접촉구멍에 인접한 게이트 절연막을 함께 노출하는 박막 트랜지스터 표시판의 제조 방법.And a gate insulating film adjacent to the first contact hole is exposed together in the passivation photolithography step.

제2항에서,In claim 2,

상기 화소 전극을 형성하는 단계에서 상기 제1 접촉구멍에 인접하여 노출된 상기 게이트 절연막을 함께 덮어 화소 전극을 형성하는 박막 트랜지스터 표시판의 제조 방법.And forming a pixel electrode by covering the gate insulating layer exposed adjacent to the first contact hole in the forming of the pixel electrode.

제3항에서,4. The method of claim 3,

상기 보호막 사진 식각 단계에서 상기 상부 도전막을 노출시키는 제2 접촉구멍을 형성하는 박막 트랜지스터 표시판의 제조 방법.And forming a second contact hole exposing the upper conductive layer in the protective film photolithography step.

제4항에서,In claim 4,

상기 상부 도전막 제거 단계에서 상기 제2 접촉구멍에 의해 노출된 상기 상부 도전막을 제거하여 상기 하부 도전막을 노출하는 박막 트랜지스터 표시판의 제조 방법.And removing the upper conductive layer exposed by the second contact hole in the upper conductive layer removing step to expose the lower conductive layer.

제5항에서,In claim 5,

상기 게이트선은 하부막과 상부막을 포함하는 박막 트랜지스터 표시판의 제조 방법. The gate line includes a lower layer and an upper layer.

제6항에서,In claim 6,

상기 보호막 사진 식각 단계에서 상기 게이트 절연막을 함께 식각하여 상기 게이트선의 상부막을 노출시키는 제3 접촉구멍을 형성하는 박막 트랜지스터 표시판의 제조 방법. And forming a third contact hole exposing the upper layer of the gate line by etching the gate insulating layer together in the passivation photolithography step.

제7항에서,In claim 7,

상기 상부 도전막 제거 단계에서 상기 게이트선 상부막의 노출된 부분을 함께 제거하여 상기 게이트선 하부막을 노출하는 박막 트랜지스터 표시판의 제조 방법.And removing the exposed portions of the upper gate line layer together in the removing the upper conductive layer to expose the lower gate line layer.

제8항에서,In claim 8,

상기 제2 접촉구멍에 의해 노출된 상기 하부 도전막과 상기 제3 접촉구멍에 의해 노출된 상기 게이트선 하부막을 덮는 접촉 보조 부재를 형성하는 단계를 더 포함하는 박막 트랜지스터 표시판의 제조 방법. And forming a contact auxiliary member covering the lower conductive layer exposed by the second contact hole and the lower gate line layer exposed by the third contact hole.

제9항에서,The method of claim 9,

상기 게이트선의 상부막과 상기 상부 도전막은 동일한 물질로 이루어지는 박막 트랜지스터 표시판의 제조 방법.The method of manufacturing a thin film transistor array panel of which the upper layer and the upper conductive layer of the gate line are made of the same material.

제10항에서,In claim 10,

상기 게이트선의 상부막과 상기 상부 도전막은 Cr으로 이루어지며, 상기 게이트선의 하부막과 상기 하부 도전막은 Al 또는 Al-Nd 합금으로 이루어지는 박막 트랜지스터 표시판의 제조 방법.The upper layer and the upper conductive layer of the gate line are made of Cr, and the lower layer and the lower conductive layer of the gate line are made of Al or an Al-Nd alloy.

제1항 내지 제11항 중 어느 한 항에서,The method according to any one of claims 1 to 11,

상기 반도체층은 진성 반도체막과 불순물 반도체막을 포함하며, The semiconductor layer includes an intrinsic semiconductor film and an impurity semiconductor film,

상기 하부 도전막 제거 후 상기 불순물 반도체막의 노출된 부분을 제거하는 단계를 더 포함하는 박막 트랜지스터 표시판의 제조 방법.And removing the exposed portion of the impurity semiconductor film after removing the lower conductive film.

기판,Board,

상기 기판 위에 형성되어 있으며 하부막과 상부막을 포함하는 게이트선,A gate line formed on the substrate and including a lower layer and an upper layer;

상기 게이트선 위에 형성되어 있는 게이트 절연막,A gate insulating film formed on the gate line,

상기 게이트 절연막 위에 형성되어 있는 반도체층,A semiconductor layer formed on the gate insulating film,

상기 반도체층 위에 형성되어 있는 저항성 접촉 부재,An ohmic contact member formed on the semiconductor layer,

상기 저항성 접촉 부재 위에 형성되어 있으며 하부막과 상부막을 포함하는 소스 전극 및 드레인 전극,A source electrode and a drain electrode formed on the ohmic contact and including a lower layer and an upper layer;

상기 소스 전극 및 상기 드레인 전극 위에 형성되어 있으며, 상기 드레인 전극 하부막 및 인접한 게이트 절연막을 노출시키는 제1 접촉 구멍 및 상기 반도체층을 노출시키는 개구부를 가지는 보호막,A passivation layer formed on the source electrode and the drain electrode and having a first contact hole exposing the drain electrode lower layer and an adjacent gate insulating layer and an opening exposing the semiconductor layer;

상기 보호막 위에 형성되어 있으며 상기 제1 접촉 구멍을 통해 상기 드레인 전극의 하부막과 접촉하는 화소 전극, 그리고A pixel electrode formed on the passivation layer and contacting the lower layer of the drain electrode through the first contact hole; and

상기 반도체층의 노출된 부분 위에 형성되어 있는 간격재 기둥Spacer pillars formed over exposed portions of the semiconductor layer

을 포함하는 박막 트랜지스터 표시판.Thin film transistor array panel comprising a.

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제13항에서,The method of claim 13,

상기 게이트선의 끝부분의 상기 게이트선 하부막을 노출시키는 제3 접촉 구멍을 더 포함하는 박막 트랜지스터 표시판.And a third contact hole exposing the gate line lower layer at an end of the gate line.

제16항에서,The method of claim 16,

상기 제3 접촉 구멍에 의해 상기 게이트선 하부막과 연결되는 접촉 보조 부재를 더 포함하는 박막 트랜지스터 표시판.And a contact auxiliary member connected to the lower gate line layer by the third contact hole.

제13항에서,The method of claim 13,

상기 게이트선 및 상기 데이터선의 하부막은 Cr으로 이루어지고, 상기 게이트선 및 상기 데이터선의 상부막은 Al으로 이루어진 박막 트랜지스터 표시판. The lower layer of the gate line and the data line is made of Cr, and the upper layer of the gate line and the data line is made of Al.