KR100796796B1 - A thin film transistor substrate of using insulating layers having law dielectric constant and a method of manufacturing the same - Google Patents

A thin film transistor substrate of using insulating layers having law dielectric constant and a method of manufacturing the same Download PDF

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Abstract

본 발명은 저유전율 절연막을 사용하는 박막 트랜지스터 기판 및 그 제조 방법에 관한 것이다. 절연 기판 위에 게이트 배선이 형성되어 있고, 게이트 배선과 절연되어 교차하는 데이터 배선이 형성되어 있고, 게이트 배선 및 데이터 배선과 연결되어 있는 박막 트랜지스터가 형성되어 있다. 박막 트랜지스터 위에는 PECVD를 통하여 증착한 a-Si:C:O막 또는 a-Si:O:F막으로 이루어진 보호막이 형성되어 있고, 보호막 위에서는 접촉 구멍시 식각 마스크로 사용되는 포토 레지스트 재질의 유기 절연막이 형성되어 있고, 유기 절연막 위에는 박막 트랜지스터와 연결되어 있는 화소 전극이 형성되어 있다. 이때, 식각 마스크로 사용된 유기 절연막을 그대로 둠으로써, 제조 공정을 단순화하고 공정 시간을 단축할 수 있으며, 저유전율 CVD막과 함께 유기 절연막이 화소 전극과 데이터 배선을 이격시킴으로서, 화소 전극을 충분히 넓게 형성하여 데이터 배선과 중첩시키더라도 화소 전극과 데이터 배선 사이의 기생 용량은 크게 문제시되지 않는다. 따라서, 개구율을 극대화할 수 있다.The present invention relates to a thin film transistor substrate using a low dielectric constant insulating film and a method of manufacturing the same. A gate wiring is formed on an insulating substrate, a data wiring insulated from and intersecting with the gate wiring is formed, and a thin film transistor connected to the gate wiring and the data wiring is formed. A protective film made of a-Si: C: O film or a-Si: O: F film deposited by PECVD is formed on the thin film transistor, and an organic insulating film made of photoresist, which is used as an etch mask at the time of contact hole, is formed on the protective film. And a pixel electrode connected to the thin film transistor is formed on the organic insulating film. In this case, by leaving the organic insulating film used as an etching mask as it is, the manufacturing process can be simplified and the processing time can be shortened. The organic insulating film is spaced apart from the pixel electrode and the data wiring together with the low dielectric constant CVD film, thereby making the pixel electrode sufficiently wide. The parasitic capacitance between the pixel electrode and the data wiring does not matter much even when formed to overlap with the data wiring. Therefore, the aperture ratio can be maximized.

박막트랜지스터기판, 저유전율 CVD막, 고개구율, 기생용량Thin film transistor substrate, low dielectric constant CVD film, high opening ratio, parasitic capacitance

Description

저유전율 절연막을 사용하는 박막 트랜지스터 기판 및 그 제조 방법 {A THIN FILM TRANSISTOR SUBSTRATE OF USING INSULATING LAYERS HAVING LAW DIELECTRIC CONSTANT AND A METHOD OF MANUFACTURING THE SAME}A thin film transistor substrate using a low dielectric constant insulating film and a method of manufacturing the same {A THIN FILM TRANSISTOR SUBSTRATE OF USING INSULATING LAYERS HAVING LAW DIELECTRIC CONSTANT AND A METHOD OF MANUFACTURING THE SAME}

도 1은 본 발명의 제1 실시예에 따른 액정 표시 장치용 박막 트랜지스터 기판이고,1 is a thin film transistor substrate for a liquid crystal display device according to a first embodiment of the present invention;

도 2는 도 1의 Ⅱ-Ⅱ 선에 대한 단면도이다.FIG. 2 is a cross-sectional view taken along line II-II of FIG. 1.

도 3a, 4a, 5a 및 6a는 본 발명의 제1 실시예에 따른 액정 표시 장치용 박막 트랜지스터 기판을 제조하는 중간 과정을 그 공정 순서에 따라 도시한 박막 트랜지스터 기판의 배치도이다.3A, 4A, 5A, and 6A are layout views of a thin film transistor substrate illustrating an intermediate process of manufacturing a thin film transistor substrate for a liquid crystal display device according to a first embodiment of the present invention, according to a process sequence thereof.

도 3b는 도 3a에서 IIIb-IIIb' 선에 대한 단면도이다.3B is a cross-sectional view taken along the line IIIb-IIIb ′ in FIG. 3A.

도 4b는 도 4a에서 IVb-IVb' 선에 대한 단면도로서 도 3b의 다음 단계를 도시한 단면도이다.4B is a cross sectional view taken along the line IVb-IVb ′ in FIG. 4A showing the next step of FIG. 3B.

도 5b는 도 5a에서 Vb-Vb' 선에 대한 단면도로서 도 4b의 다음 단계를 도시한 단면도이다.FIG. 5B is a cross sectional view taken along the line Vb-Vb ′ in FIG. 5A and showing the next step in FIG. 4B.

도 6b는 도 6a에서 VIb-VIb' 선에 대한 단면도로서 도 6의 다음 단계를 도시한 단면도이다.FIG. 6B is a cross-sectional view taken along the line VIb-VIb ′ in FIG. 6A and showing the next step of FIG. 6.

도 7은 본 발명의 제2 실시예에 따른 액정 표시 장치용 박막 트랜지스터 기 판의 배치도이다.7 is a layout view of a thin film transistor substrate for a liquid crystal display according to a second exemplary embodiment of the present invention.

도 8 및 도 9는 각각 도 7의 VII-VII' 선 및 IX-IX'선에 대한 단면도이다.8 and 9 are cross-sectional views taken along the lines VII-VII 'and IX-IX' of FIG. 7, respectively.

도 10a는 본 발명의 제2 실시예에 따라 제조하는 첫 단계에서의 박막 트랜지스터 기판의 배치도이다.10A is a layout view of a thin film transistor substrate at a first stage of manufacture in accordance with a second embodiment of the present invention.

도 10b 및 10c는 각각 도 10a에서 Xb-Xb' 선 및 Xc-Xc' 선에 대한 단면도이다.10B and 10C are cross-sectional views taken along lines Xb-Xb 'and Xc-Xc', respectively, in FIG. 10A.

도 11a 및 11b는 각각 도 10a에서 Xb-Xb'선 및 Xc-Xc'선에 대한 단면도로서, 도 10b 및 도 10c 다음 단계에서의 단면도이다.11A and 11B are cross-sectional views taken along the lines Xb-Xb 'and Xc-Xc' in Fig. 10A, respectively, and are cross-sectional views in the next steps of Figs. 10B and 10C.

도 12a는 도 11a 및 11b 다음 단계에서의 박막 트랜지스터 기판의 배치도이다.12A is a layout view of a thin film transistor substrate in the next steps of FIGS. 11A and 11B.

도 12b 및 12c는 각각 도 12a에서 XIIb-XIIb'선 및 XIIc-XIIc'선에 대한 단면도이다.12B and 12C are sectional views taken along lines XIIb-XIIb 'and XIIc-XIIc', respectively, in FIG. 12A.

도 13a, 14a, 15a와 도 13b, 14b, 15b는 각각 도 12a에서 XIIb-XIIb'선 및 XIIc-XIIc'선에 대한 단면도로서 도 12b 및 12c 다음 단계들을 공정 순서에 따라 도시한 것이다.13A, 14A, 15A and 13B, 14B, and 15B are cross-sectional views taken along lines XIIb-XIIb 'and XIIc-XIIc', respectively, in FIG. 12A, illustrating the following steps in the order of the process.

도 16a 및 도 16b는 도 15a 및 15b 다음 단계에서의 박막 트랜지스터 기판의 단면도이다.16A and 16B are cross-sectional views of the thin film transistor substrate in the next steps of FIGS. 15A and 15B.

도 17a는 도 16a 및 도 16b의 다음 단계에서의 박막 트랜지스터 기판의 배치도이다.17A is a layout view of a thin film transistor substrate in the next step of FIGS. 16A and 16B.

도 17b 및 17c는 각각 도 17a에서 XVIIb-XVIIb'선 및 XVIIc-XVIIc'선에 대한 단면도이다.17B and 17C are sectional views taken along lines XVIIb-XVIIb 'and XVIIc-XVIIc', respectively, in FIG. 17A.

※ 도면의 주요 부분에 대한 부호의 설명 ※ ※ Explanation of code about main part of drawing ※

10 : 절연기판10: insulation board

22 : 게이트선 22: gate line

24 : 게이트 패드24: gate pad

26 : 게이트 전극26: gate electrode

30 : 게이트 절연막30: gate insulating film

40 : 반도체 층40: semiconductor layer

55, 56 : 저항성 접촉층55, 56: ohmic contact layer

62 : 데이터선62: data line

65 : 소스전극65 source electrode

66 : 드레인 전극66: drain electrode

70 : 보호막(CVD 막)70: protective film (CVD film)

81 : 유기 절연막81: organic insulating film

82 : 화소전극82: pixel electrode

본 발명은 박막 트랜지스터 기판 및 그 제조 방법에 관한 것으로서, 보다 상세하게는 개구율 및 투과율을 높일 수 있는 저유전율 절연막을 사용하는 박막 트랜 지스터 기판 및 그 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a thin film transistor substrate and a method for manufacturing the same, and more particularly, to a thin film transistor substrate using a low dielectric constant insulating film capable of increasing an aperture ratio and a transmittance.

일반적으로, 박막 트랜지스터 기판은 액정 표시 장치나 유기 EL(electro luminescence) 표시 장치 등에서 각 화소를 독립적으로 구동하기 위한 회로 기판으로써 사용된다. Generally, a thin film transistor substrate is used as a circuit board for driving each pixel independently in a liquid crystal display device, an organic electroluminescence (EL) display device, or the like.

이러한 박막 트랜지스터 기판은 주사 신호를 전달하는 주사 신호 배선 또는 게이트 배선과 화상 신호를 전달하는 화상 신호선 또는 데이터 배선이 형성되어 있고, 게이트 배선 및 데이터 배선과 연결되어 있는 박막 트랜지스터, 박막 트랜지스터와 연결되어 있는 화소 전극, 게이트 배선을 덮어 절연하는 게이트 절연막 및 박막 트랜지스터와 데이터 배선을 덮어 절연하는 보호막 등으로 이루어져 있다. 박막 트랜지스터는 게이트 배선의 일부인 게이트 전극과 채널을 형성하는 반도체층, 데이터 배선의 일부인 소스 전극과 드레인 전극 및 게이트 절연막과 보호막 등으로 이루어진다. 박막 트랜지스터는 게이트 배선을 통하여 전달되는 주사 신호에 따라 데이터 배선을 통하여 전달되는 화상 신호를 화소 전극에 전달 또는 차단하는 스위칭 소자이다. The thin film transistor substrate includes a scan signal line or a gate line for transmitting a scan signal and an image signal line or data line for transmitting an image signal, and is connected to a thin film transistor and a thin film transistor connected to the gate line and the data line. And a pixel electrode, a gate insulating film covering and insulating the gate wiring, and a protective film covering and insulating the thin film transistor and the data wiring. The thin film transistor includes a semiconductor layer forming a gate electrode and a channel, which are part of a gate wiring, a source electrode and a drain electrode, which are part of a data wiring, a gate insulating film, a protective film, and the like. The thin film transistor is a switching device that transfers or blocks an image signal transmitted through a data line to a pixel electrode according to a scan signal transmitted through a gate line.

상기한 박막 트랜지스터 기판을 사용하는 대표적 장치로서 액정 표시 장치가 있는데, 액정 표시 장치가 점차 대형화, 고정세화 되어 감에 따라 각종 기생 용량의 증가로 인한 신호 왜곡 문제가 시급히 해결해야 할 문제로 대두되고 있다. As a representative device using the above-mentioned thin film transistor substrate, there is a liquid crystal display device. As the liquid crystal display device is gradually enlarged in size and high in size, a signal distortion problem caused by an increase in various parasitic capacitances has emerged as an urgent problem. .

또한, 노트북 컴퓨터에서의 소비 전력 감소와 TV용 액정 표시 장치에서의 가시청 거리를 증가시키기 위한 휘도 향상의 필요성에 따라 개구율 증대 요구가 커지고 있다. 그런데, 개구율을 증대시키기 위해서는 화소 전극을 데이터 배선 위에까 지 중첩되도록 형성할 필요성이 있으나, 이렇게 할 경우, 화소 전극과 데이터선 사이의 기생 용량이 증가하게 된다. 이러한 기생 용량 증가로 인한 문제를 해결하기 위하여 화소 전극과 데이터선 사이의 수직 이격을 충분히 확보하여야 하는데, 수직 이격 확보를 위하여 종래에는 주로 유기 절연막으로 보호막을 형성하였다. In addition, the need for increasing the aperture ratio is increasing due to the reduction in power consumption in the notebook computer and the need for improving the luminance to increase the viewing distance in the liquid crystal display for TVs. By the way, in order to increase the aperture ratio, it is necessary to form the pixel electrode so as to overlap the data line, but in this case, the parasitic capacitance between the pixel electrode and the data line increases. In order to solve the problems caused by the parasitic capacitance increase, a sufficient vertical separation between the pixel electrode and the data line should be secured. In order to secure the vertical separation, a protective film is mainly formed of an organic insulating layer.

그러나, 수직 이격 확보를 위하여 사용되어 온 유기 절연막은 다음과 같은 단점을 가진다. 우선, 재료비가 고가이며, 특히, 스핀 코팅시 손실되는 양이 많아서 재료비의 증가를 부추긴다. 다음, 유기 절연막은 내열성이 부족하여 후속 공정이 제약을 많이 받을 뿐만 아니라, 재료의 뭉침 등으로 인하여 불순물 입자가 발생하는 빈도가 높다. 또한, 상부막 및 하부막과의 접착력이 취약하며, 보호막 위에 형성되는 화소 전극 형성시 식각 오차가 매우 크다.However, the organic insulating film that has been used for ensuring vertical separation has the following disadvantages. First of all, the material cost is expensive, and in particular, the amount lost during spin coating is high, which encourages an increase in the material cost. Next, the organic insulating layer lacks heat resistance and thus, subsequent processes are not only limited, but also high frequency of occurrence of impurity particles due to aggregation of materials. In addition, the adhesion between the upper layer and the lower layer is weak, and the etching error is very large when forming the pixel electrode formed on the passivation layer.

본 발명이 이루고자 하는 기술적 과제는 고개구율을 가지며 기생 용량 문제를 가지지 않는 박막 트랜지스터 기판을 제공하는 것이다.SUMMARY OF THE INVENTION The present invention has been made in an effort to provide a thin film transistor substrate having high opening ratio and no parasitic capacitance problem.

상기한 목적을 달성하기 위한 박막 트랜지스터 기판은,A thin film transistor substrate for achieving the above object,

절연 기판;Insulating substrate;

상기 절연 기판 위에 형성되어 있는 제1 신호선;A first signal line formed on the insulating substrate;

상기 제1 신호선 위에 형성되어 있는 제1 절연막;A first insulating film formed on the first signal line;

상기 제1 절연막 위에 형성되어 있으며 상기 제1 신호선과 교차하고 있는 제2 신호선; A second signal line formed on the first insulating film and crossing the first signal line;                     

상기 제1 신호선 및 상기 제2 신호선과 연결되어 있는 박막 트랜지스터;A thin film transistor connected to the first signal line and the second signal line;

저유전율 CVD막이고 상기 박막 트랜지스터 위에 형성되어 있으며 상기 박막 트랜지스터의 소정 전극을 노출시키는 제1 접촉구를 가지는 제2 절연막; A second insulating film which is a low dielectric constant CVD film and is formed on the thin film transistor and has a first contact hole for exposing a predetermined electrode of the thin film transistor;

상기 제2 절연막 위에 형성되어 있고, 유기 절연 물질로 이루어져 있으며 상기 제1 접촉구를 통하여 상기 박막 트랜지스터의 소정 전극을 노출시키는 제2 접촉구를 가지는 제3 절연막; 및A third insulating film formed on the second insulating film and having a second contact hole made of an organic insulating material and exposing a predetermined electrode of the thin film transistor through the first contact hole; And

상기 제3 절연막 위에 형성되어 있으며 상기 제1 및 제2 접촉구를 통하여 상기 박막 트랜지스터의 소정 전극과 연결되어 있는 화소 전극A pixel electrode formed on the third insulating layer and connected to a predetermined electrode of the thin film transistor through the first and second contact holes;

을 포함하는 것을 특징으로 한다.Characterized in that it comprises a.

본 발명의 다른 특징에 따른 박막 트랜지스터 기판의 제조 방법은,Method for manufacturing a thin film transistor substrate according to another feature of the present invention,

절연 기판 위에 게이트선, 상기 게이트선과 연결되어 있는 게이트 전극 및 상기 게이트선과 연결되어 있는 게이트 패드를 포함하는 게이트 배선을 형성하는 단계;Forming a gate line on the insulating substrate, the gate line including a gate line, a gate electrode connected to the gate line, and a gate pad connected to the gate line;

게이트 절연막을 형성하는 단계;Forming a gate insulating film;

반도체층을 형성하는 단계;Forming a semiconductor layer;

도전 물질을 적층하고 패터닝하여 상기 게이트선과 교차하는 데이터선, 상기 데이터선과 연결되어 있는 데이터 패드, 상기 데이터선과 연결되어 있으며 상기 게이트 전극에 인접하는 소스 전극 및 상기 게이트 전극에 대하여 상기 소스 전극의 맞은 편에 위치하는 드레인 전극을 포함하는 데이터 배선을 형성하는 단계;Stacking and patterning a conductive material to cross the gate line, a data pad connected to the data line, a source electrode connected to the data line and adjacent to the gate electrode, and opposite to the source electrode with respect to the gate electrode. Forming a data line including a drain electrode positioned at the second electrode;

저유전율 CVD막을 증착하여 보호막을 형성하는 단계; Depositing a low dielectric constant CVD film to form a protective film;                     

상기 게이트 절연막과 함께 상기 보호막을 감광성 유기 절연막을 식각 마스크로 사용하여 패터닝함으로써 상기 게이트 패드, 상기 데이터 패드 및 상기 드레인 전극을 각각 드러내는 접촉 구멍을 형성하는 단계; 및Forming a contact hole for exposing the gate pad, the data pad, and the drain electrode by patterning the passivation layer together with the gate insulating layer using a photosensitive organic insulating layer as an etching mask; And

상기 감광성 유기 절연막 위에 투명 도전막을 적층하고 패터닝하여 상기 접촉 구멍을 통하여 상기 게이트 패드, 상기 데이터 패드 및 상기 드레인 전극과 각각 연결되는 보조 게이트 패드, 보조 데이터 패드 및 화소 전극을 형성하는 단계Stacking and patterning a transparent conductive layer on the photosensitive organic insulating layer to form an auxiliary gate pad, an auxiliary data pad, and a pixel electrode respectively connected to the gate pad, the data pad, and the drain electrode through the contact hole;

를 포함하는 것을 특징으로 한다.Characterized in that it comprises a.

이하 첨부된 도면을 참조하면서 본 발명의 실시예에 따른 저유전율 절연막을 사용하는 박막 트랜지스터 기판 및 그 제조 방법에 대해 보다 자세하게 알아보기로 한다.Hereinafter, a thin film transistor substrate using a low dielectric constant insulating film and a method of manufacturing the same will be described in detail with reference to the accompanying drawings.

도 1은 본 발명의 제1 실시예에 따른 액정 표시 장치용 박막 트랜지스터 기판이고, 도 2는 도 1에 도시한 박막 트랜지스터 기판의 Ⅱ-Ⅱ선에 대한 단면도이다.1 is a thin film transistor substrate for a liquid crystal display device according to a first embodiment of the present invention, and FIG. 2 is a cross-sectional view taken along line II-II of the thin film transistor substrate shown in FIG.

도 1 및 도 2를 보면, 절연 기판(10) 위에 크롬(Cr) 또는 몰리브덴(Mo) 합금 등으로 이루어진 제1 게이트 배선층(221, 241, 261)과 알루미늄(Al) 또는 은(Ag) 합금 등으로 이루어진 제2 게이트 배선층(222, 242, 262)의 이중층으로 이루어진 게이트 배선이 형성되어 있다. 게이트 배선은 가로 방향으로 뻗어 있는 게이트선(22), 게이트선(22)의 끝에 연결되어 있어 외부로부터의 게이트 신호를 인가받아 게이트선으로 전달하는 게이트 패드(24) 및 게이트선(22)에 연결되어 있는 박막 트랜지스터의 게이트 전극(26)을 포함한다. 1 and 2, the first gate wiring layers 221, 241, and 261 formed of chromium (Cr) or molybdenum (Mo) alloy, and the like on the insulating substrate 10, and aluminum (Al) or silver (Ag) alloy, etc. A gate wiring formed of a double layer of second gate wiring layers 222, 242, and 262 is formed. The gate wire is connected to the gate line 22 and the gate line 22 extending in the horizontal direction, and are connected to the gate pad 24 and the gate line 22 which receive a gate signal from the outside and transmit the gate signal to the gate line. A gate electrode 26 of the thin film transistor.                     

기판(10) 위에는 질화 규소(SiNx) 따위로 이루어진 게이트 절연막(30)이 게이트 배선(22, 24, 26)을 덮고 있다.On the substrate 10, a gate insulating film 30 made of silicon nitride (SiN x ) covers the gate wirings 22, 24, and 26.

게이트 전극(24)의 게이트 절연막(30) 상부에는 비정질 규소 등의 반도체로 이루어진 반도체층(40)이 섬 모양으로 형성되어 있으며, 반도체층(40)의 상부에는 실리사이드 또는 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소 따위의 물질로 만들어진 저항성 접촉층(55, 56)이 각각 형성되어 있다.A semiconductor layer 40 made of a semiconductor such as amorphous silicon is formed on the gate insulating film 30 of the gate electrode 24 in an island shape, and silicide or n-type impurities are doped with high concentration on the semiconductor layer 40. Resistive contact layers 55 and 56 made of a material such as n + hydrogenated amorphous silicon are formed, respectively.

저항성 접촉층(55, 56) 및 게이트 절연막(30) 위에는 Cr 또는 Mo 합금 등으로 이루어진 제1 데이터 배선층(621, 651, 661, 681)과 Al 또는 Ag 합금 등으로 이루어진 제2 데이터 배선층(622, 652, 662, 682)의 이중층으로 이루어진 데이터 배선(62, 65, 66, 68)이 형성되어 있다. On the ohmic contact layers 55 and 56 and the gate insulating layer 30, the first data wiring layers 621, 651, 661, and 681 made of Cr or Mo alloy, etc., and the second data wiring layers 622 made of Al or Ag alloy, etc. Data wirings 62, 65, 66, and 68 formed of double layers of 652, 662, and 682 are formed.

데이터 배선(62, 65, 66, 68)은 세로 방향으로 형성되어 게이트선(22)과 교차하여 화소를 정의하는 데이터선(62), 데이터선(62)의 분지이며 저항성 접촉층 (54)의 상부까지 연장되어 있는 소스 전극(65), 데이터선(62)의 한쪽 끝에 연결되어 있으며 외부로부터의 화상 신호를 인가받는 데이터 패드(68), 소스 전극(65)과 분리되어 있으며, 게이트 전극(26)에 대하여 소스 전극(65)의 반대쪽 저항성 접촉층(56) 상부에 형성되어 있는 드레인 전극(66)을 포함한다.The data wires 62, 65, 66, and 68 are formed in the vertical direction and intersect the gate line 22 to define a pixel and the data line 62, which is a branch of the data line 62, of the ohmic contact layer 54. It is connected to one end of the source electrode 65 and the data line 62 extending to the upper part, and is separated from the data pad 68 and the source electrode 65 to which an image signal from the outside is applied, and the gate electrode 26. ) And a drain electrode 66 formed over the ohmic contact layer 56 opposite the source electrode 65.

데이터 배선(62, 65, 66, 68) 및 이들이 가리지 않는 반도체층(40) 상부에는 PECVD(plasma enhanced chemical vapor deposition) 방법에 의하여 증착된 a-Si:C:O 막 또는 a-Si:O:F 막(저유전율 CVD막)으로 이루어진 보호막(70)이 형성되어 있다. 이때, PECVD 방법에 의하여 증착된 a-Si:C:O 막과 a-Si:O:F 막(저유전율 CVD막)은 유전 상수가 4이하(유전 상수는 2에서 4사이의 값을 가진다.)로 유전율이 매우 낮다. 따라서, 두께가 얇아도 기생 용량 문제가 발생하지 않는다. 또한, 다른 막과의 접착성 및 스텝 커버리지(step coverage)가 우수하며, 무기질 CVD막이므로 내열성이 유기 절연막에 비하여 우수하다. 아울러, PECVD 방법에 의하여 증착된 a-Si:C:O 막과 a-Si:O:F 막(저유전율 CVD막)은 증착 속도나 식각 속도가 질화 규소막에 비하여 4~10배 빠르므로 공정 시간 면에서도 매우 유리하다.The a-Si: C: O film or a-Si: O: deposited by the plasma enhanced chemical vapor deposition (PECVD) method on the data lines 62, 65, 66, 68 and the semiconductor layer 40 which is not covered by these. A protective film 70 made of an F film (low dielectric constant CVD film) is formed. At this time, the a-Si: C: O film and the a-Si: O: F film (low dielectric constant CVD film) deposited by the PECVD method have a dielectric constant of 4 or less (dielectric constant of 2 to 4). ), The dielectric constant is very low. Therefore, even a thin thickness does not cause a parasitic capacity problem. In addition, it is excellent in adhesiveness and step coverage with other films, and because it is an inorganic CVD film, heat resistance is superior to that of an organic insulating film. In addition, the a-Si: C: O film and a-Si: O: F film (low dielectric constant CVD film) deposited by the PECVD method are 4 to 10 times faster than the silicon nitride film by the deposition rate or the etching rate. It is also very advantageous in terms of time.

보호막(70)에는 드레인 전극(66) 및 데이터 패드(68)를 각각 드러내는 접촉 구멍(76, 78)이 형성되어 있으며, 게이트 절연막(30)과 함께 게이트 패드(24)를 드러내는 접촉 구멍(74)이 형성되어 있다. 이때, 패드(24, 68)를 드러내는 접촉 구멍(74, 78)은 각을 가지거나 원형의 다양한 모양으로 형성될 수 있으며, 면적은 2mm×60㎛를 넘지 않으며, 0.5mm×15㎛ 이상인 것이 바람직하다.In the passivation layer 70, contact holes 76 and 78 are formed to expose the drain electrode 66 and the data pad 68, respectively. The contact hole 74 exposing the gate pad 24 together with the gate insulating layer 30 is formed. Is formed. In this case, the contact holes 74 and 78 exposing the pads 24 and 68 may be formed in various shapes having an angle or a circular shape, and the area thereof does not exceed 2 mm × 60 μm, preferably 0.5 mm × 15 μm or more. Do.

또한, 상기와 같은 접촉 구멍(74, 76, 78) 형성시, 사진 식각 공정에서 식각 마스크로 사용한 감광성 유기 절연막(81)을 제거하지 않고 그대로 둠으로써, 제조 공정을 단순화하고 공정 시간을 단축할 수 있을 뿐만 아니라, 저유전율 CVD막과 함께 유기 절연막(81)이 화소 전극과 데이터 배선을 이격시킴으로서, 화소 전극을 충분히 넓게 형성하여 데이터 배선과 중첩시키더라도 화소 전극과 데이터 배선 사이의 기생 용량은 크게 문제시되지 않는다. 따라서, 개구율을 극대화할 수 있다.In addition, when the contact holes 74, 76, and 78 are formed as described above, the photosensitive organic insulating layer 81 used as an etching mask is left without being removed in the photolithography process, thereby simplifying the manufacturing process and shortening the process time. In addition, since the organic insulating film 81 spaces the pixel electrode and the data wiring together with the low dielectric constant CVD film, the parasitic capacitance between the pixel electrode and the data wiring is greatly problematic even when the pixel electrode is formed wide enough to overlap the data wiring. It doesn't work. Therefore, the aperture ratio can be maximized.

유기 절연막(81) 위에는 접촉 구멍(76)을 통하여 드레인 전극(66)과 전기적으로 연결되어 있으며 화소에 위치하는 화소 전극(82)이 형성되어 있다. 또한, 유 기 절연막(81) 위에는 접촉 구멍(74, 78)을 통하여 각각 게이트 패드(24) 및 데이터 패드(68)와 연결되어 있는 보조 게이트 패드(86) 및 보조 데이터 패드(88)가 형성되어 있다. 여기서, 화소 전극(82)과 보조 게이트 및 데이터 패드(86, 88)는 ITO(indium tin oxide) 또는 IZO(indium zinc oxide)로 이루어져 있다. The pixel electrode 82, which is electrically connected to the drain electrode 66 and positioned in the pixel, is formed on the organic insulating layer 81 through the contact hole 76. In addition, an auxiliary gate pad 86 and an auxiliary data pad 88 connected to the gate pad 24 and the data pad 68 are formed on the organic insulating layer 81 through the contact holes 74 and 78, respectively. have. Here, the pixel electrode 82, the auxiliary gates, and the data pads 86 and 88 are made of indium tin oxide (ITO) or indium zinc oxide (IZO).

또한, 화소 전극(82)은 도1 및 도 2에서 보는 바와 같이, 게이트선(22)과 중첩되어 유지 축전기를 이루며, 유지 용량이 부족한 경우에는 게이트 배선(22, 24, 26)과 동일한 층에 유지 용량용 배선을 추가할 수도 있다. 1 and 2, the pixel electrode 82 overlaps with the gate line 22 to form a storage capacitor. When the storage capacitor is insufficient, the pixel electrode 82 is disposed on the same layer as the gate wirings 22, 24, and 26. It is also possible to add a storage capacitor wiring.

또, 화소 전극(82)은 데이터선(62)과도 중첩하도록 형성하여 개구율을 극대화하고 있다. 이 처럼 개구율을 극대화하기 위하여 화소 전극(82)을 데이터선(62)과 중첩시켜 형성하더라도 보호막(70)의 유전율이 낮기 때문에 이들 사이에서 형성되는 기생 용량은 문제가 되지 않을 정도로 작다.The pixel electrode 82 is also formed to overlap the data line 62 to maximize the aperture ratio. In this way, even when the pixel electrode 82 is overlapped with the data line 62 to maximize the aperture ratio, the dielectric constant of the passivation layer 70 is low, so that the parasitic capacitance formed therebetween is small.

그러면, 이러한 본 발명의 제1 실시예에 따른 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법에 대하여 도 1 및 도 2와 도 3a 내지 도 7b를 참고로 하여 상세히 설명한다. Next, a method of manufacturing the thin film transistor substrate for a liquid crystal display according to the first embodiment of the present invention will be described in detail with reference to FIGS. 1 and 2 and FIGS. 3A to 7B.

먼저, 도 3a 및 3b에 도시한 바와 같이, 기판(10) 위에 물리 화학적 특성이 우수한 Cr 또는 Mo 합금 등을 증착하여 제1 게이트 배선층(221, 241, 261)을 적층하고, 저항이 작은 Al 또는 Ag 합금 등을 증착하여 제2 게이트 배선층(222, 242, 262)을 적층한 다음, 패터닝하여 게이트선(22), 게이트 전극(26) 및 게이트 패드(24)를 포함하는 가로 방향으로 뻗어 있는 게이트 배선을 형성한다. First, as illustrated in FIGS. 3A and 3B, the first gate wiring layers 221, 241, and 261 are laminated by depositing Cr or Mo alloy having excellent physicochemical properties on the substrate 10, and Al or the low resistance. Second gate wiring layers 222, 242, and 262 are stacked by depositing an Ag alloy and the like, and then patterned to form a horizontal gate including the gate line 22, the gate electrode 26, and the gate pad 24. Form the wiring.

이 때, 제1 게이트 배선층(221, 241, 261)을 Mo 합금으로 형성하고 제2 게이 트 배선층(222, 242, 262)을 Ag 합금으로 형성한 경우에는, 이들 두 층이 모두 Ag 합금 식각제인 인산, 질산, 초산 및 초순수(deionized water)를 혼합한 물질에 의하여 식각된다. 따라서, 한 번의 식각 공정으로 이중층의 게이트 배선(22, 24, 26)을 형성할 수 있다. In this case, when the first gate wiring layers 221, 241, and 261 are formed of Mo alloy and the second gate wiring layers 222, 242, and 262 are formed of Ag alloy, both of these layers are Ag alloy etchant. Etched by a mixture of phosphoric acid, nitric acid, acetic acid and deionized water. Therefore, the gate wirings 22, 24, and 26 of the double layer may be formed by one etching process.

또, 인산, 질산, 초산 및 초순수 혼합물에 의한 Ag 합금과 Mo 합금에 대한 식각비는 Ag 합금에 대한 식각비가 더 크므로 게이트 배선에 필요한 30°정도의 테이퍼(taper) 각을 얻을 수 있다.In addition, since the etching ratio of the Ag alloy and the Mo alloy by the phosphoric acid, nitric acid, acetic acid, and ultrapure water mixture is larger than that of the Ag alloy, a taper angle of about 30 ° necessary for the gate wiring can be obtained.

다음, 도 4a 및 도 4b에 도시한 바와 같이, 질화 규소로 이루어진 게이트 절연막(30), 비정질 규소로 이루어진 반도체층(40), 도핑된 비정질 규소층(50)의 삼층막을 연속하여 적층하고, 반도체층(40)과 도핑된 비정질 규소층(50)을 사진 식각하여 게이트 전극(24) 상부의 게이트 절연막(30) 위에 섬 모양의 반도체층(40)과 저항성 접촉층(50)을 형성한다. Next, as shown in FIGS. 4A and 4B, a three-layer film of a gate insulating film 30 made of silicon nitride, a semiconductor layer 40 made of amorphous silicon, and a doped amorphous silicon layer 50 is sequentially stacked, and the semiconductor The layer 40 and the doped amorphous silicon layer 50 are photo-etched to form an island-like semiconductor layer 40 and an ohmic contact layer 50 on the gate insulating layer 30 on the gate electrode 24.

다음, 도 5a 내지 도 5b에 도시한 바와 같이, Cr 또는 Mo 합금 등을 증착하여 제1 데이터 배선층(651, 661, 681)을 적층하고, Al 또는 Ag 합금 등을 증착하여 제2 데이터 배선층(652, 662, 682)을 적층한 후, 사진 식각하여 게이트선(22)과 교차하는 데이터선(62), 데이터선(62)과 연결되어 게이트 전극(26) 상부까지 연장되어 있는 소스 전극(65), 데이터선(62)은 한쪽 끝에 연결되어 있는 데이터 패드(68) 및 소스 전극(64)과 분리되어 있으며 게이트 전극(26)을 중심으로 소스 전극(65)과 마주하는 드레인 전극(66)을 포함하는 데이터 배선을 형성한다. Next, as illustrated in FIGS. 5A to 5B, the first data wiring layers 651, 661, and 681 are deposited by depositing Cr or Mo alloys, and the second data wiring layer 652 by depositing Al or Ag alloys. , 662, and 682 are stacked, and then photo-etched to form a data line 62 intersecting the gate line 22 and a source electrode 65 connected to the data line 62 and extending to an upper portion of the gate electrode 26. The data line 62 is separated from the data pad 68 and the source electrode 64 connected to one end and includes a drain electrode 66 facing the source electrode 65 around the gate electrode 26. A data wiring is formed.

이어, 데이터 배선(62, 65, 66, 68)으로 가리지 않는 도핑된 비정질 규소층 패턴(50)을 식각하여 게이트 전극(26)을 중심으로 양쪽으로 분리시키는 한편, 양쪽의 도핑된 비정질 규소층(55, 56) 사이의 반도체층 패턴(40)을 노출시킨다. 이어, 노출된 반도체층(40)의 표면을 안정화시키기 위하여 산소 플라스마를 실시하는 것이 바람직하다.Subsequently, the doped amorphous silicon layer pattern 50, which is not covered by the data lines 62, 65, 66, and 68, is etched and separated on both sides of the gate electrode 26, while both doped amorphous silicon layers ( The semiconductor layer pattern 40 between 55 and 56 is exposed. Subsequently, in order to stabilize the surface of the exposed semiconductor layer 40, it is preferable to perform oxygen plasma.

다음으로, 도 6a 및 6b에서 보는 바와 같이, a-Si:C:O 막 또는 a-Si:O:F 막을 화학 기상 증착(CVD) 법에 의하여 성장시켜 보호막(70)을 형성한다. 이 때, a-Si:C:O 막의 경우에는 기체 상태의 SiH(CH3)3, SiO2(CH3)4 , (SiH)4O4(CH3)4, Si(C2H5O) 4 등을 기본 소스로 사용하고, N2O 또는 O2 등의 산화제와 Ar 또는 He 등을 혼합한 기체를 흘리면서 증착한다. 또한, a-Si:O:F 막의 경우에는 SiH4, SiF4 등에 O2를 첨가한 기체를 흘리면서 증착한다. 이 때, 불소의 보조 소스로서 CF4를 첨가할 수도 있다.Next, as shown in FIGS. 6A and 6B, the a-Si: C: O film or the a-Si: O: F film is grown by chemical vapor deposition (CVD) to form a protective film 70. In this case, in the case of a-Si: C: O film, SiH (CH 3 ) 3 , SiO 2 (CH 3 ) 4 , (SiH) 4 O 4 (CH 3 ) 4 , and Si (C 2 H 5 O 4 ) is used as a basic source, and is deposited while flowing a gas mixed with an oxidant such as N 2 O or O 2 and Ar or He. In the case of an a-Si: O: F film, vapor deposition is performed while flowing a gas containing O 2 added to SiH 4 , SiF 4, or the like. At this time, CF 4 may be added as an auxiliary source of fluorine.

이어, 사진 식각 공정으로 게이트 절연막(30)과 함께 보호막(70)을 패터닝하여, 게이트 패드(24), 드레인 전극(66) 및 데이터 패드(68)를 드러내는 접촉 구멍(74, 76, 78)을 형성한다. 여기서, 접촉 구멍(74, 76, 78)은 각을 가지는 모양 또는 원형의 모양으로 형성할 수 있으며, 패드(24, 68)를 드러내는 접촉 구멍(74, 78)의 면적은 2mm×60㎛를 넘지 않으며, 0.5mm×15㎛ 이상인 것이 바람직하다. Subsequently, the passivation layer 70 is patterned together with the gate insulating layer 30 by a photolithography process to form contact holes 74, 76, and 78 that expose the gate pad 24, the drain electrode 66, and the data pad 68. Form. Here, the contact holes 74, 76, 78 may be formed in an angled shape or a circular shape, the area of the contact holes 74, 78 exposing the pads 24, 68 is greater than 2mm x 60㎛. It is preferable that it is 0.5 mm x 15 micrometers or more.

이때, 상기와 같은 접촉 구멍(74, 76, 78) 형성시, 사진 식각 공정에서 식각 마스크로 사용한 감광성 유기 절연막(81)을 제거하지 않고 그대로 둠으로써, 제조 공정을 단순화하고 공정 시간을 단축할 수 있을 뿐만 아니라, 저유전율 CVD막과 함 께 유기 절연막(81)이 화소 전극과 데이터 배선을 이격시킴으로써, 화소 전극을 충분히 넓게 형성하여 데이터 배선과 중첩시키더라도 화소 전극과 데이터 배선 사이의 기생 용량은 크게 문제시되지 않는다. 따라서, 개구율을 극대화할 수 있다.At this time, in forming the contact holes 74, 76, and 78 as described above, the photosensitive organic insulating layer 81 used as an etching mask is left without being removed in the photolithography process, thereby simplifying the manufacturing process and shortening the process time. In addition, since the organic insulating film 81 together with the low dielectric constant CVD film spaces the pixel electrode and the data wiring, the parasitic capacitance between the pixel electrode and the data wiring is large even when the pixel electrode is formed sufficiently wide to overlap the data wiring. It doesn't matter. Therefore, the aperture ratio can be maximized.

다음, 마지막으로 도 1 및 2에 도시한 바와 같이, ITO 또는 IZO막을 증착하고 사진 식각하여 제1 접촉 구멍(76)을 통하여 드레인 전극(66)과 연결되는 화소 전극(82)과 제2 및 제3 접촉 구멍(74, 78)을 통하여 게이트 패드(24) 및 데이터 패드(68)와 각각 연결되는 보조 게이트 패드(86) 및 보조 데이터 패드(88)를 형성한다. ITO나 IZO를 적층하기 전의 예열(pre-heating) 공정에서 사용하는 기체는 질소를 이용하는 것이 바람직하다. 이는, 접촉 구멍(74, 76, 78)을 통해 노출되어 있는 금속막(24, 66, 68)의 상부에 금속 산화막이 형성되는 것을 방지하기 위함이다. Next, as shown in FIGS. 1 and 2, the ITO or IZO film is deposited, photo-etched, and connected to the drain electrode 66 through the first contact hole 76, and the second and second electrodes. The auxiliary gate pad 86 and the auxiliary data pad 88 are formed to be connected to the gate pad 24 and the data pad 68 through the three contact holes 74 and 78, respectively. It is preferable to use nitrogen as the gas used in the pre-heating process before laminating ITO or IZO. This is to prevent the metal oxide film from being formed on the upper portions of the metal films 24, 66, and 68 exposed through the contact holes 74, 76, and 78.

이상과 같이, PECVD로 형성한 a-Si:C:O 또는 a-Si:O:F 등의 저유전율 절연막(저유전율 CVD막)을 보호막(70)으로 사용함으로써, 기생 용량 문제 및 개구율을 극대화 할 수 있을 뿐만 아니라, 상기 보호막(70) 및 게이트 절연막(30)의 패터닝을 이용한 접촉 구멍 형성시 사진 식각 공정에서 식각 마스크로 사용한 감광성 유기 절연막(81)을 제거하지 않고 그대로 둠으로써, 제조 공정을 단순화하고 공정 시간을 단축할 수 있을 뿐만 아니라, 저유전율 CVD막과 함께 유기 절연막(81)이 화소 전극과 데이터 배선을 이격시킴으로서, 화소 전극을 충분히 넓게 형성하여 데이터 배선과 중첩시키더라도 화소 전극과 데이터 배선 사이의 기생 용량은 크게 문제시되지 않는다. 따라서, 개구율을 극대화할 수 있다.As described above, by using a low dielectric constant insulating film (low dielectric constant CVD film) such as a-Si: C: O or a-Si: O: F formed by PECVD as the protective film 70, the parasitic capacitance problem and the aperture ratio are maximized. In addition, when the contact hole is formed by patterning the passivation layer 70 and the gate insulating layer 30, the photosensitive organic insulating layer 81 used as an etch mask in the photolithography process is left without being removed. In addition to simplifying and shortening the process time, the organic insulating film 81 together with the low dielectric constant CVD film separates the pixel electrode and the data wiring, so that the pixel electrode and the data are formed even if the pixel electrode is formed wide enough to overlap the data wiring. The parasitic capacitance between the wirings is not a big problem. Therefore, the aperture ratio can be maximized.

또한, 증착 및 식각 속도가 빨라 공정 시간을 감축할 수 있으며, 식각 마스 크로 사용된 유기 절연막을 그대로 둠으로써, 공정 시간 측면에서도 매우 유리하다. 이에 대해 첨부된 도면을 참조하여 상세하게 설명하기로 한다.In addition, since the deposition and etching speed is high, process time can be reduced, and the organic insulating film used as an etching mask is left as it is, which is very advantageous in terms of process time. This will be described in detail with reference to the accompanying drawings.

이러한 방법은 앞에서 설명한 바와 같이, 5매의 마스크를 이용하는 제조 방법에 적용할 수 있지만, 4매 마스크를 이용하는 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법에서도 동일하게 적용할 수 있다. As described above, the method can be applied to a manufacturing method using five masks, but the same method can be applied to a manufacturing method of a thin film transistor substrate for a liquid crystal display device using four masks.

먼저, 도 7 내지 도 9를 참고로 하여 본 발명의 실시예에 따른 4매 마스크를 이용하여 완성된 액정 표시 장치용 박막 트랜지스터 기판의 단위 화소 구조에 대하여 상세히 설명한다.First, a unit pixel structure of a thin film transistor substrate for a liquid crystal display device completed using four masks according to an exemplary embodiment of the present invention will be described in detail with reference to FIGS. 7 to 9.

도 7은 본 발명의 제2 실시예에 따른 액정 표시 장치용 박막 트랜지스터 기판의 배치도이고, 도 8 및 도 9는 각각 도 7에 도시한 박막 트랜지스터 기판을 VIII-VIII' 선 및 IX-IX' 선에 대한 단면도이다.FIG. 7 is a layout view of a thin film transistor substrate for a liquid crystal display device according to a second exemplary embodiment of the present invention, and FIGS. 8 and 9 are lines VIII-VIII 'and IX-IX', respectively, of the thin film transistor substrate shown in FIG. The cross section for

먼저, 절연 기판(10) 위에 제1 실시예와 동일하게 크롬(Cr) 또는 몰리브덴 (Mo) 합금 등으로 이루어진 제1 게이트 배선층(221, 241, 261)과 알루미늄(Al) 또는 은(Ag) 합금 등으로 이루어진 제2 게이트 배선층(222, 242, 262)의 이중층으로 이루어진 게이트 배선이 형성되어 있다. 게이트 배선은 게이트선(22), 게이트 패드(24) 및 게이트 전극(26)을 포함한다. First, the first gate wiring layers 221, 241, and 261 made of chromium (Cr) or molybdenum (Mo) alloy and the like on the insulating substrate 10, and aluminum (Al) or silver (Ag) alloy, as in the first embodiment. A gate wiring formed of a double layer of the second gate wiring layers 222, 242, and 262 formed of the back and the like is formed. The gate wiring includes a gate line 22, a gate pad 24, and a gate electrode 26.

기판(10) 위에는 게이트선(22)과 평행하게 유지 전극선(28)이 형성되어 있다. 유지 전극선(28) 역시 제1 게이트 배선층(281)과 제2 게이트 배선층(282)의 이중층으로 이루어져 있다. 유지 전극선(28)은 후술할 화소 전극(82)과 연결된 유지 축전기용 도전체 패턴(68)과 중첩되어 화소의 전하 보존 능력을 향상시키는 유 지 축전기를 이루며, 후술할 화소 전극(82)과 게이트선(22)의 중첩으로 발생하는 유지 용량이 충분할 경우 형성하지 않을 수도 있다. 유지 전극선(28)에는 상부 기판의 공통 전극과 동일한 전압이 인가되는 것이 보통이다.The storage electrode line 28 is formed on the substrate 10 in parallel with the gate line 22. The storage electrode line 28 also includes a double layer of the first gate wiring layer 281 and the second gate wiring layer 282. The storage electrode line 28 overlaps with the conductive pattern 68 for the storage capacitor connected to the pixel electrode 82 to be described later to form a storage capacitor that improves the charge retention capability of the pixel. The pixel electrode 82 and the gate to be described later will be described. It may not be formed if the holding capacity generated by the overlap of the lines 22 is sufficient. The same voltage as that of the common electrode of the upper substrate is usually applied to the storage electrode line 28.

게이트 배선(22, 24, 26) 및 유지 전극선(28) 위에는 질화 규소(SiNx) 따위로 이루어진 게이트 절연막(30)이 형성되어 게이트 배선(22, 24, 26, 28)을 덮고 있다.A gate insulating film 30 made of silicon nitride (SiN x ) is formed on the gate wirings 22, 24, 26, and the storage electrode line 28 to cover the gate wirings 22, 24, 26, and 28.

게이트 절연막(30) 위에는 수소화 비정질 규소(hydrogenated amorphous silicon) 따위의 반도체로 이루어진 반도체 패턴(42, 48)이 형성되어 있으며, 반도체 패턴(42, 48) 위에는 인(P) 따위의 n형 불순물이 고농도로 도핑되어 있는 비정질 규소 따위로 이루어진 저항성 접촉층(ohmic contact layer) 패턴 또는 중간층 패턴(55, 56, 58)이 형성되어 있다.On the gate insulating layer 30, semiconductor patterns 42 and 48 made of semiconductors such as hydrogenated amorphous silicon are formed, and on the semiconductor patterns 42 and 48, n-type impurities such as phosphorus (P) have a high concentration. An ohmic contact layer pattern or an intermediate layer pattern 55, 56, 58 made of amorphous silicon doped with is formed.

저항성 접촉층 패턴(55, 56, 58) 위에는 Cr 또는 Mo 합금 등으로 이루어진 제1 데이터 배선층(621, 641, 651, 661, 681)과 Al 또는 Ag 합금 등으로 이루어진 제2 데이터 배선층(622, 642, 652, 662, 682)의 이중층으로 이루어진 데이터 배선(62, 64, 65, 66, 68)이 형성되어 있다. 데이터 배선은 세로 방향으로 형성되어 있는 데이터선(62), 데이터선(62)의 한쪽 끝에 연결되어 외부로부터의 화상 신호를 인가받는 데이터 패드(68), 그리고 데이터선(62)의 분지인 박막 트랜지스터의 소스 전극(65)으로 이루어진 데이터선부(62, 68, 65)를 포함하며, 또한 데이터선부(62, 68, 65)와 분리되어 있으며 게이트 전극(26) 또는 박막 트랜지스터 의 채널부(C)에 대하여 소스 전극(65)의 반대쪽에 위치하는 박막 트랜지스터의 드레인 전극(66)과 유지 전극선(28) 위에 위치하고 있는 유지 축전기용 도전체 패턴(64)도 포함한다. 유지 전극선(28)을 형성하지 않을 경우 유지 축전기용 도전체 패턴(64) 또한 형성하지 않는다.On the ohmic contact layer patterns 55, 56, and 58, the first data wiring layers 621, 641, 651, 661, and 681 made of Cr or Mo alloy and the like and the second data wiring layers 622 and 642 made of Al or Ag alloy and the like. Data lines 62, 64, 65, 66, and 68 formed of a double layer of 652, 662, and 682 are formed. The data line is a thin film transistor which is a branch of the data line 62 formed in the vertical direction, the data pad 68 connected to one end of the data line 62 to receive an image signal from the outside, and the data line 62. And data line portions 62, 68, and 65 made up of a source electrode 65 of and separated from the data line portions 62, 68, and 65, and on the gate electrode 26 or the channel portion C of the thin film transistor. On the other hand, the drain electrode 66 of the thin film transistor positioned on the opposite side of the source electrode 65 and the conductor pattern 64 for the storage capacitor located on the storage electrode line 28 are also included. When the storage electrode line 28 is not formed, the conductor pattern 64 for the storage capacitor is also not formed.

데이터 배선(62, 64, 65, 66, 68)은 제1 실시예에서와 마찬가지로 Al 또는 Ag 단일층으로 형성할 수도 있다.The data lines 62, 64, 65, 66, 68 may be formed of a single layer of Al or Ag as in the first embodiment.

접촉층 패턴(55, 56, 58)은 그 하부의 반도체 패턴(42, 48)과 그 상부의 데이터 배선(62, 64, 65, 66, 68)의 접촉 저항을 낮추어 주는 역할을 하며, 데이터 배선(62, 64, 65, 66, 68)과 완전히 동일한 형태를 가진다. 즉, 데이터선부 중간층 패턴(55)은 데이터선부(62, 68, 65)와 동일하고, 드레인 전극용 중간층 패턴(56)은 드레인 전극(66)과 동일하며, 유지 축전기용 중간층 패턴(58)은 유지 축전기용 도전체 패턴(64)과 동일하다.The contact layer patterns 55, 56, and 58 serve to lower the contact resistance between the semiconductor patterns 42 and 48 below and the data lines 62, 64, 65, 66, and 68 above them. It has exactly the same form as (62, 64, 65, 66, 68). That is, the data line part intermediate layer pattern 55 is the same as the data line parts 62, 68, and 65, the drain electrode intermediate layer pattern 56 is the same as the drain electrode 66, and the storage capacitor intermediate layer pattern 58 is It is the same as the conductor pattern 64 for holding capacitors.

한편, 반도체 패턴(42, 48)은 박막 트랜지스터의 채널부(C)를 제외하면 데이터 배선(62, 64, 65, 66, 68) 및 저항성 접촉층 패턴(55, 56, 58)과 동일한 모양을 하고 있다. 구체적으로는, 유지 축전기용 반도체 패턴(48)과 유지 축전기용 도전체 패턴(64) 및 유지 축전기용 접촉층 패턴(58)은 동일한 모양이지만, 박막 트랜지스터용 반도체 패턴(42)은 데이터 배선 및 접촉층 패턴의 나머지 부분과 약간 다르다. 즉, 박막 트랜지스터의 채널부(C)에서 데이터선부(62, 68, 65), 특히 소스 전극(65)과 드레인 전극(66)이 분리되어 있고 데이터선부 중간층(55)과 드레인 전극용 접촉층 패턴(56)도 분리되어 있으나, 박막 트랜지스터용 반도체 패턴(42)은 이 곳에서 끊어지지 않고 연결되어 박막 트랜지스터의 채널을 생성한다.The semiconductor patterns 42 and 48 have the same shape as the data lines 62, 64, 65, 66, and 68 and the ohmic contact layer patterns 55, 56, and 58 except for the channel portion C of the thin film transistor. Doing. Specifically, the semiconductor capacitor 48 for the storage capacitor, the conductor pattern 64 for the storage capacitor, and the contact layer pattern 58 for the storage capacitor have the same shape, but the semiconductor pattern 42 for the thin film transistor has data wiring and contact. Slightly different from the rest of the layer pattern. That is, in the channel portion C of the thin film transistor, the data line portions 62, 68, and 65, in particular, the source electrode 65 and the drain electrode 66 are separated, and the contact layer pattern for the data line intermediate layer 55 and the drain electrode. Although 56 is also separated, the semiconductor pattern 42 for thin film transistors is connected here without disconnection to generate a channel of the thin film transistor.

데이터 배선(62, 64, 65, 66, 68) 위에는 PECVD(plasma enhanced chemical vapor deposition) 방법에 의하여 증착된 a-Si:C:O 막 또는 a-Si:O:F 막(저유전율 CVD막)으로 이루어진 보호막(70)이 형성되어 있다. 이때, PECVD 방법에 의하여 증착된 a-Si:C:O 막과 a-Si:O:F 막(저유전율 CVD막)은 유전 상수가 4이하로 유전율이 매우 낮다. 따라서, 두께가 얇아도 기생 용량 문제가 발생하지 않는다. 또한, 다른 막과의 접착성 및 스텝 커버리지(step coverage)가 우수하며, 무기질 CVD막이므로 내열성이 유기 절연막에 비하여 우수하다. 아울러, PECVD 방법에 의하여 증착된 a-Si:C:O 막과 a-Si:O:F 막(저유전율 CVD막)은 증착 속도나 식각 속도가 질화 규소막에 비하여 4~10배 빠르므로 공정 시간 면에서도 매우 유리하다.On the data lines 62, 64, 65, 66, 68, an a-Si: C: O film or a-Si: O: F film (low dielectric constant CVD film) deposited by plasma enhanced chemical vapor deposition (PECVD) method The protective film 70 which consists of these is formed. At this time, the a-Si: C: O film and the a-Si: O: F film (low dielectric constant CVD film) deposited by the PECVD method have a very low dielectric constant of 4 or less. Therefore, even a thin thickness does not cause a parasitic capacity problem. In addition, it is excellent in adhesiveness and step coverage with other films, and because it is an inorganic CVD film, heat resistance is superior to that of an organic insulating film. In addition, the a-Si: C: O film and a-Si: O: F film (low dielectric constant CVD film) deposited by the PECVD method are 4 to 10 times faster than the silicon nitride film by the deposition rate or the etching rate. It is also very advantageous in terms of time.

보호막(70)은 드레인 전극(66), 데이터 패드(64) 및 유지 축전기용 도전체 패턴(68)을 드러내는 접촉구멍(76, 78, 72)을 가지고 있으며, 또한 게이트 절연막(30)과 함께 게이트 패드(24)를 드러내는 접촉 구멍(74)을 가지고 있다. The protective film 70 has contact holes 76, 78, and 72 that expose the drain electrode 66, the data pad 64, and the conductive pattern 68 for the storage capacitor, and also the gate along with the gate insulating film 30. It has a contact hole 74 which exposes the pad 24.

이때, 상기와 같은 접촉 구멍(74, 76, 78) 형성시, 사진 식각 공정에서 식각 마스크로 사용한 감광성 유기 절연막(81)을 제거하지 않고 그대로 둠으로써, 제조 공정을 단순화하고 공정 시간을 단축할 수 있을 뿐만 아니라, 저유전율 CVD막과 함께 유기 절연막(81)이 화소 전극과 데이터 배선을 이격시킴으로서, 화소 전극을 충분히 넓게 형성하여 데이터 배선과 중첩시키더라도 화소 전극과 데이터 배선 사이의 기생 용량은 크게 문제시되지 않는다. 따라서, 개구율을 극대화할 수 있다.At this time, in forming the contact holes 74, 76, and 78 as described above, the photosensitive organic insulating layer 81 used as an etching mask is left without being removed in the photolithography process, thereby simplifying the manufacturing process and shortening the process time. In addition, since the organic insulating film 81 spaces the pixel electrode and the data wiring together with the low dielectric constant CVD film, the parasitic capacitance between the pixel electrode and the data wiring is greatly problematic even when the pixel electrode is formed wide enough to overlap the data wiring. It doesn't work. Therefore, the aperture ratio can be maximized.

보호막(81) 위에는 박막 트랜지스터로부터 화상 신호를 받아 상판의 전극과 함께 전기장을 생성하는 화소 전극(82)이 형성되어 있다. 화소 전극(82)은 ITO 도는 IZO(indium tin oxide) 따위의 투명한 도전 물질로 만들어지며, 접촉 구멍(76)을 통하여 드레인 전극(66)과 물리적·전기적으로 연결되어 화상 신호를 전달받는다. 화소 전극(82)은 또한 이웃하는 게이트선(22) 및 데이터선(62)과 중첩되어 개구율을 높이고 있으나, 중첩되지 않을 수도 있다. 또한, 화소 전극(82)은 접촉 구멍(72)을 통하여 유지 축전기용 도전체 패턴(64)과도 연결되어 도전체 패턴(64)으로 화상 신호를 전달한다. On the passivation layer 81, a pixel electrode 82 is formed which receives an image signal from a thin film transistor and generates an electric field together with the electrodes of the upper plate. The pixel electrode 82 is made of a transparent conductive material such as ITO or indium tin oxide (IZO), and is physically and electrically connected to the drain electrode 66 through the contact hole 76 to receive an image signal. The pixel electrode 82 also overlaps with the neighboring gate line 22 and the data line 62 to increase the aperture ratio, but may not overlap. In addition, the pixel electrode 82 is also connected to the conductive capacitor pattern 64 for the storage capacitor through the contact hole 72 to transmit the image signal to the conductor pattern 64.

한편, 게이트 패드(24) 및 데이터 패드(68) 위에는 접촉 구멍(74, 78)을 통하여 각각 이들과 연결되는 보조 게이트 패드(86) 및 보조 데이터 패드(88)가 형성되어 있으며, 이들은 패드(24, 68)와 외부 회로 장치와의 접착성을 보완하고 패드를 보호하는 역할을 하는 것으로 필수적인 것은 아니며, 이들의 적용 여부는 선택적이다.On the other hand, an auxiliary gate pad 86 and an auxiliary data pad 88 connected to the gate pad 24 and the data pad 68 through the contact holes 74 and 78, respectively, are formed. 68) and to protect the pads and the adhesion of the external circuit device, and is not essential, their application is optional.

그러면, 도 7 내지 도 9의 구조를 가지는 액정 표시 장치용 박막 트랜지스터 기판을 4매 마스크를 이용하여 제조하는 방법에 대하여 상세하게 도 8 내지 도 10과 도 10a 내지 도 17c를 참조하여 설명하기로 한다.Next, a method of manufacturing a thin film transistor substrate for a liquid crystal display device having the structure of FIGS. 7 to 9 using four masks will be described in detail with reference to FIGS. 8 to 10 and 10A to 17C. .

먼저, 도 10a 내지 10c에 도시한 바와 같이, 제1 실시예와 동일하게 물리 화학적 특성이 우수한 Cr 또는 Mo 합금 등을 증착하여 제1 게이트 배선층(221, 241, 261, 281)을 적층하고, 저항이 작은 Al 또는 Ag 합금 등을 증착하여 제2 게이트 배선층(222, 242, 262, 282)을 적층한 다음, 사진 식각하여 게이트선(22), 게이트 패드(24), 게이트 전극(26)을 포함하는 게이트 배선과 유지 전극선(28)을 형성한다. First, as shown in FIGS. 10A to 10C, the first gate wiring layers 221, 241, 261, and 281 are laminated by depositing Cr or Mo alloy having excellent physicochemical properties, and the like, as in the first embodiment. The second gate wiring layers 222, 242, 262, and 282 are stacked by depositing the small Al or Ag alloy, and then photo-etched to include the gate lines 22, the gate pads 24, and the gate electrodes 26. The gate wiring and the sustain electrode line 28 are formed.                     

다음, 도 11a 및 11b에 도시한 바와 같이, 질화 규소로 이루어진 게이트 절연막(30), 반도체층(40), 중간층(50)을 화학 기상 증착법을 이용하여 각각 1,500 Å 내지 5,000 Å, 500 Å 내지 2,000 Å, 300 Å 내지 600 Å의 두께로 연속 증착하고, 이어 Cr 또는 Mo 합금 등으로 이루어진 제1 도전막(601)과 Al 또는 Ag 합금으로 이루어진 제2 도전막(602) 스퍼터링 등의 방법으로 증착하여 도전체층(60)을 형성한 다음 그 위에 감광막(110)을 1㎛ 내지 2㎛의 두께로 도포한다.Next, as shown in FIGS. 11A and 11B, the gate insulating film 30, the semiconductor layer 40, and the intermediate layer 50 made of silicon nitride are respectively 1,500 kV to 5,000 kPa and 500 kPa to 2,000 using chemical vapor deposition. 증착, 300 600 to 600 연속 continuous deposition, followed by deposition by a method such as sputtering the first conductive film 601 made of Cr or Mo alloy or the like and the second conductive film 602 made of Al or Ag alloy. After the conductor layer 60 is formed, the photosensitive film 110 is applied thereon with a thickness of 1 μm to 2 μm.

그 후, 마스크를 통하여 감광막(110)에 빛을 조사한 후 현상하여, 도 12b 및 12c에 도시한 바와 같이, 감광막 패턴(112, 114)을 형성한다. 이때, 감광막 패턴(112, 114) 중에서 박막 트랜지스터의 채널부(C), 즉, 소스 전극(65)과 드레인 전극(66) 사이에 위치한 제1 부분(114)은 데이터 배선부(A), 즉, 데이터 배선(62, 64, 65, 66, 68)이 형성될 부분에 위치한 제2 부분(112)보다 두께가 작게 되도록 하며, 기타 부분(B)의 감광막은 모두 제거한다. 이 때, 채널부(C)에 남아 있는 감광막(114)의 두께와 데이터 배선부(A)에 남아 있는 감광막(112)의 두께의 비는 후에 후술할 식각 공정에서의 공정 조건에 따라 다르게 하여야 하되, 제1 부분(114)의 두께를 제2 부분(112)의 두께의 1/2 이하로 하는 것이 바람직하며, 예를 들면, 4,000 Å 이하인 것이 좋다.Thereafter, the photosensitive film 110 is irradiated with light through a mask and then developed to form photosensitive film patterns 112 and 114 as shown in FIGS. 12B and 12C. At this time, the channel portion C of the thin film transistor among the photoresist patterns 112 and 114, that is, the first portion 114 positioned between the source electrode 65 and the drain electrode 66, is the data wiring portion A, that is, the first portion 114. The thickness of the second wiring 112 is smaller than that of the second portion 112 positioned at the portion where the data lines 62, 64, 65, 66, and 68 are to be formed, and all the photoresist of the other portion B is removed. At this time, the ratio of the thickness of the photoresist film 114 remaining in the channel portion C to the thickness of the photoresist film 112 remaining in the data wiring portion A should be different depending on the process conditions in the etching process described later. It is preferable to make the thickness of the 1st part 114 into 1/2 or less of the thickness of the 2nd part 112, for example, it is good that it is 4,000 Pa or less.

이와 같이, 위치에 따라 감광막의 두께를 달리하는 방법으로 여러 가지가 있을 수 있으며, A 영역의 빛 투과량을 조절하기 위하여 주로 슬릿(slit)이나 격자 형태의 패턴을 형성하거나 반투명막을 사용한다.As such, there may be various methods of varying the thickness of the photoresist layer according to the position. In order to control the light transmittance in the A region, a slit or lattice-shaped pattern is mainly formed or a translucent film is used.

이때, 슬릿 사이에 위치한 패턴의 선 폭이나 패턴 사이의 간격, 즉 슬릿의 폭은 노광시 사용하는 노광기의 분해능보다 작은 것이 바람직하며, 반투명막을 이용하는 경우에는 마스크를 제작할 때 투과율을 조절하기 위하여 다른 투과율을 가지는 박막을 이용하거나 두께가 다른 박막을 이용할 수 있다.In this case, the line width of the pattern located between the slits, or the interval between the patterns, that is, the width of the slits, is preferably smaller than the resolution of the exposure apparatus used for exposure. A thin film having a thickness or a thin film may be used.

이와 같은 마스크를 통하여 감광막에 빛을 조사하면 빛에 직접 노출되는 부분에서는 고분자들이 완전히 분해되며, 슬릿 패턴이나 반투명막이 형성되어 있는 부분에서는 빛의 조사량이 적으므로 고분자들은 완전 분해되지 않은 상태이며, 차광막으로 가려진 부분에서는 고분자가 거의 분해되지 않는다. 이어 감광막을 현상하면, 고분자 분자들이 분해되지 않은 부분만이 남고, 빛이 적게 조사된 중앙 부분에는 빛에 전혀 조사되지 않은 부분보다 얇은 두께의 감광막이 남길 수 있다. 이때, 노광 시간을 길게 하면 모든 분자들이 분해되므로 그렇게 되지 않도록 해야 한다. When the light is irradiated to the photosensitive film through such a mask, the polymers are completely decomposed at the part directly exposed to the light, and the polymers are not completely decomposed because the amount of light is small at the part where the slit pattern or the translucent film is formed. In the area covered by, the polymer is hardly decomposed. Subsequently, when the photoresist film is developed, only a portion where the polymer molecules are not decomposed is left, and a thin photoresist film may be left at a portion where the light is not irradiated at a portion less irradiated with light. In this case, if the exposure time is extended, all molecules are decomposed, so it should not be so.

이러한 얇은 두께의 감광막(114)은 리플로우가 가능한 물질로 이루어진 감광막을 이용하고 빛이 완전히 투과할 수 있는 부분과 빛이 완전히 투과할 수 없는 부분으로 나뉘어진 통상적인 마스크로 노광한 다음 현상하고 리플로우시켜 감광막이 잔류하지 않는 부분으로 감광막의 일부를 흘러내리도록 함으로써 형성할 수도 있다.The thin film 114 is formed by using a photoresist film made of a reflowable material, and is exposed to a conventional mask that is divided into a part that can completely transmit light and a part that cannot fully transmit light, and then develops and ripples. It can also be formed by letting a part of the photosensitive film flow to the part which does not remain by making it low.

이어, 감광막 패턴(114) 및 그 하부의 막들, 즉 도전체층(60), 중간층(50) 및 반도체층(40)에 대한 식각을 진행한다. 이때, 데이터 배선부(A)에는 데이터 배선 및 그 하부의 막들이 그대로 남아 있고, 채널부(C)에는 반도체층만 남아 있어야 하며, 나머지 부분(B)에는 위의 3개 층(60, 50, 40)이 모두 제거되어 게이트 절연 막(30)이 드러나야 한다. Subsequently, etching is performed on the photoresist pattern 114 and the underlying layers, that is, the conductor layer 60, the intermediate layer 50, and the semiconductor layer 40. In this case, the data line and the lower layer of the data line remain in the data wiring portion A, and only the semiconductor layer should remain in the channel portion C, and the upper three layers 60, 50, All of the 40 must be removed to reveal the gate insulating film 30.

먼저, 도 13a 및 13b에 도시한 것처럼, 기타 부분(B)의 노출되어 있는 도전체층(60)을 제거하여 그 하부의 중간층(50)을 노출시킨다. 이 과정에서는 건식 식각 또는 습식 식각 방법을 모두 사용할 수 있으며, 이때, 도전체층(60)은 식각되고 감광막 패턴(112, 114)은 거의 식각되지 않는 조건하에서 행하는 것이 좋다. 그러나, 건식 식각의 경우 도전체층(60)만을 식각하고 감광막 패턴(112, 114)은 식각되지 않는 조건을 찾기가 어려우므로 감광막 패턴(112, 114)도 함께 식각되는 조건하에서 행할 수 있다. 이 경우에는 습식 식각의 경우보다 제1 부분(114)의 두께를 두껍게 하여 이 과정에서 제1 부분(114)이 제거되어 하부의 도전체층(60)이 드러나는 일이 생기지 않도록 한다.First, as shown in FIGS. 13A and 13B, the exposed conductor layer 60 of the other portion B is removed to expose the lower intermediate layer 50. In this process, both a dry etching method and a wet etching method may be used. In this case, the conductive layer 60 may be etched and the photoresist patterns 112 and 114 may be hardly etched. However, in the case of dry etching, it is difficult to find a condition in which only the conductor layer 60 is etched and the photoresist patterns 112 and 114 are not etched, so that the photoresist patterns 112 and 114 may also be etched together. In this case, the thickness of the first portion 114 is thicker than that of the wet etching so that the first portion 114 is removed in this process so that the lower conductive layer 60 is not exposed.

이렇게 하면, 도 13a 및 도 13b에 나타낸 것처럼, 채널부(C) 및 데이터 배선부(B)의 도전체층, 즉 소스/드레인용 도전체 패턴(67)과 유지 축전기용 도전체 패턴(68)만이 남고 기타 부분(B)의 도전체층(60)은 모두 제거되어 그 하부의 중간층(50)이 드러난다. 이때, 남은 도전체 패턴(67, 64)은 소스 및 드레인 전극(65, 66)이 분리되지 않고 연결되어 있는 점을 제외하면 데이터 배선(62, 64, 65, 66, 68)의 형태와 동일하다. 또한, 건식 식각을 사용한 경우 감광막 패턴(112, 114)도 어느 정도의 두께로 식각된다.In this way, as shown in FIGS. 13A and 13B, only the conductor layers of the channel portion C and the data wiring portion B, that is, the conductor pattern 67 for the source / drain and the conductor pattern 68 for the storage capacitor, are provided. All of the conductor layer 60 of the remaining portion B is removed, revealing the underlying intermediate layer 50. In this case, the remaining conductor patterns 67 and 64 have the same shape as the data lines 62, 64, 65, 66, and 68 except that the source and drain electrodes 65 and 66 are connected without being separated. . In addition, when dry etching is used, the photoresist patterns 112 and 114 are also etched to a certain thickness.

이어, 도 14a 및 14b에 도시한 바와 같이, 기타 부분(B)의 노출된 중간층(50) 및 그 하부의 반도체층(40)을 감광막의 제1 부분(114)과 함께 건식 식각 방법으로 동시에 제거한다. 이 때의 식각은 감광막 패턴(112, 114)과 중간층(50) 및 반도체층(40)(반도체층과 중간층은 식각 선택성이 거의 없음)이 동시에 식각되며 게이트 절연막(30)은 식각되지 않는 조건하에서 행하여야 하며, 특히, 감광막 패턴(112, 114)과 반도체층(40)에 대한 식각비가 거의 동일한 조건으로 식각하는 것이 바람직하다. 예를 들어, SF6과 HCl의 혼합 기체나, SF6과 O2의 혼합 기체를 사용하면 거의 동일한 두께로 두 막을 식각할 수 있다. 감광막 패턴(112, 114)과 반도체층(40)에 대한 식각비가 동일한 경우 제1 부분(114)의 두께는 반도체층(40)과 중간층(50)의 두께를 합한 것과 같거나 그보다 작아야 한다.Subsequently, as shown in FIGS. 14A and 14B, the exposed intermediate layer 50 of the other portion B and the semiconductor layer 40 thereunder are simultaneously removed by the dry etching method together with the first portion 114 of the photosensitive film. do. At this time, etching is performed under the condition that the photoresist patterns 112 and 114, the intermediate layer 50, and the semiconductor layer 40 (the semiconductor layer and the intermediate layer have almost no etching selectivity) are simultaneously etched, and the gate insulating layer 30 is not etched. In particular, it is preferable to etch under conditions in which the etch ratios of the photoresist patterns 112 and 114 and the semiconductor layer 40 are almost the same. For example, by using a mixed gas of SF 6 and HCl or a mixed gas of SF 6 and O 2 , the two films can be etched to almost the same thickness. When the etching ratios of the photoresist patterns 112 and 114 and the semiconductor layer 40 are the same, the thickness of the first portion 114 should be equal to or smaller than the sum of the thicknesses of the semiconductor layer 40 and the intermediate layer 50.

이렇게 하면, 도 14a 및 14b에 나타낸 바와 같이, 채널부(C)의 제1 부분(114)이 제거되어 소스/드레인용 도전체 패턴(67)이 드러나고, 기타 부분(B)의 중간층(50) 및 반도체층(40)이 제거되어 그 하부의 게이트 절연막(30)이 드러난다. This removes the first portion 114 of the channel portion C, revealing the source / drain conductor pattern 67, as shown in FIGS. 14A and 14B, and the intermediate layer 50 of the other portion B. And the semiconductor layer 40 is removed to expose the gate insulating layer 30 thereunder.

한편, 데이터 배선부(A)의 제2 부분(112) 역시 식각되므로 두께가 얇아진다. 또한, 이 단계에서 반도체 패턴(42, 48)이 완성된다. 도면 부호 57과 58은 각각 소스/드레인용 도전체 패턴(67) 하부의 중간층 패턴과 유지 축전기용 도전체 패턴(64) 하부의 중간층 패턴을 가리킨다. On the other hand, since the second portion 112 of the data wiring portion A is also etched, the thickness becomes thin. In this step, the semiconductor patterns 42 and 48 are completed. Reference numerals 57 and 58 denote intermediate layer patterns under the source / drain conductor patterns 67 and intermediate layer patterns under the storage capacitor conductor patterns 64, respectively.

이어, 애싱(ashing)을 통하여 채널부(C)의 소스/드레인용 도전체 패턴(67) 표면에 남아 있는 감광막 찌꺼기를 제거한다.Subsequently, ashing of the photoresist film remaining on the surface of the source / drain conductor pattern 67 of the channel part C is removed through ashing.

다음, 도 15a 및 15b에 도시한 바와 같이, 채널부(C)의 소스/드레인용 도전체 패턴(67) 및 그 하부의 소스/드레인용 중간층 패턴(57)을 식각하여 제거한다. 이 때, 식각은 소스/드레인용 도전체 패턴(67)과 중간층 패턴(57) 모두에 대하여 건식 식각만으로 진행할 수도 있으며, 소스/드레인용 도전체 패턴(67)에 대해서는 습식 식각으로, 중간층 패턴(57)에 대해서는 건식 식각으로 행할 수도 있다. 전자의 경우 소스/드레인용 도전체 패턴(67)과 중간층 패턴(57)의 식각 선택비가 큰 조건하에서 식각을 행하는 것이 바람직하며, 이는 식각 선택비가 크지 않을 경우 식각 종점을 찾기가 어려워 채널부(C)에 남는 반도체 패턴(42)의 두께를 조절하기가 쉽지 않기 때문이다. 습식 식각과 건식 식각을 번갈아 하는 후자의 경우에는 습식 식각되는 소스/드레인용 도전체 패턴(67)의 측면은 식각되지만, 건식 식각되는 중간층 패턴(57)은 거의 식각되지 않으므로 계단 모양으로 만들어진다. 중간층 패턴(57) 및 반도체 패턴(42)을 식각할 때 사용하는 식각 기체의 예로는 CF4와 HCl의 혼합 기체나 CF4와 O2의 혼합 기체를 들 수 있으며, CF4와 O2를 사용하면 균일한 두께로 반도체 패턴(42)을 남길 수 있다. Next, as shown in Figs. 15A and 15B, the source / drain conductor pattern 67 of the channel portion C and the source / drain interlayer pattern 57 thereunder are removed by etching. In this case, the etching may be performed only by dry etching with respect to both the source / drain conductor pattern 67 and the intermediate layer pattern 57. The etching may be performed by wet etching on the source / drain conductor pattern 67. 57 may be performed by dry etching. In the former case, it is preferable to perform etching under a condition in which the etching selectivity of the source / drain conductor pattern 67 and the interlayer pattern 57 is large, which is difficult to find the etching end point when the etching selectivity is not large. This is because it is not easy to adjust the thickness of the semiconductor pattern 42 remaining in Fig. 2). In the latter case of alternating between wet etching and dry etching, the side surface of the conductive pattern 67 for wet etching of the source / drain is etched, but the intermediate layer pattern 57 which is dry etched is hardly etched, and thus is formed in a step shape. Examples of the etching gas used to etch the intermediate layer pattern 57 and the semiconductor pattern 42 include a mixture gas of CF 4 and HCl or a mixture gas of CF 4 and O 2 , and CF 4 and O 2 . The semiconductor pattern 42 may be left at a uniform thickness.

이때, 도 15b에 도시한 것처럼, 반도체 패턴(42)의 일부가 제거되어 두께가 작아질 수도 있으며 감광막 패턴의 제2 부분(112)도 이때 어느 정도의 두께로 식각된다. 이때의 식각은 게이트 절연막(30)이 식각되지 않는 조건으로 행하여야 하며, 제2 부분(112)이 식각되어 그 하부의 데이터 배선(62, 64, 65, 66, 68)이 드러나는 일이 없도록 감광막 패턴이 두꺼운 것이 바람직함은 물론이다.In this case, as shown in FIG. 15B, a portion of the semiconductor pattern 42 may be removed to reduce the thickness, and the second portion 112 of the photoresist pattern may also be etched to a certain thickness at this time. At this time, the etching must be performed under the condition that the gate insulating film 30 is not etched, and the photoresist film is not exposed so that the second portion 112 is etched so that the data lines 62, 64, 65, 66, and 68 underneath are not exposed. It is a matter of course that the pattern is thick.

이렇게 하면, 소스 전극(65)과 드레인 전극(66)이 분리되면서 데이터 배선(62, 64, 65, 66, 68)과 그 하부의 접촉층 패턴(55, 56, 58)이 완성된다.In this way, the source electrode 65 and the drain electrode 66 are separated, thereby completing the data lines 62, 64, 65, 66, and 68 and the contact layer patterns 55, 56, and 58 under the data lines.

마지막으로, 데이터 배선부(A)에 남아 있는 감광막 제2 부분(112)을 제거한 다. 그러나, 제2 부분(112)의 제거는 채널부(C) 소스/드레인용 도전체 패턴(67)을 제거한 후 그 밑의 중간층 패턴(57)을 제거하기 전에 이루어질 수도 있다.Finally, the photosensitive film second portion 112 remaining in the data wiring portion A is removed. However, the removal of the second portion 112 may be made after removing the conductor pattern 67 for the channel portion C source / drain and before removing the intermediate layer pattern 57 thereunder.

앞에서 설명한 것처럼, 습식 식각과 건식 식각을 교대로 하거나 건식 식각만을 사용할 수 있다. 후자의 경우에는 한 종류의 식각만을 사용하므로 공정이 비교적 간편하지만, 알맞은 식각 조건을 찾기가 어렵다.반면, 전자의 경우에는 식각 조건을 찾기가 비교적 쉬우나 공정이 후자에 비하여 번거로운 점이 있다.As mentioned earlier, wet and dry etching can be alternately used or only dry etching can be used. In the latter case, since only one type of etching is used, the process is relatively simple, but it is difficult to find an appropriate etching condition. In the former case, the etching condition is relatively easy to find, but the process is more cumbersome than the latter.

다음, 도 16a 및 도 16b에 도시한 바와 같이, a-Si:C:O 막 또는 a-Si:O:F 막을 화학 기상 증착(CVD) 법에 의하여 성장시켜 보호막(70)을 형성한다. 이 때, a-Si:C:O 막의 경우에는 기체 상태의 SiH(CH3)3, SiO2(CH3)4 , (SiH)4O4(CH3)4, Si(C2H5O) 4 등을 기본 소스로 사용하고, N2O 또는 O2 등의 산화제와 Ar 또는 He 등을 혼합한 기체를 흘리면서 증착한다. 또, a-Si:O:F 막의 경우에는 SiH4, SiF4 등에 O2를 첨가한 기체를 흘리면서 증착한다. 이 때, 불소의 보조 소스로서 CF4를 첨가할 수도 있다.Next, as shown in Figs. 16A and 16B, a-Si: C: O film or a-Si: O: F film is grown by chemical vapor deposition (CVD) to form a protective film 70. In this case, in the case of a-Si: C: O film, SiH (CH 3 ) 3 , SiO 2 (CH 3 ) 4 , (SiH) 4 O 4 (CH 3 ) 4 , and Si (C 2 H 5 O 4 ) is used as a basic source, and is deposited while flowing a gas mixed with an oxidant such as N 2 O or O 2 and Ar or He. In the case of an a-Si: O: F film, vapor deposition is performed while flowing a gas containing O 2 added to SiH 4 , SiF 4, or the like. At this time, CF 4 may be added as an auxiliary source of fluorine.

이어, 도 17a 내지 도 17c에 도시한 바와 같이, 보호막(70)을 게이트 절연막(30)과 함께 사진 식각하여 드레인 전극(66), 게이트 패드(24), 데이터 패드(68) 및 유지 축전기용 도전체 패턴(64)을 각각 드러내는 접촉 구멍(76, 74, 78, 72)을 형성한다. 17A to 17C, the protective film 70 is etched together with the gate insulating film 30 to electrically conduct the drain electrode 66, the gate pad 24, the data pad 68, and the conductive capacitor. Contact holes 76, 74, 78, and 72 are formed to expose the sieve pattern 64, respectively.

이때, 게이트 절연막(30)과 함께 보호막(70)의 패터닝을 이용한 접촉 구멍(74, 76, 78) 형성시, 포토 레지스트 재질의 유기 절연막(81)을 식각 마스크로 사용하며, 상기 유기 절연막(81)은 도 17b에 도시된 바와 같이, 그대로 포함된다. In this case, when forming the contact holes 74, 76, and 78 using the patterning of the protective layer 70 together with the gate insulating layer 30, an organic insulating layer 81 of photoresist material is used as an etching mask, and the organic insulating layer 81 ) Is included as is, as shown in FIG. 17B.                     

또한, 패드(24, 68)를 드러내는 접촉 구멍(74, 78)의 면적은 2mm×60㎛를 넘지 않으며, 0.5mm×15㎛ 이상인 것이 바람직하다. In addition, the area of the contact holes 74 and 78 exposing the pads 24 and 68 does not exceed 2 mm x 60 m, and is preferably 0.5 mm x 15 m or more.

마지막으로, 도 8 내지 도 10에 도시한 바와 같이, 400 Å 내지 500 Å 두께의 ITO층 또는 IZO층을 증착하고 사진 식각하여 드레인 전극(66) 및 유지 축전기용 도전체 패턴(64)과 연결된 화소 전극(82), 게이트 패드(24)와 연결된 보조 게이트 패드(86) 및 데이터 패드(68)와 연결된 보조 데이터 패드(88)를 형성한다. Finally, as shown in FIGS. 8 to 10, a pixel connected to the drain electrode 66 and the conductive capacitor conductor 64 for the storage capacitor by depositing and etching the ITO layer or the IZO layer having a thickness of 400 kHz to 500 kHz. An electrode 82, an auxiliary gate pad 86 connected to the gate pad 24, and an auxiliary data pad 88 connected to the data pad 68 are formed.

이때, 화소 전극(82), 보조 게이트 패드(86) 및 보조 데이터 패드(88)를 IZO로 형성하는 경우에는 식각액으로 크롬 식각액을 사용할 수 있어서 이들을 형성하기 위한 사진 식각 과정에서 접촉구를 통해 드러난 데이터 배선이나 게이트 배선 금속이 부식되는 것을 방지할 수 있다. 이러한 크롬 식각액으로는, (HNO3/(NH4)2 Ce (NO3)6/H2O) 등이 있다. In this case, when the pixel electrode 82, the auxiliary gate pad 86, and the auxiliary data pad 88 are formed of IZO, chromium etchant may be used as an etchant. Thus, the data exposed through the contact hole during the photolithography process for forming them may be used. Corrosion of the wiring or gate wiring metal can be prevented. Such chromium etchant includes (HNO 3 / (NH 4 ) 2 Ce (NO 3 ) 6 / H 2 O).

또한, 접촉부의 접촉 저항을 최소화하기 위해서는 IZO를 상온에서 200℃ 이하의 범위에서 적층하는 것이 바람직하며, IZO 박막을 형성하기 위해 사용하는 표적(target)은 In2O3 및 ZnO를 포함하는 것이 바람직하며, ZnO의 함유량은 15-20 at% 범위인 것이 바람직하다. In addition, in order to minimize the contact resistance of the contact portion, it is preferable to stack IZO in a range of 200 ° C. or less at room temperature, and a target used to form the IZO thin film preferably includes In 2 O 3 and ZnO. The ZnO content is preferably in the range of 15-20 at%.

한편, ITO나 IZO를 적층하기 전의 예열(pre-heating) 공정에서 사용하는 기체로는 질소를 사용하는 것이 바람직하며, 이는 접촉 구멍(72, 74, 76, 78)을 통해 드러난 금속막(24, 64, 66, 68)의 상부에 금속 산화막이 형성되는 것을 방지하기 위함이다. On the other hand, as a gas used in the pre-heating process before laminating ITO or IZO, it is preferable to use nitrogen, which is the metal film 24 exposed through the contact holes 72, 74, 76, and 78. This is to prevent the metal oxide film from being formed on the upper portions of 64, 66 and 68.                     

이러한 본 발명의 제2 실시예에서는 제1 실시예에 따른 효과뿐만 아니라 데이터 배선(62, 64, 65, 66, 68)과 그 하부의 접촉층 패턴(55, 56, 58) 및 반도체 패턴(42, 48)을 하나의 마스크를 이용하여 형성하고 이 과정에서 소스 전극(65)과 드레인 전극(66)을 분리함으로써 제조 공정을 단순화할 수 있다.In the second embodiment of the present invention, the data wirings 62, 64, 65, 66, and 68 and the contact layer patterns 55, 56, 58 and the semiconductor pattern 42 below the data wirings 62, 64, 65, 66, and 68, as well as the effects of the first embodiment. , 48 may be formed using a single mask, and the manufacturing process may be simplified by separating the source electrode 65 and the drain electrode 66 in this process.

본 발명에 따른 CVD로 형성한 a-Si:C:O 막 또는 a-Si:O:F 막(저유전율 CVD막)은 색필터 위에 박막 트랜지스터 어레이를 형성하는 AOC(array on color filter) 구조에서 색필터와 박막 트랜지스터를 분리하는 버퍼층으로 사용하여도 유용하다.The a-Si: C: O film or a-Si: O: F film (low dielectric constant CVD film) formed by CVD according to the present invention has an AOC (array on color filter) structure in which a thin film transistor array is formed on a color filter. It is also useful as a buffer layer separating the color filter and the thin film transistor.

본 발명에서는 저유전율 CVD막을 사용하여 보호막을 형성함으로써 기생 용량 문제를 해소하여 고개구율 구조를 실현할 수 있고, 공정 시간을 단축할 수 있으며, 유기 절연막을 사용할 때 발생하는 재료비 상승, 내열성 부족으로 인한 후속 공정의 제약, 이웃 막과의 접착력 부족으로 인한 큰 식각 오차 등의 문제를 해결할 수 있는 효과가 있다.
In the present invention, by forming a protective film using a low dielectric constant CVD film, it is possible to solve the parasitic capacitance problem, to realize a high opening ratio structure, to shorten the process time, and to increase the material cost and subsequent heat resistance due to the use of the organic insulating film. Problems such as the limitation of the process and a large etching error due to the lack of adhesion with the neighboring film can be solved.

Claims (9)

절연 기판;Insulating substrate; 상기 절연 기판 위에 형성되어 있는 제1 신호선;A first signal line formed on the insulating substrate; 상기 제1 신호선 위에 형성되어 있는 제1 절연막;A first insulating film formed on the first signal line; 상기 제1 절연막 위에 형성되어 있으며 상기 제1 신호선과 교차하고 있는 제2 신호선;A second signal line formed on the first insulating film and crossing the first signal line; 상기 제1 신호선 및 상기 제2 신호선과 연결되어 있는 박막 트랜지스터;A thin film transistor connected to the first signal line and the second signal line; 저유전율 CVD막이고 상기 박막 트랜지스터 위에 형성되어 있으며 상기 박막 트랜지스터의 소정 전극을 노출시키는 제1 접촉구를 가지는 제2 절연막; A second insulating film which is a low dielectric constant CVD film and is formed on the thin film transistor and has a first contact hole for exposing a predetermined electrode of the thin film transistor; 상기 제2 절연막 위에 형성되어 있고, 유기 절연 물질로 이루어져 있으며 상기 제1 접촉구를 통하여 상기 박막 트랜지스터의 소정 전극을 노출시키는 제2 접촉구를 가지는 제3 절연막; 및A third insulating film formed on the second insulating film and having a second contact hole made of an organic insulating material and exposing a predetermined electrode of the thin film transistor through the first contact hole; And 상기 제3 절연막 위에 형성되어 있으며 상기 제1 및 제2 접촉구를 통하여 상기 박막 트랜지스터의 소정 전극과 연결되어 있는 화소 전극A pixel electrode formed on the third insulating layer and connected to a predetermined electrode of the thin film transistor through the first and second contact holes; 을 포함하는 박막 트랜지스터 기판.Thin film transistor substrate comprising a. 제1 항에서, In claim 1, 상기 저유전율 CVD막은 a-Si:C:O로 이루어져 있는 박막 트랜지스터 기판.The low dielectric constant CVD film is a thin film transistor substrate consisting of a-Si: C: O. 제1 항에서,In claim 1, 상기 저유전율 CVD막은 a-Si:O:F로 이루어져 있는 박막 트랜지스터 기판.The low dielectric constant CVD film is a thin film transistor substrate consisting of a-Si: O: F. 제1 항에서,In claim 1, 상기 저유전율 CVD막의 유전율은 2에서 4 사이의 값을 가지는 박막 트랜지스터 기판.The dielectric constant of the low dielectric constant CVD film has a value between 2 and 4. 절연 기판 위에 게이트선, 상기 게이트선과 연결되어 있는 게이트 전극 및 상기 게이트선과 연결되어 있는 게이트 패드를 포함하는 게이트 배선을 형성하는 단계;Forming a gate line on the insulating substrate, the gate line including a gate line, a gate electrode connected to the gate line, and a gate pad connected to the gate line; 게이트 절연막을 형성하는 단계;Forming a gate insulating film; 반도체층을 형성하는 단계;Forming a semiconductor layer; 도전 물질을 적층하고 패터닝하여 상기 게이트선과 교차하는 데이터선, 상기 데이터선과 연결되어 있는 데이터 패드, 상기 데이터선과 연결되어 있으며 상기 게이트 전극에 인접하는 소스 전극 및 상기 게이트 전극에 대하여 상기 소스 전극의 맞은 편에 위치하는 드레인 전극을 포함하는 데이터 배선을 형성하는 단계;Stacking and patterning a conductive material to cross the gate line, a data pad connected to the data line, a source electrode connected to the data line and adjacent to the gate electrode, and opposite to the source electrode with respect to the gate electrode. Forming a data line including a drain electrode positioned at the second electrode; 저유전율 CVD막을 증착하여 보호막을 형성하는 단계;Depositing a low dielectric constant CVD film to form a protective film; 상기 게이트 절연막과 함께 상기 보호막을 감광성 유기 절연막을 식각 마스크로 사용하여 패터닝함으로써 상기 게이트 패드, 상기 데이터 패드 및 상기 드레인 전극을 각각 드러내는 접촉 구멍을 형성하는 단계; 및Forming a contact hole for exposing the gate pad, the data pad, and the drain electrode by patterning the passivation layer together with the gate insulating layer using a photosensitive organic insulating layer as an etching mask; And 상기 감광성 유기 절연막 위에 투명 도전막을 적층하고 패터닝하여 상기 접촉 구멍을 통하여 상기 게이트 패드, 상기 데이터 패드 및 상기 드레인 전극과 각각 연결되는 보조 게이트 패드, 보조 데이터 패드 및 화소 전극을 형성하는 단계Stacking and patterning a transparent conductive layer on the photosensitive organic insulating layer to form an auxiliary gate pad, an auxiliary data pad, and a pixel electrode respectively connected to the gate pad, the data pad, and the drain electrode through the contact hole; 를 포함하는 박막 트랜지스터 기판의 제조 방법.Method of manufacturing a thin film transistor substrate comprising a. 제5 항에서,In claim 5, 상기 보호막을 형성하는 단계는, Forming the protective film, 기체 상태의 SiH(CH3)3, SiO2(CH3)4, (SiH)4 O4(CH3)4 중의 적어도 어느 하나를 기본 소스로 사용하고, N2O 또는 O2를 산화제로 사용하여 PECVD법에 의하여 증착하는 단계인 박막 트랜지스터 기판의 제조 방법.At least one of gaseous SiH (CH 3 ) 3 , SiO 2 (CH 3 ) 4 , (SiH) 4 O 4 (CH 3 ) 4 is used as the primary source, and N 2 O or O 2 is used as the oxidant To deposit by PECVD. 제5 항에서, In claim 5, 상기 보호막을 형성하는 단계는,Forming the protective film, 기체 상태의 SiH4, SiF4 중의 적어도 어느 하나와 CF4 및 O2를 첨가한 기체를 사용하여 PECVD법에 의하여 증착하는 단계인 박막 트랜지스터 기판의 제조 방법.A method of manufacturing a thin film transistor substrate, which is a step of depositing by PECVD using at least one of gaseous SiH 4 , SiF 4 and CF 4 and O 2 . 제5 항에서,In claim 5, 상기 데이터 배선과 상기 반도체층은 제1 부분, 상기 제1 부분보다 두께가 두꺼운 제2 부분을 가지는 감광막 패턴을 이용하는 사진 식각 공정을 통하여 함께 형성하고,The data line and the semiconductor layer are formed together through a photolithography process using a photoresist pattern having a first portion and a second portion having a thicker thickness than the first portion. 상기 사진 식각 공정에서 상기 제1 부분을 가지는 감광막 패턴은 상기 소스 전극과 상기 드레인 전극 사이에 위치하도록 형성하고, 상기 제2 부분을 가지는 감광막 패턴은 상기 데이터 배선 상부에 위치하도록 형성하는 박막 트랜지스터 기판의 제조 방법.In the photolithography process, the photoresist pattern having the first portion is formed to be positioned between the source electrode and the drain electrode, and the photoresist pattern having the second portion is formed to be positioned above the data line. Manufacturing method. 삭제delete
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