JP2005354656A - 画素配列装置、固体撮像装置及びカメラ - Google Patents

Abstract

【課題】 本発明は、少なくとも水平方向の画素数を削減できる固体撮像素子を用いた固体撮像装置であって、モワレや偽信号を生じることなく良質な映像信号を高速に処理できる固体撮像装置を提供することを目的とする。
【解決手段】 ２次元配列された光電変換部を備える固体撮像素子１０１が、光電変換部から読み出した信号電荷を２次元配列と異なる順序で出力し、信号変換部１３が画素データに変換し、前記変換された２ｎ＋１行分の前記画素データを前記２次元配列に合うように再配列部１５が再配列する。 再配列部１５は、複数のラインメモリを備え、画素データの書込時に、各ラインメモリを１画素データ転送期間単位で順に選択して１画素データずつ書込み、画素データの読出時に、１行分の画素データ転送期間単位で各ラインメモリを順に選択して１行分の画素データを読み出すことで再配列する。
【選択図】図１

Description

本発明は、受けた光を電気信号に変換し、映像信号として出力する固体撮像素子と信号処理回路から成る固体撮像装置に関する。

近年、受けた光を電気信号に変換する固体撮像素子と、前記電気信号を映像信号へと変換する信号処理回路とから成る固体撮像装置の開発が盛んに進められている。
前記固体撮像装置は、デジタルスチルカメラ、デジタルビデオカメラ等のデジタルカメラに多く用いられているが、デジタルカメラに対する画質向上への要望は強く、固体撮像素子においては画素の高密度化が急激に進んでいる。

デジタルカメラにおいて、撮影した画像を動画像として用いる場合には、映像信号の出力スピードの制約があるために、静止画像として用いる場合ほど多くの画素数を使用できないので、固体撮像素子において信号電荷を読み出す画素を間引くことにより出力映像信号中の画素数を減らす方法が提案されている。
例えば、特許文献１（特開平１１−２３４６８８号公報）には、水平方向３画素を１ブロックとして、各ブロックにおける中央画素を除く２画素（両端の２画素）の信号電荷を固体撮像素子内で混合すると共に、ブロックの中央の１画素の信号電荷を、隣接するブロックの中央の１画素の信号電荷と混合することにより、固体撮像素子からの出力映像信号における水平方向の画素数を削減する駆動方法が開示されている。
特開平１１−２３４６８８号公報

しかしながら、水平方向における１／３間引きの際に、全画素出力時のサンプリング周波数の３分の１の成分が信号のＤＣ成分に折り返されて加わるが、上述した従来の駆動方法による固体撮像素子では、サンプリング周波数の３分の１の成分が０ではないため、モワレの発生や、偽信号の発生などにより、出力映像信号の画質が劣化するという問題を有していた。

上記の問題に鑑み、本発明は、少なくとも水平方向の画素数を削減できる固体撮像素子を用いた固体撮像装置であって、モワレや偽信号を生じることなく良質な映像信号を高速に出力できる固体撮像装置を提供することを目的とする。

上記課題を解決するために、本発明は、固体撮像素子から受け取った複数個の画素データを再度配列する画素配列装置であって、固体撮像素子からシーケンシャルに送信された複数の画素データを受信した結果として画素データ列を取得する取得手段と、取得した前記画素データ列から、一定間隔毎に、画素データを抽出する抽出手段と、抽出した画素データを、抽出した順序により、一列に配列する配列手段とを含む。

本発明の画素配列装置は、上述の構成を備えることにより、固体撮像素子から受信する画素データ列に一定間隔で挿入された画素データを抽出し、連続するデータ列とすることができる。特に、固体撮像素子が、撮像した画像に係る２次元配列された画素データについて、前記２次元配列の行に相当する画素データを連続的に出力せず、画素データ列に一定間隔で画素データを挿入して出力する場合に、画素データ列に係る各画素データを並べ替えて、固体撮像素子が撮像した画像を復元することができる。

ここで、前記抽出手段は、取得した前記画素データ列における所定の開始位置から、２個間隔毎に、前記画素データを第１画素データとして抽出し、さらに、前記開始位置の４個後の位置から、２個間隔毎に、第２画素データを抽出し、前記開始位置の８個後の位置から、２個間隔毎に、第３画素データを抽出し、前記配列手段は、抽出した第１画素データを、抽出した順序により、一列に配列し、さらに、抽出した第２画素データを、抽出した順序により、一列に配列し、抽出した第３画素データを、抽出した順序により、一列に配列してもよい。

この構成によれば、固体撮像素子から受信する画素データ列に２個間隔で挿入された画素データを抽出し、連続するデータ列とすることができる。特に固体撮像素子が、撮像した画像に係る２次元配列された画素データについて、前記２次元配列の行に相当する画素データを連続的に出力せず、画素データ列に一定間隔で２個間隔で３行分の画素データ挿入して出力する場合に、画素データ列に係る各画素データを並べ替えて、固体撮像素子が撮像した画像を復元することができる。

ここで、前記抽出手段は、前記第１画素データとして、所定数個、画素データを抽出し、前記第２画素データとして、所定数個、画素データを抽出し、前記第３画素データとして、所定数個、画素データを抽出してもよい。
この構成によれば、前記画素データ列について、画像の左右両端等、画面表示を行わない部分の画素データを除くことができ、無効な画素データを削除した画像の復元、無効な画素データの削除によるデータ処理の高速化を行うことができる。

ここで、前記抽出手段は、記憶手段と、前記画素データ列を、前記記憶手段の所定の連続アドレス領域に、受信順に書き込む書込手段と、前記連続アドレス領域内の一定間隔毎のアドレスを出力するアドレス制御手段とを含み、前記配列手段は、前記出力されたアドレスそれぞれから画素データを読み出し、一列に配列してもよい。
ここで、前記アドレス制御手段は、自装置外から、基準クロックと、水平同期信号とを受信する制御信号受信手段と、基準クロックに同期し、水平カウンタ値をカウントし出力する水平カウンタと、水平同期信号に同期し、垂直カウンタ値をカウントし出力する垂直カウンタと、前記水平及び垂直カウンタ値に基づき、ａｘ＋ｂｙ＋ｃで示されるアドレスを計算し出力するアドレス計算手段（ｘは、前記水平カウンタ値、ｙは前記垂直カウンタ値、ａ、ｂは、それぞれ所定の定数、ｃは、抽出を開始する位置に対応する読出開始アドレス）とを含んでもよい。

この構成によれば、固体撮像素子から出力された画素データ列を一旦、記憶手段の連続アドレス領域に保持し、当該連続アドレス領域における一定間隔毎のアドレスから画素データを読み出すので、画素データ列に一定間隔で挿入された画素データを抽出し、連続するデータ列とすることができ、特に、２次元配列された光電変換素子を備える固体撮像素子が、前記２次元配列の行に相当する画素データを連続的に出力せず、画素データ列に一定間隔で挿入して出力する場合に、固体撮像素子が撮像した画像イメージに基づいた画像データを復元することができる。

ここで、前記抽出手段は、３個のラインメモリを含む記憶手段と、１画素データ転送期間毎に、前記３個のラインメモリから順番に１のラインメモリを選択する制御手段とを含み、前記配列手段は、前記画素データ列から受信順に基づいて画素データを１つ取り出し、当該取り出した画素データを選択されたラインメモリに書き込む書込手段を含んでもよい。

この構成によれば、固体撮像素子から出力された画素データ列を、受信順に、第１のラインメモリ、第２のラインメモリ、第３のラインメモリ、第１のラインメモリ・・・へと順に振り分けていくので、画素データ列に一定間隔で挿入された画素データを抽出し、連続するデータ列とすることができ、特に、固体撮像素子が、撮像した画像に係る２次元配列された画素データについて、前記２次元配列の行に相当する画素データを連続的に出力せず、画素データ列に一定間隔で画素データを挿入して出力する場合に、画素データ列に係る各画素データを並べ替えて、固体撮像素子が撮像した画像を復元することができる。

ここで、前記書込手段は、前記画素データ列における所定の除外位置以外の画素データについて、前記ラインメモリへの書き込みを行ってもよい。
この構成によれば、前記画素データ列について、画像の左右両端等、画面表示を行わない部分の画素データを除くことができ、無効な画素データを削除した画像の復元、無効な画素データの削除によるデータ処理の高速化を行うことができる。

ここで、前記配列手段は、各ラインメモリに書き込まれたデータを読み出す場合に、予めラインメモリ毎に定めた個数の画素データは読み捨て、所定個数の画素データを読み出す読出手段を含んでもよい。
この構成によれば、ラインメモリに書き込まれたデータのうち、画像の左右両端等、画面表示を行わない部分に相当する画素データを読み出しても使用せず、画面表示を行う部分に相当する画素データのみを使用し、画像データを復元することができ、無効な画素データを削除した画像の復元、無効な画素データの削除によるデータ処理の高速化を行うことができる。

ここで、前記配列手段は、各ラインメモリに書き込まれたデータを読み出す場合に、予めラインメモリ毎に定めた連続アドレス内のデータを読み出す読出手段を含んでもよい。
この構成によれば、ラインメモリに書き込まれたデータのうち、画像の左右両端等、画面表示を行わない部分に相当する画素データを読み出さず、画面表示を行う部分に相当する画素データのみを読み出して、画像データを復元することができ、無効な画素データを削除した画像の復元、無効な画素データの削除によるデータ処理の高速化を行うことができる。

ここで、前記配列手段は、データの読み出し及び書き込みを並行に処理する２ポートメモリと、前記画素データを前記２ポートメモリに書き込み、又は読み出す場合に、前記固体撮像デバイスが備える光電変換部の２次元配列に基づき実行するデータ処理部とを含んでもよい。
この構成によれば、２ポートメモリを用いて再配列することにより、固体撮像素子からの画素データの読出動作と、映像出力のための画素データの出力動作とが並行して行えるので、画像データを出力要求に応じて高速に出力できる。

上記課題を解決するために、本発明は、固体撮像装置であって、２次元配列された複数の光電変換部を含む固体撮像素子と、その信号処理回路とから成り、前記固体撮像素子は、各光電変換部から読み出した信号電荷を垂直方向へ転送するために前記光電変換部の各列に対応して設けられている垂直転送部と、前記垂直転送部から受け取った信号電荷を水平方向に転送する水平転送部とを含み、前記垂直転送部における前記水平転送部に最も近い転送段である垂直最終段が、２ｎ＋１（ｎは１以上の整数）列毎に同じ転送電極構成を有し、前記２ｎ＋１列のうち、一つの列以外の垂直最終段あるいは全ての垂直最終段に、当該垂直最終段から前記水平転送部への転送動作を、当該２ｎ＋１列における他の垂直最終段とは独立して制御するために、前記他の垂直最終段とは独立した転送電極が設けられており、前記信号処理回路は、前記水平転送部から転送された各信号電荷を画素データに変換し、シーケンシャルに出力する変換手段と、画素配列装置とを含み、画素配列装置は、複数の前記画素データを受信した結果として画素データ列を取得する取得手段と、取得した前記画素データ列から、一定間隔毎に、画素データを抽出する抽出手段と、抽出した画素データを、抽出した順序により、一列に配列する配列手段とを含む。

ここで、前記垂直転送部における前記水平転送部に最も近い転送段である垂直最終段が、３列毎に同じ転送電極構成を有し、前記３列のうち、一つの列以外の垂直最終段あるいは全ての垂直最終段に、当該垂直最終段から前記水平転送部への転送動作を、当該３列における他の垂直最終段とは独立して制御するために、前記他の垂直最終段とは独立した転送電極が設けられてもよい。 この構成によれば、固体撮像素子から受信する画素データ列に一定間隔で挿入された画素データを抽出し、連続するデータ列とすることができる。特に、固体撮像素子が、撮像した画像に係る２次元配列された画素データについて、前記２次元配列の行に相当する画素データを連続的に出力せず、画素データ列に一定間隔で画素データを挿入して出力する場合に、画素データ列に係る各画素データを並べ替えて、固体撮像素子が撮像した画像を復元することができる。

ここで、前記抽出手段は、取得した前記画素データ列における所定の開始位置から、２個間隔毎に、前記画素データを第１画素データとして抽出し、さらに、前記開始位置の４個後の位置から、２個間隔毎に、第２画素データを抽出し、前記開始位置の８個後の位置から、２個間隔毎に、第３画素データを抽出し、前記配列手段は、抽出した第１画素データを、抽出した順序により、一列に配列し、さらに、抽出した第２画素データを、抽出した順序により、一列に配列し、抽出した第３画素データを、抽出した順序により、一列に配列してもよい。

この構成によれば、固体撮像素子から受信する画素データ列に２個間隔で挿入された画素データを抽出し、連続するデータ列とすることができる。特に固体撮像素子が、撮像した画像に係る２次元配列された画素データについて、前記２次元配列の行に相当する画素データを連続的に出力せず、画素データ列に一定間隔で２個間隔で３行分の画素データ挿入して出力する場合に、画素データ列に係る各画素データを並べ替えて、固体撮像素子が撮像した画像を復元することができる。

ここで、前記抽出手段は、前記第１画素データとして、所定数個、画素データを抽出し、前記第２画素データとして、所定数個、画素データを抽出し、前記第３画素データとして、所定数個、画素データを抽出してもよい。
この構成によれば、前記画素データ列について、画像の左右両端等、画面表示を行わない部分の画素データを除くことができ、無効な画素データを削除した画像の復元、無効な画素データの削除によるデータ処理の高速化を行うことができる。

ここで、前記抽出手段は、記憶手段と、前記画素データ列を、前記記憶手段の所定の連続アドレス領域に、受信順に書き込む書込手段と、前記連続アドレス領域内の一定間隔毎のアドレスを出力するアドレス制御手段とを含み、前記配列手段は、前記出力されたアドレスそれぞれから画素データを読み出し、一列に配列してもよい。
ここで、前記アドレス制御手段は、自装置外から、基準クロックと、水平同期信号とを受信する制御信号受信手段と、基準クロックに同期し、水平カウンタ値をカウントし出力する水平カウンタと、水平同期信号に同期し、垂直カウンタ値をカウントし出力する垂直カウンタと、前記水平及び垂直カウンタ値に基づき、ａｘ＋ｂｙ＋ｃ（ｘは、前記水平カウンタ値、ｙは前記垂直カウンタ値、ａ、ｂは、それぞれ所定の定数、ｃは、抽出を開始する位置に対応する読出開始アドレス）で示されるアドレスを計算し出力するアドレス計算手段とを含んでもよい。

この構成によれば、固体撮像素子から出力された画素データ列を一旦、記憶手段の連続アドレス領域に保持し、当該連続アドレス領域における一定間隔毎のアドレスから画素データを読み出すので、画素データ列に一定間隔で挿入された画素データを抽出し、連続するデータ列とすることができ、特に、２次元配列された光電変換素子を備える固体撮像素子が、前記２次元配列の行に相当する画素データを連続的に出力せず、画素データ列に一定間隔で挿入して出力する場合に、固体撮像素子が撮像した画像イメージに基づいた画像データを復元することができる。

ここで、前記抽出手段は、３個のラインメモリを含む記憶手段と、１画素データ転送期間毎に、前記３個のラインメモリから順番に１のラインメモリを選択する制御手段とを含み、前記配列手段は、前記画素データ列から受信順に基づいて画素データを１つ取り出し、当該取り出した画素データを選択された前記ラインメモリに書き込む書込手段を含んでもよい。

この構成によれば、固体撮像素子から出力された画素データ列を、受信順に、第１のラインメモリ、第２のラインメモリ、第３のラインメモリ、第１のラインメモリ・・・へと順に振り分けていくので、画素データ列に一定間隔で挿入された画素データを抽出し、連続するデータ列とすることができ、特に、固体撮像素子が、撮像した画像に係る２次元配列された画素データについて、前記２次元配列の行に相当する画素データを連続的に出力せず、画素データ列に一定間隔で画素データを挿入して出力する場合に、画素データ列に係る各画素データを並べ替えて、固体撮像素子が撮像した画像を復元することができる。

ここで、前記書込手段は、前記画素データ列における所定の除外位置以外の画素データについて、前記ラインメモリへの書き込みを行ってもよい。
この構成によれば、前記画素データ列について、画像の左右両端等、画面表示を行わない部分の画素データを除くことができ、無効な画素データを削除した画像の復元、無効な画素データの削除によるデータ処理の高速化を行うことができる。

ここで、前記配列手段は、各ラインメモリに書き込まれた画素データを読み出す場合に、予めラインメモリ毎に定めた個数の画素データを読み捨て、残りの画素データを読み出す読出手段を含んでもよい。
この構成によれば、ラインメモリに書き込まれたデータのうち、画像の左右両端等、画面表示を行わない部分に相当する画素データを読み出しても使用せず、画面表示を行う部分に相当する画素データのみを使用し、画像データを復元することができ、無効な画素データを削除した画像の復元、無効な画素データの削除によるデータ処理の高速化を行うことができる。

ここで、前記配列手段は、各ラインメモリに書き込まれた画素データを読み出す場合に、予めラインメモリ毎に定めた連続アドレス内の画素データを読み出す読出手段を含んでもよい。
この構成によれば、ラインメモリに書き込まれたデータのうち、画像の左右両端等、画面表示を行わない部分に相当する画素データを読み出さず、画面表示を行う部分に相当する画素データのみを読み出して、画像データを復元することができ、無効な画素データを削除した画像の復元、無効な画素データの削除によるデータ処理の高速化を行うことができる。

ここで、前記再配列部は、画素データの読み出し及び書き込みを並行に処理する２ポートメモリと、前記画素データを前記２ポートメモリに書き込み、又は読み出す場合に、前記固体撮像デバイスが備える光電変換部の２次元配列に基づいて行うデータ処理部とを含んでもよい。
この構成によれば、２ポートメモリを用いて再配列することにより、固体撮像素子からの画素データの読出動作と、映像出力のための画素データの出力動作とが並行して行えるので、画像データを出力要求に応じて高速に出力できる。

また、本発明は、前記画素配列装置を備えたカメラである。
また、本発明は、前記固体撮像装置を備えたカメラである。
この構成によれば、固体撮像素子から高速にデータが出力されるので、高速動作が可能なカメラを実現できる。

本発明の最良の実施形態について、図面を参照しながら説明する。
＜１．構成＞
まず、本発明に係る固体撮像素子について、説明を行う。
図１９は、前記固体撮像素子の概略構成を示す図である。
固体撮像素子１０１は、全画素同時独立読み出し方式を採用し、画素に対応して二次元状に配列された光電変換部１０２と、垂直転送部１０３と、水平転送部１０４とを備えている。

光電変換部１０２は、フォトダイオードで構成する。
光電変換部１０２の各々には、赤（Ｒ）、緑（Ｇ）、青（Ｂ）の三色のカラーフィルタが垂直、水平方向共に２画素おきに周期的に配置する。
垂直転送部１０３及び水平転送部１０４は、それぞれＣＣＤ（Ｃｈａｒｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅ）で構成する。

例えば、垂直方向２画素×水平方向２画素の計４画素を１単位とした場合、図１９に示すように左下の画素がＲ、右下および左上の画素がＧ、右上の画素がＢとなるように、カラーフィルタを配置する。
なお、制御信号が、制御部（図示せず）から垂直転送部１０３および水平転送部１０４の転送電極へと送られることにより、固体撮像素子１０１が動作する。

前記制御部は、固体撮像素子１０１の外部に設けられ、信号線により固体撮像素子１０１と接続する。
また、前記制御部は、固体撮像素子１０１と一体的に形成されていても良い。
垂直転送部１０３は、垂直方向における光電変換部１０２の３行分を、一つの転送段とする。

ここで、固体撮像素子１０１における水平方向の画素混合動作について説明する。
固体撮像素子１０１は、制御部（図示せず）が垂直転送部１０３および水平転送部１０４の転送動作を制御することにより、水平方向における１画素おきの３画素ごとの信号電荷を混合し、水平方向の画素数を１／３に削減する。
図２０は、信号電荷を混合する画素の組み合わせを模式的に示した図である。

混合する画素の組み合わせを、以下、混合画素群と称する。
図２０において、Ｒｘｙのように示した記号において、Ｒ、Ｇ、Ｂは当該画素のフィルタの色を表し、ｘは当該画素の垂直位置（水平転送部１０４に近い方から第１段，第２段，・・・とする）、ｙは混合画素群における当該画素の位置（水平転送部１０４の出力側に近い方から第１番目、第２番目、・・・とする）をそれぞれ表すものとする。

図２０に示すように、固体撮像素子１０１は、例えば、Ｇ１１、Ｇ１２、Ｇ１３のように、１画素おきに３つずつの緑の画素を、第１の混合画素群とする。
さらに、この第１の混合画素群によって生成される混合画素の重心と等間隔になるように、青の画素による混合画素群が決定されている。
すなわち、第１の混合画素群のＧ１２とＧ１３との間のＢ１１と、このＧ１３と隣りの混合画素群のＧ１１との間の画素であるＢ１２と、隣の混合画素群のＧ１１とＧ１２との間の画素であるＢ１３との３つの画素を、第２の混合画素群とする。

このように、水平方向において交互に配置された二色の画素を、１画素おきに３つずつ組み合わせて混合することにより、混合後の各色の画素重心が等間隔となるので、モワレや偽信号が生じない。
次に、図２０に示す組み合わせで画素混合を行うための固体撮像素子１０１の駆動手順について、図２１〜図３１の状態遷移図を用いて説明する。

固体撮像素子１０１の垂直転送部１０３は、３列単位に構成されている。
図２１〜図３１では、水平転送部１０４の信号電荷は向かって左側に出力されるものとし、この３列単位の垂直転送部１０３のそれぞれを、水平転送部１０４の出力側に近い方から順に、第１列、第２列、第３列とする（図中では、１列、２列、３列と表記する）。
また、垂直転送部１０３において、水平転送部１０４に最も近い転送段を、以下、垂直最終段と称する。

上記３列単位に構成された垂直転送部１０３の垂直最終段のうち、第２列および第３列の垂直最終段は、同じ列の他の転送段並びに他の列の垂直最終段のいずれとも別個に独立して転送を行えるようにそれぞれ構成されている。
すなわち、第１列および第３列の垂直最終段に信号電荷を保持したままで、第２列の垂直最終段の信号電荷のみを水平転送部１０４へ転送することができる。

また、第１列および第２列の垂直最終段に信号電荷を保持したままで、第３列の垂直最終段の信号電荷のみを水平転送部１０４へ転送することができる。
まず、図２１に示すように、３列単位の垂直最終段のうち、第２列の垂直最終段のみを駆動することにより、図２１中に矢印で表したように、この第２列の垂直最終段のみの信号電荷を、水平転送部１０４へ転送する。

次に、図２２に示すように、水平転送部１０４の信号電荷を、順方向へ２画素分だけ転送する。
次に、図２３に示すように、３列単位の垂直最終段のうち、第３列の垂直最終段のみを駆動することにより、図２３中に矢印で表したように、この第３列の垂直最終段のみの信号電荷を、水平転送部１０４へ転送する。

これにより、図２４に示すように、Ｇ１２とＧ１３、および、Ｂ１２とＢ１３の２画素ずつの信号電荷が、水平転送部１０４内でそれぞれ混合されることとなる。
そして、さらに、図２４に示すように、水平転送部１０４の信号電荷を、順方向へ２画素分だけ転送する。
次に、図２５に示すように、全ての垂直転送部１０３に１段分の垂直転送を行わせることにより、図２６に示すように、Ｇ１１とＧ１２とＧ１３の３画素の信号電荷、および、Ｂ１１とＢ１２とＢ１３の信号電荷が、水平転送部１０４内でそれぞれ混合される。

このように、同じ段における二色の画素が、１画素おきに３画素ずつの組み合わせで混合されるので、水平方向における画素数が１／３に削減されることとなる。
また、図２６から分かるように、緑の混合画素と青の混合画素が等間隔になるので、モワレや偽信号が生じない。
さらに、図２６に示した状態から、図２１〜図２５に示した動作と同じ転送動作を繰り返すことにより、図２６に示した状態において垂直最終段にあった信号電荷が、図２７に示すように、１画素おきに３画素ずつの組み合わせで、水平転送部１０４内で混合される。

さらに、図２７に示した状態から、図２１〜図２５に示した動作と同じ転送動作を繰り返すことにより、図２７に示した状態において垂直最終段にあった信号電荷が、図２８に示すように、１画素おきに３画素ずつの組み合わせで、水平転送部１０４内で混合される。
これにより、図２０にａで示した３段分の全画素の信号電荷が、水平転送部１０４へ転送されたこととなる。

次に、図２９に示すように、水平転送部１０４内の信号電荷を順次出力することにより、固体撮像素子１０１から、３行分の信号電荷が、水平方向の画素数が１／３に削減された状態で出力される。
この後、上述と同様の転送動作を繰り返すことにより、図２０にｂで示した３段分の全画素の信号電荷が、図３０に示すような状態で水平転送部１０４へ転送され、図３１に示すように、水平転送部１０４から順次出力される。

上述のように、固体撮像素子１０１の水平転送部１０４から出力される画像信号は、画素が１次元に配置されたものであるので、この信号を元の２次元配列に戻すために、固体撮像素子１０１の外部の画像処理装置において、水平転送部１０４からの出力信号を２次元的に再配置する処理が行われる。
前記２次元的に再配置する方法については、後述する。

なお、図３２に示すように、水平方向に１画素おきの３画素を、垂直方向に１行おきの３行分、合計９画素を一つの混合画素群とすれば、全てのフォトダイオードの信号画素を捨てずに混合できるので、感度を向上させることができ、好ましい。
この場合、ＲＧＢのそれぞれについての混合画素群の重心は、図３２に示したように、等間隔となる。

従って、解像度が高くモワレが少ない画像を得ることができる。
この場合、垂直方向において１行おきの３行分の信号電荷を混合する方法は、例えば、以下のとおりである。
（１）まず、２行おきの１／３の画素の信号電荷を垂直転送部１０３へ読み出し、２画素分垂直転送する。

（２）次に、前回読み出した画素から順方向に２画素目の画素の信号電荷を垂直転送部１０３へ読み出し、前回読み出した画素と混合し、２画素分垂直転送する。
（３）さらに、残りの画素の信号電荷を垂直転送部１０３へ読み出し、１画素おきの３画素の信号電荷を混合する。
なお、垂直転送段を３画素分とする電極構造（６相）の場合、上記動作が可能である。

また、垂直転送段を２画素分とする電極構造（４相）の場合、３段を１単位として、含まれる６画素に対応する読み出し電極をすべて独立にする必要があるため、電極の総数は８相必要である。
例えば、図３３に示すように、図３２に示した９画素から、垂直方向における真ん中の行を間引いた、合計６画素を一つの混合画素群としても良い。

この場合も、ＲＧＢのそれぞれについての混合画素群の重心が等間隔となるので、解像度が高くモワレが少ない画像を得ることができる。
また、図３４に示すように、垂直方向における３行中の２行を間引き、水平方向における３画素のみを一つの混合画素群としても良い。
前述したように、行を間引くことによって垂直方向の画素数も削減することにより、さらに信号出力スピードを向上させることも可能である。

垂直方向の画素数を削減する方法としては、例えば、画素を構成するフォトダイオードから垂直転送部１０３へ信号電荷を読み出す際に、不要な行の電荷を読み出さずにフォトダイオードに蓄積したままにしておくことにより、読み出さなかった行の画素を間引く方法がある。
この場合、読み出されなかった信号電荷は、フォトダイオードから基板等に排出する構成とすれば良い。

ここで、上述した駆動を実現するための電極構造の一例を、図３５に示す。
図３５に示す電極構造は、垂直転送部１０３の垂直転送段の各々を、Ｖ１〜Ｖ６の６相の転送電極（共通電極）で構成したものである。
ただし、垂直最終段のみは、他の垂直転送段と電極構造が異なっている。
すなわち、垂直最終段の第２列は、他の垂直転送段並びに垂直最終段における他の列（第１列および第３列）のいずれとも独立して転送動作を行わせるために、第３相および第５相が、前述の共通電極とは異なる独立電極（ＶＣ１、ＶＣ２）により構成されている。

また、垂直最終段の第３列は、他の垂直転送段並びに垂直最終段における他の列（第１列および第２列）のいずれとも独立して転送動作を行わせるために、第３相および第５相が、前述の共通電極並びに第２列の独立電極のいずれとも異なる独立電極（ＶＣ３、ＶＣ４）により構成されている。
なお、垂直最終段の第１列は、他の垂直転送段と同様に、Ｖ１〜Ｖ６の共通電極により構成されている。

このような電極構造をとることにより、３列ごとの垂直最終段の第２および第３列に独立して転送動作を行わせることが可能となり、図２１〜図３１に示したような転送動作を実現できる。
あるいは、図３６に示すように、垂直最終段の第１列も、第３相および第５相を独立電極（ＶＣ５、ＶＣ６）により構成しても良い。

この構成を採用した場合、図２５に示した状態では全ての垂直転送部１０３に同時に転送動作を行わせたところを、第１列のみに転送動作を行わせてから、全垂直転送段による１段転送を行うようにしても良い。
なお、垂直転送部１０３が６相駆動の場合、垂直最終段の第２列および第３列（あるいは第１〜第３列の全て）における６枚の電極のうち、２枚あるいは３枚が、独立電極であることが好ましい。

垂直最終段において３枚の転送電極を独立電極とする場合の構造例を、図３７および図３８に示す。
これら２枚あるいは３枚の独立電極は、互いに隣接していてもかまわないが、製造プロセスを考慮すれば、独立電極間に少なくとも１枚の共通電極が介在している方が好ましい。

従って、６相駆動の場合は、例えば図３５および図３６にそれぞれ示すように、水平転送部１０４側に近い方から２番目および４番目を独立電極とした構成、あるいは、例えば図３７および図３８にそれぞれ示すように、水平転送部１０４側に近い方から２番目、４番目、および６番目を独立電極とした構成が好ましい。
ただし、垂直最終段の電極構造は、これらの具体例に限定されない。

また、本実施形態では、６相駆動の電極構造を例示したが、３相または４相であっても構わない。
ただし、３相または４相駆動の場合、独立電極の数は２枚となる。
なお、図３９は、図３５および図３６に示すような電極構造におけるゲート電極の具体的配置の一例を示す図である。

図３９において、チャネルストップ１５１の間に形成された転送路１５２が、垂直転送部１０３となる。
図２２の例では、垂直転送部１０３における垂直最終段以外の転送段は、Ｖ２、Ｖ４、およびＶ６の３枚の転送電極が、同一層の電極膜（第１層目電極）によって全列にわたる共通電極として形成されている。

同様に、Ｖ１、Ｖ３、およびＶ５の３枚の転送電極も、前記第１層目電極よりも上層に形成される同一層の電極膜（第２層目電極）により、全列にわたる共通電極として形成されている。一方、垂直最終段においては、前記第２層目電極と同じ電極膜を、各列において島状に分離したパターン形状とすることにより、第３相および第５相の転送電極（水平転送部１０４に近い側から２番目および４番目の電極）が、独立電極として形成される。

なお、図３５に示すように、垂直最終段の第１列を独立して駆動させない場合は、図３９に示すφＶ３ＡおよびφＶ５Ａを、φＶ３およびφＶ５と同じ端子に接続すれば良い。
ここで、図３５に示した電極構造を例にとり、制御部（図示せず）から垂直転送部１０３および水平転送部１０４の各転送電極へ与えられる制御信号のタイミングチャートと、このタイミングチャートに応じた転送電荷の様子を、図４０に示す。

なお、この電極構造の場合、図４１に示すように、光電変換部１０２から読み出された信号電荷は、転送電極のＶ３およびＶ４に蓄積されるようになっている。
図４０において、Ｖ１〜Ｖ６、および、ＶＣ１〜ＶＣ４のそれぞれに与えられる駆動パルスが高レベルの場合に、当該電極はストレージ部となる。
また、駆動パルスが低レベルの場合に、当該電極はバリア部となる。

図４０に示すタイミングチャートに従って、垂直転送部１０３および水平転送部１０４を駆動することにより、本実施形態で説明したような画素混合が実現できる。
なお、図４０に示すように、φＶ４を低レベルにするタイミング（ｔ２）よりも前に、φＶ２を高レベルにする（ｔ１）ことが好ましい。
時刻ｔ１でφＶ２を高レベルとすることにより、信号電荷の蓄積電極が時刻ｔ１以前においてはφＶ３、φＶ４となり、時刻ｔ１〜ｔ２の期間においてはφＶ２、φＶ３（φＶＣ３）、φＶ４となり、時刻ｔ２〜ｔ３の期間においてはφＶ２、φＶ３（φＶＣ３）となる。

これにより、水平転送部１０４へ信号電荷を移動する期間に、転送しない垂直転送段の信号電荷の損失を防止できるという利点がある。
次に、固体撮像素子１０１を用いた固体撮像装置について説明を行う。
図１は、本発明の固体撮像装置の構成を示すブロック図である。
固体撮像素子１０１は、上述の固体撮像素子であり、受けた光を電気信号に変換し、前記電気信号を信号変換部１３に出力する。

固体撮像素子駆動部１２は、制御用信号を出力することにより、固体撮像素子１０１を制御する。
信号変換部１３は、固体撮像素子１０１から入力された前記電気信号に対し、ＣＤＳ（Ｃｏｒｒｅｌａｔｅｄ Ｄｏｕｂｌｅ Ｓａｍｐｌｉｎｇ）、ＡＧＣ（Ａｕｔｏ Ｇａｉｎ Ｃｏｎｔｒｏｌ）、Ａ／Ｄ（Ａｎａｌｏｇ／Ｄｉｇｉｔａｌ）変換の各処理を施す。

ＣＤＳは、固体撮像素子１０１から出力された前記電気信号のノイズ除去を行う。
ＡＧＣは、前記ＣＤＳによるノイズ除去後の信号にゲインをかけ、信号の出力レベルを調整する。
Ａ／Ｄ変換は、前記ＡＧＣ後のレベル調整された固体撮像データを、デジタル信号に変換する。

信号変換部１３は、変換後の前記デジタル信号を３ライン分一括して再配列部１５に対し出力する。
ＳＳＧ（Ｓｙｎｃ Ｓｉｇｎａｌ Ｇｅｎｅｒａｔｏｒ）１４は、固体撮像素子１０１及び信号処理部１９の駆動タイミングを決める基準信号を生成する。
ＳＳＧ１４は、フィールド（画面）の開始と水平ラインの開始のタイミングを決める基準信号を再配列部１５に対し出力し、再配列部１５は、前記基準信号に従い、信号変換部１３が出力したデジタル信号の再配列処理を行う。

固体撮像素子１０１の水平転送部から出力され、信号変換部１３により処理された前記デジタル信号は、上述の通り、画素が１次元に配置されたものに対応し、当該信号を元の２次元配列に戻す処理が再配列処理である。
例えば、図２０に（ａ）及び（ｂ）で示した３段分の画素に対応するデータが、それぞれ、図２に示す順序で、再配列部１５に入力するものとする。

図２は、信号変換部１３から再配列部１５へのデータの入力順序を示す模式図である。
図３は、固体撮像素子１０１が生成した電気信号に対応する、画素データの２次元配列を示す模式図である。
なお、図２において、（ダミー）と表記している部分は、垂直転送部１０３の周辺部に位置する画素であって、３画素分の信号電荷が混合されていないものを指す。
また、図２に示したａ７〜ａ１２、ａ１３〜ａ１８、ｂ７〜ｂ１２、ｂ１３〜ｂ１８は、図２９および図３１にそれぞれ示したａ１〜ａ６およびｂ１〜ｂ６の繰り返しであるが、２次元配置した後の位置を分かりやすくするために、添え字を変更したものである。

再配列部１５は、図２に示す入力データを、図３に示す元の２次元配列へと再配列する再配列処理を行う。
再配列処理の詳細については、後述する。
ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）１６は、再配列部１５によって再配列されたデジタルデータを保持する。

ＤＲＡＭ制御部１７は、再配列部１５から、上記デジタル信号を1ライン毎の信号に並び替えた固体撮像素子データを受信し、ＤＲＡＭ１６に保持させる。
また、ＤＲＡＭ制御部１７は、ＤＲＡＭ１６から、並び替え後の前記固体撮像素子データを読み出し、出力信号生成部１８に出力する。
出力信号生成部１８は、並び変えブロックを通過後の前記固体撮像素子出力データを入力として、輝度を生成出力するＹ信号処理と、色差を生成出力するＣ信号処理とを行う。

出力信号生成部１８は、前記Ｙ信号処理において輝度信号を生成出力するが、固体撮像素子出力データからＹ信号への変換後の映像は、画像の鮮明感にかける場合があるため、更に輪郭補正処理を行うことにより輪郭強調を行う。
＜２．動作＞
図４は、再配列部１５の構成を示すブロック図である。

入力部６０には、信号変換部１３から、図２に示した通りａ１からｂ３０までのデータが順に入力される。
ラインメモリ５１乃至５６の各メモリは、信号変換部１３から再配列部１５に入力されるデータを８個ずつ保持するものとし、データの保持領域毎に水平アドレス（ＨＡ）を持つ。

ここで、説明を簡潔に行うため、ラインメモリ５１乃至５６に保持するデータを８個ずつとしているが、８個に限るものではないことは当然であり、固体撮像素子の画素データ数に応じて増減する。
各ラインメモリが保持するデータは、画像の水平ライン１本分に相当し、本実施形態では８個のデータである。

ここで、ラインメモリ５１乃至５３から成るメモリ群をメモリセット８１と称し、ラインメモリ５４乃至５６から成るメモリ群をメモリセット８２と称する。
スイッチ４１は、入力部６０から入力されるデータを、メモリセット８１とメモリセット８２のいずれに出力するか、入力部６２から入力される信号に応じて選択する。
入力部６２に入力される信号は、水平ライン３本（３Ｈ）分のデータが入力される時間間隔で立ち上がるパルスである。

入力部６３に入力される信号は、１画素のデータが入力される時間間隔で立ち上がるパルスであり、スイッチ４２は、入力部６３から入力される信号に応じてラインメモリ５１乃至５３のいずれかを選択する。
入力部６４に入力される信号は、１画素のデータが入力される時間間隔で立ち上がるパルスであり、スイッチ４３は、入力部６４から入力される信号に応じてラインメモリ５４乃至５６のいずれかを選択する。

アドレスカウンタ５７は、入力部６２、６３、６５に入力される信号に基づき、ラインメモリ内の書込アドレス又は読出アドレスを生成し、スイッチ４２で選択されているラインメモリに指示する。
同様に、アドレスカウンタ５８は、入力部６２、６４、６６に入力される信号に基づき、ラインメモリ内の書込アドレス又は読出アドレスを生成し、スイッチ４３で選択されているラインメモリに指示する。

入力部６５及び６６に入力される信号は、水平ライン１本（１Ｈ）のデータが入力される時間間隔で立ち上がるパルスであり、スイッチ４４は、入力部６５から入力される信号に応じてラインメモリ５１乃至５３のいずれかを選択し、スイッチ４５は、入力部６６から入力される信号に応じてラインメモリ５４乃至５６のいずれかを選択する。
スイッチ４６は、入力部６７から入力される信号に応じてメモリセット８１とメモリセット８２のうちいずれかを選択する。

スイッチ４１と、スイッチ４６とが選択するメモリセットは、スイッチ４１がメモリセット８１を選択している場合にはスイッチ４６がメモリセット８２を選択し、スイッチ４１がメモリセット８２を選択している場合にはスイッチ４６がメモリセット８１を選択するというように逆相となるように定められている。
再配列部１５は、メモリセット８１にデータの書込を行っている間には、メモリセット８２からデータの読出を行っており、逆に、メモリセット８２にデータの書込を行っている間には、メモリセット８１からデータの読出を行うよう動作する。

メモリセット８１へのデータの読み書きと、メモリセット８２へのデータの読み書きについては、説明が重複するので、メモリセット８１へのデータの読み書きについてのみ説明する。
図５は、信号変換部１３から入力されるａ１からａ３０までのデータを、再配列部１５がメモリセット８１中に再配列する動作を示す図である。

図５中のＩ６０、Ｉ６２、Ｉ６３、Ｉ６４、Ｉ６５は、入力部６０、６２、６３、６４、６５それぞれに入力される信号を示す。
ＳＷ４２は、スイッチ４２が選択しているラインメモリがラインメモリ５１乃至５３のいずれであるかを示し、ＨＡは、ラインメモリ５１、ラインメモリ５２、ラインメモリ５３の書込アドレスを示す。

再配列部１５は、ＳＷ４２及びＨＡの内容から、書込対象となるラインメモリと、書込アドレスを定めている。
例えば、図５のタイミングＴ１０１は、ＳＷ４２が「５１」を示し、ＨＡが「０」であり、Ｉ６０が「ａ１」であるので、再配列部１５は、ラインメモリ５１のアドレス０番地に、データａ１を書き込んでいる。

ＳＷ４２がラインメモリ５２及び５３に対応する「５２」及び「５３」である場合のＨＡは、ＳＷ４２が直前に示していた値から生成する。
ＳＷ４２が「５１」である場合のＨＡは、Ｉ６２のパルス入力時に「０」となり、又ＳＷ４２が「５１」となる毎にインクリメントする。
ＳＷ４２が「５２」となるラインメモリ５２のＨＡは、ラインメモリ５１に対応する直前のＨＡから「１」引いた値であり、同様に、ラインメモリ５３のＨＡは、ラインメモリ５１に対応する直前のＨＡから「２」引いた値となる。

前記減算により計算したラインメモリ５２、５３の書込アドレスが「０」未満になる場合には、ラインメモリへのデータの書込は行わない。
また、ＨＡが「８」以上となる場合にも、ラインメモリへのデータの書込は行わない。
図５のタイミングＴ１０２では、ＳＷ４２が「５１」、ＨＡが「０」であり、Ｔ１０２では、ＳＷ４２は「５２」、ＨＡは「０未満」となるので、データの書込は、行わない。

同様に、Ｔ１０３、Ｔ１０６、Ｔ１２５、Ｔ１２８、Ｔ１２９では、ラインメモリへのデータの書込は、行わない。
図５の動作により、図３に示すようにａ１〜ａ３０の水平３ライン分のデータが、ラインメモリ５１乃至５３に保持される。
ラインメモリ５１は、図３中の垂直アドレス「０」に相当する領域であり、水平アドレス「０」乃至「７」に対応する記憶領域に、ａ１、ａ４、ａ７、ａ１０、ａ１３、ａ１６、ａ１９、ａ２２を保持する。

ラインメモリ５２は、図３中の垂直アドレス「１」に相当する領域であり、水平アドレス「０」乃至「７」に対応する記憶領域に、ａ５、ａ８、ａ１１、ａ１４、ａ１７、ａ２０、ａ２３、ａ２６を保持する。
ラインメモリ５３は、図３中の垂直アドレス「２」に相当する領域であり、水平アドレス「０」乃至「７」に対応する記憶領域に、ａ９、ａ１２、ａ１５、ａ１８、ａ２１、ａ２４、ａ２７、ａ３０を保持する。

図６は、再配列部１５が、メモリセット８１を用いて再配列したデータをＤＲＡＭ制御部１７に出力する動作を示す図である。
図６中のＳＷ４４は、スイッチ４４が選択しているラインメモリがラインメモリ５１乃至５３のいずれであるかを示し、ＨＡは、ラインメモリ５１、ラインメモリ５２、ラインメモリ５３の読出アドレスを示す。

ＳＷ４４は、Ｉ６７、Ｉ６５の双方にパルス入力された場合に「５１」を示し、以後、Ｉ６５にパルスが入力するたびに、「５２」、「５３」と順に示していく。
ＨＡは、Ｉ６５、Ｉ６３にパルスが入力された場合に「０」を示し、Ｉ６３にパルスが入力されるたびに、値がインクリメントされる。
Ｉ６１は、ＳＷ４４が示すラインメモリのＨＡで示されるアドレスから、読み出されるデータの内容を示している。

再配列部１５は、図６に示す制御を行うことにより、ＤＲＡＭ制御部１７に対し、所望の並び方のデータ出力を行う。
また、再配列部１５は、上記ａ１乃至ａ３０に対し行ったのと同様の処理を、前記ｂ１乃至ｂ３０についてもメモリセット８２を用いて行えばよい。
＜３．変形例＞
なお、本発明を上記の実施の形態に基づいて説明してきたが、本発明は、上記の実施の形態に限定されないのはもちろんである。
以下のような場合も本発明に含まれる。
（１）上記の実施の形態では、再配列部１５は、図２においてダミーと示したデータであるａ２、ａ３、ａ６、ａ２５、ａ２８、ａ２９、ｂ２、ｂ３、ｂ６、ｂ２５、ｂ２８、ｂ２９をラインメモリ中に保持せず読み捨てるよう制御を行っていたが、前記ダミーも含めてラインメモリに保持し、前記保持したデータを読み出す際にアドレス調整して、所望の並びのデータ出力を行ってもよい。

本変形例では、アドレスカウンタ５７及び５８の動作が上記の実施の形態で示した動作と異なる。
また各ラインメモリが、ダミーを含めた１０個のデータを保持する領域を備える。
図８は、本変形例において、再配列部１５が、信号変換部１３から入力されるデータをメモリセット８１を用いて再配列する動作を示す図である。

アドレスカウンタ５７は、Ｉ６２、Ｉ６５、Ｉ６３にパルスが入力された時に、スイッチ４２をラインメモリ５１に切替え、書込アドレスとして「０」を指定する。
ＳＷ４２は、Ｉ６３にパルスが入力されるたびに、接続先を「５１」、「５２」、「５３」の順に変更している。
アドレスカウンタ５７は、Ｉ６３にパルスが３つ入力されるたびにＨＡの値をインクリメントする。

上記動作により、図２に示すデータを、図７に示すようにラインメモリに保持する。
図７は、ダミーデータもラインメモリに保持する場合の、ラインメモリ内のデータの配列を示す図である。
図７中の垂直アドレスが「０」の行が、ラインメモリ５１に相当し、水平アドレス「０」乃至「９」に、ａ１、ａ４、ａ７、ａ１０、ａ１３、ａ１６、ａ１９、ａ２２、ａ２５、ａ２８を保持している。

図７中の垂直アドレスが「１」の行が、ラインメモリ５２に相当し、水平アドレス「０」乃至「９」に、ａ２、ａ５、ａ８、ａ１１、ａ１４、ａ１７、ａ２０、ａ２３、ａ２６、ａ２９を保持している。
図７中の垂直アドレスが「２」の行が、ラインメモリ５３に相当し、水平アドレス「０」乃至「９」に、ａ３、ａ６、ａ９、ａ１２、ａ１５、ａ１８、ａ２１、ａ２４、ａ２７、ａ３０を保持している。

データを図７に示すようにラインメモリに保持した場合に、ＤＲＡＭへ前記データを読み出す制御には（ａ）読出アドレス制御（ｂ）読出タイミング制御の２つの制御がある。
（ａ）読出アドレス制御
図９は、再配列部１５が読出アドレス制御を行い、メモリセット８１を用いて再配列したデータをＤＲＡＭ制御部１７に出力する場合の動作を示す図である。

再配列部１５は、Ｉ６７、Ｉ６５、Ｉ６３にパルスが入力された場合に、ＨＡを「０」とし、スイッチ４４はラインメモリ５１を選択し、ＨＡが「０」の領域に保持するデータであるａ１を出力する。
再配列部１５は、Ｉ６３にパルスが入力される毎に、ＨＡをインクリメントし、ＨＡに対応するデータを出力する。

前記インクリメントは、予め定めた（１ライン分のデータ数−１）回である７回繰り返し、以後、Ｉ６５にパルスが入力されるまで、データ出力を行わない。
次に、Ｉ６５にパルスが入力された場合には、図９に示すように、スイッチ４４をラインメモリ５２に切替え、ＨＡを「１」とし、ＨＡに対応するデータを出力し、Ｉ６３にパルスが入力される毎に、ＨＡのインクリメント、データ出力を行う。

前記インクリメントは７回繰り返し、以後、Ｉ６５にパルスが入力されるまで、データ出力を行わない。
次に、Ｉ６５にパルスが入力された場合には、図９に示すように、スイッチ４４をラインメモリ５３に切替え、ＨＡを「２」とし、Ｉ６３にパルスが入力される毎に、ＨＡのインクリメント、データ出力を行う。

再配列部１５は、データをラインメモリ５１、５２、５３のいずれから読み出すかに応じて、上述のように読出アドレスの初期値を１ずつずらすことにより、ダミーデータを読み出す必要がなくなり、所望の順序で、データを出力することができる。
（ｂ）読出タイミング制御
図１０は、再配列部１５が読出タイミング制御を行い、メモリセット８１を用いて再配列したデータをＤＲＡＭ制御部１７に出力する動作を示す図である。

再配列部１５は、Ｉ６７、Ｉ６５、Ｉ６３にパルスが入力された場合にＨＡを「０」とし、スイッチ４４はラインメモリ５１を選択し、ＨＡが「０」の領域に保持するデータであるａ１を出力する。
再配列部１５は、Ｉ６３にパルスが入力される毎にＨＡをインクリメントし、ＨＡが示す領域のデータを出力する。

データの出力は８個で留め、ＨＡが「８」「９」となる場合には、データ出力を行わない。
次に、Ｉ６５、Ｉ６３にパルスが入力された場合には、スイッチ４４はラインメモリ５２への接続に切り替わり、ＨＡを「０」とするが、この時データの出力は行わない。
つまり、スイッチ４４がラインメモリ５２に切り替わっている場合には、ＨＡが「０」に対応するデータの出力は行わない。

続いて、Ｉ６３にパルスが入力される毎に、ＨＡをインクリメントし、ＨＡに対応するデータを順次出力する。
また、データの出力は８個で留め、ＨＡが「９」となる場合には、データ出力を行わない。
次に、Ｉ６５、Ｉ６３にパルスが入力された場合には、スイッチ４４はラインメモリ５３への接続に切り替わり、ＨＡを「０」とするが、この時データの出力は行わない。

Ｉ６３にパルスが２回入力された時、つまりＨＡが「２」以上となるタイミングから、ＨＡに対応するデータを出力する。
データの出力は、８個で留める。
（２）メモリセットを１つにした場合の変形例
図１１は、メモリセットを１つにした場合の再配列部１５の構成を示すブロック図である。

再配列部１５は、メモリセットを１つしか持たないため、上記最良の実施形態で説明したように、データの読出と書込とを並行させて行うことができない。
図１２は、メモリセットを１つ備える再配列部１５を用いた、データの書込と読出のタイミングを示す図である。
図１２中の書込データ及び読出データの上にそれぞれ記したパルスは、前記１Ｈの時間間隔で立ち上がる。

図１２においては、「３ライン」のデータ読出と、「４〜６ライン」のデータ書込とのタイミングに重なりが生じているが、アドレスカウンタ９１は、ＤＲＡＭ制御部１７が読出を終わっていないデータに対し、信号変換部１３からデータの書き込みが行われないように、書込アドレスと読出アドレス、書込タイミングを調整し、データの破壊を回避する。

ラインメモリ５１乃至５３内のデータを読み出してしまった後に、信号変換部１３からのデータ入力を受け付けるように、出力開始信号を用いて制御することにより、データの上書きは、回避できる。
図１３中の入力部６２、６３、６５には、図４中の入力部６２、６３、６５と同じ信号が入力される。
（３）２ポートメモリを使用した場合の変形例
図１３は、２ポートメモリ９５と、アドレス制御部９６とから成る再配列部１５のブロック図である。

アドレス制御部９６は、予め、図３に示す水平及び垂直アドレスで示される記憶領域と、当該記憶領域に記憶するデータとの対応を保持している。
２ポートメモリ９５は、信号変換部１３から入力されるデータを、アドレス制御部９６からの制御に従い、図３に示すデータの配列イメージ通りにデータの書込と読出とを行う。

図１３中の入力部６２、６３、６５には、図４中の入力部６２、６３、６５と同じ信号が入力される。
ただし、アドレス制御部９６は、２ポートメモリ９５に対し、読み出していないデータを上書き消去してしまうのを防ぐため、読み出したアドレスのみに書込を行うよう、書込アドレスと読出アドレスとを調整制御する。
（４）再配列部１５の配置に係る変形例
再配列部１５が、信号処理部１９に内蔵されている場合について説明してきたが、信号処理部１９に内蔵される必要はなく、図１４、図１５、図１６、図１７、図１８にそれぞれ示すような構成としてもよい。

この場合、再配列部１５の機能を特に変更する必要はなく、各ブロックの配置と配線に若干の変更が生じる。
図１４は、再配列部１５がＤＲＡＭ制御部１７に内蔵されている場合の固体撮像装置のブロック図である。
再配列部１５をＤＲＡＭ制御部１７に内蔵した構成とする場合には、データの再配列処理は、ＤＲＡＭ制御部１７からＤＲＡＭ１６へデータを書き込む前に行ってもよいし、ＤＲＡＭ１６へのデータ書き込み時には前記再配列処理を行わずに書き込んでおき、ＤＲＡＭからデータを読み出す際に、前記再配列処理を行ってもよい。

図１５は、再配列部１５が独立した構成である場合の固体撮像装置のブロック図である。
この構成では、信号変換部１３が出力したデータを、再配列部１５において再配列し、ＤＲＡＭ制御部１７に出力することとなる。
図１６は、再配列部１５が信号変換部１３に内蔵されている場合の固体撮像装置のブロック図である。

この構成では、固体撮像素子１０１が出力した信号電荷を、信号変換部１３内のＡＤ変換部でＡＤ変換し、ＡＤ変換後のデータを、再配列部１５が再配列処理を行った後、ＤＲＡＭ制御部１７へ出力する。
図１７は、再配列部１５が固体撮像素子駆動部１２に内蔵されている場合の固体撮像装置のブロック図である。

この構成では、信号変換部１３が出力したデータを、固体撮像素子駆動部１２に内蔵された再配列部１５において再配列し、ＤＲＡＭ制御部１７に出力することとなる。
図１８は、再配列部１５が、固体撮像素子駆動部１２及び信号変換部１３と１つのブロックに一体化されている場合の固体撮像装置のブロック図である。
この構成では、固体撮像素子１０１が出力した信号電荷を、固体撮像素子駆動部１２内の信号変換部１３でＡＤ変換等の処理を行った後、再配列部１５が再配列処理を行い、ＤＲＡＭ制御部１７へ出力することとなる。
（５）デジタルカメラへの適用
本実施形態で説明した固体撮像装置は、デジタルカメラに適用してもよい。

図４２に、本発明に係るデジタルカメラの構成例を示す。
固体撮像装置３００は、実施形態において説明してきた固体撮像素子である。
前記デジタルカメラは、被写体からの入射光を固体撮像装置３００の撮像面に結像するためのレンズなどを含む光学系３０１と、固体撮像装置３００の駆動及びデジタルカメラ全体の動作を制御する制御部３０２と、固体撮像装置３００からの出力に対して様々な信号処理を施す画像処理部３０３とを備えている。

本発明の固体撮像装置を、高速動作と通常の全画素読み出し動作を切り替えて使用することにより、動画（高速動作）モードと静止画（全画素読み出し動作）モードを兼ね備えたデジタルカメラを実現できる。
（６）再配列部１５の内部構成に係る変形例
上述の実施形態においては、信号変換部１３から出力されるデータを、再配列部１５が所望の並び方へと再配列してラインメモリに書き込み、ＤＲＡＭ制御部１７を介して、ラインメモリ中の再配列されたデータをＤＲＡＭ１６へと書き込む例について説明したが、当該ラインメモリに書き込む際には再配列を行わず、信号変換部１３から出力される順に画素データをラインメモリへと書き込み、ラインメモリから画素データを読み出す際に、再配列を行うこととしてもよい。

本変形例に係る固体撮像装置の概略構成を示すブロック図は、図１と同様である。
図４３は、本変形例における再配列部１５の概略構成を示すブロック図である。
再配列部１５は、図４３に示すように、垂直カウンタ２０１と、水平カウンタ２０２と、読出アドレスカウンタ２０３と、それぞれがメモリセットを構成するＳＲＡＭメモリ２０４及びＳＲＡＭメモリ２０５と、セレクタ２０６と、セレクタ２０７とから成る。

ＳＲＡＭメモリ２０４及び２０５は、画素データが一時的に格納されるメモリであり、ＳＲＡＭメモリの一方にデータを書き込んでいる場合には、他方からはデータを読み出すこととなる。
ＳＲＡＭメモリ２０４及び２０５には、読出アドレスカウンタ２０３から読出アドレスが設定され、当該設定された読出アドレスから読み出されたデータは、ＤＲＡＭ制御部１７へと出力される。

スイッチ２０６は、ＳＲＡＭメモリ２０４及び２０５のうち、データを書き込むＳＲＡＭメモリを選択するためのスイッチであり、スイッチ２０７は、データを読み出すＳＲＡＭメモリを選択するためのスイッチである。
セレクタ信号は、ＳＳＧ１４から供給され、水平ライン３本（３Ｈ）分のデータが入力される時間間隔で立ち上がるパルスであり、当該セレクタ信号としてパルスが入力される毎に、スイッチ２０６及び２０７は、内部のスイッチを切り替えることにより入出力する信号を切り替える。

また、スイッチ２０６とスイッチ２０７とは、それぞれが異なるＳＲＡＭメモリを選択して接続し、例えば、スイッチ２０６が、ＳＲＡＭメモリ２０５を選択している場合は、スイッチ２０７は、ＳＲＡＭメモリ２０４を選択し、スイッチ２０６が、ＳＲＡＭメモリ２０４を選択している場合は、スイッチ２０７は、ＳＲＡＭメモリ２０５を選択することとなる。

クロック信号（ＣＬＫ）、水平同期信号（ＨＤ）、垂直同期信号（ＶＤ）が、垂直カウンタ２０１と水平カウンタ２０２とに入力されており、垂直カウンタ２０１の出力と、水平カウンタ２０２の出力が、読出アドレスカウンタ２０３へと入力されている。
各素子等は、ＣＬＫ、ＨＤ、ＶＤの各信号に同期して動作する場合、立ち上がりエッジにおいて動作するものとするが、もちろん立ち下がりエッジに同期して動作してもよい。

画素データは、ＳＳＧ１４から出力される信号に同期して、ＳＲＡＭメモリへ、再配列することなく、信号変換部１３から出力される順に書き込まれる。
画素データのＳＲＡＭメモリへの書込は、ＳＲＡＭメモリ中の初期アドレス（例えば、アドレス値「０」）を開始点として、昇順にアドレス値「１」、「２」、「３」・・・・と、上位アドレスへと書き込まれる。

図４４は、ＳＲＡＭメモリへ書き込まれたデータを示す模式図である。
以下、ＳＲＡＭメモリ２０４に書き込まれたデータを読み出す場合について述べる。
ＳＲＡＭメモリ２０５についての説明は、ＳＲＡＭメモリ２０４についての説明と重複するので、省略する。
「ａ１」等は、データを示し、「ａ１」を囲む矩形に付された数字は、ＳＲＡＭメモリ２０４及び２０５におけるメモリ領域のアドレスを示す。

ＳＲＡＭメモリ２０４及び２０５には、それぞれに、同じ初期アドレス値「０」から始まるアドレスが割り振られているものとする。
図４４は、例えば、データ「ａ１」が、ＳＲＡＭメモリ２０４のメモリ領域のアドレス「０」の位置に記録され、データ「ａ２」が、ＳＲＡＭメモリのアドレス「１」の位置に記録されていることを表しており、同様に、信号変換部１３から出力された、データ「ａ３」〜「ａ３０」が、アドレス「２」〜アドレス「２９」に書かれている。

垂直カウンタ２０１は、入力されるＨＤと、ＶＤとの双方が、ハイレベルになった場合に、値「０」にリセットされ、以後、ＨＤのハイレベルを検出する度に、値「１」ずつインクリメントするカウンタであり、カウントした値（以下、垂直カウンタ値という。）を、読出アドレスカウンタ２０３へと出力する。
水平カウンタ２０２は、入力されるＨＤと、ＶＤとの双方が、ハイレベルになった場合に、値「０」にリセットされ、以後、ＣＬＫのハイレベルを検出する度に、値「１」ずつインクリメントするカウンタであり、カウントした値（以下、水平カウンタ値という。）を、読出アドレスカウンタ２０３へと出力する。

図４５は、読出アドレスカウンタ２０３の構成を示すブロック図である。
読出アドレスカウンタ２０３は、図に示すように、比較器２３１と、セレクタ２３２と、加算器２３３と、ラッチ２３４と、セレクタ２３５と、加算器２３６と、ラッチ２３７とから成る。
比較器２３１には、水平カウンタ２０２から出力される前記水平カウンタ値と、垂直カウンタ２０１から出力される前記垂直カウンタ値との入力を受け付け、入力された水平カウンタ値と、垂直カウンタ値とが双方とも値「１」であった場合に、値「１」をセレクタ２３２に対し出力し、双方とも値「１」である場合以外には、値「０」をセレクタ２３２に対し出力する。

セレクタ２３２は、２入力を受け付け、比較器２３１の出力が値「１」である場合に、読出アドレス初期値をセレクタ２３５に対し出力し、比較器２３１の出力が値「０」である場合には、加算器２３３からの出力を、セレクタ２３５に対し出力する。
前記読出アドレス初期値は、ＤＲＡＭ１６の読出開始アドレスであって、予め定められており、本変形例では、値「０」とする。

加算器２３３は、ＨＤ信号入力時に、入力されている値に対し第２加算値を加算して、セレクタ２３２に対し出力する。
前記第２加算値は、予め定められた値であり、ここでは、値「４」とする。
ラッチ２３４は、前記垂直カウンタ値を入力とし、垂直カウンタ値の変化があった場合に、値「１」を示すパルスを出力し、その他は値「０」を示すローレベル信号を出力している。

セレクタ２３５は、ラッチ２３４の出力が値「１」の場合に、セレクタ２３２の出力をラッチ２３７へと出力し、ラッチ２３４の出力が値「０」の場合に、加算器２３６出力をラッチ２３７へと出力する。
加算値２３６は、ＣＬＫ信号入力時に、入力されている値に対し、第１加算値を加算してセレクタ２３５へと出力する。

ラッチ２３７は、セレクタ２３５の出力である読出アドレスをＤＲＡＭ制御部１７へと出力する。
ＤＲＡＭ制御部１７は、ＤＲＡＭ１６における、再配列部１５から取得する読出アドレスが示すメモリ領域からデータを読み出して、出力信号生成部１８に出力することとなる。

図４６は、本変形例における再配列部１５に係る、ＶＤ、ＨＤ、ＣＬＫ、垂直カウンタ値、水平カウンタ値、読出アドレス値の変化を模式的に表すタイミングチャートである。
図４６に示すように、再配列部１５は、読出アドレスとして、値「０」「３」「６」「９」・・・と順にＤＲＡＭ制御部１７へと出力するので、ＤＲＡＭ制御部１７は、ＤＲＡＭ１６のアドレス「０」に格納された値「ａ１」、アドレス「３」に格納された値「ａ４」、アドレス「６」に格納された値「ａ７」、アドレス「９」に格納された値「ａ１０」・・・の順に読み出すこととなる。

以上のように、信号変換部１３から出力された順にＳＲＡＭメモリ２０４へと書き込んだデータを、ＳＲＡＭメモリ２０４から所望の順番で読み出すことが可能となる。
前記第１加算値、前記第２加算値及び前記読出アドレス初期値の各値は、設計事項であり、要求仕様に応じて変更してもよい。
（７）３列分の垂直転送部を１単位とし、当該各単位に含まれる転送電極の構成が同じである例について説明してきたが、２ｎ＋１列分（ｎは２以上の自然数）の垂直転送部を１単位として、当該各単位に含まれる転送電極の構成が同じであってもよい。
（８）本発明は、上記に示す方法であるとしてもよい。また、これらの方法をコンピュータにより実現するコンピュータプログラムであるとしてもよいし、前記コンピュータプログラムからなるデジタル信号であるとしてもよい。
また、本発明は、前記コンピュータプログラム又は前記デジタル信号をコンピュータ読み取り可能な記録媒体、例えば、フレキシブルディスク、ハードディスク、ＣＤ―ＲＯＭ、ＭＯ、ＤＶＤ、ＤＶＤ−ＲＯＭ、ＤＶＤ−ＲＡＭ、ＢＤ（Ｂｌｕ−ｒａｙ Ｄｉｓｃ）、半導体メモリなど、に記録したものとしてもよい。また、これらの記録媒体に記録されている前記コンピュータプログラム又は前記デジタル信号であるとしてもよい。
また、本発明は、前記コンピュータプログラム又は前記デジタル信号を、電気通信回線、無線又は有線通信回線、インターネットを代表とするネットワーク等を経由して伝送するものとしてもよい。
また、本発明は、マイクロプロセッサとメモリとを備えたコンピュータシステムであって、前記メモリは、上記コンピュータプログラムを記憶しており、前記マイクロプロセッサは、前記コンピュータプログラムに従って動作するとしてもよい。
また、前記プログラム又は前記デジタル信号を前記記録媒体に記録して移送することにより、又は前記プログラム又は前記デジタル信号を前記ネットワーク等を経由して移送することにより、独立した他のコンピュータシステムにより実施するとしてもよい。
（９）上記実施の形態及び上記変形例をそれぞれ組み合わせるとしてもよい。

本発明の画素配列装置、固体撮像装置は、動画、静止画を撮影するデジタルカメラなどの電子機器に使用され、半導体製造業者等によって生産され、また、本発明のカメラは、電子機器の製造業者等によって生産される。

本発明の固体撮像装置の構成を示すブロック図である。 信号変換部から再配列部へのデータの入力順序を示す模式図である。 固体撮像素子が生成した電気信号に対応する、画素データの２次元配列を示す模式図である。 再配列部の構成を示すブロック図である。 信号変換部から入力されるａ１からａ３０までのデータを、再配列部がメモリセット中に再配列する動作を示す図である。 再配列部が、メモリセットを用いて再配列したデータをＤＲＡＭ制御部に出力する動作を示す図である。 ダミーデータもラインメモリに保持する場合の、ラインメモリ内のデータの配列を示す図である。 本変形例において、再配列部が、信号変換部から入力されるデータをメモリセットを用いて再配列する動作を示す図である。 再配列部が読出アドレス制御を行い、メモリセットを用いて再配列したデータをＤＲＡＭ制御部に出力する場合の動作を示す図である。 再配列部が読出タイミング制御を行い、メモリセットを用いて再配列したデータをＤＲＡＭ制御部に出力する動作を示す図である。 メモリセットを１つにした場合の再配列部の構成を示すブロック図である。 メモリセットを１つ備える再配列部を用いた、データの書込と読出のタイミングを示す図である。 ２ポートメモリと、アドレス制御部とから成る再配列部のブロック図である。 再配列部がＤＲＡＭ制御部に内蔵されている場合の固体撮像装置のブロック図である。 再配列部が独立した構成である場合の固体撮像装置のブロック図である。 再配列部が信号変換部に内蔵されている場合の固体撮像装置のブロック図である。 再配列部が固体撮像素子駆動部に内蔵されている場合の固体撮像装置のブロック図である。 再配列部が、固体撮像素子駆動部及び信号変換部と１つのブロックに一体化されている場合の固体撮像装置のブロック図である。 固体撮像素子の概略構成を示す図である。 信号電荷を混合する画素の組み合わせを模式的に示した図である。 本発明の一実施形態の固体撮像素子による画素混合動作の一手順を示す説明図である。 本発明の一実施形態の固体撮像素子による画素混合動作の一手順を示す説明図である。 本発明の一実施形態の固体撮像素子による画素混合動作の一手順を示す説明図である。 本発明の一実施形態の固体撮像素子による画素混合動作の一手順を示す説明図である。 本発明の一実施形態の固体撮像素子による画素混合動作の一手順を示す説明図である。 本発明の一実施形態の固体撮像素子による画素混合動作の一手順を示す説明図である。 本発明の一実施形態の固体撮像素子による画素混合動作の一手順を示す説明図である。 本発明の一実施形態の固体撮像素子による画素混合動作の一手順を示す説明図である。 本発明の一実施形態の固体撮像素子による画素混合動作の一手順を示す説明図である。 本発明の一実施形態の固体撮像素子による画素混合動作の一手順を示す説明図である。 本発明の一実施形態の固体撮像素子による画素混合動作の一手順を示す説明図である。 本発明の一実施形態の固体撮像素子による画素混合パターンの一例を示す説明図である。 本発明の一実施形態の固体撮像素子による画素混合パターンの一例を示す説明図である。 本発明の一実施形態の固体撮像素子による画素混合パターンの一例を示す説明図である。 本発明の一実施形態の固体撮像素子の垂直転送段のゲート構成を示す模式図である。 本発明の一実施形態の固体撮像素子の垂直転送段のゲート構成を示す模式図である。 本発明の一実施形態の固体撮像素子の垂直転送段のゲート構成を示す模式図である。 本発明の一実施形態の固体撮像素子の垂直転送段のゲート構成を示す模式図である。 本発明の一実施形態の固体撮像素子の垂直転送段のゲート電極の具体的配置を示す図である。 本発明の一実施形態の固体撮像素子の駆動タイミングチャートである。 本発明の一実施形態の固体撮像素子の駆動タイミングチャートである。 本発明の一実施形態のデジタルカメラの構成を示すブロック図である。 本変形例における再配列部の概略構成を示すブロック図である。 ＳＲＡＭメモリへ書き込まれたデータを示す模式図である。 読出アドレスカウンタの構成を示すブロック図である。 本変形例における再配列部に係る、ＶＤ、ＨＤ、ＣＬＫ、垂直カウンタ値、水平カウンタ値、読出アドレス値の変化を模式的に表すタイミングチャートである。

符号の説明

１２ 固体撮像素子駆動部
１３ 信号変換部
１４ ＳＳＧ
１５ 再配列部
１６ ＤＲＡＭ
１７ ＤＲＡＭ制御部
１８ 出力信号生成部
１９ 信号処理部
１０１ 固体撮像素子
１０２ 光電変換部
１０３ 垂直転送部
１０４ 水平転送部
３０１ 光学系
３０２ 水平カウンタ
３０３ 画像処理部

Claims (23)

1. 固体撮像素子から受け取った複数個の画素データを再度配列する画素配列装置であって、
   固体撮像素子からシーケンシャルに送信された複数の画素データを受信した結果として画素データ列を取得する取得手段と、
   取得した前記画素データ列から、一定間隔毎に、画素データを抽出する抽出手段と、
   抽出した画素データを、抽出した順序により、一列に配列する配列手段と
   を備えることを特徴とする画素配列装置。
2. 前記抽出手段は、取得した前記画素データ列における所定の開始位置から、２個間隔毎に、前記画素データを第１画素データとして抽出し、
   さらに、
   前記開始位置の４個後の位置から、２個間隔毎に、第２画素データを抽出し、
   前記開始位置の８個後の位置から、２個間隔毎に、第３画素データを抽出し、
   前記配列手段は、抽出した第１画素データを、抽出した順序により、一列に配列し、
   さらに、
   抽出した第２画素データを、抽出した順序により、一列に配列し、
   抽出した第３画素データを、抽出した順序により、一列に配列する
   ことを特徴とする請求項１に記載の画素配列装置。
3. 前記抽出手段は、
   前記第１画素データとして、所定数個、画素データを抽出し、
   前記第２画素データとして、所定数個、画素データを抽出し、
   前記第３画素データとして、所定数個、画素データを抽出する
   ことを特徴とする請求項２に記載の画素配列装置。
4. 前記抽出手段は、
   記憶手段と、
   前記画素データ列を、前記記憶手段の所定の連続アドレス領域に、受信順に書き込む書込手段と、
   前記連続アドレス領域内の一定間隔毎のアドレスを出力するアドレス制御手段と
   を含み、
   前記配列手段は、前記出力されたアドレスそれぞれから画素データを読み出し、一列に配列する
   ことを特徴とする請求項３に記載の画素配列装置。
5. 前記アドレス制御手段は、
   自装置外から、基準クロックと、水平同期信号とを受信する制御信号受信手段と、
   基準クロックに同期し、水平カウンタ値をカウントし出力する水平カウンタと、
   水平同期信号に同期し、垂直カウンタ値をカウントし出力する垂直カウンタと、
   前記水平及び垂直カウンタ値に基づき、ａｘ＋ｂｙ＋ｃ（ｘは、前記水平カウンタ値、ｙは前記垂直カウンタ値、ａ、ｂは、それぞれ所定の定数、ｃは、抽出を開始する位置に対応する読出開始アドレス）で示されるアドレスを計算し出力するアドレス計算手段と
   を含むことを特徴とする請求項４に記載の画素配列装置。
6. 前記抽出手段は、
   ３個のラインメモリを含む記憶手段と、
   １画素データ転送期間毎に、前記３個のラインメモリから順番に１のラインメモリを選択する制御手段と
   を含み、
   前記配列手段は、
   前記画素データ列から受信順に基づいて画素データを１つ取り出し、当該取り出した画素データを選択されたラインメモリに書き込む書込手段
   を含むことを特徴とする請求項３に記載の画素配列装置。
7. 前記書込手段は、前記画素データ列における所定の除外位置以外の画素データについて、前記ラインメモリへの書き込みを行う
   ことを特徴とする請求項６に記載の画素配列装置。
8. 前記配列手段は、
   各ラインメモリに書き込まれたデータを読み出す場合に、予めラインメモリ毎に定めた個数の画素データは読み捨て、所定個数の画素データを読み出す読出手段を含むことを特徴とする請求項６に記載の画素配列装置。
9. 前記配列手段は、
   各ラインメモリに書き込まれたデータを読み出す場合に、予めラインメモリ毎に定めた連続アドレス内のデータを読み出す読出手段
   を含むことを特徴とする請求項６に記載の画素配列装置。
10. 前記配列手段は、
    データの読み出し及び書き込みを並行に処理する２ポートメモリと、
    前記画素データを前記２ポートメモリに書き込み、又は読み出す場合に、前記固体撮像デバイスが備える光電変換部の２次元配列に基づき実行するデータ処理部と
    を含むことを特徴とする請求項３に記載の画素配列装置。
11. ２次元配列された複数の光電変換部を含む固体撮像素子と、その信号処理回路とから成る固体撮像装置であって、
    前記固体撮像素子は、
    各光電変換部から読み出した信号電荷を垂直方向へ転送するために前記光電変換部の各列に対応して設けられている垂直転送部と、
    前記垂直転送部から受け取った信号電荷を水平方向に転送する水平転送部と
    を含み、
    前記垂直転送部及び前記水平転送部は、それぞれが、複数の転送電極を備え、
    前記垂直転送部における前記水平転送部に最も近い転送段である垂直最終段が、２ｎ＋１（ｎは１以上の整数）列毎に同じ転送電極構成を有し、
    前記２ｎ＋１列のうち、一つの列以外の垂直最終段あるいは全ての垂直最終段に、当該垂直最終段から前記水平転送部への転送動作を、当該２ｎ＋１列における他の垂直最終段とは独立して制御するために、前記他の垂直最終段とは独立した転送電極が設けられており、
    前記信号処理回路は、
    前記水平転送部から転送された各信号電荷を画素データに変換し、シーケンシャルに出力する変換手段と、
    画素配列装置と
    を含み、
    前記画素配列装置は、
    複数の前記画素データを受信した結果として画素データ列を取得する取得手段と、
    取得した前記画素データ列から、一定間隔毎に、画素データを抽出する抽出手段と、
    抽出した画素データを、抽出した順序により、一列に配列する配列手段と
    を含む
    ことを特徴とする固体撮像装置。
12. 前記垂直転送部における前記水平転送部に最も近い転送段である垂直最終段が、３列毎に同じ転送電極構成を有し、
    前記３列のうち、一つの列以外の垂直最終段あるいは全ての垂直最終段に、当該垂直最終段から前記水平転送部への転送動作を、当該３列における他の垂直最終段とは独立して制御するために、前記他の垂直最終段とは独立した転送電極が設けられる
    ことを特徴とする請求項１１に記載の固体撮像装置。
13. 前記抽出手段は、取得した前記画素データ列における所定の開始位置から、２個間隔毎に、前記画素データを第１画素データとして抽出し、
    さらに、
    前記開始位置の４個後の位置から、２個間隔毎に、第２画素データを抽出し、
    前記開始位置の８個後の位置から、２個間隔毎に、第３画素データを抽出し、
    前記配列手段は、抽出した第１画素データを、抽出した順序により、一列に配列し、
    さらに、
    抽出した第２画素データを、抽出した順序により、一列に配列し、
    抽出した第３画素データを、抽出した順序により、一列に配列する
    ことを特徴とする請求項１２に記載の固体撮像装置。
14. 前記抽出手段は、
    前記第１画素データとして、所定数個、画素データを抽出し、
    前記第２画素データとして、所定数個、画素データを抽出し、
    前記第３画素データとして、所定数個、画素データを抽出する
    ことを特徴とする請求項１３に記載の固体撮像装置。
15. 前記抽出手段は、
    記憶手段と、
    前記画素データ列を、前記記憶手段の所定の連続アドレス領域に、受信順に書き込む書込手段と、
    前記連続アドレス領域内の一定間隔毎のアドレスを出力するアドレス制御手段と
    を含み、
    前記配列手段は、前記出力されたアドレスそれぞれから画素データを読み出し、一列に配列する
    ことを特徴とする請求項１４に記載の固体撮像装置。
16. 前記アドレス制御手段は、
    自装置外から、基準クロックと、水平同期信号とを受信する制御信号受信手段と、
    基準クロックに同期し、水平カウンタ値をカウントし出力する水平カウンタと、
    水平同期信号に同期し、垂直カウンタ値をカウントし出力する垂直カウンタと、
    前記水平及び垂直カウンタ値に基づき、ａｘ＋ｂｙ＋ｃ（ｘは、前記水平カウンタ値、ｙは前記垂直カウンタ値、ａ、ｂは、それぞれ所定の定数、ｃは、抽出を開始する位置に対応する読出開始アドレス）で示されるアドレスを計算し出力するアドレス計算手段と
    を含むことを特徴とする請求項１５に記載の固体撮像装置。
17. 前記抽出手段は、
    ３個のラインメモリを含む記憶手段と、
    １画素データ転送期間毎に、前記３個のラインメモリから順番に１のラインメモリを選択する制御手段と
    を含み、
    前記配列手段は、
    前記画素データ列から受信順に基づいて画素データを１つ取り出し、当該取り出した画素データを選択された前記ラインメモリに書き込む書込手段
    を含む
    ことを特徴とする請求項１４に記載の固体撮像装置。
18. 前記書込手段は、前記画素データ列における所定の除外位置以外の画素データについて、前記ラインメモリへの書き込みを行う
    ことを特徴とする請求項１７に記載の固体撮像装置。
19. 前記配列手段は、
    各ラインメモリに書き込まれた画素データを読み出す場合に、予めラインメモリ毎に定めた個数の画素データを読み捨て、残りの画素データを読み出す読出手段
    を含むことを特徴とする請求項１７に記載の固体撮像装置。
20. 前記配列手段は、
    各ラインメモリに書き込まれた画素データを読み出す場合に、予めラインメモリ毎に定めた連続アドレス内の画素データを読み出す読出手段
    を含むことを特徴とする請求項１７に記載の固体撮像装置。
21. 前記再配列部は、
    画素データの読み出し及び書き込みを並行に処理する２ポートメモリと、
    前記画素データを前記２ポートメモリに書き込み、又は読み出す場合に、前記固体撮像デバイスが備える光電変換部の２次元配列に基づいて行うデータ処理部と
    を含むことを特徴とする請求項１４に記載の固体撮像装置。
22. 請求項１に記載の画素配列装置を備えたカメラ。
23. 請求項１１に記載の固体撮像装置を備えたカメラ。

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