JP4228755B2 - 固体撮像素子および固体撮像素子の駆動方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、固体撮像素子および固体撮像素子の駆動方法に関し、特に画素部の各画素から読み出した信号電荷を垂直転送部の後段に設けた電荷検出部で電気信号に変換し、当該電荷検出部から出力される信号を水平走査にて順次読み出す、いわゆる水平スキャン方式の固体撮像素子および当該固体撮像素子の駆動方法に関する。
【0002】
【従来の技術】
従来、CCD(Charge Coupled Device)型固体撮像素子で発生する雑音、特に出力アンプのMOSトランジスタで発生する熱雑音を抑え、SN比の向上を図るために、各垂直CCDごとに電荷検出器を設けた構成の水平スキャン方式の固体撮像素子が提案されている(例えば、特許文献1参照)。
【0003】
また、高画素数化に適し、かつ低消費電力化および高速駆動化を可能にするために、垂直CCDから出力される信号電荷を電気信号に変換する電荷検出手段を垂直CCDごとに設け、これら複数の電荷検出手段から出力される信号を順次走査して読み出す水平スキャン方式の固体撮像装置も提案されている(例えば、特許文献2参照)。
【0004】
【特許文献1】
特開平6−97414号公報
【特許文献2】
特開2002−135656号公報
【0005】
上記特許文献1,2に記載の各従来技術ではいずれも、奇数画素列と偶数画素列の各信号については時分割にて出力することになる。その理由は、通常、カラーコーディングが水平方向に連続する2画素の繰り返し、例えば水平方向2画素の色がG(緑)とR(赤)の組み合わせであればG,R,G,R,G,R,…となり、B(青)とGの組み合わせであればB,G,B,G,B,G,…となることから、奇数画素列と偶数画素列の異なる色の画素信号が混ざり合わないようにするためである。
【0006】
ところで、近年、静止画機能付きカムコーダにおいては、200万画素以上の静止画対応の撮像素子からNTSC方式やPAL方式に準拠した動画信号を得るようにしている。具体的には、固体撮像素子を動画用と静止画用に兼用する際、動画時は画素信号を加算したり、間引き処理を行うことにより、空間サンプリング周波数を下げてNTSC方式やPAL方式などの放送用信号としている。
【0007】
例えば、NTSC方式では、水平720×垂直480がフォーマットとなっている。これに対して、デジタルスチルカメラでは、水平1600×垂直1200などがフォーマットとなっており、NTSC方式よりもはるかに多画素である。したがって、デジタルスチルカメラのフォーマットの信号について、動画時は画素信号の加算や間引きを行うことにより、NTSC方式やPAL方式に準拠した動画信号を得ることができるのである。
【0008】
【発明が解決しようとする課題】
上述したように、200万画素以上の多画素の撮像素子からNTSC方式やPAL方式に準拠した動画信号を得るときなどにおいて、当該撮像素子として先述した各従来技術に係る水平スキャン方式の固体撮像素子を用いて、時分割で各画素信号を独立に読み出すものとすると、撮像素子の駆動周波数が異常に高くなってしまうとともに、静止画用途では秒間の連写枚数が少なくなってしまうという課題がある。
【0009】
ところで、固体撮像素子を動画用と静止画用に兼用する場合において、動画時に水平方向の2画素間で画素信号を加算する水平2画素加算については、水平CCD構造の撮像素子の分野では既存の技術である。この水平CCD構造の撮像素子において、静止画時の独立読み出しと動画時の混合(加算)読み出しを併用できるようにすると、混合時に垂直CCDから水平CCDへ信号電荷を転送するタイミングに奇数画素列と偶数画素列で時間的なずれが生じることになる。このタイミングのずれは、水平CCD構造の撮像素子では、垂直CCDから水平CCDへの転送効率が良いため特に問題にはならない。
【0010】
しかしながら、先述した各従来技術に係る水平スキャン方式の固体撮像素子において、静止画時の独立読み出しと動画時の混合読み出しを併用できるようにすると、垂直CCDごとに設けられている電荷検出部の後段にCDS(Correlated Double Sampling;相関二重サンプリング)回路を配置した場合に、垂直CCDからの出力タイミングが奇数画素列と偶数画素列で時間的なずれが生じることにより、CDS回路内のコンデンサを充放電する時間に奇数画素列と偶数画素列で差が生じるため、チャージが100%効率の場合は問題ないが、100%効率でない場合に、垂直CCDからの出力タイミングのずれが垂直画素列間の感度差(ゲイン差)や非線形差(リニアリティ差)となってしまう。
【0011】
また、デジタルスチルカメラ用の撮像素子のカラーコーディングとしては、図8(A)に示す水平2×垂直2のベイヤー配列が一般的である。ベイヤー配列のカラーコーディングを持つ撮像素子において、水平2画素加算でダウンサンプリングを行うと、図8(B)から明らかなように、色の重心が等間隔にならないため、換言すればサンプリングポイントが等間隔にならないため、斜め方向の解像度が低下したり、色の偽信号が発生するという課題がある。
【0012】
本発明は、上記課題に鑑みてなされたものであり、その目的とするところは、水平スキャン方式を採る場合において、動画時の空間ダウンサンプリングを効果的に行い、駆動周波数の低減を図ることが可能な固体撮像素子および固体撮像素子の駆動方法を提供することにある。
【0013】
【課題を解決するための手段】
本発明による固体撮像素子は、画素が二次元状に配列されるとともに、水平方向に連続する複数画素に亘って同色画素となるカラーコーディングを持つ画素部と、前記画素部の各垂直画素列毎に設けられ、各画素から読み出された信号電荷を垂直方向に転送する電荷転送部と、前記複数画素に対応する各垂直画素列に対して一つずつ設けられ、前記電荷転送部からの信号電荷を電圧変換する電荷検出手段と、前記電荷検出手段から出力される信号を順次読み出す走査手段とを具備する構成となっている。
【0014】
上記構成の固体撮像素子において、画素部のカラーコーディングが水平方向に連続する複数画素に亘って同色画素となるコーディングであることから、同色画素の各信号電荷を時分割独立で読み出さなくても、複数画素に対応する各垂直画素列毎に一つの電荷検出手段によって同色の信号電荷を加算できる。時分割独立で読み出しを行わなくても良いことで、動画時の空間ダウンサンプリングを効果的に行うことができ、撮像素子の駆動周波数を低減できる。また、複数画素に対応する各垂直画素列に対して電荷検出手段を一つずつ設ければ良いため、電荷検出手段の数を大幅に削減できる。
【0015】
本発明による固体撮像素子の駆動方法は、画素が二次元状に配列されるとともに、水平方向に連続する複数画素に亘って同色画素となるカラーコーディングを持つ画素部を具備する固体撮像素子の駆動方法であって、前記画素部の各画素から読み出された信号電荷を各垂直画素列毎に垂直方向に転送する転送工程と、前記転送工程で転送される信号電荷を前記複数画素に対応する各垂直画素列毎に一つの電荷検出手段によって電圧変換する変換工程と、前記変換工程で変換された信号電圧を順次読み出す走査工程とを含んでいる。
【0016】
かかる固体撮像素子の駆動方法において、水平方向に連続する複数画素に亘って同色画素となるカラーコーディングの下で、複数画素に対応する各垂直画素列毎に一つの電荷検出手段によって加算することにより、同色画素の各信号電荷を時分割独立で読み出さなくても、同色の信号電荷を加算できる。時分割独立で読み出しを行わなくても良いことで、動画時の空間ダウンサンプリングを効果的に行うことができ、撮像素子の駆動周波数を低減できる。
【0017】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して詳細に説明する。本実施形態では、例えばインターライン転送方式を採用した固体撮像素子に適用する場合を例に挙げて説明するが、これに限られるものではなく、フレームトランスファ転送方式等、他の転送方式を採用した固体撮像素子にも適用可能である。
【0018】
図1は、本発明の一実施形態に係る固体撮像素子の構成例の概略を示すブロック図である。本実施形態に係る固体撮像素子は例えばCCD型固体撮像素子であり、画素で光電変換された信号電荷を垂直CCD(垂直転送部)で垂直方向に転送し、垂直CCDの後段に設けられた電荷検出部で電圧変換して得られる各信号電圧を水平走査にて順次読み出す水平スキャン方式を採用している。
【0019】
図1において、半導体基板10上には画素部20と共に、垂直出力部30、信号処理部40、水平出力部50および後段信号処理部60が搭載されている。ただし、後段信号処理部60については、半導体基板10外に設けることも可能である。画素部20は、半導体基板10上に行列状に多数二次元配列されたフォトダイオード等からなる光電変換素子(画素)21と、この画素配列に対して垂直画素列ごとに配された垂直CCD22とを有する構成となっている。
【0020】
画素部20の入射面側には、カラーフィルタやオンチップレンズ(共に図示せず)が設けられる。本実施形態に係る固体撮像素子においては、カラーフィルタのカラーコーディングを特長の一つとしている。具体的には、水平方向に連続する複数画素に亘って同色画素となるカラーコーディングを持つカラーフィルタを用いるようにしている。一例として、図2に示すように、ある行でR,R,G,G,R,R,G,G,…、次の行でG,G,B,B,G,G,B,B,…という具合に、水平2画素連続同色画素の4画素繰り返し、垂直2画素繰り返しのカラーコーディングが挙げられる。
【0021】
この画素部20において、光電変換素子21は、受光した光を露光期間に亘って光電変換し、光電変換によって発生する信号電荷を蓄積する。垂直CCD22は、光電変換素子21の各々から読み出される信号電荷を、例えば6相のクロックパルスVφ1〜Vφ6によって駆動されることで垂直方向に転送し、垂直出力部30に順に供給する。
【0022】
垂直出力部30は、隣り合う複数本、例えば水平2画素連続同色画素の4画素繰り返しのカラーコーディングに対応して2本の垂直CCD22を単位として設けられた出力ゲート部31と、この出力ゲート部31を通して供給される信号電荷を検出し、この検出した信号電荷を信号電圧に電圧変換する電荷検出部、例えばFD(フローティングディフュージョン)部32とから構成されている。
【0023】
図3は、出力ゲート部31の構成例の概略を示す平面パターン図である。ここでは、水平2画素加算の場合を例に挙げて示している。
【0024】
図3から明らかなように、一列おきの垂直画素列、即ち奇数(ODD)画素列(もしくは、偶数(EVEN)画素列)にのみ第1ストレージゲート(STG)部311および第1ホールドゲート(HLD)部312が設けられている。第1ホールドゲート部312の後段にはさらに、各垂直画素列に対して共通に第2ストレージゲート部313および第2ホールドゲート部314が設けられている。第1,第2ストレージゲート部311,313の各ゲート電極には第1,第2ストレージゲートパルスφSTG1,φSTG2がそれぞれ与えられ、第1,第2ホールドゲート部312,314の各ゲート電極には第1,第2ホールドゲートパルスφHLD1,φHLD2がそれぞれ与えられる。
【0025】
第1ストレージゲート部311および第1ホールドゲート部312は、隣り合う水平2画素の信号電荷をFD部32で加算する際には、奇数画素列の信号電荷に対する転送動作を行って偶数画素列の信号電荷と並行して転送し、また奇数画素列および偶数画素列の各信号電荷を独立に読み出す際には、奇数画素列の信号電荷と偶数画素列の信号電荷とを時間的にずらしたタイミングで転送する時分割読み出しの機能を持っている。具体的には、垂直CCD22から同じタイミングで転送されてくる1ライン分の信号電荷のうち、奇数画素列の信号電荷が第1ストレージゲート部311および第1ホールドゲート部312に蓄積・ホールドされ、その間に偶数画素列の信号電荷が転送出力される。その後、第1ストレージゲート部311および第1ホールドゲート部312による蓄積・ホールド状態が解除されることによって奇数画素列の信号電荷が転送出力される。
【0026】
第2ストレージゲート部313および第2ホールドゲート部314は、奇数画素列および偶数画素列の各信号電荷を独立に読み出す際には、時分割で読み出される奇数画素列の信号電荷と偶数画素列の信号電荷とを常に一定のタイミングでFD部32に転送し、また隣り合う水平2画素の信号電荷をFD部32で加算する際には、第1ストレージゲート部311および第1ホールドゲート部312の作用によって時分割読み出しされた奇数画素列および偶数画素列の各信号電荷を同時化し、同じタイミングでFD部32に転送する同時化手段としての機能を持っている。
【0027】
ここで、上記構成の出力ゲート部31における水平2画素加算時の同時化のための動作について、図4のタイミングチャートを用いて説明する。図4には、第1,第2ストレージゲートパルスφSTG1,φSTG2および第1,第2ホールドゲートパルスφHLD1,φHLD2のタイミング関係が示されている。
【0028】
先ず、第1ストレージゲートパルスφSTG1が高レベル(以下、「“H”レベル」と記す)になると(時刻t11)、第1ストレージゲート部311のポテンシャルが深い状態になるため、垂直CCD22の最終転送段から転送されてくる信号電荷のうち、奇数画素列の信号電荷のみが第1ストレージゲート部311に溜められる。このとき、第1ホールドゲートパルスφHLD1が低レベル(以下、「“L”レベル」と記す)であり、第1ホールドゲート部312のポテンシャルが浅い状態にあるため、奇数画素列の信号電荷は当該第1ホールドゲート部312によって第1ストレージゲート部311にホールドされた状態にある。
【0029】
また、偶数画素列の信号電荷についてはそのまま出力される。このとき、第2ストレージゲートパルスφSTG2が“L”レベルであり、第2ストレージゲート部313のポテンシャルが浅い状態にあるため、偶数画素列の信号電荷は第2ストレージゲート部313の直前でホールドされる。この第1ストレージゲート部311および第1ホールドゲート部312の作用により、時分割読み出しを実現している。
【0030】
次に、第1ホールドゲートパルスφHLD1が“H”レベルになると(時刻t12)、第1ホールドゲート部312のポテンシャルが深くなり、奇数画素列の信号電荷に対するホールド状態が解除されるため、第1ストレージゲート部311に溜まっていた信号電荷が第1ホールドゲート部312へ移動し始める。次いで、第2ストレージゲートパルスφSTG2が“H”レベルになると(時刻t13)、第2ストレージゲート部313のポテンシャルが深くなるため、第1ストレージゲート部311に溜まっていた奇数画素列の信号電荷が第2ストレージゲート部313まで広がる。
【0031】
また、それまで第2ストレージゲート部313の直前でホールドされていた偶数画素列の信号電荷が第2ストレージゲート部313に溜められる。このとき、第2ホールドゲートパルスφHLD2が“L”レベルであり、第2ホールドゲート部314のポテンシャルが浅い状態にあるため、奇数画素列および偶数画素列の各信号電荷は、当該第2ホールドゲート部314によって第2ストレージゲート部313にホールドされた状態にある。
【0032】
続いて、第1ストレージゲートパルスφSTG1が“L”レベルになる(時刻t14)。第1ストレージゲート部311の信号電荷が全て第1ホールドゲート部312および第2ストレージゲート部313へ押し出される。その後、第2ホールドゲートパルスφHLD2が“H”レベルになると(時刻t15)、第2ホールドゲート部314のポテンシャルが深くなるため、第2ストレージゲート部313に溜まっていた奇数画素列および偶数画素列の各信号電荷が一斉にFD部32へ出力され始める。
【0033】
そして、第1ホールドゲートパルスφHLD1が“L”レベルになり(時刻t16)、次に第2ストレージゲートパルスφSTG2が“L”レベルになり(時刻t17)、最後に第2ホールドゲートパルスφHLD2が“L”レベルになると(時刻t18)、奇数画素列および偶数画素列の各信号電荷のFD部32への転送が全て完了する。すなわち、第2ストレージゲート部313および第2ホールドゲート部314は、第1ストレージゲート部311および第1ホールドゲート部312により時分割読み出しされた奇数画素列および偶数画素列の各信号電荷を同じタイミングでFD部32に転送する。
【0034】
なお、本構成例では、第1ホールドゲート部312の後段に、第2ストレージゲート部313および第2ホールドゲート部314を設けるとしたが、第2ストレージゲート部313を省略し、第2ホールドゲート部314で奇数画素列および偶数画素列の各信号電荷をホールドすることによっても各信号電荷をFD部32に転送するタイミングを同時化することが可能である。
【0035】
続いて、垂直出力部30のFD部32について説明する。FD部32は、出力ゲート部31に対して1対1の関係、即ち隣り合う2本の垂直CCD22に対して一つずつ設けられ、奇数画素列および偶数画素列の各信号電荷が出力ゲート部31によって時間差をもって転送される場合にはそれらを時分割にて処理して各信号電荷の電荷量に応じた電圧値の信号電圧に変換して出力し、出力ゲート部31によって同時化されて転送される場合には奇数画素列および偶数画素列の各信号電荷を加算(混合)し、その加算した信号電荷の電荷量に応じた電圧値の信号電圧に変換して出力する。
【0036】
再び図1において、信号処理部40は、FD部32に対して1対1の関係、即ち隣り合う2本の垂直CCD22に対して一つずつ設けられ、FD部32から出力される信号電圧中に含まれるノイズ成分を除去するノイズ除去手段、例えばCDS回路41を少なくとも有する構成となっている。CDS回路41は、サンプルホールド用のコンデンサを有し、FD部32からの出力信号波形のフィードスルーに含まれるノイズと信号に含まれるノイズが相関を持っていることを利用してノイズを減少させるものである。このCDS回路41としては、周知の回路構成のものを用いることができる。
【0037】
ここで、コンデンサの容量を大きくする程、ノイズ除去の効果を上げることができるが、その分だけCDS回路41を配置する場合にコンデンサの面積が問題になる。これに対し、本実施形態に係る固体撮像素子では、隣り合う例えば2本の垂直CCD22に対してCDS回路41を一つずつ設けた構成を採っているため、コンデンサの数を半減できるとともに、水平方向に配置スペースを確保できる。これにより、CDS回路41を垂直画素列の2列分に亘って配置できることになるため、特に垂直方向のパターンレイアウトを縮小できる。また、配置スペースに余裕ができる分だけコンデンサの容量を大きく設計できるため、CDS回路41のノイズ除去の効果を上げることができる。
【0038】
なお、ここでは、CDS回路41をFD部32に対して1対1の関係に配置するとしたが、これに限られるものではなく、複数のFD部32に対してCDS回路41を一つずつ設け、スイッチ手段などを用いて複数のFD部32の各出力信号を時分割でCDS回路41に与えるようにすることも可能である。これによれば、コンデンサの数をさらに削減できるとともに、水平方向に配置スペースをさらに広く確保できるため、特に垂直方向のパターンレイアウトをさらに縮小できることになる。
【0039】
水平出力部50は、水平走査回路51および水平出力回路52を有する構成となっている。水平走査回路51はシフトレジスタ等によって構成され、水平走査パルスを所定の周期で順次出力する。水平出力回路52は、水平走査回路51から順次出力される水平走査パルスに同期して、信号処理部40を通して供給される1ライン分の信号電圧を順次選択して出力する。
【0040】
後段信号処理部60は、出力アンプ61、サンプルホールド(S/H)回路62、メモリ(記憶手段)63および演算回路64を有する構成となっている。出力アンプ61は、水平出力回路52から順次出力される信号電圧を増幅する。サンプルホールド回路62は、出力アンプ61から出力される信号電圧をサンプルホールドパルスφSHに同期してサンプルホールドする。メモリ63は、サンプルホールド回路62でサンプルホールドされた信号電圧をメモリ電圧として記憶する。メモリ63には、メモリ電圧がFD部32の各々に対応して記憶されることになる。
【0041】
ここで、サンプルホールドパルスφSHは、画素部20から信号電荷を読み出さない期間(以下、「電荷非読み出し期間」と記す)でのみサンプルホールド回路62に与えられるとともに、水平走査回路52の水平走査に同期したパルス信号である。これにより、電荷非読み出し期間では、FD部32からCDS回路41を経た後水平走査回路52による走査の下に水平出力回路51および出力アンプ61を通して順次出力される信号電圧がサンプルホールド回路62でサンプルホールドされ、メモリ63に記憶されることになる。
【0042】
したがって、メモリ63に記憶されるメモリ電圧は、画素部20の各光電変換素子21で光電変換される信号電荷の電荷量に全く依存せず、FD部32個々の特性バラツキ(特に、ゲインのバラツキ)に依存し、FD部32個々の特性バラツキによる出力誤差だけを含んだものとなる。因みに、電荷非読み出し期間においては、垂直CCD22に対してクロックパルスVφ1〜Vφ6を与えないようにすることで、光電変換素子21からの信号電荷の読み出しおよび垂直CCD22による電荷転送が実行されないため、画素部20から信号電荷を読み出さないように制御することができる。
【0043】
演算回路64は、画素部20から信号電荷を読み出す期間(以下、「電荷読み出し期間」と記す)において、FD部32からCDS回路41を経た後水平走査回路52による走査の下に水平出力回路51および出力アンプ61を通して順次出力される信号電圧と、メモリ63に記憶されているメモリ電圧とを演算処理する。ここで、電荷読み出し期間に出力アンプ61から出力される信号電圧は、当然のことながら、画素部20の各光電変換素子21で光電変換される信号電荷の電荷量に依存するとともに、FD部32個々の特性バラツキによる出力誤差成分を含んだものとなる。
【0044】
演算回路64は、電荷読み出し期間に出力アンプ61から出力される信号電圧とメモリ63から読み出されるメモリ電圧とを演算処理、例えば減算処理することにより、信号電圧のレベル(特に、黒レベル)の補正を行う。この補正処理により、画素部20から読み出される信号電荷に基づく信号成分の中から、FD部32個々の特性バラツキによる出力誤差成分を取り除くことができる。この補正処理後の信号電圧は、CCD撮像信号Voutとして半導体基板10の外部に出力される。
【0045】
このように、画素部20から信号電荷を読み出さないときにFD部32の各々から出力される信号電圧をメモリ63に記憶しておき、画素部20から信号電荷を読み出すときにFD部32の各々から出力される信号電圧と、メモリ63に予め記憶されている対応する信号電圧とを演算処理することにより、画素部20から読み出される信号電荷に基づく信号成分の中から、スジ状ノイズの発生の要因となるFD部32個々の特性バラツキによる出力誤差成分を取り除くことができる。これにより、個々のFD部32ごとに基準レベルの合わせ込みのための調整を行わなくても、スジ状ノイズの発生を防止することができる。
【0046】
以上説明した本実施形態に係る水平スキャン方式の固体撮像素子においは、画素部20が例えば水平1600×垂直1200の多画素の構成となっており、例えば静止画機能付きカムコーダに対して静止画対応の撮像デバイスとして用いられる。この水平スキャン方式の固体撮像素子において、静止画モード時には、水平1600×垂直1200の各画素の信号電荷が各画素独立に読み出される(静止画独立読み出し)。
【0047】
ただし、本実施形態に係る水平スキャン方式の固体撮像素子では、隣り合う2本の垂直CCD22に対してFD部32およびCDS回路41が一つずつ設けられている。そのため、図3に示す出力ゲート部31では、第1ストレージゲート部311および第1ホールドゲート部312による時分割読み出しが行われる。第1ストレージゲート部311および第1ホールドゲート部312による時分割読み出しの動作は先述した通りである。
【0048】
すなわち、垂直CCD22によって転送されてくる1ライン分の信号電荷のうち、奇数画素列の信号電荷を第1ストレージゲート部311に溜めておき、偶数画素列の信号電荷のみを出力する。その後、第1ホールドゲート部312によるホールド状態を解除することによって第1ストレージゲート部311に溜めておいた奇数画素列の信号電荷を転送して出力する。このようにして時分割読み出しされた奇数画素列および偶数画素列の各信号電荷は、第2ストレージゲート部313および第2ホールドゲート部314により、常に一定のタイミングで交互に共通のFD部32に転送される。
【0049】
そして、このFD部32で交互に信号電圧に変換され、さらにCDS回路41で交互にノイズ除去の処理が行われて水平出力回路52に出力される。水平出力回路52は、水平走査回路51による走査により、最初に偶数画素列の画素信号を順に出力し、次いで奇数画素列の画素信号を順に出力する。別々に出力された偶数画素列および奇数画素列の各画素信号は、外部の信号処理回路において画素部20の画素配列に対応した並びに並び替える処理が行われる。
【0050】
一方、この静止画対応の撮像素子からNTSC方式やPAL方式に準拠した動画信号を得る動画モード時には、水平方向および垂直方向において信号電荷の加算や間引き処理を行うことによって空間サンプリング周波数を下げる処理が行われる。一例として、水平1600×垂直1200の画素の情報を、加算処理を行うことによって水平方向については1/2に、垂直方向については1/3にダウンサンプリングするものとする。
【0051】
ここで、NTSC方式のフォーマットは水平720×垂直480であり、PAL方式のフォーマットは水平720×垂直575である。したがって、水平1600の画素の情報を1/2にダウンサンプリングしても水平800の情報量があり、NTSC/PALの水平720を網羅できる。また、垂直1200の画素の情報を1/3にダウンサンプリングしても垂直400の情報量があり、PALの片フィールド287.5(=575/2)ラインよりも高い空間周波数を持つので、動画として十分な解像度を得ることができる。
【0052】
このようにして、ダウンサンプリングによって得られた水平800、垂直400の各情報量については、外部のデジタル信号処理系において、水平720、垂直287.5(PALの場合)の各情報量に変換する信号処理がデジタル的に行われることになる。
【0053】
以下に、水平方向および垂直方向のダウンサンプリングの際の動作の一例について説明する。なお、水平方向では1/2のダウンサンプリングを行い、垂直方向では1/3のダウンサンプリングを行うものとする。
【0054】
先ず、水平方向の1/2ダウンサンプリングについて説明する。この場合、図3に示す出力ゲート部31において、垂直CCD22から転送されてくる1ライン分の信号電荷のうち、奇数画素列の信号電荷については第1ストレージゲート部311および第1ホールドゲート部312による転送動作を経ることにより、その転送動作に要する時間だけ偶数画素列の信号電荷よりも遅れて第2ストレージゲート部313に到達することになるが、第2ストレージゲート部313および第2ホールドゲート部314によって同時化されることにより、奇数画素列および偶数画素列の各信号電荷は同じタイミングでFD部32に転送される。
【0055】
このように、同時化されて読み出された水平2画素の信号電荷は、FD部32において加算(混合)され、1/2にダウンサンプリングされる。この加算された水平2画素の信号電荷は、FD部32で信号電圧に変換され、さらにCDS回路41でノイズ除去の処理が行われて水平出力回路52に出力される。水平出力回路52は、水平走査回路51による走査により、1/2にダウンサンプリングされた1ライン分の画素信号を順に出力する。
【0056】
ここで、画素部20に配されたカラーフィルタ(図示せず)は、水平2画素連続同色画素の4画素繰り返し、垂直2画素繰り返しのカラーコーディングを持っている(図2参照)。このカラーコーディングの下に、水平2画素に対してFD部32を一つ配置して当該FD部32で水平2画素加算を行うことにより、図5に示すように、色の重心、即ちサンプリングポイントを等間隔にすることができる。これにより、斜め解像度が低下したり、色の偽信号が発生したりする問題を無くすことができる。
【0057】
続いて、垂直方向の1/3ダウンサンプリングについて説明する。この垂直1/3のダウンサンプリングは、例えば6相(Vφ1〜Vφ6)駆動の垂直CCD22内において実行されることになる。すなわち、垂直2画素繰り返しのカラーコーディングでは、同一の垂直画素列について1ライン(1行)おきに同じ色が配置されるため、1ラインおきに3ライン分の信号電荷を加算するいわゆる飛び越し3ライン加算により、色の重心を等間隔とした1/3ダウンサンプリングが行われる。
【0058】
以下、垂直1/3のダウンサンプリングの具体的な動作について説明する。垂直CCD22では、画素部20の各画素に対して一対ずつ転送電極が配され、これら転送電極対には6相のクロックパルスVφ1〜Vφ6が2相ずつ、即ちVφ1とVφ2、Vφ3とVφ4、Vφ5とVφ6が割り当てられる。そして、一般的に、クロックパルスVφ1,Vφ3,Vφ5が印加される転送電極が、画素から信号電荷を読み出す読み出しゲート電極を兼ねていることから、クロックパルスVφ1,Vφ3,Vφ5は高、中、低の3値をとり、高レベルのパルスが読み出しパルスとなる。
【0059】
ここで、水平2画素連続同色画素の4画素繰り返し、垂直2画素繰り返しのカラーコーディングに対して、例えば図6(A)に示すようにクロックパルスVφ1,Vφ3,Vφ5が割り当てられているものとして、図7のタイミングチャートを用いて垂直1/3のダウンサンプリングについて具体的に説明する。
【0060】
以下の説明においては、クロックパルスVφ1,Vφ3,Vφ5については、高レベルになることを読み出しパルスが立つと呼び、中レベル、低レベルをそれぞれ“H”レベル、“L”レベルと呼ぶものとする。また、クロックパルスVφ2,Vφ4,Vφ6については、クロックパルスVφ1,Vφ3,Vφ5の中レベル、低レベルに相当する各レベルをそれぞれ“H”レベル、“L”レベルと呼ぶものとする。
【0061】
先ず、1相目のクロックパルスVφ1が“L”レベル、4相目〜6相目のクロックパルスVφ4〜Vφ6が“H”レベルの状態において、3相目のクロックパルスVφ3に読み出しパルスが立つと同時に、2相目のクロックパルスVφ2が“L”レベルになると(時刻t21)、クロックパルスVφ3が印加されるラインの各画素の信号電荷(図6(A)では、2,5,8ライン目の各画素の信号電荷)が垂直CCD22に読み出される。
【0062】
ここでは、説明を簡略化するために、図6(A)において、1列目の5ライン目の画素G51、3ライン目の画素G31、1ライン目の画素G11の3画素の各信号電荷について飛び越し3ライン加算する場合を例に採って説明するものとする。
【0063】
3相目のクロックパルスVφ3の読み出しパルスが消滅するのと同時に、1相目のクロックパルスVφ1が“H”レベルになり(時刻t22)、以降3相目のクロックパルスVφ3が“L”レベル(時刻t23)、2相目のクロックパルスVφ2が“H”レベル(時刻t24)、4相目のクロックパルスVφ4が“L”レベル(時刻t25)、3相目のクロックパルスVφ3が“H”レベル(時刻t26)、5相目のクロックパルスVφ5が“L”レベル(時刻t27)、4相目のクロックパルスVφ4が“H”レベル(時刻t28)にそれぞれ順次遷移することで、5ライン目の画素G51の信号電荷が3ライン目まで転送され、“H”レベルにある1,2相目のクロックパルスVφ1,Vφ2が印加される転送電極対の下に蓄積される。
【0064】
次いで、1相目のクロックパルスVφ1に読み出しパルスが立つと同時に、6相目のクロックパルスVφ6が“L”レベルになると(時刻t29)、3ライン目の画素G31の信号電荷が垂直CCD22に読み出される。これにより、5ライン目の画素G51と3ライン目の画素G31の各信号電荷が飛び越し2ライン加算されたことになる。
【0065】
その後、1相目のクロックパルスVφ1の読み出しパルスが消滅するのと同時に、5相目のクロックパルスVφ5が“H”レベルになり(時刻t30)、以降1相目のクロックパルスVφ1が“L”レベル(時刻t31)、6相目のクロックパルスVφ6が“H”レベル(時刻t32)、2相目のクロックパルスVφ2が“L”レベル(時刻t33)、1相目のクロックパルスVφ1が“H”レベル(時刻t34)、3相目のクロックパルスVφ3が“L”レベル(時刻t35)、2相目のクロックパルスVφ2が“H”レベル(時刻t36)にそれぞれ順次遷移することで、5ライン目、3ラインの画素G51,G31の加算された信号電荷が1ライン目まで転送され、“H”レベルにある5,6相目のクロックパルスVφ5,Vφ6が印加される転送電極対の下に蓄積される。
【0066】
次いで、5相目のクロックパルスVφ5に読み出しパルスが立つと同時に、4相目のクロックパルスVφ4が“L”レベルになると(時刻t37)、1ライン目の画素G11の信号電荷が垂直CCD22に読み出される。これにより、5ライン目、3ラインの画素G51,G31の加算された信号電荷がさらに1ライン目の画素G11の信号電荷と加算され、その結果、図6(B)に示すように、5ライン目の画素G51、3ライン目の画素G31および1ライン目の画素G11の各信号電荷が飛び越し3ライン加算されることになる。
【0067】
このように、垂直2画素繰り返しのカラーコーディングの下に、垂直CCD22を例えば6相(Vφ1〜Vφ6)駆動とし、1ラインおきに3ライン分の信号電荷を加算する飛び越し3ライン加算を行うことにより、色の重心を等間隔とした1/3ダウンサンプリングを実現できることになる。
【0068】
上述したように、水平スキャン方式の固体撮像素子において、画素部20のカラーコーディングを、水平方向に連続する複数画素に亘って同色画素となるコーディングとするとともに、複数画素に対応する各垂直画素列に対してFD部32を一つずつ配置して同色加算を行えるようにしたことで、動画時の空間ダウンサンプリングを効果的に行い、撮像素子の駆動周波数の低減を図ることできる。また、FD部32の数を半減、またはそれ以上に削減できるため、FD部32以降のパターンレイアウトがラフにできる。
【0069】
また、静止画時の独立読み出しと動画時の混合読み出しとを併用できるようにした上記構成の固体撮像素子において、動画モードでの混合読み出し時には、奇数画素列の信号電荷が第1ストレージゲート部311および第1ホールドゲート部312による転送動作を経ることで、その分だけ偶数画素列の信号電荷よりも遅れて第2ストレージゲート部313に到達することになるが、第2ストレージゲート部313および第2ホールドゲート部314によって同時化するようにしていることにより、奇数画素列および偶数画素列の各信号電荷を同じタイミングでFD部32に転送することができるため、奇数画素列と偶数画素列で時間的なずれを無くすことができる。
【0070】
ここで、奇数画素列の信号電荷が第1ストレージゲート部311および第1ホールドゲート部312による転送動作に要する時間だけ偶数画素列の信号電荷よりも遅れてFD部32に転送された場合について考える。FD部32は、信号電荷が転送された時点で順次信号電圧に変換してCDS回路41に供給する。したがって、CDS回路41では、信号電圧が供給された時点でコンデンサの充電が開始されるが、コンデンサのチャージが100%効率でない場合には、先に供給される偶数画素列の信号電荷に基づく信号電圧については100%充電できることになるが、遅れて供給される奇数画素列の信号電荷に基づく信号電圧については100%充電できないことになる。したがって、奇数画素列と偶数画素列の各信号電圧のコンデンサへの充電比率が異なることになるため、垂直画素列間の感度差(ゲイン差)や非線形差(リニアリティ差)となってしまう。
【0071】
これに対し、本実施形態に係る固体撮像素子では、奇数画素列および偶数画素列の各信号電荷を第2ストレージゲート部313および第2ホールドゲート部314によって同時化して同じタイミングでFD部32に転送するようにしていることにより、CDS回路41におけるコンデンサのチャージが100%効率でない場合であっても、奇数画素列および偶数画素列の各信号電圧のコンデンサへの充電が同じタイミングで開始され、コンデンサへの充電比率が同じになるため、垂直画素列間の感度差や非線形差が生じることはない。
【0072】
なお、上記実施形態では、水平方向に連続する複数画素に亘って同色画素となるカラーコーディングを持つカラー方式の固体撮像素子において、当該複数画素に対応する各垂直画素列に対して電荷検出手段を一つずつ設けることで、動画時の空間ダウンサンプリングを効果的に行い、撮像素子の駆動周波数の低減を図るとしたが、モノクロ方式の固体撮像素子においても、複数画素に対応する各垂直画素列に対して電荷検出手段を一つずつ設けることで、同様の作用効果を得ることができる。
【0073】
また、上記実施形態では、水平2画素加算、飛び越し3ライン加算の場合を例に挙げて説明したが、水平3画素以上の加算、4ライン以上の加算によってダウンサンプリングを行う場合にも同様に適用可能である。
【0074】
【発明の効果】
以上説明したように、本発明による固体撮像素子によれば、画素部のカラーコーディングが水平方向に連続する複数画素に亘って同色画素となるコーディングであることにより、同色画素の各信号電荷を時分割独立で読み出さなくても、複数画素に対応する各垂直画素列毎に一つの電荷検出手段によって同色の信号電荷を加算できるため、動画時の空間ダウンサンプリングを効果的に行い、撮像素子の駆動周波数の低減を図ることができ、また複数画素に対応する各垂直画素列に対して電荷検出手段を一つずつ設ければ良いため、電荷検出手段の数を大幅に削減できる。
【0075】
本発明による固体撮像素子の駆動方法によれば、水平方向に連続する複数画素に亘って同色画素となるカラーコーディングの下で、複数画素に対応する各垂直画素列毎に一つの電荷検出手段によって加算することにより、同色画素の各信号電荷を時分割独立で読み出さなくても、同色の信号電荷を加算できるため、動画時の空間ダウンサンプリングを効果的に行い、撮像素子の駆動周波数の低減を図ることができる。
【図面の簡単な説明】
【図1】本発明の一実施形態に係る固体撮像素子の構成例の概略を示すブロック図である。
【図2】水平2画素連続同色画素の4画素繰り返し、垂直2画素繰り返しのカラーコーディングを示す図である。
【図3】出力ゲート部の構成例の概略を示す平面パターン図である。
【図4】出力ゲート部の動作説明に供するタイミングチャートである。
【図5】水平2画素連続同色画素の4画素繰り返し、垂直2画素繰り返しのカラーコーディングにおける水平2画素加算の説明図である。
【図6】水平2画素連続同色画素の4画素繰り返し、垂直2画素繰り返しのカラーコーディングにおける飛び越し3ライン加算の説明図である。
【図7】飛び越し3ライン加算の動作説明に供するタイミングチャートである。
【図8】従来技術の課題の説明図である。
【符号の説明】
10…半導体基板、20…画素部、21…光電変換素子(画素)、22…垂直CCD、30…垂直出力部、31…出力ゲート部、32…FD(フローティングディフュージョン)部、40…信号処理部、41…CDS回路、50…水平出力部、51…水平出力回路、52…水平走査回路、60…後段信号処理部、61…出力アンプ、62…サンプルホールド回路、63…メモリ、64…演算回路
Claims (11)
- 画素が二次元状に配列されるとともに、水平方向に連続する複数画素に亘って同色画素となるカラーコーディングを持つ画素部と、
前記画素部の各垂直画素列毎に設けられ、各画素から読み出された信号電荷を垂直方向に転送する電荷転送部と、
前記複数画素に対応する各垂直画素列に対して一つずつ設けられ、前記電荷転送部からの信号電荷を電圧変換する電荷検出手段と、
前記電荷検出手段から出力される信号を順次読み出す走査手段と
を具備することを特徴とする固体撮像素子。 - 前記複数画素が2画素であり、
前記電荷検出手段は、前記2画素に対応する2列の垂直画素列に対して一つずつ設けられている
ことを特徴とする請求項1記載の固体撮像素子。 - 前記電荷検出手段から出力される信号を信号処理する信号処理手段
を具備する請求項1記載の固体撮像素子。 - 前記信号処理手段は、前記電荷検出手段から出力される信号に含まれるノイズを除去するノイズ除去手段を有する
ことを特徴とする請求項3記載の固体撮像素子。 - 前記ノイズ除去手段は、前記電荷検出手段から出力される信号に応じて充放電が行われるコンデンサを含む相関二重サンプリング回路である
ことを特徴とする請求項4記載の固体撮像素子。 - 前記相関二重サンプリング回路は、複数の電荷検出手段に対して一つずつ設けられている
ことを特徴とする請求項5記載の固体撮像素子。 - 前記複数画素に対応する各垂直画素列について、前記複数画素に対応する各垂直画素列について、前記電荷転送手段から前記電荷検出手段への信号電荷の転送を同じタイミングで行う
を具備することを特徴とする請求項1記載の固体撮像素子。 - 前記画素部から信号電荷を読み出さないときに前記電荷検出手段の各々から出力される信号を記憶する記憶手段と、
前記画素部から信号電荷を読み出すときに前記電荷検出手段の各々から出力される信号と前記記憶手段に記憶されている対応する信号とを演算処理する演算手段と
を具備することを特徴とする請求項1記載の固体撮像素子。 - 画素が二次元状に配列されるとともに、水平方向に連続する複数画素に亘って同色画素となるカラーコーディングを持つ画素部を具備する固体撮像素子の駆動方法であって、
前記画素部の各画素から読み出された信号電荷を各垂直画素列毎に垂直方向に転送する転送工程と、
前記転送工程で転送される信号電荷を前記複数画素に対応する各垂直画素列毎に一つの電荷検出手段によって電圧変換する変換工程と、
前記変換工程で変換された信号電圧を順次読み出す走査工程と
を含むことを特徴とする固体撮像素子の駆動方法。 - 前記転送工程では、前記複数画素に対応する各垂直画素列について前記一つの電荷検出手段への信号電荷の転送を同じタイミングで行う
ことを特徴とする請求項9記載の固体撮像素子の駆動方法。 - 前記画素部から信号電荷を読み出さないときに前記電荷検出手段の各々から出力される信号を記憶する記憶工程と、
前記画素部から信号電荷を読み出すときに前記一つの電荷検出手段から出力される信号と前記記憶工程で記憶した信号とを演算処理する演算工程と
を含むことを特徴とする請求項9記載の固体撮像素子の駆動方法。
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