JP4228755B2 - 固体撮像素子および固体撮像素子の駆動方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、固体撮像素子および固体撮像素子の駆動方法に関し、特に画素部の各画素から読み出した信号電荷を垂直転送部の後段に設けた電荷検出部で電気信号に変換し、当該電荷検出部から出力される信号を水平走査にて順次読み出す、いわゆる水平スキャン方式の固体撮像素子および当該固体撮像素子の駆動方法に関する。
【０００２】
【従来の技術】
従来、ＣＣＤ(Charge Coupled Device)型固体撮像素子で発生する雑音、特に出力アンプのＭＯＳトランジスタで発生する熱雑音を抑え、ＳＮ比の向上を図るために、各垂直ＣＣＤごとに電荷検出器を設けた構成の水平スキャン方式の固体撮像素子が提案されている（例えば、特許文献１参照）。
【０００３】
また、高画素数化に適し、かつ低消費電力化および高速駆動化を可能にするために、垂直ＣＣＤから出力される信号電荷を電気信号に変換する電荷検出手段を垂直ＣＣＤごとに設け、これら複数の電荷検出手段から出力される信号を順次走査して読み出す水平スキャン方式の固体撮像装置も提案されている（例えば、特許文献２参照）。
【０００４】
【特許文献１】
特開平６−９７４１４号公報
【特許文献２】
特開２００２−１３５６５６号公報
【０００５】
上記特許文献１，２に記載の各従来技術ではいずれも、奇数画素列と偶数画素列の各信号については時分割にて出力することになる。その理由は、通常、カラーコーディングが水平方向に連続する２画素の繰り返し、例えば水平方向２画素の色がＧ（緑）とＲ（赤）の組み合わせであればＧ，Ｒ，Ｇ，Ｒ，Ｇ，Ｒ，…となり、Ｂ（青）とＧの組み合わせであればＢ，Ｇ，Ｂ，Ｇ，Ｂ，Ｇ，…となることから、奇数画素列と偶数画素列の異なる色の画素信号が混ざり合わないようにするためである。
【０００６】
ところで、近年、静止画機能付きカムコーダにおいては、２００万画素以上の静止画対応の撮像素子からＮＴＳＣ方式やＰＡＬ方式に準拠した動画信号を得るようにしている。具体的には、固体撮像素子を動画用と静止画用に兼用する際、動画時は画素信号を加算したり、間引き処理を行うことにより、空間サンプリング周波数を下げてＮＴＳＣ方式やＰＡＬ方式などの放送用信号としている。
【０００７】
例えば、ＮＴＳＣ方式では、水平７２０×垂直４８０がフォーマットとなっている。これに対して、デジタルスチルカメラでは、水平１６００×垂直１２００などがフォーマットとなっており、ＮＴＳＣ方式よりもはるかに多画素である。したがって、デジタルスチルカメラのフォーマットの信号について、動画時は画素信号の加算や間引きを行うことにより、ＮＴＳＣ方式やＰＡＬ方式に準拠した動画信号を得ることができるのである。
【０００８】
【発明が解決しようとする課題】
上述したように、２００万画素以上の多画素の撮像素子からＮＴＳＣ方式やＰＡＬ方式に準拠した動画信号を得るときなどにおいて、当該撮像素子として先述した各従来技術に係る水平スキャン方式の固体撮像素子を用いて、時分割で各画素信号を独立に読み出すものとすると、撮像素子の駆動周波数が異常に高くなってしまうとともに、静止画用途では秒間の連写枚数が少なくなってしまうという課題がある。
【０００９】
ところで、固体撮像素子を動画用と静止画用に兼用する場合において、動画時に水平方向の２画素間で画素信号を加算する水平２画素加算については、水平ＣＣＤ構造の撮像素子の分野では既存の技術である。この水平ＣＣＤ構造の撮像素子において、静止画時の独立読み出しと動画時の混合（加算）読み出しを併用できるようにすると、混合時に垂直ＣＣＤから水平ＣＣＤへ信号電荷を転送するタイミングに奇数画素列と偶数画素列で時間的なずれが生じることになる。このタイミングのずれは、水平ＣＣＤ構造の撮像素子では、垂直ＣＣＤから水平ＣＣＤへの転送効率が良いため特に問題にはならない。
【００１０】
しかしながら、先述した各従来技術に係る水平スキャン方式の固体撮像素子において、静止画時の独立読み出しと動画時の混合読み出しを併用できるようにすると、垂直ＣＣＤごとに設けられている電荷検出部の後段にＣＤＳ(Correlated Double Sampling;相関二重サンプリング)回路を配置した場合に、垂直ＣＣＤからの出力タイミングが奇数画素列と偶数画素列で時間的なずれが生じることにより、ＣＤＳ回路内のコンデンサを充放電する時間に奇数画素列と偶数画素列で差が生じるため、チャージが１００％効率の場合は問題ないが、１００％効率でない場合に、垂直ＣＣＤからの出力タイミングのずれが垂直画素列間の感度差（ゲイン差）や非線形差（リニアリティ差）となってしまう。
【００１１】
また、デジタルスチルカメラ用の撮像素子のカラーコーディングとしては、図８（Ａ）に示す水平２×垂直２のベイヤー配列が一般的である。ベイヤー配列のカラーコーディングを持つ撮像素子において、水平２画素加算でダウンサンプリングを行うと、図８（Ｂ）から明らかなように、色の重心が等間隔にならないため、換言すればサンプリングポイントが等間隔にならないため、斜め方向の解像度が低下したり、色の偽信号が発生するという課題がある。
【００１２】
本発明は、上記課題に鑑みてなされたものであり、その目的とするところは、水平スキャン方式を採る場合において、動画時の空間ダウンサンプリングを効果的に行い、駆動周波数の低減を図ることが可能な固体撮像素子および固体撮像素子の駆動方法を提供することにある。
【００１３】
【課題を解決するための手段】
本発明による固体撮像素子は、画素が二次元状に配列されるとともに、水平方向に連続する複数画素に亘って同色画素となるカラーコーディングを持つ画素部と、前記画素部の各垂直画素列毎に設けられ、各画素から読み出された信号電荷を垂直方向に転送する電荷転送部と、前記複数画素に対応する各垂直画素列に対して一つずつ設けられ、前記電荷転送部からの信号電荷を電圧変換する電荷検出手段と、前記電荷検出手段から出力される信号を順次読み出す走査手段とを具備する構成となっている。
【００１４】
上記構成の固体撮像素子において、画素部のカラーコーディングが水平方向に連続する複数画素に亘って同色画素となるコーディングであることから、同色画素の各信号電荷を時分割独立で読み出さなくても、複数画素に対応する各垂直画素列毎に一つの電荷検出手段によって同色の信号電荷を加算できる。時分割独立で読み出しを行わなくても良いことで、動画時の空間ダウンサンプリングを効果的に行うことができ、撮像素子の駆動周波数を低減できる。また、複数画素に対応する各垂直画素列に対して電荷検出手段を一つずつ設ければ良いため、電荷検出手段の数を大幅に削減できる。
【００１５】
本発明による固体撮像素子の駆動方法は、画素が二次元状に配列されるとともに、水平方向に連続する複数画素に亘って同色画素となるカラーコーディングを持つ画素部を具備する固体撮像素子の駆動方法であって、前記画素部の各画素から読み出された信号電荷を各垂直画素列毎に垂直方向に転送する転送工程と、前記転送工程で転送される信号電荷を前記複数画素に対応する各垂直画素列毎に一つの電荷検出手段によって電圧変換する変換工程と、前記変換工程で変換された信号電圧を順次読み出す走査工程とを含んでいる。
【００１６】
かかる固体撮像素子の駆動方法において、水平方向に連続する複数画素に亘って同色画素となるカラーコーディングの下で、複数画素に対応する各垂直画素列毎に一つの電荷検出手段によって加算することにより、同色画素の各信号電荷を時分割独立で読み出さなくても、同色の信号電荷を加算できる。時分割独立で読み出しを行わなくても良いことで、動画時の空間ダウンサンプリングを効果的に行うことができ、撮像素子の駆動周波数を低減できる。
【００１７】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して詳細に説明する。本実施形態では、例えばインターライン転送方式を採用した固体撮像素子に適用する場合を例に挙げて説明するが、これに限られるものではなく、フレームトランスファ転送方式等、他の転送方式を採用した固体撮像素子にも適用可能である。
【００１８】
図１は、本発明の一実施形態に係る固体撮像素子の構成例の概略を示すブロック図である。本実施形態に係る固体撮像素子は例えばＣＣＤ型固体撮像素子であり、画素で光電変換された信号電荷を垂直ＣＣＤ（垂直転送部）で垂直方向に転送し、垂直ＣＣＤの後段に設けられた電荷検出部で電圧変換して得られる各信号電圧を水平走査にて順次読み出す水平スキャン方式を採用している。
【００１９】
図１において、半導体基板１０上には画素部２０と共に、垂直出力部３０、信号処理部４０、水平出力部５０および後段信号処理部６０が搭載されている。ただし、後段信号処理部６０については、半導体基板１０外に設けることも可能である。画素部２０は、半導体基板１０上に行列状に多数二次元配列されたフォトダイオード等からなる光電変換素子（画素）２１と、この画素配列に対して垂直画素列ごとに配された垂直ＣＣＤ２２とを有する構成となっている。
【００２０】
画素部２０の入射面側には、カラーフィルタやオンチップレンズ（共に図示せず）が設けられる。本実施形態に係る固体撮像素子においては、カラーフィルタのカラーコーディングを特長の一つとしている。具体的には、水平方向に連続する複数画素に亘って同色画素となるカラーコーディングを持つカラーフィルタを用いるようにしている。一例として、図２に示すように、ある行でＲ，Ｒ，Ｇ，Ｇ，Ｒ，Ｒ，Ｇ，Ｇ，…、次の行でＧ，Ｇ，Ｂ，Ｂ，Ｇ，Ｇ，Ｂ，Ｂ，…という具合に、水平２画素連続同色画素の４画素繰り返し、垂直２画素繰り返しのカラーコーディングが挙げられる。
【００２１】
この画素部２０において、光電変換素子２１は、受光した光を露光期間に亘って光電変換し、光電変換によって発生する信号電荷を蓄積する。垂直ＣＣＤ２２は、光電変換素子２１の各々から読み出される信号電荷を、例えば６相のクロックパルスＶφ１〜Ｖφ６によって駆動されることで垂直方向に転送し、垂直出力部３０に順に供給する。
【００２２】
垂直出力部３０は、隣り合う複数本、例えば水平２画素連続同色画素の４画素繰り返しのカラーコーディングに対応して２本の垂直ＣＣＤ２２を単位として設けられた出力ゲート部３１と、この出力ゲート部３１を通して供給される信号電荷を検出し、この検出した信号電荷を信号電圧に電圧変換する電荷検出部、例えばＦＤ（フローティングディフュージョン）部３２とから構成されている。
【００２３】
図３は、出力ゲート部３１の構成例の概略を示す平面パターン図である。ここでは、水平２画素加算の場合を例に挙げて示している。
【００２４】
図３から明らかなように、一列おきの垂直画素列、即ち奇数（ＯＤＤ）画素列（もしくは、偶数（ＥＶＥＮ）画素列）にのみ第１ストレージゲート（ＳＴＧ）部３１１および第１ホールドゲート（ＨＬＤ）部３１２が設けられている。第１ホールドゲート部３１２の後段にはさらに、各垂直画素列に対して共通に第２ストレージゲート部３１３および第２ホールドゲート部３１４が設けられている。第１，第２ストレージゲート部３１１，３１３の各ゲート電極には第１，第２ストレージゲートパルスφＳＴＧ１，φＳＴＧ２がそれぞれ与えられ、第１，第２ホールドゲート部３１２，３１４の各ゲート電極には第１，第２ホールドゲートパルスφＨＬＤ１，φＨＬＤ２がそれぞれ与えられる。
【００２５】
第１ストレージゲート部３１１および第１ホールドゲート部３１２は、隣り合う水平２画素の信号電荷をＦＤ部３２で加算する際には、奇数画素列の信号電荷に対する転送動作を行って偶数画素列の信号電荷と並行して転送し、また奇数画素列および偶数画素列の各信号電荷を独立に読み出す際には、奇数画素列の信号電荷と偶数画素列の信号電荷とを時間的にずらしたタイミングで転送する時分割読み出しの機能を持っている。具体的には、垂直ＣＣＤ２２から同じタイミングで転送されてくる１ライン分の信号電荷のうち、奇数画素列の信号電荷が第１ストレージゲート部３１１および第１ホールドゲート部３１２に蓄積・ホールドされ、その間に偶数画素列の信号電荷が転送出力される。その後、第１ストレージゲート部３１１および第１ホールドゲート部３１２による蓄積・ホールド状態が解除されることによって奇数画素列の信号電荷が転送出力される。
【００２６】
第２ストレージゲート部３１３および第２ホールドゲート部３１４は、奇数画素列および偶数画素列の各信号電荷を独立に読み出す際には、時分割で読み出される奇数画素列の信号電荷と偶数画素列の信号電荷とを常に一定のタイミングでＦＤ部３２に転送し、また隣り合う水平２画素の信号電荷をＦＤ部３２で加算する際には、第１ストレージゲート部３１１および第１ホールドゲート部３１２の作用によって時分割読み出しされた奇数画素列および偶数画素列の各信号電荷を同時化し、同じタイミングでＦＤ部３２に転送する同時化手段としての機能を持っている。
【００２７】
ここで、上記構成の出力ゲート部３１における水平２画素加算時の同時化のための動作について、図４のタイミングチャートを用いて説明する。図４には、第１，第２ストレージゲートパルスφＳＴＧ１，φＳＴＧ２および第１，第２ホールドゲートパルスφＨＬＤ１，φＨＬＤ２のタイミング関係が示されている。
【００２８】
先ず、第１ストレージゲートパルスφＳＴＧ１が高レベル（以下、「“Ｈ”レベル」と記す）になると（時刻ｔ１１）、第１ストレージゲート部３１１のポテンシャルが深い状態になるため、垂直ＣＣＤ２２の最終転送段から転送されてくる信号電荷のうち、奇数画素列の信号電荷のみが第１ストレージゲート部３１１に溜められる。このとき、第１ホールドゲートパルスφＨＬＤ１が低レベル（以下、「“Ｌ”レベル」と記す）であり、第１ホールドゲート部３１２のポテンシャルが浅い状態にあるため、奇数画素列の信号電荷は当該第１ホールドゲート部３１２によって第１ストレージゲート部３１１にホールドされた状態にある。
【００２９】
また、偶数画素列の信号電荷についてはそのまま出力される。このとき、第２ストレージゲートパルスφＳＴＧ２が“Ｌ”レベルであり、第２ストレージゲート部３１３のポテンシャルが浅い状態にあるため、偶数画素列の信号電荷は第２ストレージゲート部３１３の直前でホールドされる。この第１ストレージゲート部３１１および第１ホールドゲート部３１２の作用により、時分割読み出しを実現している。
【００３０】
次に、第１ホールドゲートパルスφＨＬＤ１が“Ｈ”レベルになると（時刻ｔ１２）、第１ホールドゲート部３１２のポテンシャルが深くなり、奇数画素列の信号電荷に対するホールド状態が解除されるため、第１ストレージゲート部３１１に溜まっていた信号電荷が第１ホールドゲート部３１２へ移動し始める。次いで、第２ストレージゲートパルスφＳＴＧ２が“Ｈ”レベルになると（時刻ｔ１３）、第２ストレージゲート部３１３のポテンシャルが深くなるため、第１ストレージゲート部３１１に溜まっていた奇数画素列の信号電荷が第２ストレージゲート部３１３まで広がる。
【００３１】
また、それまで第２ストレージゲート部３１３の直前でホールドされていた偶数画素列の信号電荷が第２ストレージゲート部３１３に溜められる。このとき、第２ホールドゲートパルスφＨＬＤ２が“Ｌ”レベルであり、第２ホールドゲート部３１４のポテンシャルが浅い状態にあるため、奇数画素列および偶数画素列の各信号電荷は、当該第２ホールドゲート部３１４によって第２ストレージゲート部３１３にホールドされた状態にある。
【００３２】
続いて、第１ストレージゲートパルスφＳＴＧ１が“Ｌ”レベルになる（時刻ｔ１４）。第１ストレージゲート部３１１の信号電荷が全て第１ホールドゲート部３１２および第２ストレージゲート部３１３へ押し出される。その後、第２ホールドゲートパルスφＨＬＤ２が“Ｈ”レベルになると（時刻ｔ１５）、第２ホールドゲート部３１４のポテンシャルが深くなるため、第２ストレージゲート部３１３に溜まっていた奇数画素列および偶数画素列の各信号電荷が一斉にＦＤ部３２へ出力され始める。
【００３３】
そして、第１ホールドゲートパルスφＨＬＤ１が“Ｌ”レベルになり（時刻ｔ１６）、次に第２ストレージゲートパルスφＳＴＧ２が“Ｌ”レベルになり（時刻ｔ１７）、最後に第２ホールドゲートパルスφＨＬＤ２が“Ｌ”レベルになると（時刻ｔ１８）、奇数画素列および偶数画素列の各信号電荷のＦＤ部３２への転送が全て完了する。すなわち、第２ストレージゲート部３１３および第２ホールドゲート部３１４は、第１ストレージゲート部３１１および第１ホールドゲート部３１２により時分割読み出しされた奇数画素列および偶数画素列の各信号電荷を同じタイミングでＦＤ部３２に転送する。
【００３４】
なお、本構成例では、第１ホールドゲート部３１２の後段に、第２ストレージゲート部３１３および第２ホールドゲート部３１４を設けるとしたが、第２ストレージゲート部３１３を省略し、第２ホールドゲート部３１４で奇数画素列および偶数画素列の各信号電荷をホールドすることによっても各信号電荷をＦＤ部３２に転送するタイミングを同時化することが可能である。
【００３５】
続いて、垂直出力部３０のＦＤ部３２について説明する。ＦＤ部３２は、出力ゲート部３１に対して１対１の関係、即ち隣り合う２本の垂直ＣＣＤ２２に対して一つずつ設けられ、奇数画素列および偶数画素列の各信号電荷が出力ゲート部３１によって時間差をもって転送される場合にはそれらを時分割にて処理して各信号電荷の電荷量に応じた電圧値の信号電圧に変換して出力し、出力ゲート部３１によって同時化されて転送される場合には奇数画素列および偶数画素列の各信号電荷を加算（混合）し、その加算した信号電荷の電荷量に応じた電圧値の信号電圧に変換して出力する。
【００３６】
再び図１において、信号処理部４０は、ＦＤ部３２に対して１対１の関係、即ち隣り合う２本の垂直ＣＣＤ２２に対して一つずつ設けられ、ＦＤ部３２から出力される信号電圧中に含まれるノイズ成分を除去するノイズ除去手段、例えばＣＤＳ回路４１を少なくとも有する構成となっている。ＣＤＳ回路４１は、サンプルホールド用のコンデンサを有し、ＦＤ部３２からの出力信号波形のフィードスルーに含まれるノイズと信号に含まれるノイズが相関を持っていることを利用してノイズを減少させるものである。このＣＤＳ回路４１としては、周知の回路構成のものを用いることができる。
【００３７】
ここで、コンデンサの容量を大きくする程、ノイズ除去の効果を上げることができるが、その分だけＣＤＳ回路４１を配置する場合にコンデンサの面積が問題になる。これに対し、本実施形態に係る固体撮像素子では、隣り合う例えば２本の垂直ＣＣＤ２２に対してＣＤＳ回路４１を一つずつ設けた構成を採っているため、コンデンサの数を半減できるとともに、水平方向に配置スペースを確保できる。これにより、ＣＤＳ回路４１を垂直画素列の２列分に亘って配置できることになるため、特に垂直方向のパターンレイアウトを縮小できる。また、配置スペースに余裕ができる分だけコンデンサの容量を大きく設計できるため、ＣＤＳ回路４１のノイズ除去の効果を上げることができる。
【００３８】
なお、ここでは、ＣＤＳ回路４１をＦＤ部３２に対して１対１の関係に配置するとしたが、これに限られるものではなく、複数のＦＤ部３２に対してＣＤＳ回路４１を一つずつ設け、スイッチ手段などを用いて複数のＦＤ部３２の各出力信号を時分割でＣＤＳ回路４１に与えるようにすることも可能である。これによれば、コンデンサの数をさらに削減できるとともに、水平方向に配置スペースをさらに広く確保できるため、特に垂直方向のパターンレイアウトをさらに縮小できることになる。
【００３９】
水平出力部５０は、水平走査回路５１および水平出力回路５２を有する構成となっている。水平走査回路５１はシフトレジスタ等によって構成され、水平走査パルスを所定の周期で順次出力する。水平出力回路５２は、水平走査回路５１から順次出力される水平走査パルスに同期して、信号処理部４０を通して供給される１ライン分の信号電圧を順次選択して出力する。
【００４０】
後段信号処理部６０は、出力アンプ６１、サンプルホールド（Ｓ／Ｈ）回路６２、メモリ（記憶手段）６３および演算回路６４を有する構成となっている。出力アンプ６１は、水平出力回路５２から順次出力される信号電圧を増幅する。サンプルホールド回路６２は、出力アンプ６１から出力される信号電圧をサンプルホールドパルスφＳＨに同期してサンプルホールドする。メモリ６３は、サンプルホールド回路６２でサンプルホールドされた信号電圧をメモリ電圧として記憶する。メモリ６３には、メモリ電圧がＦＤ部３２の各々に対応して記憶されることになる。
【００４１】
ここで、サンプルホールドパルスφＳＨは、画素部２０から信号電荷を読み出さない期間（以下、「電荷非読み出し期間」と記す）でのみサンプルホールド回路６２に与えられるとともに、水平走査回路５２の水平走査に同期したパルス信号である。これにより、電荷非読み出し期間では、ＦＤ部３２からＣＤＳ回路４１を経た後水平走査回路５２による走査の下に水平出力回路５１および出力アンプ６１を通して順次出力される信号電圧がサンプルホールド回路６２でサンプルホールドされ、メモリ６３に記憶されることになる。
【００４２】
したがって、メモリ６３に記憶されるメモリ電圧は、画素部２０の各光電変換素子２１で光電変換される信号電荷の電荷量に全く依存せず、ＦＤ部３２個々の特性バラツキ（特に、ゲインのバラツキ）に依存し、ＦＤ部３２個々の特性バラツキによる出力誤差だけを含んだものとなる。因みに、電荷非読み出し期間においては、垂直ＣＣＤ２２に対してクロックパルスＶφ１〜Ｖφ６を与えないようにすることで、光電変換素子２１からの信号電荷の読み出しおよび垂直ＣＣＤ２２による電荷転送が実行されないため、画素部２０から信号電荷を読み出さないように制御することができる。
【００４３】
演算回路６４は、画素部２０から信号電荷を読み出す期間（以下、「電荷読み出し期間」と記す）において、ＦＤ部３２からＣＤＳ回路４１を経た後水平走査回路５２による走査の下に水平出力回路５１および出力アンプ６１を通して順次出力される信号電圧と、メモリ６３に記憶されているメモリ電圧とを演算処理する。ここで、電荷読み出し期間に出力アンプ６１から出力される信号電圧は、当然のことながら、画素部２０の各光電変換素子２１で光電変換される信号電荷の電荷量に依存するとともに、ＦＤ部３２個々の特性バラツキによる出力誤差成分を含んだものとなる。
【００４４】
演算回路６４は、電荷読み出し期間に出力アンプ６１から出力される信号電圧とメモリ６３から読み出されるメモリ電圧とを演算処理、例えば減算処理することにより、信号電圧のレベル（特に、黒レベル）の補正を行う。この補正処理により、画素部２０から読み出される信号電荷に基づく信号成分の中から、ＦＤ部３２個々の特性バラツキによる出力誤差成分を取り除くことができる。この補正処理後の信号電圧は、ＣＣＤ撮像信号Ｖｏｕｔとして半導体基板１０の外部に出力される。
【００４５】
このように、画素部２０から信号電荷を読み出さないときにＦＤ部３２の各々から出力される信号電圧をメモリ６３に記憶しておき、画素部２０から信号電荷を読み出すときにＦＤ部３２の各々から出力される信号電圧と、メモリ６３に予め記憶されている対応する信号電圧とを演算処理することにより、画素部２０から読み出される信号電荷に基づく信号成分の中から、スジ状ノイズの発生の要因となるＦＤ部３２個々の特性バラツキによる出力誤差成分を取り除くことができる。これにより、個々のＦＤ部３２ごとに基準レベルの合わせ込みのための調整を行わなくても、スジ状ノイズの発生を防止することができる。
【００４６】
以上説明した本実施形態に係る水平スキャン方式の固体撮像素子においは、画素部２０が例えば水平１６００×垂直１２００の多画素の構成となっており、例えば静止画機能付きカムコーダに対して静止画対応の撮像デバイスとして用いられる。この水平スキャン方式の固体撮像素子において、静止画モード時には、水平１６００×垂直１２００の各画素の信号電荷が各画素独立に読み出される（静止画独立読み出し）。
【００４７】
ただし、本実施形態に係る水平スキャン方式の固体撮像素子では、隣り合う２本の垂直ＣＣＤ２２に対してＦＤ部３２およびＣＤＳ回路４１が一つずつ設けられている。そのため、図３に示す出力ゲート部３１では、第１ストレージゲート部３１１および第１ホールドゲート部３１２による時分割読み出しが行われる。第１ストレージゲート部３１１および第１ホールドゲート部３１２による時分割読み出しの動作は先述した通りである。
【００４８】
すなわち、垂直ＣＣＤ２２によって転送されてくる１ライン分の信号電荷のうち、奇数画素列の信号電荷を第１ストレージゲート部３１１に溜めておき、偶数画素列の信号電荷のみを出力する。その後、第１ホールドゲート部３１２によるホールド状態を解除することによって第１ストレージゲート部３１１に溜めておいた奇数画素列の信号電荷を転送して出力する。このようにして時分割読み出しされた奇数画素列および偶数画素列の各信号電荷は、第２ストレージゲート部３１３および第２ホールドゲート部３１４により、常に一定のタイミングで交互に共通のＦＤ部３２に転送される。
【００４９】
そして、このＦＤ部３２で交互に信号電圧に変換され、さらにＣＤＳ回路４１で交互にノイズ除去の処理が行われて水平出力回路５２に出力される。水平出力回路５２は、水平走査回路５１による走査により、最初に偶数画素列の画素信号を順に出力し、次いで奇数画素列の画素信号を順に出力する。別々に出力された偶数画素列および奇数画素列の各画素信号は、外部の信号処理回路において画素部２０の画素配列に対応した並びに並び替える処理が行われる。
【００５０】
一方、この静止画対応の撮像素子からＮＴＳＣ方式やＰＡＬ方式に準拠した動画信号を得る動画モード時には、水平方向および垂直方向において信号電荷の加算や間引き処理を行うことによって空間サンプリング周波数を下げる処理が行われる。一例として、水平１６００×垂直１２００の画素の情報を、加算処理を行うことによって水平方向については１／２に、垂直方向については１／３にダウンサンプリングするものとする。
【００５１】
ここで、ＮＴＳＣ方式のフォーマットは水平７２０×垂直４８０であり、ＰＡＬ方式のフォーマットは水平７２０×垂直５７５である。したがって、水平１６００の画素の情報を１／２にダウンサンプリングしても水平８００の情報量があり、ＮＴＳＣ／ＰＡＬの水平７２０を網羅できる。また、垂直１２００の画素の情報を１／３にダウンサンプリングしても垂直４００の情報量があり、ＰＡＬの片フィールド２８７．５（＝５７５／２）ラインよりも高い空間周波数を持つので、動画として十分な解像度を得ることができる。
【００５２】
このようにして、ダウンサンプリングによって得られた水平８００、垂直４００の各情報量については、外部のデジタル信号処理系において、水平７２０、垂直２８７．５（ＰＡＬの場合）の各情報量に変換する信号処理がデジタル的に行われることになる。
【００５３】
以下に、水平方向および垂直方向のダウンサンプリングの際の動作の一例について説明する。なお、水平方向では１／２のダウンサンプリングを行い、垂直方向では１／３のダウンサンプリングを行うものとする。
【００５４】
先ず、水平方向の１／２ダウンサンプリングについて説明する。この場合、図３に示す出力ゲート部３１において、垂直ＣＣＤ２２から転送されてくる１ライン分の信号電荷のうち、奇数画素列の信号電荷については第１ストレージゲート部３１１および第１ホールドゲート部３１２による転送動作を経ることにより、その転送動作に要する時間だけ偶数画素列の信号電荷よりも遅れて第２ストレージゲート部３１３に到達することになるが、第２ストレージゲート部３１３および第２ホールドゲート部３１４によって同時化されることにより、奇数画素列および偶数画素列の各信号電荷は同じタイミングでＦＤ部３２に転送される。
【００５５】
このように、同時化されて読み出された水平２画素の信号電荷は、ＦＤ部３２において加算（混合）され、１／２にダウンサンプリングされる。この加算された水平２画素の信号電荷は、ＦＤ部３２で信号電圧に変換され、さらにＣＤＳ回路４１でノイズ除去の処理が行われて水平出力回路５２に出力される。水平出力回路５２は、水平走査回路５１による走査により、１／２にダウンサンプリングされた１ライン分の画素信号を順に出力する。
【００５６】
ここで、画素部２０に配されたカラーフィルタ（図示せず）は、水平２画素連続同色画素の４画素繰り返し、垂直２画素繰り返しのカラーコーディングを持っている（図２参照）。このカラーコーディングの下に、水平２画素に対してＦＤ部３２を一つ配置して当該ＦＤ部３２で水平２画素加算を行うことにより、図５に示すように、色の重心、即ちサンプリングポイントを等間隔にすることができる。これにより、斜め解像度が低下したり、色の偽信号が発生したりする問題を無くすことができる。
【００５７】
続いて、垂直方向の１／３ダウンサンプリングについて説明する。この垂直１／３のダウンサンプリングは、例えば６相（Ｖφ１〜Ｖφ６）駆動の垂直ＣＣＤ２２内において実行されることになる。すなわち、垂直２画素繰り返しのカラーコーディングでは、同一の垂直画素列について１ライン（１行）おきに同じ色が配置されるため、１ラインおきに３ライン分の信号電荷を加算するいわゆる飛び越し３ライン加算により、色の重心を等間隔とした１／３ダウンサンプリングが行われる。
【００５８】
以下、垂直１／３のダウンサンプリングの具体的な動作について説明する。垂直ＣＣＤ２２では、画素部２０の各画素に対して一対ずつ転送電極が配され、これら転送電極対には６相のクロックパルスＶφ１〜Ｖφ６が２相ずつ、即ちＶφ１とＶφ２、Ｖφ３とＶφ４、Ｖφ５とＶφ６が割り当てられる。そして、一般的に、クロックパルスＶφ１，Ｖφ３，Ｖφ５が印加される転送電極が、画素から信号電荷を読み出す読み出しゲート電極を兼ねていることから、クロックパルスＶφ１，Ｖφ３，Ｖφ５は高、中、低の３値をとり、高レベルのパルスが読み出しパルスとなる。
【００５９】
ここで、水平２画素連続同色画素の４画素繰り返し、垂直２画素繰り返しのカラーコーディングに対して、例えば図６（Ａ）に示すようにクロックパルスＶφ１，Ｖφ３，Ｖφ５が割り当てられているものとして、図７のタイミングチャートを用いて垂直１／３のダウンサンプリングについて具体的に説明する。
【００６０】
以下の説明においては、クロックパルスＶφ１，Ｖφ３，Ｖφ５については、高レベルになることを読み出しパルスが立つと呼び、中レベル、低レベルをそれぞれ“Ｈ”レベル、“Ｌ”レベルと呼ぶものとする。また、クロックパルスＶφ２，Ｖφ４，Ｖφ６については、クロックパルスＶφ１，Ｖφ３，Ｖφ５の中レベル、低レベルに相当する各レベルをそれぞれ“Ｈ”レベル、“Ｌ”レベルと呼ぶものとする。
【００６１】
先ず、１相目のクロックパルスＶφ１が“Ｌ”レベル、４相目〜６相目のクロックパルスＶφ４〜Ｖφ６が“Ｈ”レベルの状態において、３相目のクロックパルスＶφ３に読み出しパルスが立つと同時に、２相目のクロックパルスＶφ２が“Ｌ”レベルになると（時刻ｔ２１）、クロックパルスＶφ３が印加されるラインの各画素の信号電荷（図６（Ａ）では、２，５，８ライン目の各画素の信号電荷）が垂直ＣＣＤ２２に読み出される。
【００６２】
ここでは、説明を簡略化するために、図６（Ａ）において、１列目の５ライン目の画素Ｇ５１、３ライン目の画素Ｇ３１、１ライン目の画素Ｇ１１の３画素の各信号電荷について飛び越し３ライン加算する場合を例に採って説明するものとする。
【００６３】
３相目のクロックパルスＶφ３の読み出しパルスが消滅するのと同時に、１相目のクロックパルスＶφ１が“Ｈ”レベルになり（時刻ｔ２２）、以降３相目のクロックパルスＶφ３が“Ｌ”レベル（時刻ｔ２３）、２相目のクロックパルスＶφ２が“Ｈ”レベル（時刻ｔ２４）、４相目のクロックパルスＶφ４が“Ｌ”レベル（時刻ｔ２５）、３相目のクロックパルスＶφ３が“Ｈ”レベル（時刻ｔ２６）、５相目のクロックパルスＶφ５が“Ｌ”レベル（時刻ｔ２７）、４相目のクロックパルスＶφ４が“Ｈ”レベル（時刻ｔ２８）にそれぞれ順次遷移することで、５ライン目の画素Ｇ５１の信号電荷が３ライン目まで転送され、“Ｈ”レベルにある１，２相目のクロックパルスＶφ１，Ｖφ２が印加される転送電極対の下に蓄積される。
【００６４】
次いで、１相目のクロックパルスＶφ１に読み出しパルスが立つと同時に、６相目のクロックパルスＶφ６が“Ｌ”レベルになると（時刻ｔ２９）、３ライン目の画素Ｇ３１の信号電荷が垂直ＣＣＤ２２に読み出される。これにより、５ライン目の画素Ｇ５１と３ライン目の画素Ｇ３１の各信号電荷が飛び越し２ライン加算されたことになる。
【００６５】
その後、１相目のクロックパルスＶφ１の読み出しパルスが消滅するのと同時に、５相目のクロックパルスＶφ５が“Ｈ”レベルになり（時刻ｔ３０）、以降１相目のクロックパルスＶφ１が“Ｌ”レベル（時刻ｔ３１）、６相目のクロックパルスＶφ６が“Ｈ”レベル（時刻ｔ３２）、２相目のクロックパルスＶφ２が“Ｌ”レベル（時刻ｔ３３）、１相目のクロックパルスＶφ１が“Ｈ”レベル（時刻ｔ３４）、３相目のクロックパルスＶφ３が“Ｌ”レベル（時刻ｔ３５）、２相目のクロックパルスＶφ２が“Ｈ”レベル（時刻ｔ３６）にそれぞれ順次遷移することで、５ライン目、３ラインの画素Ｇ５１，Ｇ３１の加算された信号電荷が１ライン目まで転送され、“Ｈ”レベルにある５，６相目のクロックパルスＶφ５，Ｖφ６が印加される転送電極対の下に蓄積される。
【００６６】
次いで、５相目のクロックパルスＶφ５に読み出しパルスが立つと同時に、４相目のクロックパルスＶφ４が“Ｌ”レベルになると（時刻ｔ３７）、１ライン目の画素Ｇ１１の信号電荷が垂直ＣＣＤ２２に読み出される。これにより、５ライン目、３ラインの画素Ｇ５１，Ｇ３１の加算された信号電荷がさらに１ライン目の画素Ｇ１１の信号電荷と加算され、その結果、図６（Ｂ）に示すように、５ライン目の画素Ｇ５１、３ライン目の画素Ｇ３１および１ライン目の画素Ｇ１１の各信号電荷が飛び越し３ライン加算されることになる。
【００６７】
このように、垂直２画素繰り返しのカラーコーディングの下に、垂直ＣＣＤ２２を例えば６相（Ｖφ１〜Ｖφ６）駆動とし、１ラインおきに３ライン分の信号電荷を加算する飛び越し３ライン加算を行うことにより、色の重心を等間隔とした１／３ダウンサンプリングを実現できることになる。
【００６８】
上述したように、水平スキャン方式の固体撮像素子において、画素部２０のカラーコーディングを、水平方向に連続する複数画素に亘って同色画素となるコーディングとするとともに、複数画素に対応する各垂直画素列に対してＦＤ部３２を一つずつ配置して同色加算を行えるようにしたことで、動画時の空間ダウンサンプリングを効果的に行い、撮像素子の駆動周波数の低減を図ることできる。また、ＦＤ部３２の数を半減、またはそれ以上に削減できるため、ＦＤ部３２以降のパターンレイアウトがラフにできる。
【００６９】
また、静止画時の独立読み出しと動画時の混合読み出しとを併用できるようにした上記構成の固体撮像素子において、動画モードでの混合読み出し時には、奇数画素列の信号電荷が第１ストレージゲート部３１１および第１ホールドゲート部３１２による転送動作を経ることで、その分だけ偶数画素列の信号電荷よりも遅れて第２ストレージゲート部３１３に到達することになるが、第２ストレージゲート部３１３および第２ホールドゲート部３１４によって同時化するようにしていることにより、奇数画素列および偶数画素列の各信号電荷を同じタイミングでＦＤ部３２に転送することができるため、奇数画素列と偶数画素列で時間的なずれを無くすことができる。
【００７０】
ここで、奇数画素列の信号電荷が第１ストレージゲート部３１１および第１ホールドゲート部３１２による転送動作に要する時間だけ偶数画素列の信号電荷よりも遅れてＦＤ部３２に転送された場合について考える。ＦＤ部３２は、信号電荷が転送された時点で順次信号電圧に変換してＣＤＳ回路４１に供給する。したがって、ＣＤＳ回路４１では、信号電圧が供給された時点でコンデンサの充電が開始されるが、コンデンサのチャージが１００％効率でない場合には、先に供給される偶数画素列の信号電荷に基づく信号電圧については１００％充電できることになるが、遅れて供給される奇数画素列の信号電荷に基づく信号電圧については１００％充電できないことになる。したがって、奇数画素列と偶数画素列の各信号電圧のコンデンサへの充電比率が異なることになるため、垂直画素列間の感度差（ゲイン差）や非線形差（リニアリティ差）となってしまう。
【００７１】
これに対し、本実施形態に係る固体撮像素子では、奇数画素列および偶数画素列の各信号電荷を第２ストレージゲート部３１３および第２ホールドゲート部３１４によって同時化して同じタイミングでＦＤ部３２に転送するようにしていることにより、ＣＤＳ回路４１におけるコンデンサのチャージが１００％効率でない場合であっても、奇数画素列および偶数画素列の各信号電圧のコンデンサへの充電が同じタイミングで開始され、コンデンサへの充電比率が同じになるため、垂直画素列間の感度差や非線形差が生じることはない。
【００７２】
なお、上記実施形態では、水平方向に連続する複数画素に亘って同色画素となるカラーコーディングを持つカラー方式の固体撮像素子において、当該複数画素に対応する各垂直画素列に対して電荷検出手段を一つずつ設けることで、動画時の空間ダウンサンプリングを効果的に行い、撮像素子の駆動周波数の低減を図るとしたが、モノクロ方式の固体撮像素子においても、複数画素に対応する各垂直画素列に対して電荷検出手段を一つずつ設けることで、同様の作用効果を得ることができる。
【００７３】
また、上記実施形態では、水平２画素加算、飛び越し３ライン加算の場合を例に挙げて説明したが、水平３画素以上の加算、４ライン以上の加算によってダウンサンプリングを行う場合にも同様に適用可能である。
【００７４】
【発明の効果】
以上説明したように、本発明による固体撮像素子によれば、画素部のカラーコーディングが水平方向に連続する複数画素に亘って同色画素となるコーディングであることにより、同色画素の各信号電荷を時分割独立で読み出さなくても、複数画素に対応する各垂直画素列毎に一つの電荷検出手段によって同色の信号電荷を加算できるため、動画時の空間ダウンサンプリングを効果的に行い、撮像素子の駆動周波数の低減を図ることができ、また複数画素に対応する各垂直画素列に対して電荷検出手段を一つずつ設ければ良いため、電荷検出手段の数を大幅に削減できる。
【００７５】
本発明による固体撮像素子の駆動方法によれば、水平方向に連続する複数画素に亘って同色画素となるカラーコーディングの下で、複数画素に対応する各垂直画素列毎に一つの電荷検出手段によって加算することにより、同色画素の各信号電荷を時分割独立で読み出さなくても、同色の信号電荷を加算できるため、動画時の空間ダウンサンプリングを効果的に行い、撮像素子の駆動周波数の低減を図ることができる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る固体撮像素子の構成例の概略を示すブロック図である。
【図２】水平２画素連続同色画素の４画素繰り返し、垂直２画素繰り返しのカラーコーディングを示す図である。
【図３】出力ゲート部の構成例の概略を示す平面パターン図である。
【図４】出力ゲート部の動作説明に供するタイミングチャートである。
【図５】水平２画素連続同色画素の４画素繰り返し、垂直２画素繰り返しのカラーコーディングにおける水平２画素加算の説明図である。
【図６】水平２画素連続同色画素の４画素繰り返し、垂直２画素繰り返しのカラーコーディングにおける飛び越し３ライン加算の説明図である。
【図７】飛び越し３ライン加算の動作説明に供するタイミングチャートである。
【図８】従来技術の課題の説明図である。
【符号の説明】
１０…半導体基板、２０…画素部、２１…光電変換素子（画素）、２２…垂直ＣＣＤ、３０…垂直出力部、３１…出力ゲート部、３２…ＦＤ（フローティングディフュージョン）部、４０…信号処理部、４１…ＣＤＳ回路、５０…水平出力部、５１…水平出力回路、５２…水平走査回路、６０…後段信号処理部、６１…出力アンプ、６２…サンプルホールド回路、６３…メモリ、６４…演算回路
【発明の属する技術分野】
本発明は、固体撮像素子および固体撮像素子の駆動方法に関し、特に画素部の各画素から読み出した信号電荷を垂直転送部の後段に設けた電荷検出部で電気信号に変換し、当該電荷検出部から出力される信号を水平走査にて順次読み出す、いわゆる水平スキャン方式の固体撮像素子および当該固体撮像素子の駆動方法に関する。
【０００２】
【従来の技術】
従来、ＣＣＤ(Charge Coupled Device)型固体撮像素子で発生する雑音、特に出力アンプのＭＯＳトランジスタで発生する熱雑音を抑え、ＳＮ比の向上を図るために、各垂直ＣＣＤごとに電荷検出器を設けた構成の水平スキャン方式の固体撮像素子が提案されている（例えば、特許文献１参照）。
【０００３】
また、高画素数化に適し、かつ低消費電力化および高速駆動化を可能にするために、垂直ＣＣＤから出力される信号電荷を電気信号に変換する電荷検出手段を垂直ＣＣＤごとに設け、これら複数の電荷検出手段から出力される信号を順次走査して読み出す水平スキャン方式の固体撮像装置も提案されている（例えば、特許文献２参照）。
【０００４】
【特許文献１】
特開平６−９７４１４号公報
【特許文献２】
特開２００２−１３５６５６号公報
【０００５】
上記特許文献１，２に記載の各従来技術ではいずれも、奇数画素列と偶数画素列の各信号については時分割にて出力することになる。その理由は、通常、カラーコーディングが水平方向に連続する２画素の繰り返し、例えば水平方向２画素の色がＧ（緑）とＲ（赤）の組み合わせであればＧ，Ｒ，Ｇ，Ｒ，Ｇ，Ｒ，…となり、Ｂ（青）とＧの組み合わせであればＢ，Ｇ，Ｂ，Ｇ，Ｂ，Ｇ，…となることから、奇数画素列と偶数画素列の異なる色の画素信号が混ざり合わないようにするためである。
【０００６】
ところで、近年、静止画機能付きカムコーダにおいては、２００万画素以上の静止画対応の撮像素子からＮＴＳＣ方式やＰＡＬ方式に準拠した動画信号を得るようにしている。具体的には、固体撮像素子を動画用と静止画用に兼用する際、動画時は画素信号を加算したり、間引き処理を行うことにより、空間サンプリング周波数を下げてＮＴＳＣ方式やＰＡＬ方式などの放送用信号としている。
【０００７】
例えば、ＮＴＳＣ方式では、水平７２０×垂直４８０がフォーマットとなっている。これに対して、デジタルスチルカメラでは、水平１６００×垂直１２００などがフォーマットとなっており、ＮＴＳＣ方式よりもはるかに多画素である。したがって、デジタルスチルカメラのフォーマットの信号について、動画時は画素信号の加算や間引きを行うことにより、ＮＴＳＣ方式やＰＡＬ方式に準拠した動画信号を得ることができるのである。
【０００８】
【発明が解決しようとする課題】
上述したように、２００万画素以上の多画素の撮像素子からＮＴＳＣ方式やＰＡＬ方式に準拠した動画信号を得るときなどにおいて、当該撮像素子として先述した各従来技術に係る水平スキャン方式の固体撮像素子を用いて、時分割で各画素信号を独立に読み出すものとすると、撮像素子の駆動周波数が異常に高くなってしまうとともに、静止画用途では秒間の連写枚数が少なくなってしまうという課題がある。
【０００９】
ところで、固体撮像素子を動画用と静止画用に兼用する場合において、動画時に水平方向の２画素間で画素信号を加算する水平２画素加算については、水平ＣＣＤ構造の撮像素子の分野では既存の技術である。この水平ＣＣＤ構造の撮像素子において、静止画時の独立読み出しと動画時の混合（加算）読み出しを併用できるようにすると、混合時に垂直ＣＣＤから水平ＣＣＤへ信号電荷を転送するタイミングに奇数画素列と偶数画素列で時間的なずれが生じることになる。このタイミングのずれは、水平ＣＣＤ構造の撮像素子では、垂直ＣＣＤから水平ＣＣＤへの転送効率が良いため特に問題にはならない。
【００１０】
しかしながら、先述した各従来技術に係る水平スキャン方式の固体撮像素子において、静止画時の独立読み出しと動画時の混合読み出しを併用できるようにすると、垂直ＣＣＤごとに設けられている電荷検出部の後段にＣＤＳ(Correlated Double Sampling;相関二重サンプリング)回路を配置した場合に、垂直ＣＣＤからの出力タイミングが奇数画素列と偶数画素列で時間的なずれが生じることにより、ＣＤＳ回路内のコンデンサを充放電する時間に奇数画素列と偶数画素列で差が生じるため、チャージが１００％効率の場合は問題ないが、１００％効率でない場合に、垂直ＣＣＤからの出力タイミングのずれが垂直画素列間の感度差（ゲイン差）や非線形差（リニアリティ差）となってしまう。
【００１１】
また、デジタルスチルカメラ用の撮像素子のカラーコーディングとしては、図８（Ａ）に示す水平２×垂直２のベイヤー配列が一般的である。ベイヤー配列のカラーコーディングを持つ撮像素子において、水平２画素加算でダウンサンプリングを行うと、図８（Ｂ）から明らかなように、色の重心が等間隔にならないため、換言すればサンプリングポイントが等間隔にならないため、斜め方向の解像度が低下したり、色の偽信号が発生するという課題がある。
【００１２】
本発明は、上記課題に鑑みてなされたものであり、その目的とするところは、水平スキャン方式を採る場合において、動画時の空間ダウンサンプリングを効果的に行い、駆動周波数の低減を図ることが可能な固体撮像素子および固体撮像素子の駆動方法を提供することにある。
【００１３】
【課題を解決するための手段】
本発明による固体撮像素子は、画素が二次元状に配列されるとともに、水平方向に連続する複数画素に亘って同色画素となるカラーコーディングを持つ画素部と、前記画素部の各垂直画素列毎に設けられ、各画素から読み出された信号電荷を垂直方向に転送する電荷転送部と、前記複数画素に対応する各垂直画素列に対して一つずつ設けられ、前記電荷転送部からの信号電荷を電圧変換する電荷検出手段と、前記電荷検出手段から出力される信号を順次読み出す走査手段とを具備する構成となっている。
【００１４】
上記構成の固体撮像素子において、画素部のカラーコーディングが水平方向に連続する複数画素に亘って同色画素となるコーディングであることから、同色画素の各信号電荷を時分割独立で読み出さなくても、複数画素に対応する各垂直画素列毎に一つの電荷検出手段によって同色の信号電荷を加算できる。時分割独立で読み出しを行わなくても良いことで、動画時の空間ダウンサンプリングを効果的に行うことができ、撮像素子の駆動周波数を低減できる。また、複数画素に対応する各垂直画素列に対して電荷検出手段を一つずつ設ければ良いため、電荷検出手段の数を大幅に削減できる。
【００１５】
本発明による固体撮像素子の駆動方法は、画素が二次元状に配列されるとともに、水平方向に連続する複数画素に亘って同色画素となるカラーコーディングを持つ画素部を具備する固体撮像素子の駆動方法であって、前記画素部の各画素から読み出された信号電荷を各垂直画素列毎に垂直方向に転送する転送工程と、前記転送工程で転送される信号電荷を前記複数画素に対応する各垂直画素列毎に一つの電荷検出手段によって電圧変換する変換工程と、前記変換工程で変換された信号電圧を順次読み出す走査工程とを含んでいる。
【００１６】
かかる固体撮像素子の駆動方法において、水平方向に連続する複数画素に亘って同色画素となるカラーコーディングの下で、複数画素に対応する各垂直画素列毎に一つの電荷検出手段によって加算することにより、同色画素の各信号電荷を時分割独立で読み出さなくても、同色の信号電荷を加算できる。時分割独立で読み出しを行わなくても良いことで、動画時の空間ダウンサンプリングを効果的に行うことができ、撮像素子の駆動周波数を低減できる。
【００１７】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して詳細に説明する。本実施形態では、例えばインターライン転送方式を採用した固体撮像素子に適用する場合を例に挙げて説明するが、これに限られるものではなく、フレームトランスファ転送方式等、他の転送方式を採用した固体撮像素子にも適用可能である。
【００１８】
図１は、本発明の一実施形態に係る固体撮像素子の構成例の概略を示すブロック図である。本実施形態に係る固体撮像素子は例えばＣＣＤ型固体撮像素子であり、画素で光電変換された信号電荷を垂直ＣＣＤ（垂直転送部）で垂直方向に転送し、垂直ＣＣＤの後段に設けられた電荷検出部で電圧変換して得られる各信号電圧を水平走査にて順次読み出す水平スキャン方式を採用している。
【００１９】
図１において、半導体基板１０上には画素部２０と共に、垂直出力部３０、信号処理部４０、水平出力部５０および後段信号処理部６０が搭載されている。ただし、後段信号処理部６０については、半導体基板１０外に設けることも可能である。画素部２０は、半導体基板１０上に行列状に多数二次元配列されたフォトダイオード等からなる光電変換素子（画素）２１と、この画素配列に対して垂直画素列ごとに配された垂直ＣＣＤ２２とを有する構成となっている。
【００２０】
画素部２０の入射面側には、カラーフィルタやオンチップレンズ（共に図示せず）が設けられる。本実施形態に係る固体撮像素子においては、カラーフィルタのカラーコーディングを特長の一つとしている。具体的には、水平方向に連続する複数画素に亘って同色画素となるカラーコーディングを持つカラーフィルタを用いるようにしている。一例として、図２に示すように、ある行でＲ，Ｒ，Ｇ，Ｇ，Ｒ，Ｒ，Ｇ，Ｇ，…、次の行でＧ，Ｇ，Ｂ，Ｂ，Ｇ，Ｇ，Ｂ，Ｂ，…という具合に、水平２画素連続同色画素の４画素繰り返し、垂直２画素繰り返しのカラーコーディングが挙げられる。
【００２１】
この画素部２０において、光電変換素子２１は、受光した光を露光期間に亘って光電変換し、光電変換によって発生する信号電荷を蓄積する。垂直ＣＣＤ２２は、光電変換素子２１の各々から読み出される信号電荷を、例えば６相のクロックパルスＶφ１〜Ｖφ６によって駆動されることで垂直方向に転送し、垂直出力部３０に順に供給する。
【００２２】
垂直出力部３０は、隣り合う複数本、例えば水平２画素連続同色画素の４画素繰り返しのカラーコーディングに対応して２本の垂直ＣＣＤ２２を単位として設けられた出力ゲート部３１と、この出力ゲート部３１を通して供給される信号電荷を検出し、この検出した信号電荷を信号電圧に電圧変換する電荷検出部、例えばＦＤ（フローティングディフュージョン）部３２とから構成されている。
【００２３】
図３は、出力ゲート部３１の構成例の概略を示す平面パターン図である。ここでは、水平２画素加算の場合を例に挙げて示している。
【００２４】
図３から明らかなように、一列おきの垂直画素列、即ち奇数（ＯＤＤ）画素列（もしくは、偶数（ＥＶＥＮ）画素列）にのみ第１ストレージゲート（ＳＴＧ）部３１１および第１ホールドゲート（ＨＬＤ）部３１２が設けられている。第１ホールドゲート部３１２の後段にはさらに、各垂直画素列に対して共通に第２ストレージゲート部３１３および第２ホールドゲート部３１４が設けられている。第１，第２ストレージゲート部３１１，３１３の各ゲート電極には第１，第２ストレージゲートパルスφＳＴＧ１，φＳＴＧ２がそれぞれ与えられ、第１，第２ホールドゲート部３１２，３１４の各ゲート電極には第１，第２ホールドゲートパルスφＨＬＤ１，φＨＬＤ２がそれぞれ与えられる。
【００２５】
第１ストレージゲート部３１１および第１ホールドゲート部３１２は、隣り合う水平２画素の信号電荷をＦＤ部３２で加算する際には、奇数画素列の信号電荷に対する転送動作を行って偶数画素列の信号電荷と並行して転送し、また奇数画素列および偶数画素列の各信号電荷を独立に読み出す際には、奇数画素列の信号電荷と偶数画素列の信号電荷とを時間的にずらしたタイミングで転送する時分割読み出しの機能を持っている。具体的には、垂直ＣＣＤ２２から同じタイミングで転送されてくる１ライン分の信号電荷のうち、奇数画素列の信号電荷が第１ストレージゲート部３１１および第１ホールドゲート部３１２に蓄積・ホールドされ、その間に偶数画素列の信号電荷が転送出力される。その後、第１ストレージゲート部３１１および第１ホールドゲート部３１２による蓄積・ホールド状態が解除されることによって奇数画素列の信号電荷が転送出力される。
【００２６】
第２ストレージゲート部３１３および第２ホールドゲート部３１４は、奇数画素列および偶数画素列の各信号電荷を独立に読み出す際には、時分割で読み出される奇数画素列の信号電荷と偶数画素列の信号電荷とを常に一定のタイミングでＦＤ部３２に転送し、また隣り合う水平２画素の信号電荷をＦＤ部３２で加算する際には、第１ストレージゲート部３１１および第１ホールドゲート部３１２の作用によって時分割読み出しされた奇数画素列および偶数画素列の各信号電荷を同時化し、同じタイミングでＦＤ部３２に転送する同時化手段としての機能を持っている。
【００２７】
ここで、上記構成の出力ゲート部３１における水平２画素加算時の同時化のための動作について、図４のタイミングチャートを用いて説明する。図４には、第１，第２ストレージゲートパルスφＳＴＧ１，φＳＴＧ２および第１，第２ホールドゲートパルスφＨＬＤ１，φＨＬＤ２のタイミング関係が示されている。
【００２８】
先ず、第１ストレージゲートパルスφＳＴＧ１が高レベル（以下、「“Ｈ”レベル」と記す）になると（時刻ｔ１１）、第１ストレージゲート部３１１のポテンシャルが深い状態になるため、垂直ＣＣＤ２２の最終転送段から転送されてくる信号電荷のうち、奇数画素列の信号電荷のみが第１ストレージゲート部３１１に溜められる。このとき、第１ホールドゲートパルスφＨＬＤ１が低レベル（以下、「“Ｌ”レベル」と記す）であり、第１ホールドゲート部３１２のポテンシャルが浅い状態にあるため、奇数画素列の信号電荷は当該第１ホールドゲート部３１２によって第１ストレージゲート部３１１にホールドされた状態にある。
【００２９】
また、偶数画素列の信号電荷についてはそのまま出力される。このとき、第２ストレージゲートパルスφＳＴＧ２が“Ｌ”レベルであり、第２ストレージゲート部３１３のポテンシャルが浅い状態にあるため、偶数画素列の信号電荷は第２ストレージゲート部３１３の直前でホールドされる。この第１ストレージゲート部３１１および第１ホールドゲート部３１２の作用により、時分割読み出しを実現している。
【００３０】
次に、第１ホールドゲートパルスφＨＬＤ１が“Ｈ”レベルになると（時刻ｔ１２）、第１ホールドゲート部３１２のポテンシャルが深くなり、奇数画素列の信号電荷に対するホールド状態が解除されるため、第１ストレージゲート部３１１に溜まっていた信号電荷が第１ホールドゲート部３１２へ移動し始める。次いで、第２ストレージゲートパルスφＳＴＧ２が“Ｈ”レベルになると（時刻ｔ１３）、第２ストレージゲート部３１３のポテンシャルが深くなるため、第１ストレージゲート部３１１に溜まっていた奇数画素列の信号電荷が第２ストレージゲート部３１３まで広がる。
【００３１】
また、それまで第２ストレージゲート部３１３の直前でホールドされていた偶数画素列の信号電荷が第２ストレージゲート部３１３に溜められる。このとき、第２ホールドゲートパルスφＨＬＤ２が“Ｌ”レベルであり、第２ホールドゲート部３１４のポテンシャルが浅い状態にあるため、奇数画素列および偶数画素列の各信号電荷は、当該第２ホールドゲート部３１４によって第２ストレージゲート部３１３にホールドされた状態にある。
【００３２】
続いて、第１ストレージゲートパルスφＳＴＧ１が“Ｌ”レベルになる（時刻ｔ１４）。第１ストレージゲート部３１１の信号電荷が全て第１ホールドゲート部３１２および第２ストレージゲート部３１３へ押し出される。その後、第２ホールドゲートパルスφＨＬＤ２が“Ｈ”レベルになると（時刻ｔ１５）、第２ホールドゲート部３１４のポテンシャルが深くなるため、第２ストレージゲート部３１３に溜まっていた奇数画素列および偶数画素列の各信号電荷が一斉にＦＤ部３２へ出力され始める。
【００３３】
そして、第１ホールドゲートパルスφＨＬＤ１が“Ｌ”レベルになり（時刻ｔ１６）、次に第２ストレージゲートパルスφＳＴＧ２が“Ｌ”レベルになり（時刻ｔ１７）、最後に第２ホールドゲートパルスφＨＬＤ２が“Ｌ”レベルになると（時刻ｔ１８）、奇数画素列および偶数画素列の各信号電荷のＦＤ部３２への転送が全て完了する。すなわち、第２ストレージゲート部３１３および第２ホールドゲート部３１４は、第１ストレージゲート部３１１および第１ホールドゲート部３１２により時分割読み出しされた奇数画素列および偶数画素列の各信号電荷を同じタイミングでＦＤ部３２に転送する。
【００３４】
なお、本構成例では、第１ホールドゲート部３１２の後段に、第２ストレージゲート部３１３および第２ホールドゲート部３１４を設けるとしたが、第２ストレージゲート部３１３を省略し、第２ホールドゲート部３１４で奇数画素列および偶数画素列の各信号電荷をホールドすることによっても各信号電荷をＦＤ部３２に転送するタイミングを同時化することが可能である。
【００３５】
続いて、垂直出力部３０のＦＤ部３２について説明する。ＦＤ部３２は、出力ゲート部３１に対して１対１の関係、即ち隣り合う２本の垂直ＣＣＤ２２に対して一つずつ設けられ、奇数画素列および偶数画素列の各信号電荷が出力ゲート部３１によって時間差をもって転送される場合にはそれらを時分割にて処理して各信号電荷の電荷量に応じた電圧値の信号電圧に変換して出力し、出力ゲート部３１によって同時化されて転送される場合には奇数画素列および偶数画素列の各信号電荷を加算（混合）し、その加算した信号電荷の電荷量に応じた電圧値の信号電圧に変換して出力する。
【００３６】
再び図１において、信号処理部４０は、ＦＤ部３２に対して１対１の関係、即ち隣り合う２本の垂直ＣＣＤ２２に対して一つずつ設けられ、ＦＤ部３２から出力される信号電圧中に含まれるノイズ成分を除去するノイズ除去手段、例えばＣＤＳ回路４１を少なくとも有する構成となっている。ＣＤＳ回路４１は、サンプルホールド用のコンデンサを有し、ＦＤ部３２からの出力信号波形のフィードスルーに含まれるノイズと信号に含まれるノイズが相関を持っていることを利用してノイズを減少させるものである。このＣＤＳ回路４１としては、周知の回路構成のものを用いることができる。
【００３７】
ここで、コンデンサの容量を大きくする程、ノイズ除去の効果を上げることができるが、その分だけＣＤＳ回路４１を配置する場合にコンデンサの面積が問題になる。これに対し、本実施形態に係る固体撮像素子では、隣り合う例えば２本の垂直ＣＣＤ２２に対してＣＤＳ回路４１を一つずつ設けた構成を採っているため、コンデンサの数を半減できるとともに、水平方向に配置スペースを確保できる。これにより、ＣＤＳ回路４１を垂直画素列の２列分に亘って配置できることになるため、特に垂直方向のパターンレイアウトを縮小できる。また、配置スペースに余裕ができる分だけコンデンサの容量を大きく設計できるため、ＣＤＳ回路４１のノイズ除去の効果を上げることができる。
【００３８】
なお、ここでは、ＣＤＳ回路４１をＦＤ部３２に対して１対１の関係に配置するとしたが、これに限られるものではなく、複数のＦＤ部３２に対してＣＤＳ回路４１を一つずつ設け、スイッチ手段などを用いて複数のＦＤ部３２の各出力信号を時分割でＣＤＳ回路４１に与えるようにすることも可能である。これによれば、コンデンサの数をさらに削減できるとともに、水平方向に配置スペースをさらに広く確保できるため、特に垂直方向のパターンレイアウトをさらに縮小できることになる。
【００３９】
水平出力部５０は、水平走査回路５１および水平出力回路５２を有する構成となっている。水平走査回路５１はシフトレジスタ等によって構成され、水平走査パルスを所定の周期で順次出力する。水平出力回路５２は、水平走査回路５１から順次出力される水平走査パルスに同期して、信号処理部４０を通して供給される１ライン分の信号電圧を順次選択して出力する。
【００４０】
後段信号処理部６０は、出力アンプ６１、サンプルホールド（Ｓ／Ｈ）回路６２、メモリ（記憶手段）６３および演算回路６４を有する構成となっている。出力アンプ６１は、水平出力回路５２から順次出力される信号電圧を増幅する。サンプルホールド回路６２は、出力アンプ６１から出力される信号電圧をサンプルホールドパルスφＳＨに同期してサンプルホールドする。メモリ６３は、サンプルホールド回路６２でサンプルホールドされた信号電圧をメモリ電圧として記憶する。メモリ６３には、メモリ電圧がＦＤ部３２の各々に対応して記憶されることになる。
【００４１】
ここで、サンプルホールドパルスφＳＨは、画素部２０から信号電荷を読み出さない期間（以下、「電荷非読み出し期間」と記す）でのみサンプルホールド回路６２に与えられるとともに、水平走査回路５２の水平走査に同期したパルス信号である。これにより、電荷非読み出し期間では、ＦＤ部３２からＣＤＳ回路４１を経た後水平走査回路５２による走査の下に水平出力回路５１および出力アンプ６１を通して順次出力される信号電圧がサンプルホールド回路６２でサンプルホールドされ、メモリ６３に記憶されることになる。
【００４２】
したがって、メモリ６３に記憶されるメモリ電圧は、画素部２０の各光電変換素子２１で光電変換される信号電荷の電荷量に全く依存せず、ＦＤ部３２個々の特性バラツキ（特に、ゲインのバラツキ）に依存し、ＦＤ部３２個々の特性バラツキによる出力誤差だけを含んだものとなる。因みに、電荷非読み出し期間においては、垂直ＣＣＤ２２に対してクロックパルスＶφ１〜Ｖφ６を与えないようにすることで、光電変換素子２１からの信号電荷の読み出しおよび垂直ＣＣＤ２２による電荷転送が実行されないため、画素部２０から信号電荷を読み出さないように制御することができる。
【００４３】
演算回路６４は、画素部２０から信号電荷を読み出す期間（以下、「電荷読み出し期間」と記す）において、ＦＤ部３２からＣＤＳ回路４１を経た後水平走査回路５２による走査の下に水平出力回路５１および出力アンプ６１を通して順次出力される信号電圧と、メモリ６３に記憶されているメモリ電圧とを演算処理する。ここで、電荷読み出し期間に出力アンプ６１から出力される信号電圧は、当然のことながら、画素部２０の各光電変換素子２１で光電変換される信号電荷の電荷量に依存するとともに、ＦＤ部３２個々の特性バラツキによる出力誤差成分を含んだものとなる。
【００４４】
演算回路６４は、電荷読み出し期間に出力アンプ６１から出力される信号電圧とメモリ６３から読み出されるメモリ電圧とを演算処理、例えば減算処理することにより、信号電圧のレベル（特に、黒レベル）の補正を行う。この補正処理により、画素部２０から読み出される信号電荷に基づく信号成分の中から、ＦＤ部３２個々の特性バラツキによる出力誤差成分を取り除くことができる。この補正処理後の信号電圧は、ＣＣＤ撮像信号Ｖｏｕｔとして半導体基板１０の外部に出力される。
【００４５】
このように、画素部２０から信号電荷を読み出さないときにＦＤ部３２の各々から出力される信号電圧をメモリ６３に記憶しておき、画素部２０から信号電荷を読み出すときにＦＤ部３２の各々から出力される信号電圧と、メモリ６３に予め記憶されている対応する信号電圧とを演算処理することにより、画素部２０から読み出される信号電荷に基づく信号成分の中から、スジ状ノイズの発生の要因となるＦＤ部３２個々の特性バラツキによる出力誤差成分を取り除くことができる。これにより、個々のＦＤ部３２ごとに基準レベルの合わせ込みのための調整を行わなくても、スジ状ノイズの発生を防止することができる。
【００４６】
以上説明した本実施形態に係る水平スキャン方式の固体撮像素子においは、画素部２０が例えば水平１６００×垂直１２００の多画素の構成となっており、例えば静止画機能付きカムコーダに対して静止画対応の撮像デバイスとして用いられる。この水平スキャン方式の固体撮像素子において、静止画モード時には、水平１６００×垂直１２００の各画素の信号電荷が各画素独立に読み出される（静止画独立読み出し）。
【００４７】
ただし、本実施形態に係る水平スキャン方式の固体撮像素子では、隣り合う２本の垂直ＣＣＤ２２に対してＦＤ部３２およびＣＤＳ回路４１が一つずつ設けられている。そのため、図３に示す出力ゲート部３１では、第１ストレージゲート部３１１および第１ホールドゲート部３１２による時分割読み出しが行われる。第１ストレージゲート部３１１および第１ホールドゲート部３１２による時分割読み出しの動作は先述した通りである。
【００４８】
すなわち、垂直ＣＣＤ２２によって転送されてくる１ライン分の信号電荷のうち、奇数画素列の信号電荷を第１ストレージゲート部３１１に溜めておき、偶数画素列の信号電荷のみを出力する。その後、第１ホールドゲート部３１２によるホールド状態を解除することによって第１ストレージゲート部３１１に溜めておいた奇数画素列の信号電荷を転送して出力する。このようにして時分割読み出しされた奇数画素列および偶数画素列の各信号電荷は、第２ストレージゲート部３１３および第２ホールドゲート部３１４により、常に一定のタイミングで交互に共通のＦＤ部３２に転送される。
【００４９】
そして、このＦＤ部３２で交互に信号電圧に変換され、さらにＣＤＳ回路４１で交互にノイズ除去の処理が行われて水平出力回路５２に出力される。水平出力回路５２は、水平走査回路５１による走査により、最初に偶数画素列の画素信号を順に出力し、次いで奇数画素列の画素信号を順に出力する。別々に出力された偶数画素列および奇数画素列の各画素信号は、外部の信号処理回路において画素部２０の画素配列に対応した並びに並び替える処理が行われる。
【００５０】
一方、この静止画対応の撮像素子からＮＴＳＣ方式やＰＡＬ方式に準拠した動画信号を得る動画モード時には、水平方向および垂直方向において信号電荷の加算や間引き処理を行うことによって空間サンプリング周波数を下げる処理が行われる。一例として、水平１６００×垂直１２００の画素の情報を、加算処理を行うことによって水平方向については１／２に、垂直方向については１／３にダウンサンプリングするものとする。
【００５１】
ここで、ＮＴＳＣ方式のフォーマットは水平７２０×垂直４８０であり、ＰＡＬ方式のフォーマットは水平７２０×垂直５７５である。したがって、水平１６００の画素の情報を１／２にダウンサンプリングしても水平８００の情報量があり、ＮＴＳＣ／ＰＡＬの水平７２０を網羅できる。また、垂直１２００の画素の情報を１／３にダウンサンプリングしても垂直４００の情報量があり、ＰＡＬの片フィールド２８７．５（＝５７５／２）ラインよりも高い空間周波数を持つので、動画として十分な解像度を得ることができる。
【００５２】
このようにして、ダウンサンプリングによって得られた水平８００、垂直４００の各情報量については、外部のデジタル信号処理系において、水平７２０、垂直２８７．５（ＰＡＬの場合）の各情報量に変換する信号処理がデジタル的に行われることになる。
【００５３】
以下に、水平方向および垂直方向のダウンサンプリングの際の動作の一例について説明する。なお、水平方向では１／２のダウンサンプリングを行い、垂直方向では１／３のダウンサンプリングを行うものとする。
【００５４】
先ず、水平方向の１／２ダウンサンプリングについて説明する。この場合、図３に示す出力ゲート部３１において、垂直ＣＣＤ２２から転送されてくる１ライン分の信号電荷のうち、奇数画素列の信号電荷については第１ストレージゲート部３１１および第１ホールドゲート部３１２による転送動作を経ることにより、その転送動作に要する時間だけ偶数画素列の信号電荷よりも遅れて第２ストレージゲート部３１３に到達することになるが、第２ストレージゲート部３１３および第２ホールドゲート部３１４によって同時化されることにより、奇数画素列および偶数画素列の各信号電荷は同じタイミングでＦＤ部３２に転送される。
【００５５】
このように、同時化されて読み出された水平２画素の信号電荷は、ＦＤ部３２において加算（混合）され、１／２にダウンサンプリングされる。この加算された水平２画素の信号電荷は、ＦＤ部３２で信号電圧に変換され、さらにＣＤＳ回路４１でノイズ除去の処理が行われて水平出力回路５２に出力される。水平出力回路５２は、水平走査回路５１による走査により、１／２にダウンサンプリングされた１ライン分の画素信号を順に出力する。
【００５６】
ここで、画素部２０に配されたカラーフィルタ（図示せず）は、水平２画素連続同色画素の４画素繰り返し、垂直２画素繰り返しのカラーコーディングを持っている（図２参照）。このカラーコーディングの下に、水平２画素に対してＦＤ部３２を一つ配置して当該ＦＤ部３２で水平２画素加算を行うことにより、図５に示すように、色の重心、即ちサンプリングポイントを等間隔にすることができる。これにより、斜め解像度が低下したり、色の偽信号が発生したりする問題を無くすことができる。
【００５７】
続いて、垂直方向の１／３ダウンサンプリングについて説明する。この垂直１／３のダウンサンプリングは、例えば６相（Ｖφ１〜Ｖφ６）駆動の垂直ＣＣＤ２２内において実行されることになる。すなわち、垂直２画素繰り返しのカラーコーディングでは、同一の垂直画素列について１ライン（１行）おきに同じ色が配置されるため、１ラインおきに３ライン分の信号電荷を加算するいわゆる飛び越し３ライン加算により、色の重心を等間隔とした１／３ダウンサンプリングが行われる。
【００５８】
以下、垂直１／３のダウンサンプリングの具体的な動作について説明する。垂直ＣＣＤ２２では、画素部２０の各画素に対して一対ずつ転送電極が配され、これら転送電極対には６相のクロックパルスＶφ１〜Ｖφ６が２相ずつ、即ちＶφ１とＶφ２、Ｖφ３とＶφ４、Ｖφ５とＶφ６が割り当てられる。そして、一般的に、クロックパルスＶφ１，Ｖφ３，Ｖφ５が印加される転送電極が、画素から信号電荷を読み出す読み出しゲート電極を兼ねていることから、クロックパルスＶφ１，Ｖφ３，Ｖφ５は高、中、低の３値をとり、高レベルのパルスが読み出しパルスとなる。
【００５９】
ここで、水平２画素連続同色画素の４画素繰り返し、垂直２画素繰り返しのカラーコーディングに対して、例えば図６（Ａ）に示すようにクロックパルスＶφ１，Ｖφ３，Ｖφ５が割り当てられているものとして、図７のタイミングチャートを用いて垂直１／３のダウンサンプリングについて具体的に説明する。
【００６０】
以下の説明においては、クロックパルスＶφ１，Ｖφ３，Ｖφ５については、高レベルになることを読み出しパルスが立つと呼び、中レベル、低レベルをそれぞれ“Ｈ”レベル、“Ｌ”レベルと呼ぶものとする。また、クロックパルスＶφ２，Ｖφ４，Ｖφ６については、クロックパルスＶφ１，Ｖφ３，Ｖφ５の中レベル、低レベルに相当する各レベルをそれぞれ“Ｈ”レベル、“Ｌ”レベルと呼ぶものとする。
【００６１】
先ず、１相目のクロックパルスＶφ１が“Ｌ”レベル、４相目〜６相目のクロックパルスＶφ４〜Ｖφ６が“Ｈ”レベルの状態において、３相目のクロックパルスＶφ３に読み出しパルスが立つと同時に、２相目のクロックパルスＶφ２が“Ｌ”レベルになると（時刻ｔ２１）、クロックパルスＶφ３が印加されるラインの各画素の信号電荷（図６（Ａ）では、２，５，８ライン目の各画素の信号電荷）が垂直ＣＣＤ２２に読み出される。
【００６２】
ここでは、説明を簡略化するために、図６（Ａ）において、１列目の５ライン目の画素Ｇ５１、３ライン目の画素Ｇ３１、１ライン目の画素Ｇ１１の３画素の各信号電荷について飛び越し３ライン加算する場合を例に採って説明するものとする。
【００６３】
３相目のクロックパルスＶφ３の読み出しパルスが消滅するのと同時に、１相目のクロックパルスＶφ１が“Ｈ”レベルになり（時刻ｔ２２）、以降３相目のクロックパルスＶφ３が“Ｌ”レベル（時刻ｔ２３）、２相目のクロックパルスＶφ２が“Ｈ”レベル（時刻ｔ２４）、４相目のクロックパルスＶφ４が“Ｌ”レベル（時刻ｔ２５）、３相目のクロックパルスＶφ３が“Ｈ”レベル（時刻ｔ２６）、５相目のクロックパルスＶφ５が“Ｌ”レベル（時刻ｔ２７）、４相目のクロックパルスＶφ４が“Ｈ”レベル（時刻ｔ２８）にそれぞれ順次遷移することで、５ライン目の画素Ｇ５１の信号電荷が３ライン目まで転送され、“Ｈ”レベルにある１，２相目のクロックパルスＶφ１，Ｖφ２が印加される転送電極対の下に蓄積される。
【００６４】
次いで、１相目のクロックパルスＶφ１に読み出しパルスが立つと同時に、６相目のクロックパルスＶφ６が“Ｌ”レベルになると（時刻ｔ２９）、３ライン目の画素Ｇ３１の信号電荷が垂直ＣＣＤ２２に読み出される。これにより、５ライン目の画素Ｇ５１と３ライン目の画素Ｇ３１の各信号電荷が飛び越し２ライン加算されたことになる。
【００６５】
その後、１相目のクロックパルスＶφ１の読み出しパルスが消滅するのと同時に、５相目のクロックパルスＶφ５が“Ｈ”レベルになり（時刻ｔ３０）、以降１相目のクロックパルスＶφ１が“Ｌ”レベル（時刻ｔ３１）、６相目のクロックパルスＶφ６が“Ｈ”レベル（時刻ｔ３２）、２相目のクロックパルスＶφ２が“Ｌ”レベル（時刻ｔ３３）、１相目のクロックパルスＶφ１が“Ｈ”レベル（時刻ｔ３４）、３相目のクロックパルスＶφ３が“Ｌ”レベル（時刻ｔ３５）、２相目のクロックパルスＶφ２が“Ｈ”レベル（時刻ｔ３６）にそれぞれ順次遷移することで、５ライン目、３ラインの画素Ｇ５１，Ｇ３１の加算された信号電荷が１ライン目まで転送され、“Ｈ”レベルにある５，６相目のクロックパルスＶφ５，Ｖφ６が印加される転送電極対の下に蓄積される。
【００６６】
次いで、５相目のクロックパルスＶφ５に読み出しパルスが立つと同時に、４相目のクロックパルスＶφ４が“Ｌ”レベルになると（時刻ｔ３７）、１ライン目の画素Ｇ１１の信号電荷が垂直ＣＣＤ２２に読み出される。これにより、５ライン目、３ラインの画素Ｇ５１，Ｇ３１の加算された信号電荷がさらに１ライン目の画素Ｇ１１の信号電荷と加算され、その結果、図６（Ｂ）に示すように、５ライン目の画素Ｇ５１、３ライン目の画素Ｇ３１および１ライン目の画素Ｇ１１の各信号電荷が飛び越し３ライン加算されることになる。
【００６７】
このように、垂直２画素繰り返しのカラーコーディングの下に、垂直ＣＣＤ２２を例えば６相（Ｖφ１〜Ｖφ６）駆動とし、１ラインおきに３ライン分の信号電荷を加算する飛び越し３ライン加算を行うことにより、色の重心を等間隔とした１／３ダウンサンプリングを実現できることになる。
【００６８】
上述したように、水平スキャン方式の固体撮像素子において、画素部２０のカラーコーディングを、水平方向に連続する複数画素に亘って同色画素となるコーディングとするとともに、複数画素に対応する各垂直画素列に対してＦＤ部３２を一つずつ配置して同色加算を行えるようにしたことで、動画時の空間ダウンサンプリングを効果的に行い、撮像素子の駆動周波数の低減を図ることできる。また、ＦＤ部３２の数を半減、またはそれ以上に削減できるため、ＦＤ部３２以降のパターンレイアウトがラフにできる。
【００６９】
また、静止画時の独立読み出しと動画時の混合読み出しとを併用できるようにした上記構成の固体撮像素子において、動画モードでの混合読み出し時には、奇数画素列の信号電荷が第１ストレージゲート部３１１および第１ホールドゲート部３１２による転送動作を経ることで、その分だけ偶数画素列の信号電荷よりも遅れて第２ストレージゲート部３１３に到達することになるが、第２ストレージゲート部３１３および第２ホールドゲート部３１４によって同時化するようにしていることにより、奇数画素列および偶数画素列の各信号電荷を同じタイミングでＦＤ部３２に転送することができるため、奇数画素列と偶数画素列で時間的なずれを無くすことができる。
【００７０】
ここで、奇数画素列の信号電荷が第１ストレージゲート部３１１および第１ホールドゲート部３１２による転送動作に要する時間だけ偶数画素列の信号電荷よりも遅れてＦＤ部３２に転送された場合について考える。ＦＤ部３２は、信号電荷が転送された時点で順次信号電圧に変換してＣＤＳ回路４１に供給する。したがって、ＣＤＳ回路４１では、信号電圧が供給された時点でコンデンサの充電が開始されるが、コンデンサのチャージが１００％効率でない場合には、先に供給される偶数画素列の信号電荷に基づく信号電圧については１００％充電できることになるが、遅れて供給される奇数画素列の信号電荷に基づく信号電圧については１００％充電できないことになる。したがって、奇数画素列と偶数画素列の各信号電圧のコンデンサへの充電比率が異なることになるため、垂直画素列間の感度差（ゲイン差）や非線形差（リニアリティ差）となってしまう。
【００７１】
これに対し、本実施形態に係る固体撮像素子では、奇数画素列および偶数画素列の各信号電荷を第２ストレージゲート部３１３および第２ホールドゲート部３１４によって同時化して同じタイミングでＦＤ部３２に転送するようにしていることにより、ＣＤＳ回路４１におけるコンデンサのチャージが１００％効率でない場合であっても、奇数画素列および偶数画素列の各信号電圧のコンデンサへの充電が同じタイミングで開始され、コンデンサへの充電比率が同じになるため、垂直画素列間の感度差や非線形差が生じることはない。
【００７２】
なお、上記実施形態では、水平方向に連続する複数画素に亘って同色画素となるカラーコーディングを持つカラー方式の固体撮像素子において、当該複数画素に対応する各垂直画素列に対して電荷検出手段を一つずつ設けることで、動画時の空間ダウンサンプリングを効果的に行い、撮像素子の駆動周波数の低減を図るとしたが、モノクロ方式の固体撮像素子においても、複数画素に対応する各垂直画素列に対して電荷検出手段を一つずつ設けることで、同様の作用効果を得ることができる。
【００７３】
また、上記実施形態では、水平２画素加算、飛び越し３ライン加算の場合を例に挙げて説明したが、水平３画素以上の加算、４ライン以上の加算によってダウンサンプリングを行う場合にも同様に適用可能である。
【００７４】
【発明の効果】
以上説明したように、本発明による固体撮像素子によれば、画素部のカラーコーディングが水平方向に連続する複数画素に亘って同色画素となるコーディングであることにより、同色画素の各信号電荷を時分割独立で読み出さなくても、複数画素に対応する各垂直画素列毎に一つの電荷検出手段によって同色の信号電荷を加算できるため、動画時の空間ダウンサンプリングを効果的に行い、撮像素子の駆動周波数の低減を図ることができ、また複数画素に対応する各垂直画素列に対して電荷検出手段を一つずつ設ければ良いため、電荷検出手段の数を大幅に削減できる。
【００７５】
本発明による固体撮像素子の駆動方法によれば、水平方向に連続する複数画素に亘って同色画素となるカラーコーディングの下で、複数画素に対応する各垂直画素列毎に一つの電荷検出手段によって加算することにより、同色画素の各信号電荷を時分割独立で読み出さなくても、同色の信号電荷を加算できるため、動画時の空間ダウンサンプリングを効果的に行い、撮像素子の駆動周波数の低減を図ることができる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る固体撮像素子の構成例の概略を示すブロック図である。
【図２】水平２画素連続同色画素の４画素繰り返し、垂直２画素繰り返しのカラーコーディングを示す図である。
【図３】出力ゲート部の構成例の概略を示す平面パターン図である。
【図４】出力ゲート部の動作説明に供するタイミングチャートである。
【図５】水平２画素連続同色画素の４画素繰り返し、垂直２画素繰り返しのカラーコーディングにおける水平２画素加算の説明図である。
【図６】水平２画素連続同色画素の４画素繰り返し、垂直２画素繰り返しのカラーコーディングにおける飛び越し３ライン加算の説明図である。
【図７】飛び越し３ライン加算の動作説明に供するタイミングチャートである。
【図８】従来技術の課題の説明図である。
【符号の説明】
１０…半導体基板、２０…画素部、２１…光電変換素子（画素）、２２…垂直ＣＣＤ、３０…垂直出力部、３１…出力ゲート部、３２…ＦＤ（フローティングディフュージョン）部、４０…信号処理部、４１…ＣＤＳ回路、５０…水平出力部、５１…水平出力回路、５２…水平走査回路、６０…後段信号処理部、６１…出力アンプ、６２…サンプルホールド回路、６３…メモリ、６４…演算回路
Claims (11)
- 画素が二次元状に配列されるとともに、水平方向に連続する複数画素に亘って同色画素となるカラーコーディングを持つ画素部と、
前記画素部の各垂直画素列毎に設けられ、各画素から読み出された信号電荷を垂直方向に転送する電荷転送部と、
前記複数画素に対応する各垂直画素列に対して一つずつ設けられ、前記電荷転送部からの信号電荷を電圧変換する電荷検出手段と、
前記電荷検出手段から出力される信号を順次読み出す走査手段と
を具備することを特徴とする固体撮像素子。 - 前記複数画素が２画素であり、
前記電荷検出手段は、前記２画素に対応する２列の垂直画素列に対して一つずつ設けられている
ことを特徴とする請求項１記載の固体撮像素子。 - 前記電荷検出手段から出力される信号を信号処理する信号処理手段
を具備する請求項１記載の固体撮像素子。 - 前記信号処理手段は、前記電荷検出手段から出力される信号に含まれるノイズを除去するノイズ除去手段を有する
ことを特徴とする請求項３記載の固体撮像素子。 - 前記ノイズ除去手段は、前記電荷検出手段から出力される信号に応じて充放電が行われるコンデンサを含む相関二重サンプリング回路である
ことを特徴とする請求項４記載の固体撮像素子。 - 前記相関二重サンプリング回路は、複数の電荷検出手段に対して一つずつ設けられている
ことを特徴とする請求項５記載の固体撮像素子。 - 前記複数画素に対応する各垂直画素列について、前記複数画素に対応する各垂直画素列について、前記電荷転送手段から前記電荷検出手段への信号電荷の転送を同じタイミングで行う
を具備することを特徴とする請求項１記載の固体撮像素子。 - 前記画素部から信号電荷を読み出さないときに前記電荷検出手段の各々から出力される信号を記憶する記憶手段と、
前記画素部から信号電荷を読み出すときに前記電荷検出手段の各々から出力される信号と前記記憶手段に記憶されている対応する信号とを演算処理する演算手段と
を具備することを特徴とする請求項１記載の固体撮像素子。 - 画素が二次元状に配列されるとともに、水平方向に連続する複数画素に亘って同色画素となるカラーコーディングを持つ画素部を具備する固体撮像素子の駆動方法であって、
前記画素部の各画素から読み出された信号電荷を各垂直画素列毎に垂直方向に転送する転送工程と、
前記転送工程で転送される信号電荷を前記複数画素に対応する各垂直画素列毎に一つの電荷検出手段によって電圧変換する変換工程と、
前記変換工程で変換された信号電圧を順次読み出す走査工程と
を含むことを特徴とする固体撮像素子の駆動方法。 - 前記転送工程では、前記複数画素に対応する各垂直画素列について前記一つの電荷検出手段への信号電荷の転送を同じタイミングで行う
ことを特徴とする請求項９記載の固体撮像素子の駆動方法。 - 前記画素部から信号電荷を読み出さないときに前記電荷検出手段の各々から出力される信号を記憶する記憶工程と、
前記画素部から信号電荷を読み出すときに前記一つの電荷検出手段から出力される信号と前記記憶工程で記憶した信号とを演算処理する演算工程と
を含むことを特徴とする請求項９記載の固体撮像素子の駆動方法。
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