JP2005322738A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
JP2005322738A
JP2005322738A JP2004138689A JP2004138689A JP2005322738A JP 2005322738 A JP2005322738 A JP 2005322738A JP 2004138689 A JP2004138689 A JP 2004138689A JP 2004138689 A JP2004138689 A JP 2004138689A JP 2005322738 A JP2005322738 A JP 2005322738A
Authority
JP
Japan
Prior art keywords
semiconductor
protective tape
main surface
semiconductor wafer
semiconductor chip
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2004138689A
Other languages
English (en)
Inventor
Megumi Yamamura
恵 山村
Tetsuya Kaji
哲也 梶
Toshihide Kanna
俊秀 神名
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2004138689A priority Critical patent/JP2005322738A/ja
Priority to US11/041,697 priority patent/US7485547B2/en
Publication of JP2005322738A publication Critical patent/JP2005322738A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L21/6836—Wafer tapes, e.g. grinding or dicing support tapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68327—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/6834—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used to protect an active side of a device or wafer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68363—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used in a transfer process involving transfer directly from an origin substrate to a target substrate without use of an intermediate handle substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Dicing (AREA)

Abstract

【課題】 薄く加工された半導体ウエーハの局所クラックや割れの発生を大幅に低減し、ダイシングされた半導体チップの切断面のチッピングや欠けを大幅に低減した半導体装置の製造方法を実現する。
【解決手段】 本発明では、半導体素子形成面２に設けられた種々の半導体素子を保護する第１の保護テープ３ａを半導体素子形成面２に貼り付け、半導体ウエーハ１の裏面４の研磨を行う。転写後、半導体ウエーハ１の裏面４の第２の保護テープ３ｂの一部までカットしたフルカットダイシングを行い、薄く加工された半導体ウエーハ１を複数の半導体チップ３０に分離する。転写後、ケミカルドライエッチング（ＣＤＥ）を行い、半導体チップ３０の裏面４の面粗さ（Ｒａ）を、例えば、０．０５μｍ以上にして半導体チップ３０の切断面の微少なチッピング、微少なカケ、破砕層等を除去する。
【選択図】 図４

Description

本発明は、半導体装置の製造技術に係り、特に、半導体素子或いは半導体素子を含む集積回路が作りこまれた半導体ウエーハの厚さを薄く加工する技術、及び薄く加工された半導体ウエーハの裏面に金属膜を形成する技術に適用する半導体装置の製造方法に関する。
半導体素子の微細化、高集積化とともに半導体ウエーハ径の大口径化が進み、裏面研磨を含め半導体ウエーハの厚さを薄くし、ダイシングにより半導体チップを個別に分離する半導体裏面処理工程では、半導体ウエーハの厚さを１００μｍ以下に薄くすると、作業及び運搬時でのウエーハ割れや欠けが発生し易い。このため、ウエーハ割れや欠けを防止する対策が用いられている（例えば、特許文献１参照。）。この特許文献１では、薄く加工された半導体ウエーハの裏面に金属電極膜を蒸着する処理工程から、ダイシングする工程の間は、保護テープを貼り付けた状態で、薄く加工された半導体ウエーハを作業及び運搬ができるのでウエーハ割れや欠けの発生を抑制することができる。
ところが、近年、ＩＣカード、ＩＣタグ等に代表されるような薄型パッケージ、或いは半導体チップを積層するＭＣＰ（Multi chip package）に半導体装置（半導体チップ）を実装することが要求されており、２００ｍｍ以上の大口径半導体ウエーハで製造された半導体装置を数十μmから９０μmの厚さに加工することを要求されている。上述した特許文献１では、半導体ウエーハの厚さを薄く加工する工程から半導体ウエーハの裏面に電極を形成する工程まで、薄く加工された半導体ウエーハに保護テープを貼り付けない状態で半導体ウエーハを作業及び運搬している。そのため、数十μmから９０μm厚さの大口径半導体ウエーハでは、作業及び運搬する時に半導体ウエーハに作用する局所的な力により、半導体ウエーハに局所クラックや割れが発生するという問題点がある。
更に、薄く加工された半導体ウエーハの裏面に金属電極膜を形成したウエーハを、例えば、ブレードダイシングでフルカットする場合、半導体ウエーハと裏面に設けられた金属電極膜の硬度が異なるので、ダイシングした半導体ウエーハの切断面やダイシング近傍の半導体ウエーハの裏面にチッピングや欠け、裏面に設けられた金属電極膜のバリが発生しやすいという問題点がある。
特開平１０−９２７７８号公報（頁５、図２）
本発明は、半導体ウエーハの厚さを薄くし、ダイシングにより半導体チップを個別に分離する半導体裏面処理工程において、薄く加工された半導体ウエーハの局所クラックや割れの発生を大幅に低減し、且つダイシングした半導体チップのチッピングや欠けを大幅に低減した半導体装置の製造方法を提供する。
上記目的を達成するために、本発明の一態様の半導体装置の製造方法は、半導体ウエーハの第１主面に第１の保護テープを貼り付ける工程と、前記第１の保護テープを貼り付けた状態で、前記半導体ウエーハの第１主面と相対向する第２主面を研磨して、前記半導体ウエーハの厚さを薄くする工程と、前記半導体ウエーハの第２主面に第２の保護テープを貼り付け、前記第１の保護テープを剥離する工程と、前記第２の保護テープを貼り付けた状態で、前記半導体ウエーハの第１主面からダイシングを行い、前記半導体ウエーハを複数の半導体チップに分離する工程と、前記半導体チップの第１主面に第３の保護テープを貼り付け、前記第２の保護テープを剥離する工程と、前記第３の保護テープを貼り付けた状態で、前記半導体チップの第１主面と相対向する第２主面及び前記ダイシングによる切断面をプラズマエッチングする工程とを具備することを特徴とする。
更に、上記目的を達成するために、本発明の他態様の半導体装置の製造方法は、半導体ウエーハの第１主面に第１の保護テープを貼り付ける工程と、前記第１の保護テープを貼り付けた状態で、前記半導体ウエーハの第１主面と相対向する第２主面を研磨して、前記半導体ウエーハの厚さを薄くする工程と、前記半導体ウエーハの第２主面に第２の保護テープを貼り付け、前記第１の保護テープを剥離する工程と、前記第２の保護テープを貼り付けた状態で、前記半導体ウエーハの第１主面からダイシングを行い、前記半導体ウエーハを複数の半導体チップに分離する工程と、前記半導体チップの第１主面に第３の保護テープを貼り付け、前記第２の保護テープを剥離する工程と、前記第３の保護テープを貼り付けた状態で、前記半導体チップの第１主面と相対向する第２主面及び前記ダイシングによる切断面をプラズマエッチングしてから、前記半導体チップの第２主面に金属膜を形成する工程とを具備することを特徴とする。
本発明によれば、半導体ウエーハの厚さを薄くし、ダイシングにより半導体チップを個別に分離する半導体裏面処理工程において、薄く加工された半導体ウエーハの局所クラックや割れの発生を大幅に低減し、且つダイシングした半導体チップのチッピングや欠けを大幅に低減した半導体装置の製造方法を提供することができる。
以下本発明の実施例について図面を参照しながら説明する。
まず、本発明の実施例１に係る半導体装置の製造法について、図１乃至図４を参照して説明する。図１は半導体装置の製造方法を示すフローチャート、図２乃至図４は半導体装置の製造工程を示す断面図である。
まず、図２に示すように、８インチサイズ（２００ｍｍΦ）の半導体ウエーハ、例えば、シリコンウエーハ１の半導体素子形成面（第１主面）２又は表面に、周知の半導体製造プロセスを用いて種々の半導体素子を形成する（ステップＳ１）。次に、半導体素子形成面２に、裏面研磨処理から半導体素子形成面２に設けられた種々の半導体素子を保護する第１の保護テープ３ａを貼り付ける（ステップＳ２）。続いて、半導体ウエーハ１を真空吸着保持して回転する真空吸着テーブル５と、真空吸着テーブル５に対向して水平移動しながら回転される研削砥石６を備える半導体ウエーハ裏面研削装置２０を用いて、半導体ウエーハ１の半導体素子形成面２と相対向する裏面（第２主面）４を研磨する。この裏面研磨として、まず、第１の保護テープ３ａが貼り付けられた半導体ウエーハ１の半導体素子形成面２を真空吸着テーブル５に装着・真空吸着する。次に、メッシュの粗い研削砥石６を用いて裏面研磨する。続いて、メッシュの細かい、例えば、＃３０００の研削砥石６を用いて裏面研磨し、メッシュの粗い研削砥石６による裏面研磨で発生した微少な破砕層を除去して半導体ウエーハ１を鏡面に加工する。ここで、半導体ウエーハ１の厚さを、９０μｍ以下、例えば、３０μｍに薄く加工する（ステップＳ３）。
続いて、図３に示すように、半導体ウエーハ１の裏面４に第２の保護テープ３ｂを貼り付けて、半導体素子形成面２の第１の保護テープ３ａを剥離する。この工程により、半導体ウエーハ１の裏面４に第２の保護テープ３ｂが転写されることになる（ステップＳ４）。
そして、切断ライン８を中心として、ダイシングソー７を用いて半導体ウエーハ１の半導体素子形成面２から裏面４の第２の保護テープ３ｂの一部に達するフルカットダイシング（フルカットブレードダイシングとも表現する）を行い、薄く加工された半導体ウエーハ１を複数の半導体チップ３０に分離する。ここで、半導体ウエーハ１の切断ライン８の位置調整は、半導体素子形成面２に形成された金属配線層或いは半導体素子形成面２に設けられたダイシングラインのエッジを感知して位置決めしている。ダイシングソー７は、裏面チッピングを抑制できる粒度で、且つカーフ幅（ダイシング溝の幅）が狭いものを用いるのが好ましい（ステップＳ５）。
次に、図４（ａ）に示すように、複数の半導体チップ３０の半導体素子形成面２に第３の保護テープ３ｃ貼り付けて、複数の半導体チップ３０の裏面４の第２の保護テープ３ｂを剥離する。そして、プラズマエッチングの中で、プラズマの寿命が長く、且つ半導体チップ３０に対してプラズマダメージの影響の少ないケミカルドライエッチング（ＣＤＥ）を行い、半導体チップ３０の裏面４の有機物層を除去すると共に、半導体チップ３０の切断面の微少なチッピング、微少なカケ、破砕層等を除去する。このケミカルドライエッチングでは、半導体チップ３０の裏面４をミクロンオーダ乃至それ以下のマイクロラフネスとしての面粗さ（Ｒａ）を、例えば、０．０５μｍ以上にするのが好ましい。
また、ケミカルドライエッチングには、ＣＦ４、Ｎ２、Ｏ２、Ｃｌ２の混合ガスを用いている。
なお、プラズマエッチングとして、ここではケミカルドライエッチングを用いているが、これに限らず、他のガスを用いたプラズマエッチングやＲＩＥ（Reactive ion etching）などを用いてもよい。また、面粗さ（Ｒａ）の測定は接触式表面形状測定装置を用いているが、レーザ式非接触型表面粗さ計や非接触式表面形状測定装置などを用いてもよい（ステップＳ６）。
続いて、図４（ｂ）に示すように、半導体チップ３０の裏面４に第４の保護テープ３ｄ貼り付けて、半導体素子形成面２の第３の保護テープ３ｃを剥離する（ステップＳ７）。そして、薄く加工された半導体チップ３０は、薄型パッケージ或いは半導体チップを積層するＭＣＰ（Multi chip package）を形成する実装工程に払い出される。
上述したように、本実施例の半導体装置の製造方法では、半導体ウエーハ１を薄く加工する半導体裏面処理工程において、処理工程の作業及び運搬時に半導体ウエーハ１及び半導体チップ３０の裏面４或いは半導体素子形成面２に必ず保護テープを貼り付けている。このため、半導体ウエーハ１又は半導体チップ３０の局所クラックや割れを従来よりも大幅に低減することができる。
更に、ダイシングされた半導体チップ３０をケミカルドライエッチングによりエッチングしているので、半導体チップ３０の切断面がエッチングされ、半導体チップの切断面の微少なチッピング、微少なカケ、破砕層等を除去することができる。
次に、本発明の実施例２に係る半導体装置の製造方法について、図５及び図６を参照して説明する。図５は半導体装置の製造方法を示すフローチャート、図６は半導体装置の製造工程を示す断面図である。本実施例では、半導体チップの裏面にメタルを設けたことを特徴としている。
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
まず、図６（ａ）に示すように、実施例１と同様な処理手順よりケミカルドライエッチングを行った後（ステップＳ６）、半導体チップ３０の裏面（第２主面）４に金属膜１０を形成する。ここで、金属膜１０は、Ｖ（バナジウム）／Ｎｉ（ニッケル）／Ａｕ（金）の積層膜を蒸着形成している。Ｖ／Ｎｉ膜は半導体チップ３０とＡｕとの密着性を向上するために設けられたもので、数μｍ以上の膜厚のＡｕよりも比較的薄い、例えば１００ｎｍの膜厚である。なお、Ｖ／Ｎｉの代わりにＴｉ、ＴｉＮ、ＷＮ、或いはＷＳｉ等を用いてもよく、Ａｕの代わりにＣｕやＷ等を用いてもよい。また、Ｖ／Ｎｉ／Ａｕの代わりにＡｕを用いてもよい。また、蒸着の代わりにスパッタで金属膜１０を形成してもよい（ステップ１１）。
そして、ステップＳ６において、半導体チップ３０の裏面４の有機物層の除去、金属膜１０と半導体チップ３０の裏面４との良好なコンタクト、及びダイシングされた半導体チップ３０の切断面の微少なチッピング、微少なカケ、破砕層等の除去を目的としてケミカルドライエッチングを行う。このケミカルドライエッチングの条件としては、半導体チップ３０の裏面４の面粗さ（Ｒａ）を、例えば、０．０５μｍ以上にするのが好ましい。更に好ましくは、０．０５μｍ以上、０．４μｍ以下の範囲にするのがよい。なお、面粗さを０．４μｍ以上にすると金属膜１０と半導体チップ３０の裏面４との接合が悪化して良好なコンタクトが得られなくなる。
次に、図６（ｂ）に示すように、半導体チップ３０に設けられた金属膜１０に第４の保護テープ３ｄを貼り付けて、半導体チップ３０の半導体素子形成面２の第３の保護テープ３ｃを剥離する（ステップＳ７）。
上述したように、本実施例の半導体装置の製造方法では、半導体ウエーハ１を薄く加工する半導体裏面処理工程において、処理工程の作業及び運搬時に半導体ウエーハ１及び半導体チップ３０の裏面４或いは半導体素子形成面２に必ず保護テープを貼り付けている。そして、ダイシングされた半導体チップ３０をケミカルドライエッチングによりエッチングしている。このため、実施例１と同じ効果を有する。
また、金属膜１０を形成する前に半導体チップ３０の裏面４及びダイシングされた切断面をケミカルドライエッチングしているので、半導体チップ３０の裏面４に設けられた金属膜１０のバリの発生を大幅に低減することができる。
更に、半導体チップ３０の裏面４の面粗さ（Ｒａ）を、例えば、０．０５〜０．４μｍにしてから、金属膜１０を形成しているので金属膜１０と半導体チップ３０の裏面４の間の接合を強固にすることができる。
次に、本発明の実施例３に係る半導体装置の製造方法について、図７及び図８を参照して説明する。図７は半導体装置の製造方法を示すフローチャート、図８は半導体装置の製造工程を示す断面図である。本実施例では、半導体裏面処理工程の工程数を短縮している。
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
まず、図８（ａ）に示すように、実施例１と同様な処理手順により裏面研磨を行った後（ステップＳ３）、切断ライン８を中心として、ダイシングソー７を用いて、半導体ウエーハ１の裏面４から半導体ウエーハ１の半導体素子形成面２の第１の保護テープ３ａの一部までカットしたフルカットダイシングを行い、薄く加工された半導体ウエーハ１を複数の半導体チップに分離する。
ここで、半導体ウエーハ１の切断ライン８の位置調整は、赤外顕微鏡１１を用いて半導体ウエーハ１の裏面４から半導体素子形成面２に形成された金属配線層或いは半導体素子形成面２に設けられたダイシングラインのエッジを感知して位置決めしている。なお、赤外顕微鏡１１に用いる赤外線の波長（λ）は、シリコンデバイスの場合１３００〜１６００ｎｍの範囲、例えば、１３６０ｎｍを用いるのが好ましく、ＧａＡｓデバイスの場合１３００〜１５００ｎｍの範囲を用いるのが好ましい。そして、ダイシングソー７は、チッピングを抑制できる粒度で、且つカーフ幅が狭いものを用いるのが好ましい（ステップＳ５）。
次に、図８（ｂ）に示すように、ダイシング後、第１の保護テープ３ａを貼り付けた状態で、転写及び前処理等を行わずに半導体チップ３０の裏面４をケミカルドライエッチング（ステップＳ１６）してから半導体チップ３０の裏面４に金属膜１０を形成する（ステップＳ１１）。このため、半導体チップ３０の裏面４の面粗さ（Ｒａ）を、例えば、０．０５〜０．４μｍに保ちながら、有機物汚染されない清浄な面を確保できる。
上述したように、本実施例の半導体装置の製造方法では、半導体ウエーハ１を薄く加工する半導体裏面処理工程において、処理工程の作業及び運搬時に半導体ウエーハ１の半導体素子形成面２に第１の保護テープ３ａを貼り付けている。このため、実施例１と同じ効果を有する。また、半導体ウエーハ１の半導体素子形成面２に第１の保護テープ３ａを貼り付けたまま、ダイシング、ケミカルドライエッチング、及び金属膜１０の形成を連続的に行っているので、半導体チップ３０の切断面がエッチングされ、半導体チップ３０の切断面の微少なチッピング、微少なカケ、破砕層等を除去することができ、且つ金属膜１０のバリの発生を大幅に低減させながら実施例２よりも工程数を削減することができる。
更に、半導体チップ３０の裏面４の面粗さ（Ｒａ）を、例えば、０．０５〜０．４μｍにし、且つ転写及び前処理等を省略して半導体チップ３０の裏面４に金属膜１０を設けているので、金属膜１０と半導体チップ３０の裏面４との接合を実施例２よりも更に強固にすることができる。
次に、本発明の実施例４に係る半導体装置の製造方法について、図９及び図１０を参照して説明する。図９は半導体装置の製造方法を示すフローチャート、図１０は半導体装置の製造工程を示す断面図である。
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
まず、図１０に示すように、実施例１と同様な処理手順により裏面研磨を行った後（ステップＳ３）、半導体ウエーハ１の半導体素子形成面２にレーザグルービングを行い切断ライン８を中心とした浅い溝１２を形成する。ここで、レーザグルービングには、半導体レーザを用いている。なお、レーザグルービングの代わりにカーフ幅の広いダイシングソー７を用いて浅い溝１２を形成してもよい（ステップＳ１２）。
次に、切断ライン８を中心として、浅い溝１２よりもカーフ幅の狭いダイシングソー７を用いて半導体ウエーハ１の半導体素子形成面２から裏面４の第２の保護テープ３ｂの一部に達するフルカットダイシングを行い、薄く加工された半導体ウエーハ１を複数の半導体チップ３０に分離する。ここで、ダイシング時のカーフ幅は浅い溝１２よりも狭く形成される（ステップＳ５）。
続いて、転写後にケミカルドライエッチングを行った後、半導体チップ３０の裏面４に金属膜１０を形成する。ここで、半導体チップ３０の表面（第１主面）は裏面（第２主面）４よりも後退しているので、蒸着時のメタルが飛散することはない。
上述したように、本実施例の半導体装置の製造方法では、半導体ウエーハ１を薄く加工する半導体裏面処理工程において、処理工程の作業及び運搬時に半導体ウエーハ１及び半導体チップ３０の裏面４或いは半導体素子形成面２に必ず保護テープを貼り付けている。このため、実施例１と同じ効果を有する。
また、半導体ウエーハ１の裏面４よりも表面を後退させた形状でダイシングし、半導体チップ３０をケミカルドライエッチングした後に、半導体チップ３０の裏面４に金属膜１０を形成しているので、半導体チップ３０の切断面がエッチングされ、半導体チップ３０の切断面の微少なチッピング、微少なカケ、破砕層等を除去した状態を維持しながら、実施例２よりも金属膜１０のバリの発生を大幅に低減することができる。
本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。
例えば、本実施例では、シリコンデバイスの半導体裏面処理工程に用いているが、ＧａＡｓ等の化合物デバイスの半導体裏面処理工程に用いることができる。また、ダイシングソーを用いてフルカットダイシングを行っているが、レーザを用いてフルカットダイシングを行ってもよい。
本発明は、以下の付記に記載されているような構成が考えられる。
（付記１） 半導体ウエーハの第１主面に保護テープを貼り付ける工程と、前記保護テープを貼り付けた状態で、前記半導体ウエーハの第１主面と相対向する第２主面を研磨して、前記半導体ウエーハの厚さを薄くする工程と、前記保護テープを貼り付けた状態で、前記半導体ウエーハの第２主面から前記半導体ウエーハの第１主面に設けられた金属配線層或いはダイシングラインのエッジを感知する赤外顕微鏡を用いてダイシングの位置決めをしてからダイシングを行い、前記半導体ウエーハを複数の半導体チップに分離する工程と、前記保護テープを貼り付けた状態で、前記半導体チップの第１主面と相対向する第２主面及び前記ダイシングによる切断面をプラズマエッチングしてから、前記半導体チップの第２主面に金属膜を形成する工程とを具備する半導体装置の製造方法。
（付記２） 半導体ウエーハの第１主面に第１の保護テープを貼り付ける工程と、前記第１の保護テープを貼り付けた状態で、前記半導体ウエーハの第１主面と相対向する第２主面を研磨して、前記半導体ウエーハの厚さを薄くする工程と、前記半導体ウエーハの第２主面に第２の保護テープを貼り付け、前記第１の保護テープを剥離する工程と、前記第２の保護テープを貼り付けた状態で、前記半導体ウエーハの第１主面をレーサでエッチングして浅い溝を形成する工程と、前記第２の保護テープを貼り付けた状態で、前記浅い溝の底面の中央部に、前記浅い溝よりも幅の狭いダイシングを行い、前記半導体ウエーハを複数の半導体チップに分離する工程と、前記半導体チップの第１主面に第３の保護テープを貼り付け、前記第２の保護テープを剥離する工程と、前記第３の保護テープを貼り付けた状態で、前記半導体チップの第１主面と相対向する第２主面及び前記ダイシングによる切断面をプラズマエッチングしてから、前記半導体チップの第２主面に金属膜を形成する工程とを具備する半導体装置の製造方法。
（付記３） 半導体ウエーハの第１主面に第１の保護テープを貼り付ける工程と、前記第１の保護テープを貼り付けた状態で、前記半導体ウエーハの第１主面と相対向する第２主面を研磨して、前記半導体ウエーハの厚さを薄くする工程と、前記半導体ウエーハの第２主面に第２の保護テープを貼り付け、前記第１の保護テープを剥離する工程と、前記第２の保護テープを貼り付けた状態で、前記半導体ウエーハの第１主面をダイシングソーで浅い溝を形成する工程と、前記第２の保護テープを貼り付けた状態で、前記浅い溝の底面の中央部に、前記浅い溝よりも幅の狭いダイシングを行い、前記半導体ウエーハを複数の半導体チップに分離する工程と、前記半導体チップの第１主面に第３の保護テープを貼り付け、前記第２の保護テープを剥離する工程と、前記第３の保護テープを貼り付けた状態で、前記半導体チップの第１主面と相対向する第２主面及び前記ダイシングによる切断面をプラズマエッチングしてから、前記半導体チップの第２主面に金属膜を形成する工程とを具備する半導体装置の製造方法。
本発明の実施例１に係る半導体装置の製造方法を示すフローチャート。 本発明の実施例１に係る半導体装置の製造工程を示す断面図。 本発明の実施例１に係る半導体装置の製造工程を示す断面図。 本発明の実施例１に係る半導体装置の製造工程を示す断面図。 本発明の実施例２に係る半導体装置の製造方法を示すフローチャート。 本発明の実施例２に係る半導体装置の製造工程を示す断面図。 本発明の実施例３に係る半導体装置の製造方法を示すフローチャート。 本発明の実施例３に係る半導体装置の製造工程を示す断面図。 本発明の実施例４に係る半導体装置の製造方法を示すフローチャート。 本発明の実施例４に係る半導体装置の製造工程を示す断面図。
符号の説明
１ 半導体ウエーハ
２ 半導体素子形成面
３ａ 第１の保護テープ
３ｂ 第２の保護テープ
３ｃ 第３の保護テープ
３ｄ 第４の保護テープ
４ 裏面
５ 真空吸着テーブル
６ 研削砥石
７ ダイシングソー
８ 切断ライン
９ ケミカルドライエッチング
１０ 金属膜
１１ 赤外顕微鏡
１２ 浅い溝
２０ 半導体ウエーハ裏面研削装置
３０ 半導体チップ

Claims (5)

  1. 半導体ウエーハの第１主面に第１の保護テープを貼り付ける工程と、
    前記第１の保護テープを貼り付けた状態で、前記半導体ウエーハの第１主面と相対向する第２主面を研磨して、前記半導体ウエーハの厚さを薄くする工程と、
    前記半導体ウエーハの第２主面に第２の保護テープを貼り付け、前記第１の保護テープを剥離する工程と、
    前記第２の保護テープを貼り付けた状態で、前記半導体ウエーハの第１主面からダイシングを行い、前記半導体ウエーハを複数の半導体チップに分離する工程と、
    前記半導体チップの第１主面に第３の保護テープを貼り付け、前記第２の保護テープを剥離する工程と、
    前記第３の保護テープを貼り付けた状態で、前記半導体チップの第１主面と相対向する第２主面及び前記ダイシングによる切断面をプラズマエッチングする工程と、
    を具備することを特徴とする半導体装置の製造方法。
  2. 半導体ウエーハの第１主面に第１の保護テープを貼り付ける工程と、
    前記第１の保護テープを貼り付けた状態で、前記半導体ウエーハの第１主面と相対向する第２主面を研磨して、前記半導体ウエーハの厚さを薄くする工程と、
    前記半導体ウエーハの第２主面に第２の保護テープを貼り付け、前記第１の保護テープを剥離する工程と、
    前記第２の保護テープを貼り付けた状態で、前記半導体ウエーハの第１主面からダイシングを行い、前記半導体ウエーハを複数の半導体チップに分離する工程と、
    前記半導体チップの第１主面に第３の保護テープを貼り付け、前記第２の保護テープを剥離する工程と、
    前記第３の保護テープを貼り付けた状態で、前記半導体チップの第１主面と相対向する第２主面及び前記ダイシングによる切断面をプラズマエッチングしてから、前記半導体チップの第２主面に金属膜を形成する工程と、
    を具備することを特徴とする半導体装置の製造方法。
  3. 半導体ウエーハの第１主面に保護テープを貼り付ける工程と、
    前記保護テープを貼り付けた状態で、前記半導体ウエーハの第１主面と相対向する第２主面を研磨して、前記半導体ウエーハの厚さを薄くする工程と、
    前記保護テープを貼り付けた状態で、前記半導体ウエーハの第２主面からダイシングを行い、前記半導体ウエーハを複数の半導体チップに分離する工程と、
    前記保護テープを貼り付けた状態で、前記半導体チップの第１主面と相対向する第２主面及び前記ダイシングによる切断面をプラズマエッチングしてから、前記半導体チップの第２主面に金属膜を形成する工程と、
    を具備することを特徴とする半導体装置の製造方法。
  4. 半導体ウエーハの第１主面に第１の保護テープを貼り付ける工程と、
    前記第１の保護テープを貼り付けた状態で、前記半導体ウエーハの第１主面と相対向する第２主面を研磨して、前記半導体ウエーハの厚さを薄くする工程と、
    前記半導体ウエーハの第２主面に第２の保護テープを貼り付け、前記第１の保護テープを剥離する工程と、
    前記第２の保護テープを貼り付けた状態で、前記半導体ウエーハの第１主面をエッチングして浅い溝を形成する工程と、
    前記第２の保護テープを貼り付けた状態で、前記浅い溝の底面の中央部に、前記浅い溝よりも幅の狭いダイシングを行い、前記半導体ウエーハを複数の半導体チップに分離する工程と、
    前記半導体チップの第１主面に第３の保護テープを貼り付け、前記第２の保護テープを剥離する工程と、
    前記第３の保護テープを貼り付けた状態で、前記半導体チップの第１主面と相対向する第２主面及び前記ダイシングによる切断面をプラズマエッチングしてから、前記半導体チップの第２主面に金属膜を形成する工程と、
    を具備することを特徴とする半導体装置の製造方法。
  5. 前記プラズマエッチングされた前記半導体チップの第２主面の面粗さＲａは、０．０５μｍ以上、０．４μｍ以下の範囲であることを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置の製造方法。
JP2004138689A 2004-05-07 2004-05-07 半導体装置の製造方法 Pending JP2005322738A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2004138689A JP2005322738A (ja) 2004-05-07 2004-05-07 半導体装置の製造方法
US11/041,697 US7485547B2 (en) 2004-05-07 2005-01-25 Method of fabricating semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2004138689A JP2005322738A (ja) 2004-05-07 2004-05-07 半導体装置の製造方法

Publications (1)

Publication Number Publication Date
JP2005322738A true JP2005322738A (ja) 2005-11-17

Family

ID=35239960

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004138689A Pending JP2005322738A (ja) 2004-05-07 2004-05-07 半導体装置の製造方法

Country Status (2)

Country Link
US (1) US7485547B2 (ja)
JP (1) JP2005322738A (ja)

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006294840A (ja) * 2005-04-11 2006-10-26 Matsushita Electric Ind Co Ltd 半導体固片の仕上げ加工方法
JP2007109822A (ja) * 2005-10-12 2007-04-26 Nichia Chem Ind Ltd 半導体素子の製造方法、及びそれにより得られる半導体素子
JP2008103383A (ja) * 2006-10-17 2008-05-01 Disco Abrasive Syst Ltd ヒ化ガリウムウエーハのレーザー加工方法
JP2009111147A (ja) * 2007-10-30 2009-05-21 Denso Corp 半導体チップ及びその製造方法
JP2010118573A (ja) * 2008-11-14 2010-05-27 Mitsubishi Electric Corp 半導体装置の製造方法
WO2011125711A1 (ja) * 2010-03-31 2011-10-13 リンテック株式会社 チップ用樹脂膜形成用シートおよび半導体チップの製造方法
JP2012089721A (ja) * 2010-10-21 2012-05-10 Toshiba Corp 半導体装置の製造方法、半導体装置
JP2016040796A (ja) * 2014-08-12 2016-03-24 株式会社ディスコ ウエーハの分割方法
JP2018156973A (ja) * 2017-03-15 2018-10-04 株式会社ディスコ ウェーハの加工方法
JP2020080409A (ja) * 2020-01-24 2020-05-28 株式会社東京精密 レーザ加工システム及びレーザ加工方法

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060159964A1 (en) * 2005-01-19 2006-07-20 Shin-Etsu Chemical Co., Ltd. Method for manufacturing a surface-treated silicon substrate for magnetic recording medium
JP4544143B2 (ja) * 2005-06-17 2010-09-15 セイコーエプソン株式会社 半導体装置の製造方法、半導体装置、回路基板及び電子機器
KR100828025B1 (ko) * 2007-06-13 2008-05-08 삼성전자주식회사 웨이퍼 절단 방법
US7829360B2 (en) * 2007-09-17 2010-11-09 Rave, Llc Vertical indent production repair
JP2009117653A (ja) * 2007-11-07 2009-05-28 Elpida Memory Inc 半導体装置及びその製造方法
KR101027858B1 (ko) * 2009-01-13 2011-04-07 도레이첨단소재 주식회사 반도체 박막 웨이퍼 가공용 웨이퍼 서포트 점착필름
KR101267534B1 (ko) * 2009-10-30 2013-05-23 엘지디스플레이 주식회사 유기전계발광소자의 제조방법
JP5519256B2 (ja) * 2009-12-03 2014-06-11 株式会社荏原製作所 裏面が研削された基板を研磨する方法および装置
US9418895B1 (en) * 2015-03-14 2016-08-16 International Business Machines Corporation Dies for RFID devices and sensor applications
US20170256432A1 (en) * 2016-03-03 2017-09-07 Nexperia B.V. Overmolded chip scale package
CN106206397B (zh) * 2016-08-05 2020-02-07 厦门市三安光电科技有限公司 用于半导体器件的薄膜及半导体器件的制作方法
WO2020214825A2 (en) 2019-04-16 2020-10-22 Next Biometrics Group Asa Systems and methods for manufacturing flexible electronics

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06268060A (ja) 1993-03-10 1994-09-22 Toshiba Corp 半導体装置の製造方法
JP3013786B2 (ja) 1996-09-11 2000-02-28 日本電気株式会社 半導体装置の製造方法
JPH10284449A (ja) 1997-04-11 1998-10-23 Disco Abrasive Syst Ltd ウェーハの裏面研磨・ダイシング方法及びシステム
US6413839B1 (en) * 1998-10-23 2002-07-02 Emcore Corporation Semiconductor device separation using a patterned laser projection
JP3447602B2 (ja) * 1999-02-05 2003-09-16 シャープ株式会社 半導体装置の製造方法
JP2002043251A (ja) 2000-07-25 2002-02-08 Fujitsu Ltd 半導体装置の製造方法及び半導体装置
US6759745B2 (en) * 2001-09-13 2004-07-06 Texas Instruments Incorporated Semiconductor device and manufacturing method thereof
JP2003257897A (ja) 2002-03-01 2003-09-12 Seiko Instruments Inc 半導体チップの形成方法
US6933489B2 (en) * 2002-05-10 2005-08-23 Hamamatsu Photonics K.K. Back illuminated photodiode array and method of manufacturing the same
US6713366B2 (en) * 2002-06-12 2004-03-30 Intel Corporation Method of thinning a wafer utilizing a laminated reinforcing layer over the device side
JP2004186522A (ja) 2002-12-05 2004-07-02 Renesas Technology Corp 半導体装置の製造方法
US7129114B2 (en) * 2004-03-10 2006-10-31 Micron Technology, Inc. Methods relating to singulating semiconductor wafers and wafer scale assemblies

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006294840A (ja) * 2005-04-11 2006-10-26 Matsushita Electric Ind Co Ltd 半導体固片の仕上げ加工方法
JP4564393B2 (ja) * 2005-04-11 2010-10-20 パナソニック株式会社 半導体固片の仕上げ加工方法
JP2007109822A (ja) * 2005-10-12 2007-04-26 Nichia Chem Ind Ltd 半導体素子の製造方法、及びそれにより得られる半導体素子
JP2008103383A (ja) * 2006-10-17 2008-05-01 Disco Abrasive Syst Ltd ヒ化ガリウムウエーハのレーザー加工方法
JP2009111147A (ja) * 2007-10-30 2009-05-21 Denso Corp 半導体チップ及びその製造方法
JP2010118573A (ja) * 2008-11-14 2010-05-27 Mitsubishi Electric Corp 半導体装置の製造方法
WO2011125711A1 (ja) * 2010-03-31 2011-10-13 リンテック株式会社 チップ用樹脂膜形成用シートおよび半導体チップの製造方法
US8674349B2 (en) 2010-03-31 2014-03-18 Lintec Corporation Resin film forming sheet for chip, and method for manufacturing semiconductor chip
US8735881B1 (en) 2010-03-31 2014-05-27 Lintec Corporation Resin film forming sheet for chip, and method for manufacturing semiconductor chip
JP2012089721A (ja) * 2010-10-21 2012-05-10 Toshiba Corp 半導体装置の製造方法、半導体装置
JP2016040796A (ja) * 2014-08-12 2016-03-24 株式会社ディスコ ウエーハの分割方法
JP2018156973A (ja) * 2017-03-15 2018-10-04 株式会社ディスコ ウェーハの加工方法
JP2020080409A (ja) * 2020-01-24 2020-05-28 株式会社東京精密 レーザ加工システム及びレーザ加工方法

Also Published As

Publication number Publication date
US20050250296A1 (en) 2005-11-10
US7485547B2 (en) 2009-02-03

Similar Documents

Publication Publication Date Title
JP2005322738A (ja) 半導体装置の製造方法
JP5650257B2 (ja) 極薄ダイおよびその製造方法
US7674689B2 (en) Method of making an integrated circuit including singulating a semiconductor wafer
US8084335B2 (en) Method of thinning a semiconductor wafer using a film frame
US7129172B2 (en) Bonded wafer processing method
US7999348B2 (en) Technique for stable processing of thin/fragile substrates
US20070155131A1 (en) Method of singulating a microelectronic wafer
EP1107299A3 (en) Process for producing semiconductor devices
JP2006344816A (ja) 半導体チップの製造方法
KR100605433B1 (ko) 반도체 장치 및 그 제조 방법
KR101426778B1 (ko) 스크라이브-라인 스루 실리콘 비아
JP2007096115A (ja) 半導体装置の製造方法
US7655539B2 (en) Dice by grind for back surface metallized dies
JP2004140179A (ja) 半導体装置及びその製造方法
US20020086137A1 (en) Method of reducing wafer stress by laser ablation of streets
US6465344B1 (en) Crystal thinning method for improved yield and reliability
US7274091B2 (en) Semiconductor device and method of manufacturing a semiconductor device
US20060105547A1 (en) Application of a thermally conductive thin film to a wafer backside prior to dicing to prevent chipping and cracking
TWI411027B (zh) 用於製造一半導體裝置之方法以及用於製造一晶粒之方法
US20030073264A1 (en) Method of manufacturing semiconductor device from semiconductor wafer having thick peripheral portion
CN111489996A (zh) 衬底对准***和相关方法
JPH0521597A (ja) 半導体素子の製造方法
Kroeninger Thin die production
US20050221728A1 (en) Low-K interlayer dielectric wafer grinding
CN115954267A (zh) 一种3d nand晶圆切割工艺

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20071213

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080108

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20080509