KR100828025B1 - 웨이퍼 절단 방법 - Google Patents

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KR100828025B1
KR100828025B1 KR1020070057952A KR20070057952A KR100828025B1 KR 100828025 B1 KR100828025 B1 KR 100828025B1 KR 1020070057952 A KR1020070057952 A KR 1020070057952A KR 20070057952 A KR20070057952 A KR 20070057952A KR 100828025 B1 KR100828025 B1 KR 100828025B1
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Abstract

웨이퍼 절단 방법에 따르면, 복수개의 반도체 칩들이 형성된 웨이퍼의 표면에 지지부재를 부착한다. 상기 웨이퍼의 밑면에 상기 웨이퍼의 스크라이브 레인을 따라 개구를 형성한다. 상기 웨이퍼의 밑면을 플라즈마 식각하여, 상기 웨이퍼의 두께를 줄인다. 상기 웨이퍼의 밑면에 서로 다른 인장률들을 갖는 인장성 필름(tensile film)들이 적층된 구조의 인장성 테이프(tensile tape)를 부착한다. 상기 인장성 테이프를 냉각시켜서, 상기 인장성 필름들간의 인장률 차이를 증가시킨다. 상기 인장률 차이를 이용해서 상기 인장성 필름들이 절단되도록 상기 인장성 테이프를 인장시켜서, 상기 반도체 칩들로부터 상기 인장성 테이프를 분리한다. 따라서, 식각 마스크를 사용하지 않고 웨이퍼를 플라즈마 식각할 수가 있다. 또한, 인장성 테이프가 웨이퍼에 고착되는 현상이 억제된다.

Description

웨이퍼 절단 방법{METHOD OF CUTTING A WAFER}
도 1 내지 도 9는 본 발명의 제 1 실시예에 따른 웨이퍼 절단 방법을 순차적으로 나타낸 단면도들이다.
도 10은 본 발명의 제 2 실시예에 따른 웨이퍼 절단 방법을 나타낸 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 웨이퍼 102 : 개구
110 : 지지부재 120 : 인장성 테이프
122 : 제 1 인장성 필름 124 : 제 2 인장성 필름
본 발명은 웨이퍼 절단 방법에 관한 것으로서, 보다 구체적으로는 복수개의 반도체 칩들이 형성된 웨이퍼를 스크라이브 레인을 따라 절단하는 방법에 관한 것이다.
일반적으로, 웨이퍼에 여러 가지 반도체 공정들을 수행하여 복수개의 반도체 칩들을 형성한다. 그런 다음, 각 반도체 칩들을 인쇄회로기판에 실장하기 위해서, 웨이퍼에 대해서 패키징 공정을 수행하여 반도체 패키지를 형성한다.
종래의 패키징 공정에 따르면, 스크라이브 레인을 따라 웨이퍼를 절단하여, 웨이퍼를 개개의 반도체 칩들로 분리한다. 반도체 칩을 배선 기판에 부착한 다음, 반도체 칩의 본딩 패드와 배선 기판을 도전성 와이어 등을 이용해서 전기적으로 연결시킨다. 그런 다음, 배선 기판 상에 몰드를 형성하여, 반도체 칩을 몰드로 둘러싼다. 배선 기판에 솔더 볼과 같은 외부 접속 단자를 마운트한다.
그러나, 상기와 같은 종래의 패키징 공정은 개개의 반도체 칩들에 대해서 개별적으로 수행되어야 하는 관계로, 패키징 공정의 효율이 매우 낮다는 문제가 있었다.
상기된 문제를 해소하기 위해서, 웨이퍼를 절단하기 전에 웨이퍼 전체에 대해서 패키징 공정을 실시한 후, 웨이퍼를 절단하는 웨이퍼 레벨 패키징 공정이 제안되었다.
종래에는, 웨이퍼를 식각 공정 또는 레이저 절단 공정을 통해서 절단하였다. 종래의 식각 공정에 따르면, 식각 마스크를 웨이퍼 상에 형성한다. 식각 마스크를 이용해서 웨이퍼를 식각하여, 웨이퍼를 개개의 반도체 칩들로 분리한다. 그러나, 이러한 종래의 식각 공정은 식각 마스크를 형성하는 공정, 식각 공정 후 식각 마스크를 제거하는 공정, 및 반응 부산물들을 제거하는 공정을 포함하게 된다. 이로 인하여, 웨이퍼 절단 공정에 소요되는 시간과 비용이 높다는 문제가 있다.
반면에, 종래의 레이저 절단 공정은 식각 마스크를 사용하지 않고 레이저를 웨이퍼의 스크라이브 레인으로 조사하여, 웨이퍼를 개개의 반도체 칩들로 분리하게 된다. 그러나, 웨이퍼로 조사되는 레이저는 고열을 발생시킨다. 이러한 고열은 웨이퍼 내의 실리콘에 악영향을 주게 되어, 반도체 칩의 강도를 저하시키는 문제가 있다.
본 발명은 식각 마스크를 사용하지 않으면서 레이저에 의한 웨이퍼의 손상도 억제할 수 있는 웨이퍼 절단 방법을 제공한다.
본 발명의 일 견지에 따른 웨이퍼 절단 방법에 따르면, 복수개의 반도체 칩들이 형성된 웨이퍼의 표면에 지지부재를 부착한다. 상기 웨이퍼의 밑면에 상기 웨이퍼의 스크라이브 레인을 따라 개구를 형성한다. 상기 웨이퍼의 밑면을 플라즈마 식각하여, 상기 웨이퍼의 두께를 줄인다. 상기 웨이퍼의 밑면에 서로 다른 인장률들을 갖는 인장성 필름(tensile film)들이 적층된 구조의 인장성 테이프(tensile tape)를 부착한다. 그런 다음, 상기 지지부재를 제거한다. 상기 인장성 테이프를 냉각시켜서, 상기 인장성 필름들간의 인장률 차이를 증가시킨다. 상기 인장률 차이를 이용해서 상기 인장성 필름들이 절단되도록 상기 인장성 테이프를 인장시켜서, 상기 반도체 칩들로부터 상기 인장성 테이프를 분리한다.
본 발명의 일 실시예에 따르면, 상기 지지부재에 지지된 상기 웨이퍼의 밑면을 부분적으로 제거하여 상기 웨이퍼의 두께를 줄일 수도 있다. 또한, 상기 웨이퍼의 밑면은 연마 공정을 통해서 제거될 수 있다.
본 발명의 다른 실시예에 따르면, 상기 반도체 칩들의 위치를 탐지하여 상기 스크라이브 레인의 위치를 인식할 수도 있다. 또한, 상기 반도체 칩들의 위치를 탐지하는 단계는 상기 웨이퍼로 적외선을 조사하는 단계를 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 개구를 상기 지지부재가 노출되지 않을 정도로 상기 웨이퍼에 형성하고, 상기 플라즈마 식각 단계는 상기 개구의 저면에 위치한 상기 웨이퍼 부분을 제거하여 상기 지지부재를 상기 개구를 통해 노출시킬 수 있다. 반면에, 상기 개구를 상기 지지부재가 노출되도록 상기 웨이퍼에 관통 형성할 수도 있다. 상기 개구는 레이저 절단 공정을 통해서 형성하는 것을 특징으로 하는 웨이퍼 절단 방법.
본 발명의 또 다른 실시예에 따르면, 상기 인장성 테이프를 10℃ 이하로 냉각시킬 수 있다.
상기된 본 발명에 따르면, 레이저를 이용해서 웨이퍼의 스크라이브 레인에 개구를 형성한 후, 웨이퍼의 밑면 전체를 플라즈마 식각한다. 따라서, 식각 마스크를 사용하지 않고 웨이퍼를 플라즈마 식각할 수가 있다. 또한, 레이저에 의한 고열로 인한 웨이퍼의 손상은 플라즈마 식각에 의해서 치유될 수 있다. 부가적으로, 인장성 테이프를 냉각시킨 다음에 인장시키므로, 인장성 테이프가 웨이퍼에 고착되는 현상이 억제된다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
실시예 1
도 1 내지 도 9는 본 발명의 제 1 실시예에 따른 웨이퍼 절단 방법을 순차적으로 나타낸 단면도들이다.
도 1을 참조하면, 복수개의 반도체 칩들이 형성된 웨이퍼(100)를 마련한다. 본 실시예에서, 웨이퍼(100)에 대해서 패키징 공정이 수행되어, 복수개의 반도체 패키지들이 웨이퍼(100)에 형성된다. 구체적으로, 개구를 갖는 제 1 절연막 패턴(미도시)을 웨이퍼(100)의 표면에 형성하여, 반도체 칩의 본딩 패드를 제 1 절연막 패턴의 개구를 통해서 노출시킨다. 본딩 패드와 전기적으로 연결된 도전막 패턴(미도시)을 제 1 절연막 패턴 상에 형성한다. 도전막 패턴의 단부를 노출시키는 제 2 절연막 패턴(미도시)을 도전막 패턴 상에 형성한다. 솔더 볼과 같은 외부접속단자를 노출된 도전막 패턴의 단부에 실장한다. 여기서, 외부접속단자는 웨이퍼(100)를 절단한 후에 각 반도체 칩에 형성할 수도 있다. 또는, 상기된 구조와 다른 구조를 갖는 패키지가 웨이퍼(100)에 형성될 수도 있다.
지지부재(110)를 웨이퍼(100)의 표면에 부착한다. 본 실시예에서, 지지부재(110)는 후술되는 절단 공정들 중에 웨이퍼(100)를 지지하기 위한 것으로서, 절연 테이프를 사용할 수 있다. 그런 다음, 지지부재(110)가 아래로 향하도록 웨이 퍼(100)를 뒤집는다.
도 2를 참조하면, 위를 향하는 웨이퍼(100)의 밑면을 부분적으로 제거하여, 웨이퍼(100)의 두께를 1차로 줄인다. 본 실시예에서, 웨이퍼(100)의 밑면은 연마 공정을 통해서 제거할 수 있다.
도 3을 참조하면, 반도체 칩들의 위치를 탐지하여, 웨이퍼(100)의 스크라이브 레인 위치를 인식한다. 여기서, 스크라이브 레인을 따라 웨이퍼(100)를 절단하여, 웨이퍼(100)를 개개의 반도체 칩들로 개별화하게 된다. 본 실시예에서, 적외선을 웨이퍼(100)로 조사하여, 반도체 칩들의 위치를 탐지한다. 구체적으로, 반도체 칩들은 복수개의 패턴들을 포함하지만, 스크라이브 레인 내에는 패턴들이 형성되어 있지 않다. 따라서, 적외선을 반도체 칩과 스크라이브 레인으로 각각 조사하면, 반사되는 적외선들이 서로 다른 특성을 나타낼 것이다. 이러한 다른 특성을 분석하여, 패턴들이 형성된 위치와 패턴들이 형성되지 않은 위치를 탐지함으로써, 스트라이브 레인의 위치를 인식할 수가 있게 된다.
도 4를 참조하면, 스크라이브 레인을 따라 웨이퍼(100)의 밑면으로부터 개구(102)를 형성한다. 본 실시예에서, 개구(102)는 웨이퍼(100)의 두께보다 얕은 깊이를 가져서, 지지부재(110)는 개구(102)를 통해 노출되지 않는다. 또한, 개구(102)는 레이저를 이용한 절단 공정을 통해서 스크라이브 레인에 형성할 수 있다. 여기서, 레이저 절단 공정 중에 발생하는 고열에 의해 웨이퍼(100)가 손상될 수 있다.
도 5를 참조하면, 웨이퍼(100)의 밑면 전체에 대해서 플라즈마 식각 공정을 수행하여, 웨이퍼(100)의 두께를 2차로 줄인다. 이와 동시에, 개구(102)를 더 깊게 형성하여, 개구(102)를 통해서 지지부재(110)를 노출시킨다. 즉, 본 실시예에 따르면, 식각 마스크를 사용하지 않고 웨이퍼(100) 밑면 전체에 대해서 플라즈마 식각 공정을 수행할 수가 있다. 그러므로, 식각 마스크 형성 공정, 식각 마스크 제거 공정 및 반응 부산물 세정 공정 등이 본 실시예에 따른 방법에는 필요하지 않게 되어, 웨이퍼 절단 공정을 적은 비용으로 빠른 시간 내에 완료할 수가 있게 된다. 한편, 웨이퍼(100)는 개구(102)를 따라 완전히 절단되어, 각 반도체 칩들은 서로 분리된다. 다만, 서로 분리된 반도체 칩들은 지지부재(110) 상에 부착된 상태이다.
여기서, 플라즈마 식각 공정에 의해서 레이저 절단 공정 중에 손상된 웨이퍼(100) 부분들이 치유될 수 있다. 따라서, 서로 분리된 각 반도체 칩들의 기계적 강도가 저하되는 것이 방지된다. 또한, 웨이퍼(100)는 실리콘을 기본적으로 포함하고 있으므로, 플라즈마 식각 공정에 사용되는 식각 가스는 플루오린계 가스를 포함할 수 있다. 부가적으로, 반도체 칩들의 종류에 따라 다른 여러 가지 가스들이 식각 가스에 포함될 수 있을 것이다.
도 6을 참조하면, 인장성 테이프(120)를 웨이퍼(100)의 밑면에 부착한다. 본 실시예에서, 인장성 테이프(120)는 제 1 인장성 필름(122), 및 제 1 인장성 필름(122) 상에 적층되어 웨이퍼(100)의 밑면에 부착되는 제 2 인장성 필름(124)을 포함한다. 여기서, 제 1 인장성 필름(122)과 제 2 인장성 필름(124)은 서로 다른 인장률들을 가져서, 제 1 인장성 필름(122)과 제 2 인장성 필름(124) 사이에 인장률 차이가 존재한다. 제 1 인장성 필름(122)의 예로는 중합체(polymer)를 들 수 있 고, 제 2 인장성 필름(124)의 예로는 공중합체(copolymer)를 들 수 있다.
도 7을 참조하면, 지지부재(110)를 웨이퍼(100)로부터 제거한다. 여기서, 분리된 각 반도체 칩들은 인장성 테이프(120) 상에 부착되어 있게 된다.
도 8을 참조하면, 인장성 테이프(120)를 냉각시켜서, 제 1 인장성 필름(122)과 제 2 인장성 필름(124) 간의 인장률 차이를 증가시킨다. 본 실시예에서, 인장성 테이프(120)를 약 10℃ 이하로 냉각시킨다.
도 9를 참조하면, 인장성 테이프(120)를 양쪽으로 인장시켜서, 분리된 반도체 칩들로부터 인장성 테이프(120)를 제거한다. 구체적으로, 공중합체인 제 2 인장성 필름(124)이 중합체인 제 1 인장성 필름(122)보다 높은 인장률을 갖는다. 따라서, 인장성 테이프(120)를 인장시키면, 제 2 인장성 필름(124)이 제 1 인장성 필름(122)보다 더 많이 늘어나게 되어, 인장성 테이프(120)가 스크라이브 레인을 따라 용이하게 절단된다.
여기서, 인장성 테이프(120)를 냉각시키는 것에 의해서 제 1 인장성 필름(122)과 제 2 인장성 필름(124) 간의 인장률 차이가 크게 증가되었으므로, 인장성 테이프(120)는 각 반도체 칩들에 고착되지 않고 각 반도체 칩들로부터 용이하게 분리될 수 있다.
본 실시예에 따르면, 레이저를 이용해서 웨이퍼의 스크라이브 레인에 개구를 형성한 후, 웨이퍼의 밑면 전체를 플라즈마 식각한다. 따라서, 식각 마스크를 사용하지 않고 웨이퍼를 플라즈마 식각할 수가 있다. 또한, 레이저에 의한 고열로 인한 웨이퍼의 손상은 플라즈마 식각에 의해서 치유될 수 있다. 부가적으로, 인장성 테 이프를 냉각시킨 다음에 인장시키므로, 인장성 테이프가 웨이퍼에 고착되는 현상이 억제된다.
실시예 2
도 10은 본 발명의 제 2 실시예에 따른 웨이퍼 절단 방법을 나타낸 단면도이다.
먼저, 도 1 내지 도 3을 참조로 설명한 공정들을 수행하여, 지지부재(120)가 부착된 웨이퍼(100)를 마련한다.
도 10을 참조하면, 스크라이브 레인을 따라 웨이퍼(100)의 밑면으로부터 개구(104)를 형성한다. 본 실시예에서, 개구(104)는 웨이퍼(100)에 관통 형성되어, 지지부재(110)가 개구(104)를 통해 노출된다. 따라서, 이후의 플라즈마 식각 공정에서는, 웨이퍼(100)의 두께만을 줄이게 된다.
이후, 도 5 내지 도 9를 참조로 설명한 공정들을 수행하여, 웨이퍼(100)를 개개의 반도체 칩들로 개별화시킨다.
상술한 바와 같이 본 발명에 의하면, 식각 마스크를 사용하지 않고 웨이퍼를 플라즈마 식각할 수가 있다. 또한, 레이저에 의한 고열로 인한 웨이퍼의 손상은 플라즈마 식각에 의해서 치유될 수 있다. 부가적으로, 인장성 테이프가 웨이퍼에 고착되는 현상이 억제되므로, 반도체 칩들로부터 인장성 테이프를 용이하게 제거할 수가 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (13)

  1. 복수개의 반도체 칩들이 형성된 웨이퍼의 표면에 지지부재를 부착하는 단계;
    상기 웨이퍼의 밑면에 상기 웨이퍼의 스크라이브 레인을 따라 개구를 형성하는 단계;
    상기 웨이퍼의 밑면을 플라즈마 식각하여, 상기 웨이퍼의 두께를 줄이는 단계;
    상기 웨이퍼의 밑면에 서로 다른 인장률들을 갖는 인장성 필름(tensile film)들이 적층된 구조의 인장성 테이프(tensile tape)를 부착하는 단계;
    상기 지지부재를 제거하는 단계;
    상기 인장성 테이프를 냉각시켜서, 상기 인장성 필름들간의 인장률 차이를 증가시키는 단계; 및
    상기 인장률 차이를 이용해서 상기 인장성 필름들이 절단되도록 상기 인장성 테이프를 인장시켜서, 상기 반도체 칩들로부터 상기 인장성 테이프를 분리하는 단계를 포함하는 웨이퍼 절단 방법.
  2. 제 1 항에 있어서, 상기 지지부재에 지지된 상기 웨이퍼의 밑면을 부분적으로 제거하여 상기 웨이퍼의 두께를 줄이는 단계를 더 포함하는 것을 특징으로 하는 웨이퍼 절단 방법.
  3. 제 2 항에 있어서, 상기 웨이퍼의 밑면은 연마 공정을 통해서 제거되는 것을 특징으로 하는 웨이퍼 절단 방법.
  4. 제 1 항에 있어서, 상기 반도체 칩들의 위치를 탐지하여 상기 스크라이브 레인의 위치를 인식하는 단계를 더 포함하는 것을 특징으로 하는 웨이퍼 절단 방법.
  5. 제 4 항에 있어서, 상기 반도체 칩들의 위치를 탐지하는 단계는 상기 웨이퍼로 적외선을 조사하는 단계를 포함하는 것을 특징으로 하는 웨이퍼 절단 방법.
  6. 제 1 항에 있어서, 상기 개구를 상기 지지부재가 노출되지 않을 정도로 상기 웨이퍼에 형성하고, 상기 플라즈마 식각 단계는 상기 개구의 저면에 위치한 상기 웨이퍼 부분을 제거하여 상기 지지부재를 상기 개구를 통해 노출시키는 것을 특징으로 하는 웨이퍼 절단 방법.
  7. 제 1 항에 있어서, 상기 개구를 상기 지지부재가 노출되도록 상기 웨이퍼에 관통 형성하는 것을 특징으로 하는 웨이퍼 절단 방법.
  8. 제 1 항에 있어서, 상기 개구는 레이저를 이용한 절단 공정을 통해서 형성하는 것을 특징으로 하는 웨이퍼 절단 방법.
  9. 제 1 항에 있어서, 상기 인장성 테이프를 10℃ 이하로 냉각시키는 것을 특징으로 하는 웨이퍼 절단 방법.
  10. 제 1 항에 있어서, 상기 인장성 테이프는
    중합체(polymer)로 이루어진 제 1 인장성 필름; 및
    상기 제 1 인장성 필름 상에 적층되고, 공중합체(copolymer)로 이루어진 제 2 인장성 필름을 포함하는 것을 특징으로 하는 웨이퍼 절단 방법.
  11. 복수개의 반도체 칩들이 형성된 웨이퍼의 표면에 지지부재를 부착하는 단계;
    상기 지지부재에 지지된 상기 웨이퍼의 밑면을 연마하여, 상기 웨이퍼의 두께를 1차로 줄이는 단계;
    상기 반도체 칩들의 위치를 탐지하기 위해서 상기 웨이퍼로 적외선을 조사하여 상기 웨이퍼의 스크라이브 레인의 위치를 인식하는 단계;
    상기 웨이퍼의 밑면에 레이저 절단 공정을 통해서 상기 스크라이브 레인을 따라 개구를 형성하는 단계;
    상기 웨이퍼의 밑면을 플라즈마 식각하여, 상기 웨이퍼의 두께를 2차로 줄이는 단계;
    상기 웨이퍼의 밑면에 서로 다른 인장률들을 갖는 인장성 필름(tensile film)들이 적층된 구조의 인장성 테이프(tensile tape)를 부착하는 단계;
    상기 지지부재를 제거하는 단계;
    상기 인장성 테이프를 냉각시켜서, 상기 인장성 필름들간의 인장률 차이를 증가시키는 단계; 및
    상기 인장률 차이를 이용해서 상기 인장성 필름들이 절단되도록 상기 인장성 테이프를 인장시켜서, 상기 반도체 칩들로부터 상기 인장성 테이프를 분리시키는 단계를 포함하는 웨이퍼 절단 방법.
  12. 제 11 항에 있어서, 상기 개구를 상기 지지부재가 노출되지 않을 정도로 상기 웨이퍼에 형성하고, 상기 플라즈마 식각 단계는 상기 개구의 저면에 위치한 상기 웨이퍼 부분을 제거하여 상기 지지부재를 상기 개구를 통해 노출시키는 것을 특징으로 하는 웨이퍼 절단 방법.
  13. 제 11 항에 있어서, 상기 개구를 상기 지지부재가 노출되도록 상기 웨이퍼에관통 형성하는 것을 특징으로 하는 웨이퍼 절단 방법.
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101089962B1 (ko) 2009-11-27 2011-12-05 삼성전기주식회사 디스플레이용 어레이 기판 및 디스플레이용 기판의 제조 방법
KR101094450B1 (ko) * 2009-06-05 2011-12-15 에스티에스반도체통신 주식회사 플라즈마를 이용한 다이싱 방법
KR20130110381A (ko) * 2012-03-29 2013-10-10 삼성전자주식회사 파장변환층을 구비한 반도체 발광소자 제조방법
KR101617402B1 (ko) * 2009-04-18 2016-05-02 위순임 이중 연마 웨이퍼 가공방법 및 웨이퍼 가공 시스템

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9553021B2 (en) * 2012-09-03 2017-01-24 Infineon Technologies Ag Method for processing a wafer and method for dicing a wafer
DE102013112885A1 (de) * 2013-11-21 2015-05-21 Osram Opto Semiconductors Gmbh Verfahren zur optischen Charakterisierung eines optoelektronischen Halbleitermaterials und Vorrichtung zur Durchführung des Verfahrens

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06325991A (ja) * 1993-05-12 1994-11-25 Fuji Electric Co Ltd 半導体素子の製造方法
JP2003045835A (ja) 2001-07-31 2003-02-14 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JP2006186234A (ja) 2004-12-28 2006-07-13 Matsushita Electric Ind Co Ltd 半導体ウェーハの分割方法、研削装置および半導体ウェーハ分割システム
JP2007019386A (ja) 2005-07-11 2007-01-25 Matsushita Electric Ind Co Ltd 半導体チップの製造方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0715087B2 (ja) * 1988-07-21 1995-02-22 リンテック株式会社 粘接着テープおよびその使用方法
JP2866453B2 (ja) * 1990-07-04 1999-03-08 ローム株式会社 エキスパンドテープ及びチップ部品の実装方法
US6007920A (en) * 1996-01-22 1999-12-28 Texas Instruments Japan, Ltd. Wafer dicing/bonding sheet and process for producing semiconductor device
US6541352B2 (en) * 2001-07-27 2003-04-01 Texas Instruments Incorporated Semiconductor die with contoured bottom surface and method for making same
JP4013753B2 (ja) * 2002-12-11 2007-11-28 松下電器産業株式会社 半導体ウェハの切断方法
US7129114B2 (en) * 2004-03-10 2006-10-31 Micron Technology, Inc. Methods relating to singulating semiconductor wafers and wafer scale assemblies
JP2005322738A (ja) * 2004-05-07 2005-11-17 Toshiba Corp 半導体装置の製造方法
US7141487B2 (en) * 2004-07-01 2006-11-28 Agency For Science Technology And Research Method for ultra thinning bumped wafers for flip chip
JP2006049591A (ja) * 2004-08-05 2006-02-16 Disco Abrasive Syst Ltd ウエーハに貼着された接着フィルムの破断方法および破断装置
JP2006054246A (ja) * 2004-08-10 2006-02-23 Disco Abrasive Syst Ltd ウエーハの分離方法
JP4624813B2 (ja) * 2005-01-21 2011-02-02 ルネサスエレクトロニクス株式会社 半導体装置の製造方法および半導体製造装置
JP2006294913A (ja) 2005-04-12 2006-10-26 Disco Abrasive Syst Ltd ウェーハの分割方法
JP4288252B2 (ja) 2005-04-19 2009-07-01 パナソニック株式会社 半導体チップの製造方法
JP4847199B2 (ja) * 2006-04-25 2011-12-28 株式会社ディスコ ウエーハに装着された接着フィルムの破断方法
US7494900B2 (en) * 2006-05-25 2009-02-24 Electro Scientific Industries, Inc. Back side wafer dicing

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06325991A (ja) * 1993-05-12 1994-11-25 Fuji Electric Co Ltd 半導体素子の製造方法
JP2003045835A (ja) 2001-07-31 2003-02-14 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JP2006186234A (ja) 2004-12-28 2006-07-13 Matsushita Electric Ind Co Ltd 半導体ウェーハの分割方法、研削装置および半導体ウェーハ分割システム
JP2007019386A (ja) 2005-07-11 2007-01-25 Matsushita Electric Ind Co Ltd 半導体チップの製造方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101617402B1 (ko) * 2009-04-18 2016-05-02 위순임 이중 연마 웨이퍼 가공방법 및 웨이퍼 가공 시스템
KR101094450B1 (ko) * 2009-06-05 2011-12-15 에스티에스반도체통신 주식회사 플라즈마를 이용한 다이싱 방법
US8222120B2 (en) 2009-06-05 2012-07-17 Sts Semiconductor & Telecommunications Co., Ltd. Method of dicing wafer using plasma
KR101089962B1 (ko) 2009-11-27 2011-12-05 삼성전기주식회사 디스플레이용 어레이 기판 및 디스플레이용 기판의 제조 방법
KR20130110381A (ko) * 2012-03-29 2013-10-10 삼성전자주식회사 파장변환층을 구비한 반도체 발광소자 제조방법

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