JP2005321526A - 半導体集積回路装置、表示装置及びシステム - Google Patents

Abstract

【課題】 負荷容量変化の影響が小さな所望のトランジェント特性を実現した半導体集積回路装置、表示装置及びシステムを提供する。
【解決手段】 並んで延長されて容量性負荷からなる複数の信号伝達経路に信号出力を行う複数の出力回路において、第１電源電圧が供給される第１電圧端子にソースが接続され、ドレインが上記信号伝達経路に接続された第１導電型の第１出力ＭＯＳＦＥＴと、上記第１電源電圧が供給される第２電圧端子にソースが接続され、ドレインが上記信号伝達経路に接続された第２導電型の第２出力ＭＯＳＦＥＴと、上記信号出力に対応して上記第１出力ＭＯＳＦＥＴをオフ状態からオン状態にさせるときにゲートに定電流を流す第１駆動回路と、上記信号出力に対応して上記第２出力ＭＯＳＦＥＴを上記第１出力ＭＯＳＦＥＴと相補的にスイッチングさせる第２駆動回路とを設ける。
【選択図】 図１

Description

本発明は、半導体集積回路装置、表示装置及びシステムに関し、例えばＰＤＰ（プラズマ・ディスプレイ・パネル）のアドレス電極のような複数の容量性負荷に伝えられる複数の出力信号を形成するようなドライバを備えた半導体集積回路装置と、それを用いた表示装置及びシステムに利用して有効な技術に関するものである。

ＰＤＰのアドレス電極に表示データに従うアドレスパルス信号を与えるアドレスドライバの例として、特開平１０−１２３９９８号公報がある。同公報の図１７に示されている一般的なアドレスドライバ回路図のようにアドレス電極の容量Ｃｇと隣接アドレス間の寄生容量Ｃａが存在することが示されている。同公報のアドレスドライバでは、第一のアドレス電極の立ち上がりと、それに隣接する第二アドレス電極の立ち下がりとに時間差を設けて消費電力を削減するということが記載されている。
特開平１０−１２３９９８号公報

図１７にＰＤＰのアドレスドライバの負荷について説明する等価回路図が示されている。アドレスドライバの負荷は対サスティンと対スキャンの容量と隣接ピン容量からなる。上記隣接ピン容量は、前記特許文献１の図１７にも示されているようなアドレス電極間の寄生容量Ｃａに対応している。上記ピン容量は隣接ピンに与えられる駆動出力信号が同じ方向に変化する場合にはドライバ側からみると容量負荷としてはみえなくなる。この隣接ピン容量は、上記アドレスドライバの容量性負荷の半分以上を占めている。したがって、各アドレスドライバにおいては、隣接ピンの駆動出力信号の変化状況によって負荷が異なる。つまり、上記のように同相で変化する場合には軽くなり、逆相で変化する場合に重くなる。複数のドライバを備えた半導体集積回路装置においては、ＰＤＰを評価する表示モードにおいて、最も負荷が軽いのは全ビットが同相で変化する場合であり、最も負荷が重くなるのは隣接アドレス電極がそれぞれ逆方向に動く千鳥動作モードとなる。

図１８に、この発明に先立って検討されたアドレスドライバの回路図が示されている。５Ｖの低電圧Ｖ１を動作電圧とする論理回路で形成された相補の表示信号ＩＮ１，／ＩＮ１は、ソースに回路の接地電位ＧＮＤ（ＶＳＳ）が与えられたＮチャネルＭＯＳＦＥＴＭ２１とＭ２２のゲートに伝えられる。これらのＮチャネルＭＯＳＦＥＴＭ２１とＭ２２のドレインは、ＰＤＰ表示動作に必要２０Ｖ〜８０Ｖ程度の高電圧Ｖ２がソースに与えられ、ゲートとドレインとが交差接続されてラッチ形態とされたＰチャネルＭＯＳＦＥＴＭ２３，Ｍ２４のドレインと接続される。これにより、上記低電圧Ｖ１に対応した表示信号を高電圧Ｖ２に対応した高電圧にレベル変換して、Ｐチャネル出力ＭＯＳＦＥＴＭ２７のゲートに伝える。また、上記Ｐチャネル出力ＭＯＳＦＥＴＭ２７と直列形態に接続されたＮチャネル出力ＭＯＳＦＥＴＭ２８のゲートには、低電圧Ｖ１で動作するＰチャネルＭＯＳＦＥＴＭ２５とＮチャネルＭＯＳＦＥＴＭ２６からなるＣＭＯＳインバータ回路を通して上記論理回路で形成された表示信号ＩＮ２が供給される。

図１９には、図１８のアドレスドライバの負荷容量によるトランジェント時間（たとえば立ち上がり、出力１０％〜９０％までの変化時間）のシミュレーション結果の負荷特性図が示されている。図１９の回路では負荷容量とトランジェント時間（ドライバ出力の８０％変化する時間）は、ほぼリニアに変化し負荷容量が小さいときは極端にトランジェント時間が短くなる。負荷容量が大きな時はトランジェント時間が長くなる。よって、前記図２０の波形図に示すように、全ビットが同時に動作する場合には点線で示すようにトランジェント時間が短くなり、隣接ビットがそれぞれ逆方向に動く千鳥動作モードの場合には実線で示すようにトランジェント時間が長くなるものである。

上記ドライバ出力のトランジェント時間は長すぎても短すぎても問題となる。長すぎる場合は、点灯しないところで点灯したり、点灯すべきところで点灯しなかったりという誤点灯（誤動作）の原因となる。しかしながら、トランジェント時間が短すぎる場合は輻射が発生するという問題がある。現状のＰＤＰでは点灯の誤動作を優先的に対策せざるを得ないために、アドレスドライバのドライバビリティを十分大きく取り、前記ワーストケースである千鳥動作時のように負荷容量が大きくても必要なトランジェント時間となるように設計される必要がある。この結果、全ビット同時動作時のように負荷容量が小さいときには出力信号の変化スピードが速くなりすぎてＰＤＰから輻射が発生してしまうことになる。このようなＰＤＰからの輻射は、パネル表面にフィルタを入れて対策をすることになるため、ＰＤＰのコストや表示効率に大きな影響を与えている。

この発明の目的は、負荷容量変化の影響が小さな所望のトランジェント特性を実現した半導体集積回路装置とそれを用いた表示装置及びシステムを提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。並んで延長されて容量性負荷からなる複数の信号伝達経路に信号出力を行う複数の出力回路において、第１電源電圧が供給される第１電圧端子にソースが接続され、ドレインが上記信号伝達経路に接続された第１導電型の第１出力ＭＯＳＦＥＴと、上記第１電源電圧が供給される第２電圧端子にソースが接続され、ドレインが上記信号伝達経路に接続された第２導電型の第２出力ＭＯＳＦＥＴと、上記信号出力に対応して上記第１出力ＭＯＳＦＥＴをオフ状態からオン状態にさせるときにゲートに定電流を流す第１駆動回路と、上記信号出力に対応して上記第２出力ＭＯＳＦＥＴを上記第１出力ＭＯＳＦＥＴと相補的にスイッチングさせる第２駆動回路とを設ける。

負荷容量変化の影響が小さな所望のトランジェント特性を実現することがきる。

図１には、この発明に係るＰＤＰのアドレス電極を駆動する半導体集積回路装置のアドレスドライバの一実施例の回路図が示されている。この実施例のアドレスドライバは、レベル変換（又はレベルシフト）回路とアドレスドライバ又はデータドライバ（以下、単に出力回路という）から構成される。レベル変換回路は、例えば５Ｖのような低電圧電源Ｖ１で動作するロジック部等の内部回路で形成された信号振幅を、例えば２０〜８０Ｖのような高電圧電源Ｖ２に対応した信号振幅にレベル変換を行うために設けられる。出力回路は、上記高電圧電源Ｖ２により動作するＰチャネル出力ＭＯＳＦＥＴＭ７とＮチャネル出力ＭＯＳＦＥＴＭ８からなるＣＭＯＳ出力回路で構成され、出力端子ＯＵＴから高電圧Ｖ２に対応したハイレベルと、回路の接地電位ＧＮＤ（ＶＳＳ）に対応したロウレベルを出力する。

入力端子ＩＮ１とＩＮ２には、上記Ｐチャネル出力ＭＯＳＦＥＴＭ７の動作制御を行う上記低電源電圧Ｖ１に対応した非反転信号と反転信号とからなる相補入力信号が供給される。上記相補入力信号は、上記高電圧電源Ｖ２で動作するＰチャネル出力ＭＯＳＦＥＴＱ７のオン／オフ制御を行うために、レベル変換回路により低電圧Ｖ１から高電圧Ｖ２にレベル変換される。つまり、上記相補入力信号は、差動形態のＮＰＮトランジスタＱ１とＱ２のベースに供給される。これらの差動トランジスタＱ１とＱ２の共通エミッタと回路の接地電位ＧＮＤ（ＶＳＳ）との間には、スイッチＳＷ１と電流源Ｉ１の直列回路が設けられる。そして、上記差動トランジスタＱ１とＱ２のコレクタと高電圧電源Ｖ２との間には、電流ミラー形態にされたＰチャネルＭＯＳＦＥＴＭ１とＭ２が設けられる。上記電流ミラー回路の出力側ＭＯＳＦＥＴＭ２と上記トランジスタＱ２のコレクタとの接続点からレベル変換された出力信号が得られ、上記Ｐチャネル出力ＭＯＳＦＥＴＭ７のゲートに伝えられる。特に制限されないが、上記出力ＭＯＳＦＥＴＭ７のゲートとソース（高電源電圧Ｖ２）との間には、上記ＭＯＳＦＥＴＭ７のゲート耐圧以下のツェナー電圧を持つツェナーダイオードＤＺが設けられる。上記スイッチＳＷ１には、入力端子ＩＮ４から供給される動作制御信号が供給されて、低消費電力化のために後述するようにレベル変換回路が間欠動作させられる。

入力端子ＩＮ３には、上記Ｎチャネル出力ＭＯＳＦＥＴＭ８の動作制御を行う上記低電源電圧Ｖ１に対応した入力信号が供給される。入力端子ＩＮ３から供給される入力信号によって制御されるスイッチＳＷ２を介して定電流源Ｉ２で形成した定電流をダイオード接続のＰチャネルＭＯＳＦＥＴＭ３に流すようにする。このＭＯＳＦＥＴＭ３と電流ミラー形態にされたＰチャネルＭＯＳＦＥＴＭ４を通して上記定電流Ｉ２に対応した定電流をＮチャネル出力ＭＯＳＦＥＴＭ８のゲートに供給する。上記定電流源Ｉ２とＭＯＳＦＥＴＭ３によって定常的に電流が流れ続けるという無駄を無くすために、上記ＭＯＳＦＥＴＭ８のゲート電圧が低電圧Ｖ１に到達するとスイッチＳＷ２がオフ状態にされる。このときに、出力ＭＯＳＦＥＴＭ８のゲートは、そのオン状態を維持するためにＰチャネルＭＯＳＦＥＴＭ５とＮチャネルＭＯＳＦＥＴＭ６からなるＣＭＯＳインバータ回路の出力端子と接続されており、上記スイッチＳＷ２がオフ状態にされた後には入力端子ＩＮ３に供給される入力信号のロウレベルによってオン状態にされるＰチャネルＭＯＳＦＥＴＭ５を通して上記ＭＯＳＦＥＴＭ８のゲート電極に低電圧Ｖ１を供給する。ＭＯＳＦＥＴＭ５は、ＭＯＳＦＥＴＭ８のゲート電圧がリーク電流によって低下しない程度の極小さな電流を流す小さなサイズとされる。

この実施例のアドレスドライバ動作は、次の通りである。出力端子ＯＵＴから高電圧電源Ｖ２に対応したハイレベルの出力信号を形成するとき、入力端子ＩＮ３にはハイレベルの入力信号が供給される。この場合、スイッチＳＷ２がオフ状態となり、ＭＯＳＦＥＴＭ６がオン状態となって出力ＭＯＳＦＥＴＭ８をオフ状態にしている。入力端子ＩＮ４によってスイッチＳＷ１がオン状態にされていて、入力端子ＩＮ１にロウレベルの入力信号が供給され、入力端子ＩＮ２にハイレベルの入力信号が供給されると、差動トランジスタＱ１がオフ状態に差動トランジスタＱ２がオン状態にされる。

前記図１のアドレスドライバでのハイレベル出力動作を説明するための等価回路図が図２に示され、その動作電圧波形図が図３に示されている。図２は説明し易くするために、図１におけるＭＯＳＦＥＴＭ７のＶgsの制限をかけているツェナーダイオードＤＺを除いてある。上記ＭＯＳＦＥＴＭ７のＶgsは、最大Ｖ２とＧＮＤの差電圧がかかるものとする。上記入力端子ＩＮ４とＩＮ２の入力信号に対応して上記オン状態のトランジスタＱ２及びスイッチＳＷ１が、図２では１つのスイッチＳＷに置き換えて示されている。従って、定電流源Ｉ１の定電流に対応した駆動電流Ｉ１はＰチャネル出力ＭＯＳＦＥＴＭ７のゲート，ソース間寄生容量Ｃgsを充電させる。このとき、ゲート，ドレイン間寄生容量Ｃgdも存在するが、ミラー効果によってゲート側からみた容量値が大きくなっている。このため、上記電流Ｉ１は、相対的に小さな容量値の上記ゲート，ソース間寄生容量Ｃgsを充電させる電流ｉ１として作用し、図３に示したように上記出力ＭＯＳＦＥＴＭ７のゲート，ソース間電圧Ｃgdを直線的に低下させる。

上記ＭＯＳＦＥＴＭ７のゲート，ソース間電圧Ｖgsがそのしきい値電圧以上に大きくなると、かかるＭＯＳＦＥＴＭ７がオン状態となってドレインから出力電流ｉｏが流れて出力端子ＯＵＴに接続されるアドレス電極をロウレベルからハイレベルに変化させる。このとき、上記出力端子ＯＵＴには、ＰＤＰのアドレス電極が接続されており、かかるＰＤＰのアドレス電極には回路の接地電位との間に存在する寄生容量と、隣接アドレス電極間に存在する寄生容量からなる負荷容量ＣＬを有する。かかる隣接アドレス電極間に存在する寄生容量は、隣接アドレス電極が同じくハイレベルに変化する場合には、上記出力端子ＯＵＴからみたときには存在しないものとみなすことができるので出力回路とっての負荷容量ＣＬは小さくなる。これに対して、隣接アドレス電極がロウレベルのままであるときや、逆にハイレベルからロウレベルに変換するときにはそれに対しても充電電流を供給することとなって出力回路にとっての負荷容量ＣＬは大きくなる。このような隣接アドレス電極の変化により出力回路の負荷容量ＣＬが大きく変化するものである。

この実施例の出力回路では、上記負荷容量ＣＬが小さいときには、図３に示したように上記電流Ｉ１によって直線的に大きくなるＰチャネルＭＯＳＦＥＴＭ７のゲート，ソース間電圧Ｖgsが比較的小さい電圧Ｖgs1 が印加されるゲート電圧ＶＧ１ときに流れるＭＯＳＦＥＴＭ７のドレイン電流ｉｏによって、上記小さな負荷容量ＣＬへの充電動作が開始されて出力端子ＯＵＴを上昇させる。この出力端子ＯＵＴの上昇によって、上記電流Ｉ１がＭＯＳＦＥＴＭ７のゲート，ドレイン間寄生容量Ｃgdの放電動作に費やされる結果、ゲート電圧ＶＧ１（ゲート，ソース間電圧Ｖgs1 ）がほぼ一定にとなって、かかるゲート電圧ＶＧ１に対応した比較的小さな一定の出力電流ｉｏによりアドレス電極がロウレベル（Ｌ）から直線的にハイレベル（Ｈ）に立ち上がる。

これに対して、上記負荷容量ＣＬが大きいときには、図３に示したように上記電流Ｉ１によって形成されるＰチャネルＭＯＳＦＥＴＭ７のゲート，ソース間電圧Ｖgsが上記のような比較的小さいときには上記大きな負荷容量ＣＬの電位変化が小さく、上記電流Ｉ１によってゲート，ソース間電圧Ｖgsをより大きくするようゲート，ソース間寄生容量Ｃgsを充電する。このように充電期間がより長くなることにより、大きくされたゲート，ソース間電圧Ｖgs2 が印加されるゲート電圧ＶＧ２によって出力ＭＯＳＦＥＴＭ７が比較的大きなドレイン電流ｉｏを流して上記大きな負荷容量ＣＬの充電動作を開始して出力端子ＯＵＴを上昇させる。このような出力端子ＯＵＴの上昇により上記電流Ｉ１がＭＯＳＦＥＴＭ７のゲート，ドレイン間寄生容量Ｃgdの放電動作に費やされる結果、ゲート電圧ＶＧ２（ゲート，ソース間電圧Ｖgs2 ）はほぼ一定とされるために、かかるゲート電圧ＶＧ２に対応した比較的大きな一定の出力電流ｉｏによりアドレス電極をロウレベル（Ｌ）から直線的にハイレベル（Ｈ）に立ち上がる。

この実施例では、前記のようにＮチャネル出力ＭＯＳＦＥＴＭ８がオフ状態でＰチャネル出力ＭＯＳＦＥＴＭ７による出力がロウレベルからハイレベルへ遷移する場合、ＰチャネルＭＯＳＦＥＴＭ７はスイッチＳＷ１がオンすることにより定電流源Ｉ１の定電流Ｉ１によって寄生容量ＣgsとＣgdの充放電動作を行う。このときの出力の立ち上がりスピードｔｒは前記のように主に寄生容量Ｃgdを電流源Ｉ１による放電スピード（スルーレイト）で決まる。これによりＰチャネルＭＯＳＦＥＴＭ７のゲート電圧ＶＧは負荷容量ＣＬとその立ち上がりスピードｔｒに応じたドライバ電流ｉｏになるゲート，ソース間Ｖgsでバランスする。これは前記図３において立ち上がり過程でゲート電圧ＶＧが一定になる区間である。このとき必要とされるドライバ電流ｉｏ＝Ｖ２（ハイレベル）×ＣＬ／ｔｒである。よって、負荷容量ＣＬの容量値が大きいほど、立ち上がりスピードｔｒが速いほど（小さい）ＰチャネルＭＯＳＦＥＴドライバのドライバ電流ｉｏは大きくなり、ＰチャネルＭＯＳＦＥＴＭ７のゲート，ソース間電圧Ｖgsは大きくなる。

この実施例回路の場合においては、Ｐチャネル出力ＭＯＳＦＥＴＭ７のゲートがＧＮＤに接地された場合が、ＰチャネルＭＯＳＦＥＴドライバのゲート，ソース間電圧Ｖgsが最大となり、Ｐチャネル出力ＭＯＳＦＥＴＭ７のドライバ電流ｉｏも最大になる。これ以降、Ｐチャネル出力ＭＯＳＦＥＴＭ７のドライバ電流ｉｏは最大値で一定になる為に上記（１）式において、負荷容量が変わるとその立ち上がりスピードｔｒの方が変化してしまう。つまり、前記図１８のような回路では、上記最大電圧でゲート，ソース間電圧Ｖgsを決めている為にドライバ電流ｉｏは常に最大電流かつ定電流で使用している為、その立ち上がりスピードは負荷容量ＣＬの変化にリニアに変化してしまう。これに対し、スルーレイトで立ち上がりスピードｔｒが決めて、ｉｏ＝Ｖ２（ハイレベル）×ＣＬ／ｔｒの式において最大ドライバ電流以内で使用するなら負荷容量ＣＬが変化しても、立ち上がりスピードｔｒが変化しないようにコントロールすることができる。

このようにして、上記負荷容量の大小（変動）に無関係に出力端子ＯＵＴの立ち上がりをほぼ同じくするようにできる。言い換えるならば、負荷容量ＣＬが小のときにはそれに対応した小さな出力電流ｉｏが形成され、負荷容量ＣＬが大のときにはそれに対応した大きな出力電流ｉｏが形成されるものとなり、上記のように出力端子ＯＵＴの立ち上がりをほぼ同じくする。ただし、上記のような動作を実現するためには、ＰチャネルＭＯＳＦＥＴＭ７が上記立ち上がり特性を実現するのに十分なドライバビリティを有することが必要である。つまり、出力ＭＯＳＦＥＴＭ７は、上記電源電圧Ｖ２よりも小さな電圧Ｖgs1 や電圧Ｖgs2 によっても、上記必要な立ち上がり特性を実現できる出力電流ｉｏを得ることができるようなドライバビリティを必要とするものである。

上記ＭＯＳＦＥＴＭ７のゲート，ソース間電圧Ｖgsは、ツェナーダイオードＤＺにより最大値が制限されており、かかるツェナー電圧によりＭＯＳＦＥＴＭ７のゲート電圧が制限されてゲート絶縁破壊を防止することができる。前記のように２０〜８０Ｖのような高電圧電源Ｖ２のもとで、上記ＭＯＳＦＥＴＭ７がゲート絶縁破壊を行わないように形成するには、ワーストケースである８０Ｖでのゲート絶縁が行われないようゲート絶縁膜を厚く形成するなど素子製造プロセスが複雑になるが、この実施例では、上記ツェナーダイオードＤＺを設けることによって、上記２０〜８０Ｖの広範囲の高動作電圧Ｖ２に対して、特別な耐圧プロセスを実施することなく、安定的に動作させることができる。この場合、ツェナーダイオードＤＺで制限されるＰチャネル出力ＭＯＳＦＥＴＭ７のゲート，ソース間電圧Ｖgsが最大となりドライバ電流ｉｏも最大となる。この最大ドライバビリティを超えない範囲で同様に負荷容量ＣＬが変化しても、立ち上がりスピードｔｒが変化しないようにコントロールすることができる。

上記のようにアドレス電極は、容量性負荷であるのでＭＯＳＦＥＴＭ７によって、高電圧電源Ｖ２に対応したハイレベルになると、それリーク電流を補う程度の電流供給しか行う必要はない。また、ゲート，ソース間寄生容量Ｃgsに保持されたゲート，ソース間電圧ＶgsによってＭＯＳＦＥＴＭ７をオン状態にし続けることができる。このことから、上記入力端子ＩＮ４から駆動パルスを供給して、出力端子ＯＵＴをロウレベルからハイレベルに変化させる信号遷移期間に対応して上記スイッチＳＷ１をオン状態にして、ハイレベルの出力信号が得られたならスイッチＳＷ１をオフ状態にして、電流源Ｉ１の電流Ｉ１が上記ツェナーダイオードＤＺに流れ続けることを防止し、レベル変換回路での消費電流を低減させるものである。

前記図１のアドレスドライバでのロウレベル出力動作を説明するための等価回路図が図４に示され、その動作電圧波形図が図５に示されている。図４では省略されているが、前記レベル変換回路の差動トランジスタＱ１をオン状態にして電流ミラーＭＯＳＦＥＴＭ２から出力ＭＯＳＦＥＴＭ７のゲート電極に電流を供給してゲート電圧をロウレベルからハイレベルに変化させて出力ＭＯＳＦＥＴＭ７をオフ状態にする。そして、入力端子ＩＮ３の入力信号によりスイッチＳＷ２をオン状態にしてＭＯＳＦＥＴＭ３−Ｍ４の電流ミラー回路を介して定電流をＮチャネル出力ＭＯＳＦＥＴＭ８のゲートに供給する。これにより、前記Ｐチャネル出力ＭＯＳＦＥＴＭ７の場合と同様に、Ｎチャネル出力ＭＯＳＦＥＴＭ８をオン状態にして出力端子ＯＵＴをハイレベルからロウレベルに変化させるときに、出力ＭＯＳＦＥＴＭ８のゲート，ソース間寄生容量Ｃgs及びゲート，ドレイン間寄生容量Ｃgdを充電及び放電が負荷容量ＣＬの大きさに対応して開始されて図５のように一定電圧Ｖgsのもとのゲート電圧ＶＧに対応した一定の出力電流によって出力端子ＯＵＴに接続される負荷容量ＣＬをハイレベルからロウレベルに放電させることができる。

図５では、１つの負荷容量ＣＬの例が示されているが、同図の例よりも負荷容量が大きいときには、前記Ｐチャネル出力ＭＯＳＦＥＴＭ７の場合と同様に、定電流による出力ＭＯＳＦＥＴＭ８のゲート，ソース間寄生容量Ｃgsの充電動作からゲート，ドレイン間寄生容量Ｃgdの放電動作への切り替えに要する時間が長くなって、同図の一定電圧Ｖgsよりも大きなゲート，ソース間電圧Ｖgsのもとのゲート電圧ＶＧに対応した大きな一定出力電流によって出力端子ＯＵＴに接続される負荷容量ＣＬを放電させる。また、逆に 同図の例よりも負荷容量が小さいときには、定電流による出力ＭＯＳＦＥＴＭ８のゲート，ソース間寄生容量Ｃgsの充電動作からゲート，ドレイン間寄生容量Ｃgdの放電動作への切り替えに要する時間が短くなって、同図の一定電圧Ｖgsよりも小さなゲート，ソース間電圧Ｖgsのもとのゲート電圧ＶＧに対応した小さな一定出力電流によって出力端子ＯＵＴに接続される負荷容量ＣＬを放電させる。

この実施例では、定電流源Ｉ２とＭＯＳＦＥＴＭ３によって定常的に電流が流れ続けるという無駄を無くすために、上記ＭＯＳＦＥＴＭ８のゲート電圧が低電圧Ｖ１に到達するとスイッチＳＷ２がオフ状態にされる。特に制限されないが、スイッチＳＷ２は、ＮチャネルＭＯＳＦＥＴにより構成されて入力端子ＩＮ３のハイレベルによってオン状態にされ、また、ＭＯＳＦＥＴＭ５とＭ６の入力に供給される入力信号ＩＮ３は、上記スイッチＳＷとは異なる入力信号が供給されており、特に制限されないが、上記スイッチＳＷ２のオン状態とともにロウレベルにされて、上記ＰチャネルＭＯＳＦＥＴＭ５をオン状態にしている。ただし、このＭＯＳＦＥＴＭ５の電流がリーク電流を補う程度に小さくされているので、前記のようなスイッチ動作には実質的には関与しない。上記入力端子ＩＮ３の反転信号を形成して、上記ＭＯＳＦＥＴＭ５とＭ６のゲートに供給するようにしてもよい。この場合には、上記ＭＯＳＦＥＴＭ４の定電流が遮断されるときにＭＯＳＦＥＴＭ５かオン状態にされる。

図６には、図１のアドレスドライバを説明するための特性図が示されている。この特性図は、負荷容量に対応したトランジェント時間の関係を示すシミュレーション結果である。比較のために前記図１９に示したアドレスドライバの特性も合わせて示されている。この実施例の定電流駆動での負荷特性においては、トランジェント時間（立ち上がりスピードｔｒ）をスルーレイトでほぼ一定になっている区間で全ビット駆動時の容量負荷の軽い場合と千鳥動作時の容量負荷の重い場合で使用し、Ｐチャネル及びＮチャネルＭＯＳＦＥＴについて同様な構成をとれば、図７に示した出力波形図のように点線で示した全ビット動作（ＣＬ小）の場合と、千鳥動作（ＣＬ大）の場合のように立ち上がりと立下りのトランジェント時間の変動を小さな時間差Δｔ１に抑えることができる。つまり、図１９のアドレスドライバの大きなトランジェント時間差Δｔ２に比べて大幅に改善させることができる。

図８には、この発明に係るアドレスドライバの他の一実施例の回路図が示されている。この実施例は、Ｐチャネル出力ＭＯＳＦＥＴＭ１９のスイッチ動作を行うレベル変換回路として次の回路が用いられる。相補入力信号が供給される入力端子ＩＮ１とＩＮ２はＮチャネルＭＯＳＦＥＴＭ１０とＭ１１のゲートに供給される。これらのＭＯＳＦＥＴＭ１０とＭ１１のソースは回路の接地電位ＧＤＮが与えられる。上記ＭＯＳＦＥＴＭ１０とＭ１１のドレインと高電圧電源Ｖ２との間には、ゲートとドレインとが交差接続されたラッチ形態のＰチャネルＭＯＳＦＥＴＭ１２とＭ１３が設けられる。入力端子ＩＮ１とＩＮ２に供給される入力信号に対応して高電圧Ｖ２にレベル変換されたＭＯＳＦＥＴＭ１３とＭ１１のドレイン接続点から得られる出力信号がＰチャネルＭＯＳＦＥＴＭ１４のゲートに伝えられる。このＭＯＳＦＥＴＭ１４のドレインは、上記Ｐチャネル出力ＭＯＳＦＥＴＭ１９のゲートと接続される。

上記ＰチャネルＭＯＳＦＥＴＭ１４のゲートと回路の接地電位との間には、スイッチＳＷ１と定電流源Ｉ１が設けられる。これによって、入力信号ＩＮ１をハイレベル、入力信号ＩＮ２をロウレベルにして、上記ＰチャネルＭＯＳＦＥＴＭ１４をオフ状態にしておいて、前記図１の回路と同様に定電流Ｉ１はスイッチＳＷ１を介して出力ＭＯＳＦＥＴＭ１９のゲート，ソース間寄生容量及びゲート，ドレイン間寄生容量を充電及び放電させる。これによって、前記同様のように出力端子ＯＵＴに接続される隣接アドレス電極に供給される駆動信号による負荷容量の大小に影響されないで、ほぼ同じスルーレイトで出力信号をロウレベルからハイレベルに立ち上げるようにすることができる。

この実施例では、出力ＭＯＳＦＥＴＭ１９は十分な高耐圧を持つように形成されているので、前記図１のようなゲート耐圧保護のためのツェナーダイオードが省略される。これに応じて、前記パルス駆動も省略される。また、スイッチＳＷ１をオン状態にし続けても前記のような直流電流は流れない。上記ＭＯＳＦＥＴＭ１４は、上記レベル変換回路の出力信号のロウレベルによってオン状態にされることにより、上記Ｐチャネル出力ＭＯＳＦＥＴＭ１９をオフ状態にするという動作を行うものである。Ｎチャネル出力ＭＯＳＦＥＴＭ２０を駆動する定電流駆動回路は、前記図１と同様なＭＯＳＦＥＴＭ１５〜Ｍ１８及びスイッチＳＷ２と定電流源Ｉ２により構成されるものである。

図８の実施例において、前記ＭＯＳＦＥＴ１７から前記リーク電流を補う程度の小さなサイズとするものに替えてそれよりも少し大きなサイズにして、しかもスイッチＳＷ２をオン状態にするタイミングに先立って上記ＭＯＳＦＥＴＭ１７をオン状態にさせるように入力端子ＩＮ３に供給される入力信号のロウレベルにすることによって、出力端子ＯＵＴから出力されるアドレス電極の駆動信号の立ち下がり時に発生する高調波成分を少なくすることができる。

図９には、図８のアドレスドライバの動作の一例を説明するための波形図が示されている。同図においては、前記のように駆動信号の立ち下がり時に発生する高調波成分を少なくするために、入力端子ＩＮ３をロウレベルにしてＰチャネルＭＯＳＦＥＴＭ１７をオン状態にさせる。これにより、ＭＯＳＦＥＴＭ８のゲート電圧が徐々に立ち上がり、それに対応して立ち下がり開始部分の角を削ることができる。その後に、スイッチＳＷ２をオン状態にしてスルーレイトに対応した定電流を流すことによって前記のような動作を行わせるものである。このような高調波成分を落とすことにより輻射をいっそう低減させることができる。

図１０には、この発明に係るアドレスドライバの更に他の一実施例の回路図が示されている。この実施例は、前記同様に駆動信号の立ち下がり時に発生する高調波成分を少なくするようにした前記図１の変形例である。前記図１のアドレスドライバは、出力ＭＯＳＦＥＴＭ８を定電流によって駆動して所望のスルーレイトを実現するというものであるので、上記かかる駆動電流を切り替えることによって高調波成分を低減させるようにするものである。つまり、前記図１の実施例回路に相対的に小さな電流の定電流源Ｉ３とスイッチＳＷ３を追加して、前記定電流源Ｉ２とスイッチＳＷ２と並列形態にして前記ＭＯＳＦＥＴＭ３に定電流Ｉ３を流すようにするものである。なお、Ｐチャネル出力ＭＯＳＦＥＴＭ７を定電流駆動する回路は、同図では省略されているが前記図１又は図８に示した回路により構成される。

図１１には、図１０のアドレスドライバの動作の一例を説明するための波形図が示されている。同図においては、前記のように駆動信号の立ち下がり時に発生する高調波成分を少なくするために、入力端子ＩＮ３をロウレベルにしてＰチャネルＭＯＳＦＥＴＭ５をオン状態にさせる。これとともにスイッチＳＷ３をオン状態にして小さな定電流Ｉ３による低いスルーレイトで駆動信号を立ち下げて、立ち下がり開始時の高調波成分を取り除く。そして、スイッチＳＷ２をオン状態にして本来のスルーレイトに対応した定電流Ｉ２を流すようにする。このとき、電流Ｉ３＋Ｉ２によってスルーレイトが決定されるので、前記図１の回路と同じスルーレイトとするなら、Ｉ３＋Ｉ２が前記図１に示した定電流Ｉ２となるようにすればよい。

駆動信号がロウレベル（ＧＮＤ）になる前の一定期間経過後に上記スイッチＳＷ２をオフ状態にして、前記立ち下がり開始時と同様に小さな定電流Ｉ３による低いスルーレイトで駆動信号を立ち下げて、立ち下がり終了時での高調波成分も取り除く。そして、駆動信号がロウレベルになると、スイッチＳＷ３もオフ状態にして消費電流を削減する。このときには、ＭＯＳＦＥＴＭ５からの電流によって出力ＭＯＳＦＥＴＭ８はオン状態を維持するものとなる。

図１２には、この発明に係るアドレスドライバの更に他の一実施例の回路図が示されている。この実施例は、前記駆動信号の立ち下がりの場合と同様に駆動信号の立ち上がり時に発生する高調波成分を少なくするようにした前記図１の変形例である。同図においては、前記図２に対応した等価回路図の形態で示されている。図１の回路に適用する場合には、差動トランジスタＱ１とＱ２の共通エミッタと回路の接地電位の間に、スイッチＳＷ１と定電流源Ｉ１及びスイッチＳＷ４と定電流源Ｉ４の並列回路が設けられる。この実施例における高調波成分を少なくする原理は、前記Ｎチャネル出力ＭＯＳＦＥＴＭ８の場合と同様であり、相対的に小さな電流の定電流源Ｉ４とスイッチＳＷ４を追加して、前記定電流源Ｉ１とスイッチＳＷ１と並列形態にして、駆動信号の立ち上がり時に定電流Ｉ４とＩ１を用いるようにするものである。

図１３には、図１２のアドレスドライバの動作の一例を説明するための波形図が示されている。同図においては、前記のように駆動信号の立ち上がり時に発生する高調波成分を少なくするために、スイッチＳＷ４をオン状態にして小さな定電流Ｉ４による低いスルーレイトで駆動信号を立ち上げて、立ち上がり開始時の高調波成分を取り除く。そして、スイッチＳＷ１をオン状態にして本来のスルーレイトに対応した定電流Ｉ１を流すようにする。このとき、電流Ｉ４＋Ｉ１によってスルーレイトが決定されるので、前記図１の回路と同じスルーレイトとするなら、Ｉ４＋Ｉ１が前記図１に示した定電流Ｉ１となるようにすればよい。

駆動信号がハイレベル（Ｖ２）になる前の一定期間経過後に上記スイッチＳＷ１をオフ状態にして、前記立ち下がり開始時と同様に小さな定電流Ｉ４による低いスルーレイトで駆動信号を立ち上げて、立ち上がり終了時での高調波成分も取り除く。そして、駆動信号がロウレベルになると、図１の実施例回路ではスイッチＳＷ１もオフ状態にして消費電流を削減する。そして、ゲート，ソース間寄生容量Ｃgsに保持された電圧でＭＯＳＦＥＴＭ７のオン状態を維持する。なお、前記図８の実施例のようなレベル変換回路を用いた場合には、スイッチＳＷ４をオン状態のままにしても消費電流は増加しない。

図１４には、この発明に係る半導体集積回路装置ＬＳＩの一実施例の全体ブロック図が示されている。同図の各ブロックは、半導体基板上（ＬＳＩ）における各回路ブロックの幾何学的な配置に合わせて示されている。半導体集積回路装置は、ドライバ部とコントロール部とが上下に分けられる。上記ドライバ部において、半導体集積回路装置の中央部に前記ロジック部が配置され、その両側にレベルシフト（前記レベル変換回路）とドライバが配置される。この結果、同図の半導体集積回路装置の両側からＰＤＰのアドレス電極を駆動する上記出力端子ＯＵＴが並んで配置される。コントロール部とロジック部は、低電圧電源Ｖ１により動作させられ、レベルシフトとドライバには、上記高電源電圧Ｖ２が供給されて前記のような動作を行う。前記アドレスドライバ（データドライバ）とその駆動信号を形成する回路としてレベルシフトに対応して、ラッチが設けられる。このラッチは前記ロジック部に設けられる。ラッチに保持された表示信号が上記シフトレジスタ−ドライバを通して出力される。コトロール部には、クロックや入力データを受ける入力インターフェイス回路も含まれる。

図１５には、この発明が適用されるプラズマ・ディスプレイ・パネル装置の一実施例の概略ブロック図が示されている。同図のＰＤＰ装置は、プラズマ・ディスプレイ・パネル１、Ｘ電極駆動回路２、Ｙ電極駆動回路３、およびアドレス電極駆動回路（半導体集積回路装置）４などから構成されている。プラズマ・ディスプレイ・パネル１には、Ｘ電極５、Ｙ電極６、およびアドレス電極７が設けられている。Ｘ電極駆動回路２は、駆動パルスに基づいてＸ電極５に印加するＸパルスを出力する。Ｙ電極駆動回路３は、駆動パルスに基づいてＹ電極６に印加するＹパルスを出力する。アドレス電極駆動回路４は、前記図３の実施例に示した半導体集積回路装置ＬＳＩがプラズマ・ディスプレイ・パネル１に設けられたアドレス電極に対応した複数個から構成されており、表示データに基づいてアドレス電極７に印加するアドレスパルスを出力する。表示データは、たとえば、画像ビットデータ、およびラッチ信号などからなる。

この実施例のＰＤＰ装置においては、例えば２５６階調（８ビット）を得るために、ある時間の１フィールドを輝度の相対比が異なる８個のサブフィールドに分割し、画像ビット情報の最下位ビットから最上位ビットまで順番にサブフィールドを構成している。１サブフィールドは、リセット期間、アドレス期間、維持放電期間の３種類の期間によって構成されている。リセット期間においては、全画面一括消去、全画面一括書き込み、全画面一括消去の３つの動作が順になされる。アドレス期間においては、各サブフィールドに割り当てられた表示データの１つである画像ビット情報を各ライン毎に順に書き込む動作を行う。アドレス電極７では、表示ライン数にあたるｎ行分の画像ビット情報を、１行目から順にシリアルデータとして出力する。このとき、各アドレス電極では、表示させる放電セルのみにアドレスパルスを選択的に印加する。

上記Ｙ電極６には、アドレス電極７に印加されるシリアルデータに対応して、Ｙ電極６における最初の電極から１行ずつ順番に、アドレスパルスと同位相で、０Ｖの電圧にするスキャンパルスが印加される。これにより、アドレス電極７にアドレスパルスが印加されるとともに、Ｙ電極６にスキャンパルスが印加されている場合にのみ、画像ビット情報が書き込まれる。そして、維持放電期間では、Ｙ電極６とＸ電極５とに放電を維持させるためのサステインパルスを交互に印加する。このとき、アドレス電極７は０Ｖに固定しているが、アドレス期間において画像ビット情報が書き込まれた放電セルに残留している壁電荷とサステインパルスのみで再放電する。

図１６には、この発明が適用されるマイクロコンピュータシステムの一実施例のブロック図が示されている。この実施例では、中央処理装置ＣＰＵを中心にして、メモリ回路ＳＤＲＡＭと信号処理回路ＡＳＩＣがアドレスバスＡ及びデータバスＤを介して接続される。また、中央処理装置ＣＰＵからメモリ回路ＳＤＲＡＭ及び信号処理回路ＡＳＩＣに向けてクロックを供給するＣＬＫ線路が設けられる。この実施例のＣＰＵの場合、主記憶であるメモリ回路ＳＤＲＡＭとの大きなバンド幅を確保するため、ＣＰＵとＳＤＲＡＭとは密な結合となっている。また、ブートストラップを行うためのＩＰＬなどを格納するための固定記憶としてフラッシュメモリＦＬＡＳＨを上記信号処理回路ＡＳＩＣを通して接続している。フラッシュメモリＦＬＡＳＨは、あまり大きなバンド幅を必要としないためＣＰＵとは疎な結合になっている。

本願発明が解決しようとしている問題は、並んで延長されて容量性負荷からなる複数の信号伝達経路における隣接伝達信号による負荷容量の変化に伴うスルーレイトの改善を行うものであり、前記のＰＤＰのアドレス電極と同様にアドレスバスＡは２６本の信号線が並んで配置され、データバスＤは３２本の信号線が並んで配置される。ＣＰＵが６４ビット構成又は１２８ビット構成のものでは、データバスＤは６４本や１２８本の信号線が並んで配置されることになる。したがって、従来のようにこれらのバスドライバをＣＭＯＳ回路で構成した場合には、上記負荷変動の最大値に対応したスルーレイトを設定すると、負荷最小時にはスルーレイトが高すぎてオーバーシュートやアンダーシュートを発生させることの他、電源線線に大きなノイズを発生させてしまう。また、複数ビットからなる信号において、信号間の伝達速度にバラツキが生じて大きなスキューが発生してしまい高速な信号伝達を難しくする。そこで、ＣＭＯＳ出力回路を前記のような定電流駆動することによって、隣接信号線に伝えられる信号変化に対応して変化する負荷容量の大小に影響されないで、スルーレイトをほぼ一定に設定することができる。これによって、前記データバスＤやアドレスバスＡを駆動するバスドライバにおいて、前記電源ノイズの発生を防止しつつ、伝達信号間のスキューも低減できるので、高速な信号伝達を可能にすることができる。

このようなＣＰＵやＡＳＩＣのような半導体集積回路装置においては、内部回路が約１．２Ｖのような低電圧で動作させられ、外部との信号のやり取りを行う入出力回路では、３．３Ｖのような高電圧で動作させられるものがある。この場合には、１．２Ｖの信号振幅を３．３Ｖのような信号振幅にレベル変換するレベル変換回路が必要になるので、前記図１や図８のようなレベル変換回路をそのまま利用して出力ドライバを構成することができる。図１の場合、差動トランジスタＱ１とＱ２は、ＭＯＳＦＥＴに置き換えることも可能である。

以上説明した本願発明においては、負荷が軽い場合のトランジェント時間が短くなりすぎて輻射の問題が発生する事を防ぐことができる。立ち下り波形、立ち上がり波形を変えてより輻射の少ない立ち上がり立下り特性も実現できる。したがって、アドレスドライバに適用した場合には、ＰＤＰパネルから輻射対策のフィルタを取ることができる。本願においては、電流駆動のスルーレイトにより特性を決めるようにするものであり、従来のように外部負荷と出力のドライバビリティでスルーレイト特性が決まらない為、負荷が小さくなっても立ち上がり立下り特性が速くなり過ぎない。また、出力が変化している時に駆動電流を変えることにより立ち上がり立下り波形をより輻射の出しにくい波形にすることができる。

以上本発明者によってなされた発明を、前記実施形態に基づき具体的に説明したが、本発明は、前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。例えば、図１の実施例において差動トランジスタＱ１とＱ２は、ＣＭＯＳプロセスで形成する場合、ＮチャネルＭＯＳＦＥＴが形成されるＰ型ウェルをベース領域とし、ソース，ドレインの拡散層をエミッタ及びコレクタとして用いるようなラテラル型トランジスタ、あるいはバイポーラ−ＣＭＯＳ回路技術によりバーチカル型トランジスタで構成するものであってもよい。この発明は、ＰＤＰのアドレス電極ドライバのように並んで延長されて容量性負荷からなる複数の信号伝達経路に信号出力を行う複数の出力回路を備えた半導体集積回路装置、及びそれを用いて構成される表示装置及びシステムに広く利用できる。

この発明に係るＰＤＰのアドレス電極を駆動する半導体集積回路装置のアドレスドライバの一実施例を示す回路図である。 図１のアドレスドライバでのハイレベル出力動作を説明するための等価回路図である。 図２に対応した動作電圧波形図である。 図１のアドレスドライバでのロウレベル出力動作を説明するための等価回路図である。 図４に対応した動作電圧波形図である。 図１のアドレスドライバを説明するための特性図である。 図１のアドレスドライバの出力波形図である。 この発明に係るアドレスドライバの他の一実施例を示す回路図である。 図８のアドレスドライバの動作の一例を説明するための波形図である。 この発明に係るアドレスドライバの更に他の一実施例を示す回路図である。 図１０のアドレスドライバの動作の一例を説明するための波形図である。 この発明に係るアドレスドライバの更に他の一実施例を示す回路図である。 図１２のアドレスドライバの動作の一例を説明するための波形図である。 この発明に係る半導体集積回路装置ＬＳＩの一実施例を示す全体ブロック図である。 この発明が適用されるプラズマ・ディスプレイ・パネル装置の一実施例を示す概略ブロック図である。 この発明が適用されるマイクロコンピュータシステムの一実施例を示すブロック図である。 ＰＤＰのアドレスドライバの負荷について説明する等価回路図である。 この発明に先立って検討されたアドレスドライバの回路図である。 図１８のアドレスドライバの負荷容量によるトランジェント時間のシミュレーション結果の負荷特性図である。 図１８のアドレスドライバの波形図である。

符号の説明

Ｑ１，Ｑ２…トランジスタ、Ｍ１〜Ｍ２８…ＭＯＳＦＥＴ、ＳＷ１〜ＳＷ４…スイッチ手段、Ｉ１〜Ｉ４…電流源、ＤＺ…ツェナーダイオード、Ｃgs，Ｃgd…寄生容量、
１…プラズマ・ディスプレイ・パネル、２…Ｘ電極駆動回路、３…Ｙ電極駆動回路、４，４ａ〜４ｃ…アドレス電極駆動回路、５…Ｘ電極、６…Ｙ電極、７…アドレス電極、

Claims (13)

1. 並んで延長され、容量性負荷からなる複数の信号伝達経路それぞれに信号出力を行うべき複数の出力回路と、
   第１電源電圧が供給される第１電圧端子と、
   第２電源電圧が供給される第２電圧端子とを備え、
   上記出力回路は、
   上記第１電圧端子にソースが接続され、ドレインが上記複数の信号伝達経路のそれぞれに接続されるべき第１導電型の第１出力ＭＯＳＦＥＴと、
   上記第２電圧端子にソースが接続され、ドレインが上記複数の信号伝達経路のそれぞれに接続されるべき第２導電型の第２出力ＭＯＳＦＥＴと、
   上記信号出力に対応して上記第１出力ＭＯＳＦＥＴをオフ状態からオン状態にさせるときにゲートに定電流を流す第１駆動回路と、
   上記信号出力に対応して上記第２出力ＭＯＳＦＥＴを上記第１出力ＭＯＳＦＥＴと相補的にスイッチングさせる第２駆動回路とを備えてなることを特徴とする半導体集積回路装置。
2. 請求項１において、
   上記第２駆動回路は、上記信号出力に対応して上記第２出力ＭＯＳＦＥＴをオフ状態からオン状態にさせるときにゲートに定電流を流すものであることを特徴とする半導体集積回路装置。
3. 請求項２において、
   上記第１、第２駆動回路は、上記第１電源電圧よりも小さな第３電源電圧が供給される第３電圧端子と上記第２電源電圧が供給される第４電圧端子に接続され、
   上記第２電源電圧は回路の接地電位とされることを特徴とする半導体集積回路装置。
4. 請求項３において、
   上記第１駆動回路は、
   上記第３電源電圧に対応した相補信号を受ける差動トランジスタと、
   上記差動トランジスタのコレクタと上記第１電圧端子との間に設けられた電流ミラー形態のＭＯＳＦＥＴと、
   上記差動トランジスタの共通エミッタと上記第４電圧端子との間に設けられた第１スイッチと第１定電流源の直列回路とを含み、
   上記第１スイッチは、上記第１出力ＭＯＳＦＥＴをオフ状態からオン状態にさせる一定期間にオン状態にされることを特徴とする半導体集積回路装置。
5. 請求項４において、
   上記第１導電型の第１出力ＭＯＳＦＥＴは、ＰチャネルＭＯＳＦＥＴであり、ゲートとソース間には、ゲート耐圧電圧以下のツェナーダイオードが設けられてなることを特徴とする半導体集積回路装置。
6. 請求項３において、
   上記第１駆動回路は、
   上記第３電源電圧に対応した相補信号をゲートに受け、ソースが第４電圧端子に接続された一対のＮチャネルＭＯＳＦＥＴと、上記一対のＮチャネルＭＯＳＦＥＴのドレインと上記第１電圧端子との間に設けられ、ゲートとドレインとが交差接続されてラッチ形態とされた一対のＰチャネルＭＯＳＦＥＴとからなり、上記第３電源電圧に対応した信号レベルを上記第１電源電圧に対応した信号レベルに変換するレベル変換回路と、
   上記レベル変換回路の出力信号をゲートに受けて、上記第１出力ＭＯＳＦＥＴのゲートとソースを短絡してオフ状態にさせる駆動ＰチャネルＭＯＳＦＥＴと、
   上記駆動ＰチャネルＭＯＳＦＥＴのドレインと上記第４電圧端子間に設けられて上記駆動ＰチャネルＭＯＳＦＥＴと相補的にオン状態にされる第１スイッチと第１定電流源の直列回路とを含むことを特徴とする半導体集積回路装置。
7. 請求項３において、
   上記第２駆動回路は、
   上記第４電源端子に一端が接続された第２定電流源と、
   上記第２定電流源に一端が接続された第２スイッチと、
   上記第２スイッチと上記第３電圧端子との間に設けられたダイオート形態の第１ＰチャネルＭＯＳＦＥＴと、
   上記第１ＰチャネルＭＯＳＦＥＴと電流ミラー形態にされた第２ＰチャネルＭＯＳＦＥＴとを含み、
   上記第２ＰチャネルＭＯＳＦＥＴのドレイン出力電流が上記第２出力ＭＯＳＦＥＴのゲートに供給されることを特徴とする半導体集積回路装置。
8. 請求項７において、
   上記第２駆動回路は、上記第２電源電圧で動作するＣＭＯＳインバータ回路を更に備えてなり、
   上記ＣＭＯＳインバータ回路は、入力端子に上記出力信号に対応した入力信号が供給され、出力端子が上記第２出力ＭＯＳＦＥＴのゲートに接続され、
   上記ＣＭＯＳインバータ回路を構成するＰチャネルＭＯＳＦＥＴは、第２出力ＭＯＳＦＥＴのゲート電圧を第３電圧端子の電圧に維持する小さな電流供給能力を持ち、第２駆動回路よりも小さな上記電流供給能力を持つようにされてなることを特徴とする半導体集積回路装置。
9. 請求項７において、
   上記第２スイッチがオン状態にされる前に上記ＣＭＯＳインバータ回路のＰチャネルＭＯＳＦＥＴがオン状態にされることを特徴とする半導体集積回路装置。
10. 請求項６において、
    上記第１定電流源は、
    相対的に小さな電流を形成する第１回路と
    上記第１回路よりも相対的に大きな電流を形成する第２回路とからなり、
    上記第１スイッチは、上記第１回路に対応した第３スイッチと第２回路に対応した第４スイッチからなり、
    上記第３スイッチをオン状態にした後に第４スイッチをオン状態にさせることを特徴とする半導体集積回路装置。
11. 請求項７において、
    上記第２定電流源は、
    相対的に小さな電流を形成する第３回路と
    上記第３回路よりも相対的に大きな電流を形成する第４回路とからなり、
    上記第２スイッチは、上記第３回路に対応した第５スイッチと第４回路に対応した第６スイッチからなり、
    上記第５スイッチをオン状態にした後に第６スイッチをオン状態にさせることを特徴とする半導体集積回路装置。
12. 並んで延長され、容量性負荷からなる複数の信号伝達経路それぞれに信号出力を行うべき複数の出力回路と、
    第１電源電圧が供給される第１電圧端子と、
    第２電源電圧が供給される第２電圧端子とを備え、
    上記出力回路は、
    上記第１電圧端子にソースが接続され、ドレインが上記複数の信号伝達経路のそれぞれに接続されるべき第１導電型の第１出力ＭＯＳＦＥＴと、
    上記第２電圧端子にソースが接続され、ドレインが上記複数の信号伝達経路のそれぞれに接続されるべき第２導電型の第２出力ＭＯＳＦＥＴと、
    上記信号出力に対応して上記第１出力ＭＯＳＦＥＴをオフ状態からオン状態にさせるときにゲートに定電流を流す第１駆動回路と、
    上記信号出力に対応して上記第２出力ＭＯＳＦＥＴを上記第１出力ＭＯＳＦＥＴと相補的にスイッチングさせる第２駆動回路とを備えてなる半導体集積回路装置と、
    上記複数の信号伝達経路がアドレス電極とされるプラズマ・ディスプレイ・パネルとを含むことを特徴とする表示装置。
13. 並んで延長され、容量性負荷からなる複数の信号伝達経路それぞれに信号出力を行うべき複数の出力回路と、
    第１電源電圧が供給される第１電圧端子と、
    第２電源電圧が供給される第２電圧端子とを備え、
    上記出力回路は、
    上記第１電圧端子にソースが接続され、ドレインが上記複数の信号伝達経路のそれぞれに接続されるべき第１導電型の第１出力ＭＯＳＦＥＴと、
    上記第２電圧端子にソースが接続され、ドレインが上記複数の信号伝達経路のそれぞれに接続されるべき第２導電型の第２出力ＭＯＳＦＥＴと、
    上記信号出力に対応して上記第１出力ＭＯＳＦＥＴをオフ状態からオン状態にさせるときにゲートに定電流を流す第１駆動回路と、
    上記信号出力に対応して上記第２出力ＭＯＳＦＥＴを上記第１出力ＭＯＳＦＥＴと相補的にスイッチングさせる第２駆動回路とを備えてなる半導体集積回路装置を含み、
    上記信号伝達経路がアドレスバス又はデータバスとされ、
    上記半導体集積回路装置は上記アドレスバス又はデータバスに接続される中央処理装置又はメモリ回路を構成することを特徴とするシステム。

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