本発明は、電気的に書き込み、読み出し及び消去が可能な不揮発性半導体記憶装置並びにその作製方法に関する。特に当該不揮発性半導体記憶装置における浮遊ゲートの構成に関する。
データを電気的に書き換え可能であり、電源を切ってもデータを記憶しておくことのできる不揮発性メモリの市場が拡大している。不揮発性メモリは、MOSFET(Metal Oxide Semiconductor Field effect transistor)と類似の構造を有し、電荷を長期間蓄積することのできる領域がチャネル形成領域上に設けられているところに特徴がある。この電荷蓄積領域は絶縁層上に形成され、周囲と絶縁分離されていることから浮遊ゲートとも呼ばれている。浮遊ゲートは絶縁物で囲まれて周囲とは電気的に絶縁されているので、浮遊ゲートに電荷が注入されるとその電荷を保持し続けるという特性を持っている。浮遊ゲート上には、さらに絶縁層を介して制御ゲートと呼ばれるゲート電極を備えている。制御ゲートは、データの書き込みや読み出しの時に所定の電圧が印加されることから浮遊ゲートとは区別されている。
このような構造を有する所謂浮遊ゲート型の不揮発性メモリは、浮遊ゲートへの電荷の注入と、浮遊ゲートからの電荷の放出を電気的に制御してデータを記憶する仕組みとなっている。具体的に、浮遊ゲートへの電荷注入及び浮遊ゲートからの電荷放出は、チャネル形成領域が形成される半導体層と、制御ゲートの間に高電圧を印加して行われている。このときチャネル形成領域上の絶縁層には、ファウラー−ノルドハイム(Fowler−Nordheim)型(F−N型)トンネル電流(NAND型)又は熱電子(NOR型)が流れると言われている。このことより当該絶縁層はトンネル絶縁層とも呼ばれている。
浮遊ゲート型の不揮発性メモリは、信頼性を保証するために、浮遊ゲートに貯えた電荷を10年以上保持できる特性が要求されている。そのためトンネル絶縁層には、トンネル電流が流れる厚さで形成しつつ、電荷が漏れてしまわないように、高い絶縁性が求められている。
また、トンネル絶縁層上に形成される浮遊ゲートは、チャネル形成領域が形成される半導体と同じ半導体材料であるシリコンで形成されてる。例えば、浮遊ゲートを多結晶シリコンで形成する方法が普及しており、例えば400nmの厚さにポリシリコン膜を堆積して形成したものが知られている(特許文献1参照)。
特開2000−58685号公報(第7頁、第7図)
不揮発性メモリの浮遊ゲートは多結晶シリコンで形成されているので、半導体基板のチャネル形成領域の伝導帯の底のエネルギーレベルが同じとなる。むしろ浮遊ゲートの多結晶シリコンの厚さを薄膜化しようとすると、伝導帯の底のエネルギーレベルがチャネル形成領域を形成する半導体よりも高くなってしまう。このような状態が形成されると、半導体基板から浮遊ゲートに電子が注入されにくくなってしまい、書き込み電圧を高くする必要がある。書き込み電圧を少しでも下げるためには、浮遊ゲートを多結晶シリコンで形成する不揮発性メモリは、当該浮遊ゲートにリン、ヒ素などのn型不純物を添加してフェルミ準位を伝導帯側にシフトさせる必要がある。
また、浮遊ゲートと半導体基板の間に設けるゲート絶縁層に関しては、低電圧で浮遊ゲートに電荷を注入するためには当該トンネル絶縁層の厚さを薄くする必要があり、一方、電荷を長期間安定的に保持させるためには、電荷(キャリア)の漏洩や不純物の侵入を防ぐために膜厚を厚くする必要がある。
結局、従来の不揮発性メモリは、高い書き込み電圧が必要とされている。また、電荷保持特性の繰り返しの書き換えによる劣化に対しては、冗長メモリセルを設けたりコントローラを工夫して、エラー検出/エラー訂正を行うなどの対処をして信頼性を確保している。
そこで本発明は、書き込み特性及び電荷保持特性に優れた不揮発性半導体記憶装置を提供することを目的とする。
本発明は、互いに離間して形成された一対の不純物領域の間にチャネル形成領域を形成する半導体基板と、半導体基板の上層部であってチャネル形成領域と略重なる位置に、第1の絶縁層、浮遊ゲート電極、第2の絶縁層、制御ゲート電極を有する不揮発性半導体記憶装置である。本発明において、浮遊ゲート電極は半導体材料で形成される第1の層と、金属材料若しくはその合金材料又は金属化合物材料で形成される第2の層を少なくとも含んで形成される。すなわち、本発明に係る不揮発性半導体記憶装置の浮遊ゲート電極は、半導体層と、該半導体層の第2の絶縁層側に設けられる層であって、該半導体層の腐食を防止するバリア性の金属層、合金層若しくは金属化合物層により構成される。浮遊ゲート電極を形成する半導体材料は、チャネル形成領域を形成する半導体材料との関係において複数種の中から選択することができる。
浮遊ゲート電極を形成する半導体材料として、次に示す一又は複数の条件を満たすものを選択することができる。浮遊ゲート電極を形成する半導体材料のバンドギャップ(「バンドギャップ」ともいう)は、半導体基板のチャネル形成領域のバンドギャップより小さいことが好ましい。例えば、浮遊ゲート電極を形成する半導体材料のバンドギャップと、半導体基板のチャネル形成領域のバンドギャップは、0.1eV以上の差があって、前者の方が小さいことが好ましい。
また、浮遊ゲート電極を形成する半導体材料は、半導体基板を形成する材料よりも抵抗率が小さい材料で形成されていることが好ましい。抵抗率は40Ω・cm乃至100Ω・cmであることが好ましい。
浮遊ゲート電極を形成する半導体材料として、代表的にはゲルマニウム若しくはゲルマニウム化合物であることが好ましい。
浮遊ゲート電極は電荷(キャリア)を蓄積する目的で、本発明に係る不揮発性半導体記憶装置に適用されるが、同様の機能を備えるものであれば、すなわち、電荷(キャリア)を蓄積する層として機能するものであれば、ゲルマニウム若しくはゲルマニウム化合物に限定されず、当該ゲルマニウム若しくはゲルマニウム化合物の酸化物若しくは窒化物、又は当該ゲルマニウム若しくはゲルマニウム化合物を含む酸化物層若しくは窒化物層で置き換えることもできる。
また、ゲルマニウム若しくはゲルマニウム化合物で形成される浮遊ゲート電極の第1の層に接する第2の層として、金属若しくはその合金又は金属化合物で形成される層を適用することが好ましい。金属としては、タングステン(W)、タンタル(Ta)、チタン(Ti)、モリブデン(Mo)、クロム(Cr)、ニッケル(Ni)などの高融点金属を用いることが好ましい。当該高融点金属の複数種を用いる合金を用いても良い。また、合金を形成する材料として、上記高融点金属に、ニオブ(Nb)、ジルコニウム(Zr)、セリウム(Ce)、トリウム(Th)、ハフニウム(Hf)を用いても良い。また、当該高融点金属の酸化物若しくは窒化物を用いることもできる。金属窒化物としては、窒化タンタル、窒化タングステン、窒化モリブデン、窒化チタンなどを用いることができる。金属酸化物としては、酸化タンタル、酸化チタン、酸化モリブデンなどを用いることができる。
半導体基板上にトンネル絶縁層として機能する第1の絶縁層を介して浮遊ゲート電極を形成する場合に、少なくともゲルマニウムを含む半導体材料で浮遊ゲート電極を形成することにより、半導体基板のチャネル形成領域から浮遊ゲート電極への電荷(キャリア)を注入しやすくし、浮遊ゲート電極における電荷保持特性を向上させることができる。さらに、浮遊ゲート電極を形成する半導体材料に接して金属若しくはその合金、又は金属化合物で形成される層を適用することにより、この層は当該浮遊ゲート電極の耐水性を向上させ腐食を防止するバリア層として機能させることができる。それにより、浮遊ゲート電極の劣化を抑制することができる。
本発明の実施の形態について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同じものを指す符号は異なる図面間で共通して用いる場合がある。
図1は本発明に係る不揮発性半導体記憶装置の主要な構成を説明するための断面図である。図1は、特に不揮発性メモリ素子の要部を示している。この不揮発性メモリ素子は、半導体基板10を用いて作製されている。半導体基板10としては単結晶シリコン基板(シリコンウエハー)を用いることが好ましい。また、SOI(Si−On−Insulator)基板を用いることもできる。SOI基板として、鏡面研磨ウェハーに酸素イオンを注入した後、高温アニールすることにより、表面から一定の深さに酸化膜層を形成させるとともに、表面層に生じた欠陥を消滅させて作られた所謂SIMOX(Separation by IMplanted Oxygen)基板を用いても良い。
半導体基板10がn型で有る場合にはp型不純物が注入されたpウエル12が形成されている。p型不純物として、例えばホウ素が用いられ、5×1015atoms/cm3乃至1×1016atoms/cm3程度の濃度で添加されている。pウエル12を形成することにより、この領域にnチャネル型のトランジスタを形成することができる。また、pウエル12に添加するp型不純物は、トランジスタのしきい値電圧を制御する作用もある。半導体基板10に形成されるチャネル形成領域14は、後述するゲート26と略一致する領域に形成されるものであり、半導体基板10に形成される一対の不純物領域18の間に位置するものである。
一対の不純物領域18は不揮発性メモリ素子においてソース及びドレインとして機能する領域である。一対の不純物領域18はn型不純物であるリン若しくはヒ素を1×10atoms/cm3乃至1021atoms/cm3程度の濃度で添加することで形成される。
ゲート26の側壁にはスペーサ28が形成され、その端部においてリーク電流(例えば、浮遊ゲート電極20と制御ゲート電極24の間に流れてしまう電流)を防ぐ効果がある。また、このスペーサ28を利用して、ゲート26のチャネル長方向の両端に低濃度不純物領域18cを形成することができる。この低濃度不純物領域18cは低濃度ドレイン(LDD)として機能する。低濃度不純物領域18cは必須の構成とはならないが、この領域を設けることにより、ドレイン端の電界を緩和して、書き込み及び消去の繰り返しによる劣化を抑制することができる。
半導体基板10上には第1の絶縁層16、浮遊ゲート電極20、第2の絶縁層22、制御ゲート電極24が形成されるが、本明細書では、浮遊ゲート電極20から制御ゲート電極24までの積層構造をゲート26と呼ぶことがある。
第1の絶縁層16は酸化シリコン若しくは酸化シリコンと窒化シリコンの積層構造で形成する。第1の絶縁層16は、熱酸化により半導体基板10の表面を酸化して形成しても良いが、好ましくはプラズマ処理による固相酸化若しくは固相窒化で形成すると良い。半導体基板10の表面を、プラズマ処理により酸化又は窒化することにより形成した絶縁層は、緻密で絶縁耐圧が高く信頼性に優れているためである。第1の絶縁層16は、浮遊ゲート電極20に電荷(キャリア)を注入するためのトンネル絶縁層として用いるので、このように丈夫であるものが好ましい。この第1の絶縁層16は1nm以上20nm以下、好ましくは3nm以上6nm以下の厚さに形成することが好ましい。例えば、ゲート長を600nmとする場合、第1の絶縁層16は3nm以上6nm以下の厚さに形成することができる。
プラズマ処理による固相酸化処理若しくは固相窒化処理として、マイクロ波(代表的には2.45GHz)で励起され、電子密度が1×1011cm−3以上1×1013cm−3以下、且つ電子温度が0.5eV以上1.5eV以下のプラズマを利用することが好ましい。固相酸化処理若しくは固相窒化処理において、500℃以下の温度において、緻密な絶縁層を形成すると共に実用的な反応速度を得るためである。
このプラズマ処理により半導体基板10の表面を酸化する場合には、酸素雰囲気下(例えば、酸素(O2)又は一酸化二窒素(N2O)と希ガス(He、Ne、Ar、Kr、Xeの少なくとも一つを含む)雰囲気下、若しくは酸素又は一酸化二窒素と水素(H2)と希ガス雰囲気下)で行う。また、プラズマ処理により窒化をする場合には、窒素雰囲気下(例えば、窒素(N2)と希ガス(He、Ne、Ar、Kr、Xeの少なくとも一つを含む)雰囲気下、窒素と水素と希ガス雰囲気下、若しくはNH3と希ガス雰囲気下)でプラズマ処理を行う。希ガスとしては、例えばArを用いることができる。また、ArとKrを混合したガスを用いてもよい。
図15にプラズマ処理を行うための装置の構成例を示す。このプラズマ処理装置は、半導体基板10を配置するための支持台80と、ガスを導入するためのガス供給部76、ガスを排気するために真空ポンプに接続する排気口78、アンテナ72、誘電体板74、プラズマ発生用のマイクロ波を供給するマイクロ波供給部84を有している。また、支持台80に温度制御部82を設けることによって、半導体基板10の温度を制御することも可能である。
以下に、プラズマ処理について説明する。なお、プラズマ処理とは、半導体基板、絶縁層、導電層に対する酸化処理、窒化処理、酸窒化処理、水素化処理、表面改質処理を含んでいる。これらの処理は、その目的に応じて、ガス供給部76から供給するガスを選択すれば良い。
酸化処理若しくは窒化処理を行うには以下のようにすれば良い。まず、処理室内を真空にし、ガス供給部76から酸素又は窒素を含むプラズマ処理用ガスを導入する。半導体基板10は室温若しくは温度制御部82により100℃乃至550℃に加熱する。なお、半導体基板10と誘電体板74との間隔は、20mm乃至80mm(好ましくは20mm乃至60mm)程度である。次に、マイクロ波供給部84からアンテナ72にマイクロ波を供給する。そしてマイクロ波をアンテナ72から誘電体板74を通して処理室内に導入することによって、プラズマ86を生成する。マイクロ波の導入によりプラズマの励起を行うと、低電子温度(3eV以下、好ましくは1.5eV以下)で高電子密度(1×1011cm−3以上)のプラズマを生成することができる。この高密度プラズマで生成された酸素ラジカル(OHラジカルを含む場合もある)及び/又は窒素ラジカル(NHラジカルを含む場合もある)によって、半導体基板の表面を酸化及び/又は窒化することができる。プラズマ処理用ガスにアルゴンなどの希ガスを混合させると、希ガスの励起種により酸素ラジカルや窒素ラジカルを効率良く生成することができる。この方法は、プラズマで励起した活性なラジカルを有効に使うことにより、500℃以下の低温で固相反応による酸化、窒化、酸化窒化又は酸化した層を窒化することができる。
図1において、プラズマ処理により形成される好適な第1の絶縁層16の一例は、酸素雰囲気下のプラズマ処理により半導体基板10の表面を3nm以上6nm以下の厚さで酸化シリコン層16aを形成し、その後窒素雰囲気下でその酸化シリコン層の表面を窒化プラズマで処理した窒素プラズマ処理層16bを形成する。具体的には、まず、酸素雰囲気下でのプラズマ処理により半導体基板10上に3nm以上6nm以下の厚さで酸化シリコン層16aを形成する。その後、続けて窒素雰囲気下でプラズマ処理を行うことにより酸化シリコン層の表面又は表面近傍に窒素濃度の高い窒素プラズマ処理層16bを設ける。なお、表面近傍とは、酸化シリコン層の表面から概略0.5nm乃至1.5nmの深さをいう。例えば、窒素雰囲気下でプラズマ処理を行うことによって、酸化シリコン層16aの表面から概略1nmの深さに窒素を20原子%乃至50原子%の割合で含有させた構造とする。
浮遊ゲート電極20は第1の絶縁層16上に形成される。この浮遊ゲート電極20は、第1の浮遊ゲート電極20aと第2の浮遊ゲート電極20bにより形成されている。勿論、この二層構造に限定されず、複数の層を積層して設ければ良い。しかしながら、第1の絶縁層16に接して形成される第1の浮遊ゲート電極20aは半導体材料で形成することが好ましく、次に示す一又は複数の条件を満たすものを選択することができる。
第1の浮遊ゲート電極20aを形成する半導体材料のバンドギャップが、半導体基板10(本例ではチャネル形成領域)のバンドギャップより小さいことが好ましい。例えば、第1の浮遊ゲート電極20aを形成する半導体材料のバンドギャップと、半導体基板10のチャネル形成領域におけるバンドギャップは、0.1eV以上の差があって、前者の方が小さいことが好ましい。半導体基板10のチャネル形成領域の伝導帯の底のエネルギーレベルより、浮遊ゲート電極20の伝導帯の底のエネルギーレベルを低くすることにより、キャリア(電子)の注入性を向上させ、電荷保持特性を向上させるためである。
第1の浮遊ゲート電極20aを形成する半導体材料は、半導体基板10(本例ではチャネル形成領域)を形成する材料よりも抵抗率が小さい材料で形成されていることが好ましい。第1の浮遊ゲート電極20aを抵抗率の小さい半導体材料で形成することにより、制御ゲート電極と半導体基板(本例ではチャネル形成領域)の間に電圧を印加したとき、電界が浮遊ゲート電極で印加電圧が分圧されずにすみ、電界を半導体基板(本例ではチャネル形成領域)に有効に作用させることができる。例えば、ゲルマニウムは40Ω・cm乃至70Ω・cmの固有抵抗を有するので好ましい。また、抵抗率を下げる目的で第1の浮遊ゲート電極20aにn型不純物を添加しても良い。このように、半導体基板10(本例ではチャネル形成領域)と比較して、第1の浮遊ゲート電極20aをバンドギャップが小さく抵抗率が低い材料で形成することで、書き込み特性を向上させることができる。
第1の浮遊ゲート電極20aを形成する半導体材料は、第1の絶縁層16により形成される半導体基板10のチャネル形成領域における電子に対する障壁エネルギーに対し、第1の絶縁層16により形成される第1の浮遊ゲート電極20aの電子に対する障壁エネルギーが高くなるものであることが好ましい。半導体基板10の特にチャネル形成領域から第1の浮遊ゲート電極20aへのキャリア(電子)を注入しやすくし、第1の浮遊ゲート電極20aから電荷(キャリア)が消失することを防ぐためである。
このような条件を満たすものとして、代表的にはゲルマニウム若しくはゲルマニウム化合物を選択することができる。ゲルマニウム化合物の代表例としては、シリコンゲルマニウムであり、この場合シリコンに対してゲルマニウムが10原子%以上含まれていることが好ましい。ゲルマニウムの濃度が10原子%未満であると、構成元素としての効果が薄れ、バンドギャップが有効に小さくならないためである。
勿論、第1の浮遊ゲート電極20aを形成するものとして同様な効果を発現するものであれば、他の材料を適用することもできる。例えば、ゲルマニウムを含む三元系の半導体材料を適用することができる。また、当該半導体材料が水素化されていても良い。また、不揮発性メモリ素子の電荷(キャリア)を蓄積する層としての機能を持つものとして、当該ゲルマニウム若しくはゲルマニウム化合物の酸化物若しくは窒化物、又は当該ゲルマニウム若しくはゲルマニウム化合物を含む酸化物若しくは窒化物の層で置き換えることもできる。
第1の浮遊ゲート電極20aに接して、第2の絶縁層22側に設ける第2の浮遊ゲート電極20bは、金属若しくはその合金、又は金属化合物で形成される層を適用することが好ましい。金属としては、タングステン(W)、タンタル(Ta)、チタン(Ti)、モリブデン(Mo)、クロム(Cr)、ニッケル(Ni)などの高融点金属を用いることが好ましい。当該高融点金属の複数種を用いる合金を用いても良い。また、合金を形成する材料として、上記高融点金属に、ニオブ(Nb)、ジルコニウム(Zr)、セリウム(Ce)、トリウム(Th)、ハフニウム(Hf)を用いても良い。また、当該高融点金属の酸化物若しくは窒化物を用いることもできる。金属窒化物としては、窒化タンタル、窒化タングステン、窒化モリブデン、窒化チタンなどを用いることができる。金属酸化物としては、酸化タンタル、酸化チタン、酸化モリブデンなどを用いることができる。
このように第2の浮遊ゲート電極20bを、金属等で形成することにより、第1の浮遊ゲート電極20aの安定化を図ることができる。すなわち、第2の浮遊ゲート電極20bは、、ゲルマニウム若しくはゲルマニウム化合物で形成される第1の浮遊ゲート電極20aの上層側に設けることにより、製造工程においては、耐水性や耐薬品性を目的としたバリア層として用いることができる。それにより、フォトリソ工程、エッチング工程、洗浄工程における基板の扱いが容易となり、生産性を向上させることができる。すなわち、浮遊ゲート電極の加工を容易なものとすることができる。
第2の絶縁層22は、酸化シリコン、酸化窒化シリコン(SiOxNy、(x>y))、窒化シリコン(SiNx)又は窒化酸化シリコン(SiNxOy、(x>y))、酸化アルミニウム(AlxOy)などの一層若しくは複数層を、減圧CVD法やプラズマCVD法などで形成する。第2の絶縁層22の厚さは1nm以上20nm以下、好ましくは5nm以上10nm以下で形成する。例えば、窒化シリコン層22aを3nmの厚さに堆積し、酸化シリコン層22bの厚さを5nmの厚さに堆積したものを用いることができる。また、酸化窒化シリコン(SiOxNy、(x>y))をプラズマCVD法で成膜後、前述のプラズマ処理により窒化処理を行った絶縁層を第2の絶縁層22に適用しても良い。窒化酸化シリコン(SiNxOy、(x>y))プラズマCVD法で成膜後、前述のプラズマ処理により酸化処理を行った絶縁層を第2の絶縁層22に適用しても良い。このように、プラズマCVD法などで堆積した絶縁層に窒化又は酸化処理を目的としたプラズマ処理を行うことで、絶縁耐圧を向上させることができる。このような絶縁層を第2の絶縁層22とすることで、浮遊ゲート電極20に蓄積する電荷が制御ゲート電極24側にリークしてしまうことを防ぐことができる。
制御ゲート電極24はタンタル(Ta)、タングステン(W)、チタン(Ti)、モリブデン(Mo)、クロム(Cr)、ニオブ(Nb)等から選択された金属、又はこれらの金属を主成分とする合金材料若しくは化合物材料で形成することが好ましい。また、リン等の不純物元素を添加した多結晶シリコンを用いることができる。また、一層又は複数層の金属窒化物層24aと上記の金属層24bの積層構造で制御ゲート電極24を形成しても良い。金属窒化物としては、窒化タングステン、窒化モリブデン、窒化チタンを用いることができる。金属窒化物層24aを設けることにより、金属層24bの密着性を向上させることができ、剥離を防止することができる。また、窒化タンタルなどの金属窒化物は仕事関数が高いので、第2の絶縁層22との相乗効果により、第1の絶縁層16の厚さを厚くすることができる。
図1に示す不揮発性メモリ素子の動作メカニズムを、エネルギーバンド図を参照して説明する。以下に示すエネルギーバンド図において、図1と同じ要素には同じ符号を付している。
図2は半導体基板10のチャネル形成領域、第1の絶縁層16、浮遊ゲート電極20、第2の絶縁層22、制御ゲート電極24が積層された状態を示している。図2は制御ゲート電極24に電圧を印加していない場合であって、半導体基板10のチャネル形成領域のフェルミ準位Efと制御ゲート電極24のフェルミ準位Efmが等しい場合を示している。
第1の絶縁層16を挟んで、半導体基板10と第1の浮遊ゲート電極20aは異なる材料で形成している。半導体基板10のチャネル形成領域のバンドギャップEg1(伝導帯の下端Ecと価電子帯の上端Evのエネルギー差)と第1の浮遊ゲート電極20aのバンドギャップEg2は異なるものとし、後者のバンドギャップは小さくなるように組み合わせている。例えば、半導体基板10のチャネル形成領域としてシリコン(1.12eV)、第1の浮遊ゲート電極20aとしてゲルマニウム(0.72eV)又はシリコンゲルマニウム(0.73eV乃至1.0eV)を組み合わせることができる。ゲルマニウム又はシリコンゲルマニウムは水素化されていても良い。このときゲルマニウム又はシリコンゲルマニウムに対する水素の含有量は、1原子%乃至30原子%であれば良い。
第2の浮遊ゲート電極20bとして金属層を用いる場合、その金属材料の仕事関数は、第1の浮遊ゲート電極20aの仕事関数と比較して小さいものを用いることができる。第2の浮遊ゲート電極20bに注入されたキャリア(電子)に対してバリアが形成されないためである。それにより、半導体基板10のチャネル形成領域から第2の浮遊ゲート電極20bにキャリア(電子)がより注入されやすくなる。例えば、第1の浮遊ゲート電極20aとして用いることのできるゲルマニウムの仕事関数は5.0eVであるのに対し、タングステン(仕事関数:4.55eV)、タンタル(4.25eV)、チタン(4.33eV)、モリブデン(4.6eV)、クロム(4.5eV)を適用することができる。
なお、第1の絶縁層16は酸化シリコン層16a(約8eV)と、当該酸化シリコンをプラズマ処理により窒化した窒化処理した窒素プラズマ処理層16b(約5eV)で示している。また、第2の絶縁層22も、浮遊ゲート電極20側から、窒化シリコン層22aと酸化シリコン層22bが積層した状態を示している。
第1の絶縁層16を挟んで、半導体基板10のチャネル形成領域と第1の浮遊ゲート電極20aは異なる材料で形成している。この場合、半導体基板10のチャネル形成領域のバンドギャップと第1の浮遊ゲート電極20aのバンドギャップは異なるものであり、後者のバンドギャップは小さくなるように組み合わせている。例えば、半導体基板10のチャネル形成領域をシリコン(1.12eV)として、第1の浮遊ゲート電極20aをゲルマニウム(0.72eV)又はシリコンゲルマニウム(0.73eV乃至1.1eV)とすることができる。すなわち、半導体基板10のチャネル形成領域としてシリコンのバンドギャップEg1と、第1の浮遊ゲート電極20aとしてゲルマニウムのバンドギャップEg2は、Eg1>Eg2の関係を満たしている。半導体基板10のチャネル形成領域と第1の浮遊ゲート電極20aのそれぞれについて、第1の絶縁層16による電子に対するエネルギー障壁、すなわち第1障壁Be1と第2障壁Be2は異なる値となり、Be2>Be1の関係を持たせることができる。このような状況においては、半導体基板10のチャネル形成領域と浮遊ゲート電極20の伝導帯底のエネルギーレベルのエネルギー差ΔEが発生する。後述するように、このエネルギー差ΔEは、半導体基板10のチャネル形成領域から浮遊ゲート電極20に電子を注入するとき、電子を加速する方向に作用するので、書き込み電圧を低下させるのに寄与する。
比較のために、半導体基板のチャネル形成領域と浮遊ゲート電極を同じ半導体材料で形成した場合のエネルギーバンド図を図16に示す。このエネルギーバンド図は、半導体基板01のチャネル形成領域、第1の絶縁層02、浮遊ゲート電極03、第2の絶縁層04、制御ゲート電極05が順次積層された状態を示している。
浮遊ゲート電極03の厚さはチャネル長と同程度、若しくはさらに薄くすることが本来好ましい。サブミクロンのレベルでのファインパターンを形成するためである。膜厚が厚くなるとゲート長に対してファインパターンを形成することが出来なくなるからである。しかし、浮遊ゲート電極03がより薄くなると、半導体基板のチャネル形成領域と浮遊ゲート電極03を同じシリコン半導体で形成した場合、浮遊ゲート電極03のバンドギャップは結果として大きくなってしまう。すなわち、浮遊ゲート電極03の伝導帯の底のエネルギーレベルは、半導体基板のチャネル形成領域における伝導帯の底のエネルギーレベルよりも高くなってしまう。
図16はこの状態を示している。半導体基板01におけるチャネル形成領域のバンドギャップをEg11、浮遊ゲート電極03のバンドギャップをEg12で示している。シリコンでは薄膜化すると、バンドギャップがバルクの1.12eVから1.4eV程度まで増大すると言われている。それにより、半導体基板01のチャネル形成領域と浮遊ゲート電極03の間には、電子の注入をさせにくくする方向にΔEのエネルギー差が生じてしまう。このような状況では、半導体基板01のチャネル形成領域から浮遊ゲート電極03に電子を注入するために高電圧が必要になってしまう。すなわち、書き込み電圧を下げるために、浮遊ゲート電極03にn型不純物としてリンやヒ素を高濃度にドーピングする必要がある。このことは、従来の不揮発性メモリにおける欠点である。
しかし、図2で示すように、浮遊ゲート電極20としてゲルマニウムを用いた場合には、シリコンよりそもそもバンドギャップが0.72eVと小さい。薄膜化によりゲルマニウムのバンドギャップが拡大したとしても、せいぜい1eV程度であるので、半導体基板10のチャネル形成領域におけるバンドギャップよりは小さい状態が保たれる。それにより、チャネル形成領域から注入される電子に対して、伝導帯下端のエネルギー差により生じる自己バイアスは、浮遊ゲート電極20に電子を注入させやすくする方向に働く。ゲルマニウムにn型不純物であるリンやヒ素を添加すると、その作用をさらに増長させることができる。
結果として、浮遊ゲート電極20としてゲルマニウム若しくはゲルマニウム化合物を用いる場合には、その膜厚を薄くすることが出来、より微細な構造を作り込むことができる。特に不揮発性メモリ素子のチャネル長が100nm以下、好ましくは20nm以上50nm以下において、ゲルマニウム若しくはゲルマニウム化合物、又はそれらにn型不純物が添加された浮遊ゲート電極については、厚さを薄くすることが出来、超高集積化する上で好ましい。
また、浮遊ゲート電極に対しn型不純物を高濃度に添加すると、チャネル形成領域との間に耐圧を下げる傾向があり、あまり高濃度にすることも好ましくない。結果として、n型又はp型不純物を意図的に添加しない、又はn型不純物が1×1018乃至2×1020cm−3の濃度で添加した導電性のゲルマニウム若しくはゲルマニウム化合物が好ましいものとなる。そのために、ゲルマニウム若しくはゲルマニウム化合物で形成される浮遊ゲート電極中の、絶縁化しやすい不純物である炭素(C)、窒素(N)、酸素(O)は、いずれも5×1019cm−3以下、好ましくは2×1019cm−3以下とすることが好ましい。
ところで、浮遊ゲート電極20に電子を注入するには、熱電子を利用する方法と、F−N型トンネル電流を利用する方法がある。熱電子を利用する場合には、正の電圧を制御ゲート電極24印加して、ドレインに高電圧を印加して熱電子を発生させる。それにより、熱電子を浮遊ゲート電極20に注入することができる。F−N型トンネル電流を利用する場合には、正の電圧を制御ゲート電極24に印加して半導体基板10のチャネル形成領域からF−N型トンネル電流により浮遊ゲート電極20に注入する。
図6(A)はF−N型トンネル電流により浮遊ゲート電極20に注入するときの印加電圧を示している。半導体基板10のpウエル12を接地して、制御ゲート電極24に正の高電圧(10V乃至20V)を印加すると共に、ソース領域18aとドレイン領域18bは0Vとしておく。このときのエネルギーバンド図は図3に示すようになる。高電界により半導体基板10のチャネル形成領域の電子は第1の絶縁層16に注入され、F−N型トンネル電流が流れる。図2で説明したように、半導体基板10におけるチャネル形成領域のバンドギャップEg1と、浮遊ゲート電極20のバンドギャップEg2の関係は、Eg1>Eg2である。この差が自己バイアスとして、チャネル形成領域より注入された電子を浮遊ゲート電極の方に加速するように作用する。それにより、電子の注入性を向上させることができる。
浮遊ゲート電極20の伝導帯の底のエネルギーレベルは、半導体基板10のチャネル形成領域の伝導帯の底のエネルギーレベルに対して電子エネルギー的にΔEだけ低い準位にある。そのため電子が浮遊ゲート電極20に注入されるに当たっては、このエネルギー差に起因する内部電界が作用する。これは、上記したような半導体基板10のチャネル形成領域と浮遊ゲート電極20の組み合わせによって実現する。すなわち、半導体基板10のチャネル形成領域から浮遊ゲート電極20へ電子を注入しやすくなり、不揮発性メモリ素子における書き込み特性を向上させることができる。この作用は、熱電子を利用して浮遊ゲート電極20に電子を注入する場合にも同様である。
浮遊ゲート電極20に電子が保持されている間は、不揮発性メモリ素子のしきい値電圧は正の方向にシフトする。この状態を、データ”0”が書き込まれた状態とすることができる。図4は、電荷保持状態のエネルギーバンド図を示している。浮遊ゲート電極20の電子は、第1の絶縁層16と第2の絶縁層22に挟まれていることにより、エネルギー的に閉じこめられた状態にある。第1の浮遊ゲート電極20aに蓄積するキャリア(電子)によりポテンシャルは上がるが、障壁エネルギーを超えるエネルギーが電子に付与されない限り第1の浮遊ゲート電極20aから電子は放出されないことになる。すなわち、消去動作において、浮遊ゲート電極に注入されたキャリアが残留して消去不良になってしまうのを防ぐことができる。尤も、第2の浮遊ゲート電極20bも浮遊ゲート電極としてキャリアを蓄積する能力があるので、第1の浮遊ゲート電極20aを補って浮遊ゲート電極として機能することができる。すなわち、150℃の恒温放置による信頼性試験においても浮遊ゲート電極に蓄積したキャリアを保持することができる。
いずれにしても、この場合、障壁エネルギーを超えるエネルギーが電子に付与されない限り浮遊ゲート電極20から電子は放出されないことになる。また、浮遊ゲート電極20の伝導帯の底のエネルギーレベルは、半導体基板10のチャネル形成領域の伝導帯の底のエネルギーレベルに対して電子エネルギー的にΔEだけ低い準位にあり、電子に対してエネルギー的な障壁が形成される。この障壁により、トンネル電流によって半導体基板10に電子が流出してしまうのを防ぐことができる。
データ”0”が書き込まれた状態を検出するには、中間電位Vreadを制御ゲート電極24に印加したときに、トランジスタがオンにならないことを回路によって判別すれば良い。中間電位とは、データ”1”におけるしきい値電圧Vth1と、データ”0”におけるしきい値電圧Vth2の中間の電位である(この場合、Vth1<Vread<Vth2)。又は、図6(B)に示すようにソース領域18aとドレイン領域18b間にバイアスを印加して、制御ゲート電極24を0V若しくはデータ”0”と”1”のしきい値の中間の電位Vreadとしたときに不揮発性メモリ素子が導通するか否かで判断することができる。
図7(A)は浮遊ゲート電極20から電荷(キャリア)を放出させ、不揮発性メモリ素子からデータを消去する状態を示している。この場合、制御ゲート電極24を接地して、半導体基板10のpウエル12に負のバイアスを印加して、半導体基板10のチャネル形成領域と浮遊ゲート電極20の間にF−N型トンネル電流を流すことにより行う。或いは、図7(B)に示すように、制御ゲート電極24に負のバイアスを印加し、ソース領域18aに正の高電圧を印加することにより、F−N型トンネル電流を発生させ、ソース領域18a側に電子を引き抜いても良い。
図5は、この消去状態のエネルギーバンド図を示している。消去動作では、第1の絶縁層16を薄くすることができるので、F−N型トンネル電流により浮遊ゲート電極20の電子を半導体基板10側に放出させることができる。また、半導体基板10のチャネル形成領域から正孔を浮遊ゲート電極20に注入することにより、実質的な消去動作をすることができる。また、半導体基板10のチャネル形成領域から正孔がより注入されやすく、浮遊ゲート電極20に注入することにより、実質的な消去動作をすることができる。
浮遊ゲート電極20をゲルマニウム若しくはゲルマニウム化合物で形成することにより、第1の絶縁層16の厚さを薄くすることができる。それにより、トンネル電流によって第1の絶縁層16を介して電子を浮遊ゲート電極20に注入することが容易となり、低電圧動作が可能となる。さらに、低エネルギーレベルで電荷(キャリア)を保存することが可能になり、電荷を安定した状態で保存できるという有意な効果を奏することができる。
本発明に係る不揮発性メモリ素子では、図2、図3で示すように、半導体基板10のチャネル形成領域と浮遊ゲート電極20の間でEg1>Eg2として自己バイアスが生じるように構成している。この関係は極めて重要であり、半導体基板のチャネル形成領域から浮遊ゲート電極にキャリアを注入するときに、注入しやすくするように作用する。すなわち、書き込み電圧の低電圧化を図ることができる。逆に浮遊ゲート電極からキャリアを放出させにくくしている。このことは、不揮発性メモリ素子の記憶保持特性を向上させるように作用する。また、浮遊ゲート電極としてのゲルマニウム層にn型不純物をドーピングすることにより、伝導帯の底のエネルギーレベルをさらに下げることが出来、よりキャリアを浮遊ゲート電極に注入しやすくするように自己バイアスを作用させることができる。すなわち、書き込み電圧を下げ、不揮発性メモリ素子の記憶保持特性を向上させることができる。
以上説明したように、本発明に係る不揮発性メモリ素子は、半導体基板から浮遊ゲート電極へ電荷(キャリア)を注入しやすくすることができ、浮遊ゲート電極から電荷(キャリア)が消失することを防ぐことができる。つまり、メモリとして動作する場合に、低電圧で高効率な書き込みをすることが出来、且つ電荷保持特性を向上させることが可能となる。
このような不揮発性メモリ素子を用いて、様々な態様の不揮発性半導体記憶装置を得ることができる。図8に不揮発性メモリセルアレイの等価回路の一例を示す。1ビットの情報を記憶するメモリセルMS01は、選択トランジスタS01と不揮発性メモリ素子M01で構成されている。選択トランジスタS01は、ビット線BL0と不揮発性メモリ素子M01の間に直列に挿入され、ゲートがワード線WL1に接続されている。不揮発性メモリ素子M01のゲートはワード線WL11に接続されている。不揮発性メモリ素子M01にデータの書き込むときは、ワード線WL1とビット線BL0をHレベル、BL1をLレベルとして、ワード線WL11に高電圧を印加すると、前述のように浮遊ゲート電極に電荷(キャリア)が蓄積される。データを消去する場合には、ワード線WL1とビット線BL0をHレベルとし、ワード線WL11に負の高電圧を印加すれば良い。
図9は、ビット線に不揮発性メモリ素子を直接接続したNOR型の等価回路を示している。このメモリセルアレイは、ワード線WLとビット線BLが互いに交差して配設し、各交差部に不揮発性メモリ素子を配置している。NOR型は、個々の不揮発性メモリ素子のドレインをビット線BLに接続する。ソース線SLには不揮発性メモリ素子のソースが共通接続される。
NOR型の動作は、例えば、次の通りである。データ書き込みは、ソース線SLを0Vとし、データを書込むために選択されたワード線WLに高電圧を与え、ビット線BLにはデータ”0”と”1”に応じた電位を与える。例えば、”0”と”1”に対してそれぞれHレベル、Lレベルの電位をビット線BLに付与する。”0”データを書き込むべく、Hレベルが与えられた不揮発性メモリ素子ではドレイン近傍でホットエレクトロンが発生し、これが浮遊ゲート電極に注入される。”1”データの場合この様な電子注入は生じない。
“0”データが与えられたメモリセルでは、ドレインとソースとの間の強い横方向電界により、ドレインの近傍でホットエレクトロンが生成され、これが浮遊ゲート電極に注入される。これにより、浮遊ゲート電極に電子が注入されてしきい値電圧が高くなった状態が”0”である。”1”データの場合はホットエレクトロンが生成されず、浮遊ゲート電極に電子が注入されずしきい値電圧の低い状態、すなわち消去状態が保持される。
データを消去するときは、ソース線SLに10V程度の正の電圧を印加し、ビット線BLは浮遊状態としておく。そしてワード線WLに負の高電圧を印加して(制御ゲートに負の高電圧を印加して)、浮遊ゲート電極から電子を引き抜く。これにより、データ”1”の消去状態になる。
データ読み出しは、ソース線SLを0Vにすると共にビット線BLを0.8V程度とし、選択されたワード線WLに、データ”0”と”1”のしきい値の中間値に設定された読み出し電圧を与え、不揮発性メモリ素子の電流引き込みの有無を、ビット線BLに接続されるセンスアンプで判定することにより行う。
図10は、NAND型メモリセルアレイの等価回路を示す。ビット線BLには、複数の不揮発性メモリ素子を直列に接続したNANDセルNS1が接続されている。複数のNANDセルが集まってブロックBLKを構成している。図10で示すブロックBLK1のワード線は32本である(ワード線WL0乃至WL31)。ブロックBLK1の同一行に位置する不揮発性メモリ素子には、この行に対応するワード線が共通接続されている。
書込み動作では、NANDセルNS1が消去状態、つまりNANDセルNS1の各不揮発性メモリ素子のしきい値が負電圧の状態にしてから実行される。書込みは、ソース線SL側の不揮発性メモリ素子M0から順に行う。不揮発性メモリ素子M0への書込みを例として説明すると概略以下のようになる。
書込みは、NANDセルが消去状態、つまりNANDセルの各メモリセルのしきい値が負電圧の状態にしてから実行される。図11(A)は、”0”書込みをする場合、選択ゲート線SG2に例えばVcc(電源電圧)を印加して選択トランジスタS2をオンにすると共にビット線BLを0V(接地電圧)にする。選択ゲート線SG1は0Vとして、選択トランジスタS1はオフとする。次に、不揮発性メモリ素子M0のワード線WL0を高電圧Vpgm(20V程度)とし、これ以外のワード線を中間電圧Vpass(10V程度)にする。ビット線BL0の電圧は0Vなので、選択された不揮発性メモリ素子M0のチャネル形成領域の電位は0Vとなる。ワード線WL0とチャネル形成領域との間の電位差が大きいため、不揮発性メモリ素子M0の浮遊ゲート電極には前述のようにF−Nトンネル電流により電子が注入される。これにより、不揮発性メモリ素子M0のしきい値電圧が正の状態(”0”が書込まれた状態)となる。
一方”1”書込みをする場合は、図11(B)に示すように、ビット線BLを例えばVcc(電源電圧)にする。選択ゲート線SG2の電圧がVccであるため、選択トランジスタS2のしきい値電圧Vthに対して、VccマイナスVth(Vcc−Vth)になると、選択トランジスタS2がカットオフする。従って、不揮発性メモリ素子M0のチャネル形成領域はフローティング状態となる。次に、ワード線WL0に高電圧Vpgm(20V)、それ以外のワード線に中間電圧Vpass(10V)の電圧を印加すると、各ワード線とチャネル形成領域との容量カップリングにより、チャネル形成領域の電圧がVcc−Vthから上昇し例えば8V程度となる。チャネル形成領域の電圧が高電圧に昇圧されるため、”0”の書込みの場合と異なり、ワード線WL0とチャネル形成領域の間の電位差が小さい。したがって、不揮発性メモリ素子M0の浮遊ゲート電極には、F−Nトンネル電流による電子注入が起こらない。よって、不揮発性メモリ素子M0のしきい値は、負の状態(”1”が書込まれた状態)に保たれる。
消去動作をする場合は、図12(A)に示すように、選択されたブロック内の全てのワード線を0Vとして、pウエルに負の高電圧(Vers)を印加する。ビット線BL、ソース線SLはフローティング状態とする。これにより、ブロックの全てのメモリセルにおいて浮遊ゲート電極中の電子がトンネル電流により半導体基板に放出される。この結果、これらのメモリセルのしきい値電圧が負方向にシフトする。
図12(B)に示す読み出し動作では、読出しの選択がされた不揮発性メモリ素子M0のワード線WL0を電圧Vr(例えば0V)とし、非選択のメモリセルのワード線WL1乃至WL31及び選択ゲート線SG1、SG2を電源電圧より少し高い読出し用中間電圧Vreadとする。すなわち、図13に示すように、選択メモリ素子以外のメモリ素子はトランスファートランジスタとして働く。これにより、読出しの選択がされた不揮発性メモリ素子M0に電流が流れるか否かを検出する。つまり、不揮発性メモリ素子M0に記憶されたデータが”0”の場合、不揮発性メモリ素子M0はオフなので、ビット線BLは放電しない。一方、”1”の場合、不揮発性メモリ素子M0はオンするので、ビット線BLが放電する。
図14は、不揮発性半導体記憶装置の回路ブロック図の一例を示している。不揮発性半導体記憶装置は、メモリセルアレイ52と周辺回路54が同一の基板上に形成されている。メモリセルアレイ52は、図8、図9、図10で示すような構成を有している。周辺回路54の構成は以下の通りである。
ワード線選択のためにロウデコーダ62と、ビット線選択のためにカラムデコーダ64が、メモリセルアレイ52の周囲に設けられている。アドレスは、アドレスバッファ56を介してコントロール回路58に送られ、内部ロウアドレス信号及び内部カラムアドレス信号がそれぞれロウデコーダ62及びカラムデコーダ64に転送される。
データ書き込み及び消去には、電源電位を昇圧した電位が用いられる。このため、コントロール回路58により動作モードに応じて制御される昇圧回路60が設けられている。昇圧回路60の出力はロウデコーダ62やカラムデコーダ64を介して、ワード線WLやビット線BLに供給される。センスアンプ66はカラムデコーダ64から出力されたデータが入力される。センスアンプ66により読み出されたデータは、データバッファ68に保持され、コントロール回路58からの制御により、データがランダムアクセスされ、データ入出力バッファ70を介して出力されるようになっている。書き込みデータは、データ入出力バッファ70を介してデータバッファ68に一旦保持され、コントロール回路58の制御によりカラムデコーダ64に転送される。
次いで、上記した不揮発性半導体記憶装置について、実施例により詳細に説明する。以下に説明する本発明の構成において、同じ要素を指す符号は異なる図面で共通して用い、その場合における繰り返しの説明は省略する場合がある。
本実施例では、不揮発性半導体記憶装置の一例に関して図面を参照して説明する。以下の説明では、不揮発性半導体記憶装置において、メモリ部を構成する不揮発性メモリ素子と、当該メモリ部と同一の基板上に設けられメモリ部の制御等を行うロジック部を構成するトランジスタ等の素子とを同時に形成する場合を示す。
まず、不揮発性半導体記憶装置におけるメモリ部の模式図を図8に示す。
本実施例で示すメモリ部は、選択トランジスタと不揮発性メモリ素子を有するメモリセルが複数設けられている。図8では、選択トランジスタS01と不揮発性メモリ素子M01により一つのメモリセルが形成されている。また、同様に、選択トランジスタS02と不揮発性メモリ素子M02、選択トランジスタS03と不揮発性メモリ素子M03、選択トランジスタS11と不揮発性メモリ素子M11、選択トランジスタS12と不揮発性メモリ素子M12、選択トランジスタS13と不揮発性メモリ素子M13とによりメモリセルが形成されている。
選択トランジスタS01のゲート電極はワード線WL1に接続され、ソース又はドレインの一方はビット線BL0に接続され、他方は不揮発性メモリ素子M01のソース又はドレインに接続されている。また、不揮発性メモリ素子M01のゲート電極はワード線WL11に接続され、ソース又はドレインの一方は選択トランジスタS01のソース又はドレインに接続され、他方はソース線SL0に接続されている。
なお、メモリ部に設けられる選択トランジスタは、ロジック部に設けられるトランジスタと比較して駆動電圧が高いため、メモリ部に設けるトランジスタとロジック部に設けるトランジスタのゲート絶縁膜等を異なる厚さで形成することが好ましい。例えば、駆動電圧が小さくしきい値電圧のばらつきを小さくしたい場合にはゲート絶縁膜が薄いトランジスタを設けることが好ましく、駆動電圧が大きくゲート絶縁膜の耐圧性が求められる場合にはゲート絶縁膜が厚いトランジスタを設けることが好ましい。
従って、本実施例では、駆動電圧が小さくしきい値電圧のばらつきを小さくしたいロジック部のトランジスタに対しては膜厚が小さい絶縁層を形成し、駆動電圧が大きくゲート絶縁膜の耐圧性が求められるメモリ部のトランジスタに対しては膜厚が大きい絶縁層を形成する場合に関して以下に図面を参照して説明する。なお、図17乃至図20において、A−B間及びC−D間はロジック部に設けられるトランジスタを示し、E−F間はメモリ部に設けられる不揮発性メモリ素子を示し、G−H間はメモリ部に設けられるトランジスタを示している。また、本実施例では、A−B間に設けられるトランジスタをpチャネル型、C−D間、G−H間に設けるトランジスタをnチャネル型、E−F間に設けられる不揮発性メモリ素子のキャリアの移動を電子で行う場合に関して説明するが、本発明の不揮発性半導体装置はこれに限られるものでない。
まず、基板100に素子を分離した領域104、106、108、110を形成し、当該領域104、106、108、110の表面に第1の絶縁層112、114、116、118を形成する。そして、当該第1の絶縁層112、114、116、118を覆うように後に完成する不揮発性メモリ素子において浮遊ゲート電極を形成する第1導電層120及び第2導電層123を積層して形成する(図17(A)参照)。基板100に設けられた領域104、106、108、110は、それぞれ絶縁層102(フィールド酸化膜ともいう)によって分離されている。また、本例では、基板100としてn型の導電型を有する単結晶シリコン基板を用い、基板100の領域106、108、110にpウェル107を設けた例を示している。
また、基板100は、半導体基板であれば特に限定されず用いることができる。例えば、n型又はp型の導電型を有する単結晶シリコン基板、化合物半導体基板(GaAs基板、InP基板、GaN基板、SiC基板、サファイア基板、ZnSe基板等)、貼り合わせ法またはSIMOX(Separation by IMplanted OXygen)法を用いて作製されたSOI(Silicon on Insulator)基板等を用いることができる。
素子が分離された領域104、106、108、110は、選択酸化法(LOCOS(Local Oxidation of Silicon)法)又はトレンチ分離法等を適宜用いることができる。
また、基板100の領域106、108、110に形成されたpウェルは、基板100にp型の導電型を有する不純物元素を選択的に導入することによって形成することができる。p型を示す不純物元素としては、ボロン(B)やアルミニウム(Al)やガリウム(Ga)等を用いることができる。
なお、本実施例では、基板100としてn型の導電型を有する半導体基板を用いているため、領域104には不純物元素の導入を行っていないが、n型を示す不純物元素を導入することにより領域104にnウェルを形成してもよい。n型を示す不純物元素としては、リン(P)やヒ素(As)等を用いることができる。一方、p型の導電型を有する半導体基板を用いる場合には、領域104にn型を示す不純物元素を導入してnウェルを形成し、領域106、108、110には不純物元素の導入を行わない構成としてもよい。
第1の絶縁層112、114、116、118は、熱処理を行い基板100に設けられた領域104、106、108、110の表面を酸化させることにより酸化シリコン膜で形成することができる。また、熱酸化法により酸化シリコン膜を形成した後に、窒化処理を行うことによって酸化シリコン膜の表面を窒化させることにより、酸素と窒素を含有したシリコン膜(酸化窒化シリコン膜)との積層構造で形成することができる。
他にも、プラズマ処理を用いて第1の絶縁層112、114、116、118を形成してもよい。例えば、基板100に設けられた領域104、106、108、110の表面に高密度プラズマ処理により酸化処理又は窒化処理を行うことにより、第1の絶縁層112、114、116、118として酸化シリコン(SiOx)膜又は窒化シリコン(SiNx)膜を形成することができる。また、高密度プラズマ処理により領域104、106、108、110の表面に酸化処理を行った後に、再度高密度プラズマ処理を行うことによって窒化処理を行ってもよい。この場合、領域104、106、108、110の表面に接して酸化シリコン膜が形成され、当該酸化シリコン膜上に酸化窒化シリコン膜が形成され、第1の絶縁層112、114、116、118は酸化シリコン膜と酸化窒化シリコン膜とが積層された膜となる。また、熱酸化法により領域104、106、108、110の表面に酸化シリコン膜を形成した後に高密度プラズマ処理により酸化処理又は窒化処理を行ってもよい。
本例では、第1の絶縁層112、114、116、118を1nm以上10nm以下、好ましくは1nm以上5nm以下で形成する。例えば、熱処理により領域104、106、108、110に酸化処理を行い当該領域104、106、108、110の表面に概略5nmの酸化シリコン膜を形成した後、高密度プラズマ処理により窒化処理を行い酸化シリコン膜の表面又は表面の近傍に窒素プラズマ処理層を形成する。具体的には、まず、酸素雰囲気下のプラズマ処理により領域104、106、108、110上に3nm以上6nm以下の厚さで酸化シリコン層を形成する。その後、続けて窒素雰囲気下でプラズマ処理を行うことにより酸化シリコン層の表面又は表面近傍に窒素濃度の高い窒素プラズマ処理層を設ける。本例では、窒素雰囲気下でプラズマ処理を行うことによって、酸化シリコン層の表面から概略1nmの深さに窒素を20原子%乃至50原子%の割合で含有させた構造とする。窒素プラズマ処理層には、酸素と窒素を含有したシリコン(酸化窒化シリコン)が形成されている。また、このとき、熱処理と高密度プラズマ処理による窒化処理は大気に一度も曝されることなく連続して行うことが好ましい。熱処理と高密度プラズマ処理を連続して行うことによって、汚染物の混入の防止や生産効率の向上を実現することができる。
なお、高密度プラズマ処理により被処理物(本例では基板100)を酸化する場合には、酸素を含む雰囲気下(例えば、酸素(O2)又は一酸化二窒素(N2O)と希ガス(He、Ne、Ar、Kr、Xeの少なくとも一つを含む)雰囲気下、若しくは酸素又は一酸化二窒素と水素(H2)と希ガス雰囲気下)で行う。一方、高密度プラズマ処理により被処理物を窒化する場合には、窒素を含む雰囲気下(例えば、窒素(N2)と希ガス(He、Ne、Ar、Kr、Xeの少なくとも一つを含む)雰囲気下、窒素と水素と希ガス雰囲気下、若しくはNH3と希ガス雰囲気下)でプラズマ処理を行う。
希ガスとしては、例えばArを用いることができる。また、ArとKrを混合したガスを用いてもよい。高密度プラズマ処理を希ガス雰囲気中で行った場合、第1の絶縁層112、114、116、118は、プラズマ処理に用いた希ガス(He、Ne、Ar、Kr、Xeの少なくとも一つを含む)を含んでいる場合があり、Arを用いた場合には第1の絶縁層112、114、116、118にArが含まれている場合がある。
また、高密度プラズマ処理は、上記ガスの雰囲気中において、電子密度が1×1011cm−3以上であり、プラズマの電子温度が1.5eV以下で行う。より詳しくは、電子密度が1×1011cm−3以上1×1013cm−3以下で、プラズマの電子温度が0.5eV以上1.5eV以下で行う。プラズマの電子密度が高密度であり、基板100上に形成された被処理物(本例では、基板100)付近での電子温度が低いため、被処理物に対するプラズマによる損傷を防止することができる。また、プラズマの電子密度が1×1011cm−3以上と高密度であるため、プラズマ処理を用いて、被照射物を酸化または窒化することよって形成される酸化物または窒化膜は、CVD法やスパッタ法等により形成された膜と比較して膜厚等が均一性に優れ、且つ緻密な膜を形成することができる。また、プラズマの電子温度が1.5eV以下と低いため、従来のプラズマ処理や熱酸化法と比較して低温度で酸化または窒化処理を行うことができる。プラズマを形成するための周波数としては、マイクロ波(例えば、2.45GHz)等の高周波を用いることができる。
本実施例では、高密度プラズマ処理により被処理物の酸化処理を行う場合、酸素(O2)、水素(H2)とアルゴン(Ar)との混合ガスを導入する。ここで用いる混合ガスは、酸素を0.1sccm乃至100sccm、水素を0.1sccm乃至100sccm、アルゴンを100sccm乃至5000sccmとして導入すればよい。なお、酸素:水素:アルゴン=1:1:100の比率で混合ガスを導入することが好ましい。例えば、酸素を5sccm、水素を5sccm、アルゴンを500sccmとして導入すればよい。
また、高密度プラズマ処理により窒化処理を行う場合、窒素(N2)とアルゴン(Ar)との混合ガスを導入する。ここで用いる混合ガスは、窒素を20sccm乃至2000sccm、アルゴンを100sccm乃至10000sccmとして導入すればよい。例えば、窒素を200sccm、アルゴンを1000sccmとして導入すればよい。
本実施例では、基板100において、メモリ部に設けられた領域108上に形成される第1の絶縁層116は、後に完成する不揮発性メモリ素子において、トンネル絶縁膜として機能する。従って、第1の絶縁層116の膜厚が薄いほど、トンネル電流が流れやすく、メモリとして高速動作が可能となる。また、第1の絶縁層116の膜厚が薄いほど、後に形成される浮遊ゲート電極に低電圧で電荷(キャリア)を蓄積させることが可能となるため、不揮発性半導体記憶装置の消費電力を低減することができる。そのため、第1の絶縁層112、114、116、118は、膜厚を薄く形成することが好ましい。
第1導電層120は、ゲルマニウム(Ge)又はシリコンゲルマニウム合金等のゲルマニウムを含む膜で形成する。本例では、第1導電層120として、ゲルマニウム元素を含む雰囲気中(例えば、GeH4)でプラズマCVD法を行うことにより、ゲルマニウムを主成分とする膜を1nm以上20nm以下、好ましくは1nm以上10nm以下で形成する。具体的には、水素で5%乃至10%に希釈されたゲルマン(GeH4)ガスを用い、基板100の加熱温度を200℃乃至350℃として、13.56MHz乃至60MHz(例えば、27MHz)の高周波電力を印加することで、ゲルマニウム層を形成することができる。
第2導電層123は、金属若しくはその合金、又は金属化合物で形成する。例えば、タンタル膜を1nm以上20nm以下、好ましくは1nm以上10nm以下で形成する。その他にも、タングステン(W)、チタン(Ti)、モリブデン(Mo)、クロム(Cr)、ニッケル(Ni)などの高融点金属を用いることができる。また、合金を形成する材料として、上記高融点金属に、ニオブ(Nb)、ジルコニウム(Zr)、セリウム(Ce)、トリウム(Th)、ハフニウム(Hf)を用いても良い。また、当該高融点金属の酸化物若しくは窒化物を用いることもできる。金属窒化物としては、窒化タンタル、窒化タングステン、窒化モリブデン、窒化チタンなどを用いることができる。金属酸化物としては、酸化タンタル、酸化チタン、酸化モリブデンなどを用いることができる。第2導電層123はスパッタリング法、電子ビーム蒸着法などで形成することができる。第2導電層123をスパッタリング法で形成する場合には、対象となる金属のターゲトを用いれば良い。また、金属酸化物又は金属窒化物を形成する場合には、反応性スパッタリング若しくは当該金属酸化物又は金属窒化物のターゲットを用いて成膜すれば良い。このように、後に第2の浮遊ゲート電極層125となる第2導電層123を金属等で形成することにより、第1導電層120から形成される第1の浮遊ゲート電極層121の安定化を図ることができる。
また、基板100として単結晶シリコン基板を用い、当該シリコン基板のある領域上にトンネル絶縁膜として機能する第1の絶縁層を介してシリコンよりエネルギーギャップの小さいゲルマニウムを含む膜を浮遊ゲート電極を形成する第1導電層120として設けた場合、シリコン基板のある領域の電荷(キャリア)に対する絶縁層により形成される第1の障壁に対して浮遊ゲート電極の電荷(キャリア)に対する絶縁層により形成される第2の障壁がエネルギー的に高くなる。その結果、シリコン基板のある領域から浮遊ゲート電極へ電荷(キャリア)を注入しやすくすることができ、浮遊ゲート電極から電荷(キャリア)が消失することを防ぐことができる。つまり、メモリとして動作する場合に、低電圧で高効率な書き込みをすることが出来、且つ電荷保持特性を向上させることができる。また、基板100において、メモリ部に設けられた領域108上に形成される第1導電層120及び第2導電層123を含む積層構造は、後に完成する不揮発性メモリ素子において、浮遊ゲート電極として機能する。
次に、基板100の領域104、106、110上に形成された、第1の絶縁層112、114、118と第1導電層120、第2導電層123を含む積層構造を選択的に除去し、領域108上に形成された、第1の絶縁層116と第1導電層120及び第2導電層123を含む積層構造を残存させる。本例では、基板100において、メモリ部に設けられた領域108、第1の絶縁層116、第1導電層120及び第2導電層123を含む積層構造を選択的にレジストで覆い、領域104、106、110上に形成された、第1の絶縁層112、114、118と第1導電層120及び第2導電層123を含む積層構造をエッチングすることによって選択的に除去する(図17(B)参照)。
次に、基板100の領域104、106、110と、領域108の上方に形成された第1導電層120及び第2導電層123を含む積層構造の一部を選択的に覆うようにレジスト122を形成し、当該レジスト122に覆われていない第1導電層120及び第2導電層123をエッチングして選択的に除去することによって、第1導電層120及び第2導電層123を含む積層構造の一部を残存させ、第1の浮遊ゲート電極層121及び第2の浮遊ゲート電極層125を含む積層構造を形成する(図17(C)参照)。
次に、基板100の領域110の特定の領域に不純物領域を形成する。本例では、レジスト122を除去後、領域104、106、108と、領域110の一部を選択的に覆うようにレジスト124を形成し、当該レジスト124に覆われていない領域110に不純物元素を導入することによって、不純物領域126を形成する(図18(A)参照)。不純物元素としては、n型を付与する不純物元素又はp型を付与する不純物元素を用いる。n型を示す不純物元素としては、リン(P)やヒ素(As)等を用いることができる。p型を示す不純物元素としては、ボロン(B)やアルミニウム(Al)やガリウム(Ga)等を用いることができる。本例では、不純物元素として、リン(P)を領域110に導入する。
次に、基板100の領域104、106、110と、領域108の上方に形成された第1の絶縁層116と第1の浮遊ゲート電極層121及び第2の浮遊ゲート電極層125を含む積層構造を覆うように第2の絶縁層128を形成する(図18(B)参照)。
第2の絶縁層128は、CVD法やスパッタリング法等を用いて、酸化シリコン、窒化シリコン、酸化窒化シリコン(SiOxNy、(x>y>0))、窒化酸化シリコン(SiNxOy、(x>y>0))等の絶縁材料を用いて単層又は積層して形成する。例えば、第2の絶縁層128を単層で設ける場合には、CVD法により酸化窒化シリコン膜又は窒化酸化シリコン膜を5nm以上50nm以下の膜厚で形成する。また、第2の絶縁層128を3層構造で設ける場合には、第1層目の絶縁層として酸化窒化シリコン膜を形成し、第2層目の絶縁層として窒化シリコン膜を形成し、第3層目の絶縁層として酸化窒化シリコン膜を形成する。また、他にも第2の絶縁層128として、ゲルマニウムの酸化物又は窒化物を用いてもよい。
なお、領域108の上方に形成された第2の絶縁層128は、後に完成する不揮発性メモリ素子においてコントロール絶縁層として機能し、領域110の上方に形成された第2の絶縁層128は、後に完成するトランジスタにおいてゲート絶縁膜として機能する。
次に、領域108、110の上方に形成された第2の絶縁層128を覆うようにレジスト130を選択的に形成し、領域104、106上に形成された第2の絶縁層128を選択的に除去する(図18(C)参照)。
次に、領域104、106を覆うように第3の絶縁層132、134をそれぞれ形成する(図19(A)参照)。
第3の絶縁層132、134は、上記第1の絶縁層112、114、116、118の形成方法で示したいずれかの方法を用いて形成する。例えば、熱処理を行い基板100に設けられた領域104、106の表面を酸化させることにより酸化シリコン膜で第3の絶縁層132、134を形成することができる。また、熱酸化法により酸化シリコン膜を形成した後に、窒化処理を行うことによって酸化シリコン膜の表面を窒化させることにより、酸素と窒素を含有したシリコン膜(酸化窒化シリコン膜)との積層構造で形成してもよい。
他にも、上述したように、プラズマ処理を用いて第3の絶縁層132、134を形成してもよい。例えば、基板100に設けられた領域104、106の表面に高密度プラズマ処理により酸化処理又は窒化処理を行うことにより、第3の絶縁層132、134として酸化シリコン(SiOx)膜又は窒化シリコン(SiNx)膜で形成することができる。また、高密度プラズマ処理により領域104、106の表面に酸化処理を行った後に、再度高密度プラズマ処理を行うことによって窒化処理を行ってもよい。この場合、領域104、106の表面に接して酸化シリコン膜が形成され、当該酸化シリコン膜上に酸化窒化シリコン膜が形成され、第3の絶縁層132、134は酸化シリコン膜と酸化窒化シリコン膜とが積層された膜となる。また、熱酸化法により領域104、106の表面に酸化シリコン膜を形成した後に高密度プラズマ処理により酸化処理又は窒化処理を行ってもよい。
なお、第3の絶縁層132、134を熱酸化法や高密度プラズマ処理で形成する際に、基板100の領域108、110の上方に形成された第2の絶縁層128の表面にも、酸化膜又は酸窒化膜が形成される場合がある。また、基板100の領域104、106に形成された第3の絶縁層132、134は、後に完成するトランジスタにおいてゲート絶縁膜として機能する。
次に、領域104、106の上方に形成された第3の絶縁層132、134、領域108、110の上方に形成された第2の絶縁層128を覆うように導電膜を形成する(図19(B)参照)。本例では、導電膜として、導電膜136と導電膜138を順に積層して形成した例を示している。もちろん、導電膜は、単層又は3層以上の積層構造で形成してもよい。
導電膜136、138としては、タンタル(Ta)、タングステン(W)、チタン(Ti)、モリブデン(Mo)、アルミニウム(Al)、銅(Cu)、クロム(Cr)、ニオブ(Nb)等から選択された元素またはこれらの元素を主成分とする合金材料若しくは化合物材料で形成することができる。また、これらの元素を窒化した金属窒化膜で形成することもできる。他にも、リン等の不純物元素をドーピングした多結晶シリコンに代表される半導体材料により形成することもできる。
本例では、導電膜136として窒化タンタルを用いて形成し、その上に導電膜138としてタングステンを用いて積層構造で設ける。また、他にも、導電膜136として、窒化タングステン、窒化モリブデン又は窒化チタンから選ばれた単層又は積層膜を用い、導電膜138として、タンタル、モリブデン、チタンから選ばれた単層又は積層膜を用いることができる。
次に、積層して設けられた導電膜136、138を選択的にエッチングして除去することによって、領域104、106、108、110の上方の一部に導電膜136、138を残存させ、それぞれゲート電極として機能する導電膜140、142、144、146を形成する(図19(C)参照)。なお、基板100においてメモリ部に設けられた領域108の上方に形成される導電膜144は、後に完成する不揮発性メモリ素子において制御ゲート電極として機能する。また、導電膜140、142、146は、後に完成するトランジスタにおいてゲート電極として機能する。
次に、領域104を覆うようにレジスト148を選択的に形成し、当該レジスト148、導電膜142、144、146をマスクとして領域106、108、110に不純物元素を導入することによって不純物領域を形成する(図20(A)参照)。不純物元素としては、n型を付与する不純物元素又はp型を付与する不純物元素を用いる。n型を示す不純物元素としては、リン(P)やヒ素(As)等を用いることができる。p型を示す不純物元素としては、ボロン(B)やアルミニウム(Al)やガリウム(Ga)等を用いることができる。本例では、不純物元素として、リン(P)を用いる。
図20(A)においては、不純物元素を導入することによって、領域106にソース領域又はドレイン領域を形成する高濃度不純物領域152とチャネル形成領域150が形成される。また、領域108には、ソース領域又はドレイン領域を形成する高濃度不純物領域156とLDD領域を形成する低濃度不純物領域158とチャネル形成領域154が形成される。また、領域110には、ソース領域又はドレイン領域を形成する高濃度不純物領域162とLDD領域を形成する低濃度不純物領域164とチャネル形成領域160が形成される。
また、領域108に形成される低濃度不純物領域158は、図20(A)において導入された不純物元素が浮遊ゲート電極として機能する第1の浮遊ゲート電極層121及び第2の浮遊ゲート電極層125を含む積層構造を突き抜けることによって形成される。従って、領域108において、導電膜144及び第1の浮遊ゲート電極層121及び第2の浮遊ゲート電極層125を含む積層構造の双方と重なる領域にチャネル形成領域154が形成され、第1の浮遊ゲート電極層121及び第2の浮遊ゲート電極層125を含む積層構造と重なり導電膜144と重ならない領域に低濃度不純物領域158が形成され、第1の浮遊ゲート電極層121及び第2の浮遊ゲート電極層125を含む積層構造及び導電膜144の双方と重ならない領域に高濃度不純物領域156が形成される。
次に、領域106、108、110を覆うようにレジスト166を選択的に形成し、当該レジスト166、導電膜140をマスクとして領域104に不純物元素を導入することによって不純物領域を形成する(図20(B)参照)。不純物元素としては、n型を付与する不純物元素又はp型を付与する不純物元素を用いる。n型を示す不純物元素としては、リン(P)やヒ素(As)等を用いることができる。p型を示す不純物元素としては、ボロン(B)やアルミニウム(Al)やガリウム(Ga)等を用いることができる。本例では、図20(A)で領域106、108、110に導入した不純物元素と異なる導電型を有する不純物元素(例えば、ボロン(B))を導入する。その結果、領域104にソース領域又はドレイン領域を形成する高濃度不純物領域170とチャネル形成領域168を形成される。
次に、第2の絶縁層128、第3の絶縁層132、134、導電膜140、142、144、146を覆うように絶縁層172を形成し、当該絶縁層172上に領域104、106、108、110にそれぞれ形成された高濃度不純物領域170、152、156、162と電気的に接続する導電膜174を形成する(図20(C)参照)。
絶縁層172は、CVD法やスパッタ法等により、酸化シリコン(SiOx)、窒化シリコン(SiNx)、酸化窒化シリコン(SiOxNy、(x>y))、窒化酸化シリコン(SiNxOy、(x>y))等の酸素または窒素を有する絶縁層やDLC(ダイヤモンドライクカーボン)等の炭素を含む膜、エポキシ、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン、アクリル等の有機材料またはシロキサン樹脂等のシロキサン材料からなる単層または積層構造で設けることができる。なお、シロキサン材料とは、Si−O−Si結合を含む材料に相当する。シロキサンは、シリコン(Si)と酸素(O)との結合で骨格構造が構成される。置換基として、少なくとも水素を含む有機基(例えばアルキル基、芳香族炭化水素)が用いられる。置換基として、フルオロ基を用いることもできる。または置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。
導電膜174は、CVD法やスパッタリング法等により、アルミニウム(Al)、タングステン(W)、チタン(Ti)、タンタル(Ta)、モリブデン(Mo)、ニッケル(Ni)、白金(Pt)、銅(Cu)、金(Au)、銀(Ag)、マンガン(Mn)、ネオジウム(Nd)、炭素(C)、シリコン(Si)から選択された元素、又はこれらの元素を主成分とする合金材料若しくは化合物材料で、単層又は積層で形成する。アルミニウムを主成分とする合金材料とは、例えば、アルミニウムを主成分としニッケルを含む材料、又は、アルミニウムを主成分とし、ニッケルと、炭素と珪素の一方又は両方とを含む合金材料に相当する。導電膜174は、例えば、バリア膜とアルミニウムシリコン(Al−Si)膜とバリア膜の積層構造、バリア膜とアルミニウムシリコン(Al−Si)膜と窒化チタン(TiN)膜とバリア膜の積層構造を採用するとよい。なお、バリア膜とは、チタン、チタンの窒化物、モリブデン、又はモリブデンの窒化物からなる薄膜に相当する。アルミニウムやアルミニウムシリコンは抵抗値が低く、安価であるため、導電膜174を形成する材料として最適である。また、上層と下層のバリア層を設けると、アルミニウムやアルミニウムシリコンのヒロックの発生を防止することができる。また、還元性の高い元素であるチタンからなるバリア膜を形成すると、半導体基板上に薄い自然酸化膜ができていたとしても、この自然酸化膜を還元し、半導体基板と良好なコンタクトをとることができる。
本実施例の不揮発性半導体記憶装置は、回路の構成に合わせてトランジスタにおけるゲート絶縁層の膜厚を異ならせることにより、低消費電力化を図ることができる。また、不揮発性半導体記憶装置の動作の安定化を図ることができる。具体的には、ロジック部を構成するトランジスタのゲート絶縁層の膜厚を薄くすることで、しきい値電圧のばらつきを小さくすることができ、低電圧で駆動させることが可能となる。メモリ部の選択トランジスタのゲート絶縁層の膜厚を厚くすることで、不揮発性メモリ素子に対する書き込み及び消去動作において、ロジック部よりも高電圧が適用される場合においても、動作の安定性を高めることができる。不揮発性メモリ素子においては、半導体基板から浮遊ゲート電極へ電荷を注入しやすくすることができ、浮遊ゲート電極から電荷が消失することを防ぐことができる。すなわち、メモリとして動作する場合に、低電圧で高効率な書き込みをすることが出来、且つ電荷保持特性を向上させることが可能となる。本実施例によれば、このような優れた効果を奏する不揮発性半導体記憶装置を連続した工程で作製することが可能となる。
本実施例は、本明細書で示した他の実施の形態又は実施例と組み合わせて行うことができる。
本実施例では、上記実施例1と異なる不揮発性半導体記憶装置の作製方法に関して図面を参照して説明する。なお、上記実施例と同じものを指す場合には同様の符号を用いて示し説明を省略する。なお、図21乃至図23において、A−B間及びC−D間はロジック部に設けられるトランジスタを示し、E−F間はメモリ部に設けられる不揮発性メモリ素子を示し、G−H間はメモリ部に設けられるトランジスタを示している。また、本実施例では、A−B間に設けられるトランジスタをpチャネル型、C−D間、G−H間に設けるトランジスタをnチャネル型、E−F間に設けられる不揮発性メモリ素子のキャリアの移動を電子で行う場合に関して説明するが、本発明の不揮発性半導体装置はこれに限られるものでない。
まず、図17(C)まで、同様に形成後、レジスト122を除去し、領域104、106、110と、領域108の上方に形成された第1の絶縁層116と浮遊ゲート電極として機能する第1の浮遊ゲート電極層121及び第2の浮遊ゲート電極層125を含む積層構造を覆うように第2の絶縁層128を形成する(図21(A)参照)。
次に、領域108、110の上方に形成された第2の絶縁層128を覆うようにレジスト130を選択的に形成し、領域104、106上に形成された第2の絶縁層128を選択的に除去する(図21(B)参照)。
次に、領域104、106を覆うように第3の絶縁層132、134をそれぞれ形成する(図21(C)参照)。
次に、領域104、106の上方に形成された第3の絶縁層132、134、領域108、110の上方に形成された第2の絶縁層128を覆うように導電膜を形成する(図22(A)参照)。本例では、導電膜として、導電膜136と導電膜138を順に積層して形成した例を示している。もちろん、導電膜は、単層又は3層以上の積層構造で形成してもよい。
次に、積層して設けられた導電膜136、138を選択的にエッチングして除去することによって、領域104、106、108、110の上方の一部に導電膜136、138を残存させ、それぞれゲート電極として機能する導電膜140、142、144、146を形成する(図22(B)参照)。なお、導電膜140は、残存した導電膜136、138により積層して設けられた導電膜182a、184aを有している。また、本実施例では、導電膜140において、下方に形成される導電膜182aの幅(キャリアがチャネル形成領域を流れる方向(ソース領域とドレイン領域を結ぶ方向)に概略平行な方向に対する幅)が導電膜184aの幅より大きくなるようにする。同様に、導電膜142においては導電膜182bと導電膜182bより幅の小さい184bを順に積層して形成し、導電膜144においては導電膜182cと導電膜182cより幅の小さい184cを順に積層して形成し、導電膜146においては導電膜182dと導電膜182dより幅の小さい184dを順に積層して形成する。
次に、領域104を覆うようにレジスト148を選択的に形成し、当該レジスト148、導電膜142、144、146をマスクとして領域106、108、110に不純物元素を導入することによって不純物領域を形成する(図22(C)参照)。不純物元素としては、n型を付与する不純物元素又はp型を付与する不純物元素を用いる。n型を示す不純物元素としては、リン(P)やヒ素(As)等を用いることができる。p型を示す不純物元素としては、ボロン(B)やアルミニウム(Al)やガリウム(Ga)等を用いることができる。本例では、不純物元素として、リン(P)を用いる。
図22(C)においては、不純物元素を導入することによって、領域106にソース領域又はドレイン領域を形成する高濃度不純物領域152とLDD領域を形成する低濃度不純物領域151とチャネル形成領域150が形成される。また、領域108には、ソース領域又はドレイン領域を形成する高濃度不純物領域156とLDD領域を形成する低濃度不純物領域158とチャネル形成領域154が形成される。また、領域110には、ソース領域又はドレイン領域を形成する高濃度不純物領域162とLDD領域を形成する低濃度不純物領域164とチャネル形成領域160が形成される。
領域106に形成される低濃度不純物領域151は、図22(C)において導入された不純物元素が導電膜182bを突き抜けることによって形成される。従って、領域106において、導電膜182b及び導電膜184bの双方と重なる領域にチャネル形成領域150が形成され、導電膜182bと重なり導電膜184bと重ならない領域に低濃度不純物領域151が形成され、導電膜182b及び導電膜184bの双方と重ならない領域に高濃度不純物領域152が形成される。
また、領域108に形成される低濃度不純物領域158は、図22(C)において導入された不純物元素が第1の浮遊ゲート電極層121及び第2の浮遊ゲート電極層125を含む積層構造を突き抜けることによって形成される。従って、領域108において、導電膜182c及び第1の浮遊ゲート電極層121及び第2の浮遊ゲート電極層125を含む積層構造の双方と重なる領域にチャネル形成領域154が形成され、第1の浮遊ゲート電極層121及び第2の浮遊ゲート電極層125を含む積層構造と重なり導電膜182cと重ならない領域に低濃度不純物領域158が形成され、第1の浮遊ゲート電極層121及び第2の浮遊ゲート電極層125を含む積層構造及び導電膜182cの双方と重ならない領域に高濃度不純物領域156が形成される。なお、導電膜182cの膜厚を薄く形成した場合には、領域108において導電膜182c及び第1の浮遊ゲート電極層121及び第2の浮遊ゲート電極層125を含む積層構造の双方と重なり且つ導電膜184cと重ならない領域に低濃度不純物領域158と同等又はそれより低い濃度を有する低濃度不純物領域が形成される場合がある。
領域110に形成される低濃度不純物領域164は、図22(C)において導入された不純物元素が導電膜182dを突き抜けることによって形成される。従って、領域110において、導電膜182d及び導電膜184dの双方と重なる領域にチャネル形成領域160が形成され、導電膜182dと重なり導電膜184dと重ならない領域に低濃度不純物領域164が形成され、導電膜182d及び導電膜184dの双方と重ならない領域に高濃度不純物領域162が形成される。
次に、領域106、108、110を覆うようにレジスト166を選択的に形成し、当該レジスト166、導電膜140をマスクとして領域104に不純物元素を導入することによって不純物領域を形成する(図23(A)参照)。不純物元素としては、n型を付与する不純物元素又はp型を付与する不純物元素を用いる。n型を示す不純物元素としては、リン(P)やヒ素(As)等を用いることができる。p型を示す不純物元素としては、ボロン(B)やアルミニウム(Al)やガリウム(Ga)等を用いることができる。本例では、図22(C)で領域106、108、110に導入した不純物元素と異なる導電型を有する不純物元素(例えば、ボロン(B))を導入する。その結果、領域104にソース領域又はドレイン領域を形成する高濃度不純物領域170とLDD領域を形成する低濃度不純物領域188とチャネル形成領域168を形成される。
領域104に形成される低濃度不純物領域188は、図22(C)において導入された不純物元素が導電膜182aを突き抜けることによって形成される。従って、領域104において、導電膜182a及び導電膜184aの双方と重なる領域にチャネル形成領域168が形成され、導電膜182aと重なり導電膜184aと重ならない領域に低濃度不純物領域188が形成され、導電膜182a及び導電膜184aの双方と重ならない領域に高濃度不純物領域170が形成される。
次に、第2の絶縁層128、第3の絶縁層132、134、導電膜140、142、144、146を覆うように絶縁層172を形成し、当該絶縁層172上に領域104、106、108、110にそれぞれ形成された高濃度不純物領域170、152、156、162と電気的に接続する導電膜174を形成する(図23(B)参照)。
本実施例の不揮発性半導体記憶装置は、回路の構成に合わせてトランジスタにおけるゲート絶縁層の膜厚を異ならせることにより、低消費電力化を図ることができる。また、不揮発性半導体記憶装置の動作の安定化を図ることができる。具体的には、ロジック部を構成するトランジスタのゲート絶縁層の膜厚を薄くすることで、しきい値電圧のばらつきを小さくすることができ、低電圧で駆動させることが可能となる。メモリ部の選択トランジスタのゲート絶縁層の膜厚を厚くすることで、不揮発性メモリ素子に対する書き込み及び消去動作において、ロジック部よりも高電圧が適用される場合においても、動作の安定性を高めることができる。不揮発性メモリ素子においては、半導体基板から浮遊ゲート電極へ電荷を注入しやすくすることができ、浮遊ゲート電極から電荷が消失することを防ぐことができる。すなわち、メモリとして動作する場合に、低電圧で高効率な書き込みをすることが出来、且つ電荷保持特性を向上させることが可能となる。本実施例によれば、このような優れた効果を奏する不揮発性半導体記憶装置を連続した工程で作製することが可能となる。
本実施例は、本明細書で示した他の実施の形態又は実施例と組み合わせて行うことができる。
本実施例では、上記実施例1又は2と異なる不揮発性半導体記憶装置の作製方法に関して図面を参照して説明する。なお、上記実施例1又は2と同じものを指す場合には同様の符号を用いて示し説明を省略する。なお、図27乃至図29において、A−B間及びC−D間はロジック部に設けられるトランジスタを示し、E−F間はメモリ部に設けられる不揮発性メモリ素子を示し、G−H間はメモリ部に設けられるトランジスタを示している。また、本実施例では、A−B間に設けられるトランジスタをpチャネル型、C−D間、G−H間に設けるトランジスタをnチャネル型、E−F間に設けられる不揮発性メモリ素子のキャリアの移動を電子で行う場合に関して説明するが、本発明の不揮発性半導体装置はこれに限られるものでない。
まず、上記実施例1の図17(C)まで、同様に形成後、レジスト122をマスクとして領域108に不純物元素を導入することによって不純物領域190を形成する(図27(A)参照)。不純物元素としては、n型を付与する不純物元素又はp型を付与する不純物元素を用いる。n型を示す不純物元素としては、リン(P)やヒ素(As)等を用いることができる。p型を示す不純物元素としては、ボロン(B)やアルミニウム(Al)やガリウム(Ga)等を用いることができる。本例では、不純物元素として、リン(P)を領域108に導入する。
次に、領域104、106、110と、領域108の上方に形成された第1の絶縁層116と第1の浮遊ゲート電極層121及び第2の浮遊ゲート電極層125を含む積層構造を覆うように第2の絶縁層128を形成する(図27(B)参照)。
次に、領域108、110の上方に形成された第2の絶縁層128を覆うようにレジスト130を選択的に形成し、領域104、106上に形成された第2の絶縁層128を選択的に除去する(図27(C)参照)。
次に、領域104、106を覆うように第3の絶縁層132、134をそれぞれ形成する(図28(A)参照)。
次に、領域104、106の上方に形成された第3の絶縁層132、134、領域108、110の上方に形成された第2の絶縁層128を覆うように導電膜を形成する(図28(B)参照)。本例では、導電膜として、導電膜136と導電膜138を順に積層して形成した例を示している。もちろん、導電膜は、単層又は3層以上の積層構造で形成してもよい。
次に、積層して設けられた導電膜136、138を選択的にエッチングして除去することによって、領域104、106、108、110の上方の一部に導電膜136、138を残存させ、それぞれゲート電極として機能する導電膜140、142、144、146を形成する(図28(C)参照)。
なお、本実施例では、領域108上に形成される導電膜144の幅(少なくともキャリアがチャネルを流れる方向に概略平行な方向に対する幅)が第1の浮遊ゲート電極層121及び第2の浮遊ゲート電極層125を含む積層構造の幅より大きくなるように形成する。
次に、領域104を覆うようにレジスト148を選択的に形成し、当該レジスト148、導電膜142、144、146をマスクとして領域106、108、110に不純物元素を導入することによって不純物領域を形成する(図29(A)参照)。不純物元素としては、n型を付与する不純物元素又はp型を付与する不純物元素を用いる。n型を示す不純物元素としては、リン(P)やヒ素(As)等を用いることができる。p型を示す不純物元素としては、ボロン(B)やアルミニウム(Al)やガリウム(Ga)等を用いることができる。本例では、不純物元素として、リン(P)を用いる。
図29(A)においては、不純物元素を導入することによって、領域106にソース領域又はドレイン領域を形成する高濃度不純物領域152とチャネル形成領域150が形成される。また、領域108には、ソース領域又はドレイン領域を形成する高濃度不純物領域156とLDD領域を形成する低濃度不純物領域158とチャネル形成領域154が形成される。また、領域110には、ソース領域又はドレイン領域を形成する高濃度不純物領域162とチャネル形成領域160が形成される。
次に、領域106、108、110を覆うようにレジスト166を選択的に形成し、当該レジスト166、導電膜140をマスクとして領域104に不純物元素を導入することによって不純物領域を形成する(図29(B)参照)。不純物元素としては、n型を付与する不純物元素又はp型を付与する不純物元素を用いる。n型を示す不純物元素としては、リン(P)やヒ素(As)等を用いることができる。p型を示す不純物元素としては、ボロン(B)やアルミニウム(Al)やガリウム(Ga)等を用いることができる。本例では、図29(A)で領域106、108、110に導入した不純物元素と異なる導電型を有する不純物元素(例えば、ボロン(B))を導入する。その結果、領域104にソース領域又はドレイン領域を形成する高濃度不純物領域170とチャネル形成領域168を形成される。
次に、第2の絶縁層128、第3の絶縁層132、134、導電膜140、142、144、146を覆うように絶縁層172を形成し、当該絶縁層172上に領域104、106、108、110にそれぞれ形成された高濃度不純物領域170、152、156、162と電気的に接続する導電膜174を形成する(図29(C)参照)。
本実施例の不揮発性半導体記憶装置は、回路の構成に合わせてトランジスタにおけるゲート絶縁層の膜厚を異ならせることにより、低消費電力化を図ることができる。また、不揮発性半導体記憶装置の動作の安定化を図ることができる。具体的には、ロジック部を構成するトランジスタのゲート絶縁層の膜厚を薄くすることで、しきい値電圧のばらつきを小さくすることができ、低電圧で駆動させることが可能となる。メモリ部の選択トランジスタのゲート絶縁層の膜厚を厚くすることで、不揮発性メモリ素子に対する書き込み及び消去動作において、ロジック部よりも高電圧が適用される場合においても、動作の安定性を高めることができる。不揮発性メモリ素子においては、半導体基板から浮遊ゲート電極へ電荷を注入しやすくすることができ、浮遊ゲート電極から電荷が消失することを防ぐことができる。すなわち、メモリとして動作する場合に、低電圧で高効率な書き込みをすることが出来、且つ電荷保持特性を向上させることが可能となる。本実施例によれば、このような優れた効果を奏する不揮発性半導体記憶装置を連続した工程で作製することが可能となる。
本実施例は、本明細書で示した他の実施の形態又は実施例と組み合わせて行うことができる。
本実施例では、上記実施例1乃至3と異なる不揮発性半導体記憶装置の作製方法に関して図面を参照して説明する。なお、上記実施例1乃至3のいずれかに示したものと同じものを指す場合には同様の符号を用いて示し説明を省略する。なお、図24乃至図26において、A−B間及びC−D間はロジック部に設けられるトランジスタを示し、E−F間はメモリ部に設けられる不揮発性メモリ素子を示し、G−H間はメモリ部に設けられるトランジスタを示している。また、本実施例では、A−B間に設けられるトランジスタをpチャネル型、C−D間、G−H間に設けるトランジスタをnチャネル型、E−F間に設けられる不揮発性メモリ素子のキャリアの移動を電子で行う場合に関して説明するが、本発明の不揮発性半導体装置はこれに限られるものでない。
まず、図17(B)まで同様に形成した後、図18(A)に示したように、領域104、106、108と、領域110の一部を選択的に覆うようにレジストを形成し、当該レジストに覆われていない領域110に不純物元素を導入することによって、不純物領域126を形成する。そして、レジストを除去し、領域104、106、110と、領域108の上方に形成された第1の絶縁層116と第1導電層120及び第2導電層123を含む積層構造を覆うように第2の絶縁層128を形成する(図24(A)参照)。
次に、領域108、110の上方に形成された第2の絶縁層128を覆うようにレジスト130を選択的に形成し、領域104、106上に形成された第2の絶縁層128を選択的に除去する(図24(B)参照)。
次に、領域104、106を覆うように第3の絶縁層132、134をそれぞれ形成する(図24(C)参照)。
次に、領域104、106の上方に形成された第3の絶縁層132、134、領域108、110の上方に形成された第2の絶縁層128を覆うように導電膜を形成する(図25(A)参照)。本例では、導電膜として、導電膜136と導電膜138を順に積層して形成した例を示している。もちろん、導電膜は、単層又は3層以上の積層構造で形成してもよい。
次に、積層して設けられた導電膜136、138を選択的にエッチングして除去することによって、領域104、106、108、110の上方の一部に導電膜136、138を残存させ、それぞれゲート電極として機能する導電膜140、142、144、146を形成する(図25(B)参照)。また、本実施例では、導電膜140、142、144、146と重ならない領域104、106、108、110の表面を露出させる。
具体的には、領域104において、導電膜140の下方に形成された第3の絶縁層132のうち当該導電膜140と重ならない部分を選択的に除去し、導電膜140と第3の絶縁層132の端部が概略一致するように形成する。また、領域106において、導電膜142の下方に形成された第3の絶縁層134のうち当該導電膜142と重ならない部分を選択的に除去し、導電膜142と第3の絶縁層134の端部が概略一致するように形成する。また、領域108において、導電膜144の下方に形成された第2の絶縁層128、第1導電層120及び第2導電層123を含む積層構造、第1の絶縁層116のうち当該導電膜144と重ならない部分を選択的に除去し、導電膜144と第2の絶縁層128、第1の浮遊ゲート電極層121及び第2の浮遊ゲート電極層125を含む積層構造及び第1の絶縁層116の端部が概略一致するように形成する。また、領域110において、導電膜146の下方に形成された第2の絶縁層128うち当該導電膜146と重ならない部分を選択的に除去し、導電膜146と第2の絶縁層128の端部が概略一致するように形成する。
この場合、導電膜140、142、144、146の形成と同時に重ならない部分の絶縁層等を除去してもよいし、導電膜140、142、144、146を形成後残存したレジスト又は当該導電膜140、142、144、146をマスクとして重ならない部分の絶縁層等を除去してもよい。
次に、領域104を覆うようにレジスト148を選択的に形成し、当該レジスト148、導電膜142、144、146をマスクとして領域106、108、110に不純物元素を導入することによって不純物領域を形成する(図25(C)参照)。不純物元素としては、n型を付与する不純物元素又はp型を付与する不純物元素を用いる。n型を示す不純物元素としては、リン(P)やヒ素(As)等を用いることができる。p型を示す不純物元素としては、ボロン(B)やアルミニウム(Al)やガリウム(Ga)等を用いることができる。本例では、不純物元素として、リン(P)を用いる。
図25(C)においては、不純物元素を導入することによって、領域106にソース領域又はドレイン領域を形成する高濃度不純物領域152とチャネル形成領域150が形成される。また、領域108には、ソース領域又はドレイン領域を形成する高濃度不純物領域156とチャネル形成領域154が形成される。また、領域110には、ソース領域又はドレイン領域を形成する高濃度の高濃度不純物領域162とLDD領域を形成する低濃度不純物領域164とチャネル形成領域160が形成される。
次に、領域106、108、110を覆うようにレジスト166を選択的に形成し、当該レジスト166、導電膜140をマスクとして領域104に不純物元素を導入することによって不純物領域を形成する(図26(A)参照)。不純物元素としては、n型を付与する不純物元素又はp型を付与する不純物元素を用いる。n型を示す不純物元素としては、リン(P)やヒ素(As)等を用いることができる。p型を示す不純物元素としては、ボロン(B)やアルミニウム(Al)やガリウム(Ga)等を用いることができる。本例では、図25(C)で領域106、108、110に導入した不純物元素と異なる導電型を有する不純物元素(例えば、ボロン(B))を導入する。その結果、領域104にソース領域又はドレイン領域を形成する高濃度不純物領域170とチャネル形成領域168を形成される。
なお、本実施例では、図25(C)又は図26(A)において、導電膜140、142、144、146と重ならない領域104、106、108、110を露出させた状態で不純物元素の導入を行っている。従って、領域104、106、108、110にそれぞれ形成されるチャネル形成領域168、150、154、160は導電膜140、142、144、146と自己整合的に形成することができる。
次に、露出した領域104、106、108、110と導電膜140、142、144、146を覆うように絶縁層192を形成する(図26(B)参照)。
絶縁層192は、CVD法やスパッタ法等により、酸化シリコン(SiOx)、窒化シリコン(SiNx)、酸化窒化シリコン(SiOxNy、(x>y))、窒化酸化シリコン(SiNxOy、(x>y))等の酸素または窒素を有する絶縁層やDLC(ダイヤモンドライクカーボン)等を用いて単層又は積層構造で設けることができる。
次に、絶縁層192を覆うように絶縁層172を形成し、当該絶縁層172上に領域104、106、108、110にそれぞれ形成された高濃度不純物領域170、152、156、162と電気的に接続する導電膜174を形成する(図26(C)参照)。
絶縁層172としては、上記実施例1で説明したいずれかの材料を用いることができる。例えば、絶縁層192として酸化シリコン(SiOx)、窒化シリコン(SiNx)、酸化窒化シリコン(SiOxNy、(x>y))、窒化酸化シリコン(SiNxOy、(x>y))等の酸素または窒素を有する無機材料を有する絶縁層を用い、絶縁層172としてエポキシ、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン、アクリル等の有機材料で設けることができる。もちろん、絶縁層192と絶縁層172の双方を無機材料を有する絶縁層で形成してもよい。
本実施例の不揮発性半導体記憶装置は、回路の構成に合わせてトランジスタにおけるゲート絶縁層の膜厚を異ならせることにより、低消費電力化を図ることができる。また、不揮発性半導体記憶装置の動作の安定化を図ることができる。具体的には、ロジック部を構成するトランジスタのゲート絶縁層の膜厚を薄くすることで、しきい値電圧のばらつきを小さくすることができ、低電圧で駆動させることが可能となる。メモリ部の選択トランジスタのゲート絶縁層の膜厚を厚くすることで、不揮発性メモリ素子に対する書き込み及び消去動作において、ロジック部よりも高電圧が適用される場合においても、動作の安定性を高めることができる。不揮発性メモリ素子においては、半導体基板から浮遊ゲート電極へ電荷を注入しやすくすることができ、浮遊ゲート電極から電荷が消失することを防ぐことができる。すなわち、メモリとして動作する場合に、低電圧で高効率な書き込みをすることが出来、且つ電荷保持特性を向上させることが可能となる。本実施例によれば、このような優れた効果を奏する不揮発性半導体記憶装置を連続した工程で作製することが可能となる。
なお、本実施例は、本明細書で示した他の実施の形態又は実施例と組み合わせて行うことができる。
本実施例では、上記実施例と異なる不揮発性半導体記憶装置の作製方法に関して図面を参照して説明する。なお、図36乃至図38は上面図を示し、図30乃至図35は図36乃至図38におけるA−B間、E−F間の断面図を示しており、図39は図36乃至図38におけるC−D間の断面図を示している。また、A−B間はメモリ部に設けられるトランジスタと不揮発性メモリ素子を示し、C−D間はメモリ部に設けられる不揮発性メモリ素子を示し、E−F間はロジック部に設けられるトランジスタを示している。また、本実施例では、E−F間に示す基板200の領域212に設けられるトランジスタをpチャネル型、領域213に設けられるトランジスタをnチャネル型とし、A−B間に示す基板200の領域214に設けられるトランジスタをnチャネル型、不揮発性メモリ素子のキャリアの移動を電子で行う場合に関して説明するが、本発明の不揮発性半導体装置はこれに限られるものでない。
まず、基板200上に絶縁層を形成する。本例では、n型の導電型を有する単結晶シリコンを基板200として用い、当該基板200上に絶縁層202と絶縁層204を形成する(図30(A)参照)。例えば、基板200に熱処理を行うことにより絶縁層202として酸化シリコン(SiOx)を形成し、当該絶縁層202上にCVD法を用いて窒化シリコン(SiNx)を成膜する。
また、基板200は、半導体基板であれば特に限定されず用いることができる。例えば、n型又はp型の導電型を有する単結晶シリコン基板、化合物半導体基板(GaAs基板、InP基板、GaN基板、SiC基板、サファイア基板、ZnSe基板等)、貼り合わせ法またはSIMOX(Separation by IMplanted OXygen)法を用いて作製されたSOI(Silicon on Insulator)基板等を用いることができる。
また、絶縁層204は、絶縁層202を形成した後に高密度プラズマ処理により当該絶縁層202を窒化することにより設けてもよい。なお、基板200上に設ける絶縁層は単層又は3層以上の積層構造で設けてもよい。
次に、絶縁層204上に選択的にレジスト206のパターンを形成し、当該レジスト206をマスクとして選択的にエッチングを行うことによって、基板200に選択的に凹部208を形成する(図30(B)参照)。基板200、絶縁層202、204のエッチングとしては、プラズマを利用したドライエッチングにより行うことができる。
次に、レジスト206のパターンを除去した後、基板200に形成された凹部208を充填するように絶縁層210を形成する(図30(C)参照)。
絶縁層210は、CVD法やスパッタリング法等を用いて、酸化シリコン、窒化シリコン、酸化窒化シリコン(SiOxNy、(x>y>0))、窒化酸化シリコン(SiNxOy、(x>y>0))等の絶縁材料を用いて形成する。本例では、絶縁層210として、常圧CVD法または減圧CVD法によりTEOS(テトラエチルオルソシリケート)ガスを用いて酸化シリコン膜を形成する。
次に、研削処理、研磨処理又はCMP(Chemical Mechanical Polishing)処理を行うことによって、基板200の表面を露出させる。本例では、基板200の表面を露出させることにより、基板200の凹部208に形成された絶縁層211間に領域212、213、214が設けられる。なお、絶縁層211は、基板200の表面に形成された絶縁層210が研削処理、研磨処理又はCMP処理により除去されることにより得られたものである。続いて、p型の導電型を有する不純物元素を選択的に導入することによって、基板200の領域213、214にpウェル215を形成する(図31(A)、図38(A)、(B)、図39(A)参照)。
p型を示す不純物元素としては、ボロン(B)やアルミニウム(Al)やガリウム(Ga)等を用いることができる。本例では、不純物元素として、ボロン(B)を領域213、214に導入する。
なお、本実施例では、基板200としてn型の導電型を有する半導体基板を用いているため、領域212には不純物元素の導入を行っていないが、n型を示す不純物元素を導入することにより領域212にnウェルを形成してもよい。n型を示す不純物元素としては、リン(P)やヒ素(As)等を用いることができる。
一方、p型の導電型を有する半導体基板を用いる場合には、領域212にn型を示す不純物元素を導入してnウェルを形成し、領域213、214には不純物元素の導入を行わない構成としてもよい。
次に、基板200に設けられた領域212、213、214上に第1の絶縁層216、218、220を形成する。そして、第1の絶縁層216、218、220を覆うように後に完成する不揮発性メモリ素子において浮遊ゲート電極として機能する第1導電層222、第2導電層227を積層して形成する(図31(B)参照)。
第1の絶縁層216、218、220は、熱処理を行い基板200に設けられた領域212、213、214の表面を酸化させることにより酸化シリコン膜で形成することができる。また、熱酸化法により酸化シリコン膜を形成した後に、窒化処理を行うことによって酸化シリコン膜の表面を窒化させることにより、酸素と窒素を含有したシリコン膜(酸化窒化シリコン膜)との積層構造で形成することができる。
他にも、上述したように、プラズマ処理を用いて第1の絶縁層216、218、220を形成してもよい。例えば、基板200に設けられた領域212、213、214の表面に高密度プラズマ処理により酸化処理又は窒化処理を行った場合、第1の絶縁層216、218、220として酸化シリコン(SiOx)膜又は窒化シリコン(SiNx)膜が形成される。また、高密度プラズマ処理により領域212、213、214の表面に酸化処理を行った後に、再度高密度プラズマ処理を行うことによって窒化処理を行ってもよい。この場合、領域212、213、214の表面に接して酸化シリコン膜が形成され、当該酸化シリコン膜上に酸化窒化シリコン膜が形成され、第1の絶縁層216、218、220は酸化シリコン膜と酸化窒化シリコン膜とが積層された膜となる。また、熱酸化法により領域212、213、214の表面に酸化シリコン膜を形成した後に高密度プラズマ処理により酸化処理又は窒化処理を行ってもよい。
本実施例において、基板200においてメモリ部に設けられた領域214上に形成される第1の絶縁層220は、後に完成する不揮発性メモリ素子において、トンネル絶縁膜として機能する。従って、第1の絶縁層220の膜厚が薄いほど、トンネル電流が流れやすく、メモリとして高速動作が可能となる。また、第1の絶縁層220の膜厚が薄いほど、浮遊ゲート電極として機能する第1導電層222及び第2導電層227を含む積層構造に低電圧で電荷(キャリア)を蓄積させることが可能となるため、不揮発性半導体記憶装置の消費電力を低減することができる。そのため、第1の絶縁層220は、膜厚を薄く形成することが好ましい。
第1導電層222は、ゲルマニウム(Ge)又はシリコンゲルマニウム合金等のゲルマニウムを含む膜で形成する。本例では、第1導電層222として、ゲルマニウム元素を含む雰囲気中(例えば、GeH4)でプラズマCVD法を行うことにより、ゲルマニウムを主成分とする膜を1nm以上20nm以下、好ましくは1nm以上10nm以下で形成する。具体的には、水素で5%乃至10%に希釈されたゲルマン(GeH4)ガスを用い、基板100の加熱温度を200℃乃至350℃として、13.56MHz乃至60MHz(例えば、27MHz)の高周波電力を印加することで、ゲルマニウム層を形成することができる。
第2導電層227は、金属若しくはその合金、又は金属化合物で形成する。例えば、タンタル膜を1nm以上20nm以下、好ましくは1nm以上10nm以下で形成する。その他にも、タングステン(W)、チタン(Ti)、モリブデン(Mo)、クロム(Cr)、ニッケル(Ni)などの高融点金属を用いることができる。また、合金を形成する材料として、上記高融点金属に、ニオブ(Nb)、ジルコニウム(Zr)、セリウム(Ce)、トリウム(Th)、ハフニウム(Hf)を用いても良い。また、当該高融点金属の酸化物若しくは窒化物を用いることもできる。金属窒化物としては、窒化タンタル、窒化タングステン、窒化モリブデン、窒化チタンなどを用いることができる。金属酸化物としては、酸化タンタル、酸化チタン、酸化モリブデンなどを用いることができる。このように、後に第2の浮遊ゲート電極層229となる第2導電層227を金属等で形成することにより、第1導電層222から形成される第1の浮遊ゲート電極層226の安定化を図ることができる。
また、基板200として単結晶シリコン基板を用い、当該シリコン基板のある領域上にトンネル絶縁膜として機能する第1の絶縁層を介してシリコンよりエネルギーギャップの小さいゲルマニウムを含む膜を浮遊ゲート電極を形成する第1導電層222として設けた場合、シリコン基板のある領域の電荷(キャリア)に対する絶縁層により形成される第1の障壁に対して浮遊ゲート電極の電荷(キャリア)に対する絶縁層により形成される第2の障壁がエネルギー的に高くなる。その結果、シリコン基板のある領域から浮遊ゲート電極へ電荷(キャリア)を注入しやすくすることができ、浮遊ゲート電極から電荷(キャリア)が消失することを防ぐことができる。つまり、メモリとして動作する場合に、低電圧で高効率な書き込みをすることが出来、且つ電荷保持特性を向上させることができる。また、基板200においてメモリ部に設けられた領域214の上方に形成される第1導電層222及び第2導電層227を含む積層構造は、後に完成する不揮発性メモリ素子において、浮遊ゲート電極として機能する。
次に、第1導電層222及び第2導電層227を含む積層構造上にレジスト223を形成し、当該レジスト223をマスクとして第1導電層222及び第2導電層227を含む積層構造と、第1の絶縁層216、218、220を選択的に除去する。本例では、基板200において領域214の一部を覆うようにレジスト223を形成し、当該レジスト223に覆われていない第1導電層222及び第2導電層227を含む積層構造、第1の絶縁層216、218、220を除去することによって、領域214に設けられた一部の第1の絶縁層220と第1導電層222及び第2導電層227を含む積層構造を残存させ、第1の絶縁層224、第1の浮遊ゲート電極層226及び第2の浮遊ゲート電極層229を含む積層構造とする(図31(C)参照)。具体的には、領域214のうち、後に不揮発性メモリ素子が形成される領域に設けられた第1の絶縁層220と第1導電層222及び第2導電層227を含む積層構造を残存させる。また、基板200の領域212、213と領域214の一部の表面が露出する。
次に、基板200の領域212、213、214、第1の浮遊ゲート電極層226及び第2の浮遊ゲート電極層229を含む積層構造を覆うように第2の絶縁層228を形成する(図32(A)参照)。
第2の絶縁層228は、CVD法やスパッタリング法等を用いて、酸化シリコン、窒化シリコン、酸化窒化シリコン(SiOxNy、(x>y>0))、窒化酸化シリコン(SiNxOy、(x>y>0))等の絶縁材料を用いて単層又は積層して形成する。例えば、第2の絶縁層228を単層で設ける場合には、CVD法により酸化窒化シリコン膜又は窒化酸化シリコン膜を5nm以上50nm以下の膜厚で形成する。また、第2の絶縁層228を3層構造で設ける場合には、第1層目の絶縁層として酸化窒化シリコン膜を形成し、第2層目の絶縁層として窒化シリコン膜を形成し、第3層目の絶縁層として酸化窒化シリコン膜を形成する。
なお、基板200の領域214における第1の浮遊ゲート電極層226及び第2の浮遊ゲート電極層229を含む積層構造上に形成された第2の絶縁層228は、後に完成する不揮発性メモリ素子においてコントロール絶縁層として機能し、一部の露出した領域214に形成された第2の絶縁層は、後に完成するトランジスタにおいてゲート絶縁膜として機能する。
次に、基板200の領域214に形成された第2の絶縁層228を覆うようにレジスト230を選択的に形成し、基板200の領域212、213に形成された第2の絶縁層228を選択的に除去する(図32(B)参照)。
次に、基板200の領域212、213の表面上に第3の絶縁層232、234をそれぞれ形成する(図32(C)参照)。
第3の絶縁層232、234は、上記第1の絶縁層216、218、220の形成方法で示したいずれかの方法を用いて形成する。例えば、熱処理を行い基板200に設けられた領域212、213の表面を酸化させることにより酸化シリコン膜で第3の絶縁層232、234を形成することができる。また、熱酸化法により酸化シリコン膜を形成した後に、窒化処理を行うことによって酸化シリコン膜の表面を窒化させることにより、酸素と窒素を含有したシリコン膜(酸化窒化シリコン膜)との積層構造で形成してもよい。
他にも、上述したように、プラズマ処理を用いて第3の絶縁層232、234を形成してもよい。例えば、基板200に設けられた領域212、213の表面に高密度プラズマ処理により酸化処理又は窒化処理を行うことにより、第3の絶縁層232、234として酸化シリコン(SiOx)膜又は窒化シリコン(SiNx)膜で形成することができる。また、高密度プラズマ処理により領域212、213の表面に酸化処理を行った後に、再度高密度プラズマ処理を行うことによって窒化処理を行ってもよい。この場合、領域212、213の表面に接して酸化シリコン膜が形成され、当該酸化シリコン膜上に酸化窒化シリコン膜が形成され、第3の絶縁層232、234は酸化シリコン膜と酸化窒化シリコン膜とが積層された膜となる。また、熱酸化法により領域212、213の表面に酸化シリコン膜を形成した後に高密度プラズマ処理により酸化処理又は窒化処理を行ってもよい。
なお、第3の絶縁層232、234を熱酸化法や高密度プラズマ処理で形成する際に、基板200の領域214の上方に形成された第2の絶縁層228の表面にも、酸化膜又は酸窒化膜が形成される場合がある。また、基板200の領域212、213に形成された第3の絶縁層232、234は、後に完成するトランジスタにおいてゲート絶縁膜として機能する。
次に、基板200に設けられた領域212、213の上方に形成された第3の絶縁層232、234、領域214の上方に形成された第2の絶縁層228を覆うように導電膜を形成する(図33(A)参照)。本例では、導電膜として、導電膜236と導電膜238を順に積層して形成した例を示している。もちろん、導電膜は、単層又は3層以上の積層構造で形成してもよい。
導電膜236、238としては、タンタル(Ta)、タングステン(W)、チタン(Ti)、モリブデン(Mo)、アルミニウム(Al)、銅(Cu)、クロム(Cr)、ニオブ(Nb)等から選択された元素またはこれらの元素を主成分とする合金材料若しくは化合物材料で形成することができる。また、これらの元素を窒化した金属窒化膜で形成することもできる。他にも、リン等の不純物元素をドーピングした多結晶シリコンに代表される半導体材料により形成することもできる。
本例では、導電膜236として窒化タンタルを用いて形成し、その上に導電膜238としてタングステンを用いて積層構造で設ける。また、他にも、導電膜236として、窒化タンタル、窒化タングステン、窒化モリブデン又は窒化チタンから選ばれた単層又は積層膜を用い、導電膜238として、タングステン、タンタル、モリブデン、チタンから選ばれた単層又は積層膜を用いることができる。
次に、積層して設けられた導電膜236、238を選択的にエッチングして除去することによって、基板200の領域212、213、214の上方の一部に導電膜236、238を残存させ、それぞれゲート電極として機能する導電膜240、242、244、246を形成する(図33(B)、図39(B)参照)。また、本例では、基板200において、導電膜240、242、244、246と重ならない領域212、213、214の表面が露出するようにする。なお、導電膜244は、後に完成する不揮発性メモリ素子において制御ゲート電極として機能する。また、導電膜240、242、246は、後に完成するトランジスタにおいてゲート電極として機能する。
具体的には、基板200の領域212において、導電膜240の下方に形成された第3の絶縁層232のうち当該導電膜240と重ならない部分を選択的に除去し、導電膜240と第3の絶縁層232の端部が概略一致するように形成する。また、基板200の領域214において、導電膜242の下方に形成された第3の絶縁層234のうち当該導電膜242と重ならない部分を選択的に除去し、導電膜242と第3の絶縁層234の端部が概略一致するように形成する。また、基板200の領域214において、導電膜244の下方に形成された第2の絶縁層228うち当該導電膜244と重ならない部分を選択的に除去し、導電膜244と第2の絶縁層228の端部が概略一致するように形成する。また、基板200の領域214において、導電膜246の下方に形成された第2の絶縁層228、第1の浮遊ゲート電極層226及び第2の浮遊ゲート電極層229を含む積層構造、第1の絶縁層224のうち当該導電膜246と重ならない部分を選択的に除去し、導電膜246と第2の絶縁層228、第1の浮遊ゲート電極層226及び第2の浮遊ゲート電極層229を含む積層構造及び第1の絶縁層224の端部が概略一致するように形成する。
この場合、導電膜240、242、244、246の形成と同時に重ならない部分の絶縁層等を除去してもよいし、導電膜240、242、244、246を形成後残存したレジスト又は当該導電膜240、242、244、246をマスクとして重ならない部分の絶縁層等を除去してもよい。
次に、基板200の領域212、213、214に不純物元素を選択的に導入する(図33(C)参照)。本例では、領域213、214に導電膜242、244、246をマスクとしてn型を付与する低濃度の不純物元素を選択的に導入し、領域212に導電膜240をマスクとしてp型を付与する低濃度の不純物元素を選択的に導入する。n型を付与する不純物元素としては、リン(P)やヒ素(As)等を用いることができる。p型を付与する不純物元素としては、ボロン(B)やアルミニウム(Al)やガリウム(Ga)等を用いることができる。
次に、導電膜240、242、244、246の側面に接する絶縁層254(サイドウォールともよばれる)を形成する。具体的には、プラズマCVD法やスパッタリング法等により、シリコン、シリコンの酸化物又はシリコンの窒化物の無機材料を含む膜や、有機樹脂などの有機材料を含む膜を、単層又は積層して形成する。そして、当該絶縁層を、垂直方向を主体とした異方性エッチングにより選択的にエッチングして、導電膜240、242、244、246の側面に接するように形成することができる。なお、絶縁層254は、LDD(Lightly Doped drain)領域を形成する際のドーピング用のマスクとして用いる。また、本例では、絶縁層254は、導電膜240、242、244、246の下方に形成された絶縁層や浮遊ゲート電極層の側面にも接するように形成されている。
続いて、当該絶縁層254、導電膜240、242、244、246をマスクとして基板200の領域212、213、214に不純物元素を導入することによって、ソース領域又はドレイン領域として機能する不純物領域を形成する(図34(A)、図37(A)、(B)参照)。本例では、基板200の領域213、214に絶縁層254と導電膜242、244、246をマスクとして高濃度のn型を付与する不純物元素を導入し、領域212に絶縁層254と導電膜240をマスクとして高濃度のp型を付与する不純物元素を導入する。
その結果、基板200の領域212には、ソース領域又はドレイン領域を形成する不純物領域258と、LDD領域を形成する低濃度不純物領域260と、チャネル形成領域256が形成される。また、基板200の領域213には、ソース領域又はドレイン領域を形成する不純物領域264と、LDD領域を形成する低濃度不純物領域266と、チャネル形成領域262が形成される。また、基板200の領域214には、ソース領域又はドレイン領域を形成する不純物領域270と、LDD領域を形成する低濃度不純物領域272、276と、チャネル形成領域268、274が形成される。
なお、本実施例では、導電膜240、242、244、246と重ならない基板200の領域212、213、214を露出させた状態で不純物元素の導入を行っている。従って、基板200の領域212、213、214にそれぞれ形成されるチャネル形成領域256、262、268、274は導電膜240、242、244、246と自己整合的に形成することができる。
次に、基板200の領域212、213、214上に設けられた絶縁層や導電膜等を覆うように絶縁層277を形成し、当該絶縁層277に開口部278を形成する(図34(B)参照)。
絶縁層277は、CVD法やスパッタ法等により、酸化シリコン(SiOx)、窒化シリコン(SiNx)、酸化窒化シリコン(SiOxNy、(x>y))、窒化酸化シリコン(SiNxOy、(x>y))等の酸素または窒素を有する絶縁層やDLC(ダイヤモンドライクカーボン)等の炭素を含む膜、エポキシ、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン、アクリル等の有機材料またはシロキサン樹脂等のシロキサン材料からなる単層または積層構造で設けることができる。なお、シロキサン材料とは、Si−O−Si結合を含む材料に相当する。シロキサンは、シリコン(Si)と酸素(O)との結合で骨格構造が構成される。置換基として、少なくとも水素を含む有機基(例えばアルキル基、芳香族炭化水素)が用いられる。置換基として、フルオロ基を用いることもできる。または置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。
次に、CVD法やスパッタリング法等を用いて開口部278に導電膜280を形成し、当該導電膜280と電気的に接続するように絶縁層277上に導電膜282a乃至282dを選択的に形成する(図35、図36(A)、(B)、図39(C)参照)。
導電膜280、282a乃至282dは、CVD法やスパッタリング法等により、アルミニウム(Al)、タングステン(W)、チタン(Ti)、タンタル(Ta)、モリブデン(Mo)、ニッケル(Ni)、白金(Pt)、銅(Cu)、金(Au)、銀(Ag)、マンガン(Mn)、ネオジウム(Nd)、炭素(C)、シリコン(Si)から選択された元素、又はこれらの元素を主成分とする合金材料若しくは化合物材料で、単層又は積層で形成する。アルミニウムを主成分とする合金材料とは、例えば、アルミニウムを主成分としニッケルを含む材料、又は、アルミニウムを主成分とし、ニッケルと、炭素と珪素の一方又は両方とを含む合金材料に相当する。導電膜280、282a乃至282dは、例えば、バリア膜とアルミニウムシリコン(Al−Si)膜とバリア膜の積層構造、バリア膜とアルミニウムシリコン(Al−Si)膜と窒化チタン(TiN)膜とバリア膜の積層構造を採用するとよい。なお、バリア膜とは、チタン、チタンの窒化物、モリブデン、又はモリブデンの窒化物からなる薄膜に相当する。アルミニウムやアルミニウムシリコンは抵抗値が低く、安価であるため、導電膜280、282a乃至282dを形成する材料として最適である。また、上層と下層のバリア層を設けると、アルミニウムやアルミニウムシリコンのヒロックの発生を防止することができる。また、還元性の高い元素であるチタンからなるバリア膜を形成すると、半導体基板上に薄い自然酸化膜ができていたとしても、この自然酸化膜を還元し、半導体基板と良好なコンタクトをとることができる。本例では、導電膜280、282a乃至282dはCVD法によりタングステン(W)を選択成長することにより形成することができる。
以上の工程により、基板200の領域212に形成されたp型のトランジスタと、領域213に形成されたn型のトランジスタと、領域214に形成されたn型のトランジスタ及び不揮発性メモリ素子とを具備する不揮発性半導体記憶装置を得ることができる。
本実施例の不揮発性半導体記憶装置は、回路の構成に合わせてトランジスタにおけるゲート絶縁層の膜厚を異ならせることにより、低消費電力化を図ることができる。また、不揮発性半導体記憶装置の動作の安定化を図ることができる。具体的には、ロジック部を構成するトランジスタのゲート絶縁層の膜厚を薄くすることで、しきい値電圧のばらつきを小さくすることができ、低電圧で駆動させることが可能となる。メモリ部の選択トランジスタのゲート絶縁層の膜厚を厚くすることで、不揮発性メモリ素子に対する書き込み及び消去動作において、ロジック部よりも高電圧が適用される場合においても、動作の安定性を高めることができる。不揮発性メモリ素子においては、半導体基板から浮遊ゲート電極へ電荷を注入しやすくすることができ、浮遊ゲート電極から電荷が消失することを防ぐことができる。すなわち、メモリとして動作する場合に、低電圧で高効率な書き込みをすることが出来、且つ電荷保持特性を向上させることが可能となる。本実施例によれば、このような優れた効果を奏する不揮発性半導体記憶装置を連続した工程で作製することが可能となる。
なお、本実施例は、本明細書で示した他の実施の形態又は実施例と組み合わせて行うことができる。
本実施例では、上述した本発明の不揮発性半導体記憶装置を備えた非接触でデータの入出力が可能である半導体装置の適用例に関して図面を参照して以下に説明する。非接触でデータの入出力が可能である半導体装置は利用の形態によっては、RFIDタグ、IDタグ、ICタグ、ICチップ、RFタグ、無線タグ、電子タグまたは無線チップともよばれる。
半導体装置800は、非接触でデータを交信する機能を有し、高周波回路810、電源回路820、リセット回路830、クロック発生回路840、データ復調回路850、データ変調回路860、他の回路の制御を行う制御回路870、記憶回路880およびアンテナ890を有している(図40(A))。高周波回路810はアンテナ890より信号を受信して、データ変調回路860より受信した信号をアンテナ890から出力する回路であり、電源回路820は受信信号から電源電位を生成する回路であり、リセット回路830はリセット信号を生成する回路であり、クロック発生回路840はアンテナ890から入力された受信信号を基に各種クロック信号を生成する回路であり、データ復調回路850は受信信号を復調して制御回路870に出力する回路であり、データ変調回路860は制御回路870から受信した信号を変調する回路である。また、制御回路870としては、例えばコード抽出回路910、コード判定回路920、CRC判定回路930および出力ユニット回路940が設けられている。なお、コード抽出回路910は制御回路870に送られてきた命令に含まれる複数のコードをそれぞれ抽出する回路であり、コード判定回路920は抽出されたコードとリファレンスに相当するコードとを比較して命令の内容を判定する回路であり、CRC判定回路930は判定されたコードに基づいて送信エラー等の有無を検出する回路である。
次に、上述した半導体装置の動作の一例について説明する。まず、アンテナ890により無線信号が受信される。無線信号は高周波回路810を介して電源回路820に送られ、高電源電位(以下、VDDと記す)が生成される。VDDは半導体装置800が有する各回路に供給される。また、高周波回路810を介してデータ復調回路850に送られた信号は復調される(以下、復調信号)。さらに、高周波回路810を介してリセット回路830およびクロック発生回路840を通った信号及び復調信号は制御回路870に送られる。制御回路870に送られた信号は、コード抽出回路910、コード判定回路920およびCRC判定回路930等によって解析される。そして、解析された信号にしたがって、記憶回路880内に記憶されている半導体装置の情報が出力される。出力された半導体装置の情報は出力ユニット回路940を通って符号化される。さらに、符号化された半導体装置800の情報はデータ変調回路860を通って、アンテナ890により無線信号に載せて送信される。なお、半導体装置800を構成する複数の回路においては、低電源電位(以下、VSS)は共通であり、VSSはGNDとすることができる。また、本発明の不揮発性半導体記憶装置を記憶回路880に適用することができる。本発明の不揮発性半導体記憶装置は、駆動電圧を低くすることができるため、非接触でデータを交信できる距離をのばすことが可能となる。
このように、リーダ/ライタから半導体装置800に信号を送り、当該半導体装置800から送られてきた信号をリーダ/ライタで受信することによって、半導体装置のデータを読み取ることが可能となる。
また、半導体装置800は、各回路への電源電圧の供給を電源(バッテリー)を搭載せず電磁波により行うタイプとしてもよいし、電源(バッテリー)を搭載して電磁波と電源(バッテリー)により各回路に電源電圧を供給するタイプとしてもよい。
次に、非接触でデータの入出力が可能な半導体装置の使用形態の一例について説明する。表示部3210を含む携帯端末の側面には、リーダ/ライタ3200が設けられ、品物3220の側面には半導体装置3230が設けられる(図40(B))。品物3220が含む半導体装置3230にリーダ/ライタ3200をかざすと、表示部3210に品物の原材料や原産地、生産工程ごとの検査結果や流通過程の履歴等、更に商品の説明等の商品に関する情報が表示される。また、商品3260をベルトコンベアにより搬送する際に、リーダ/ライタ3240と、商品3260に設けられた半導体装置3250を用いて、該商品3260の検品を行うことができる(図40(C))。このように、システムに半導体装置を活用することで、情報の取得を簡単に行うことができ、高機能化と高付加価値化を実現する。
また、本発明の不揮発性半導体記憶装置は、メモリを具備したあらゆる分野の電子機器に用いることが可能である。例えば、本発明の不揮発性半導体記憶装置を適用した電子機器として、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ(ヘッドマウントディスプレイ)、ナビゲーションシステム、音響再生装置(カーオーディオ、オーディオコンポ等)、コンピュータ、ゲーム機器、携帯情報端末(モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等)、記録媒体を備えた画像再生装置(具体的にはDVD(digital versatile disc)等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置)などが挙げられる。それら電子機器の具体例を図41に示す。
図41(A)、(B)は、デジタルカメラを示している。図41(B)は、図41(A)の裏側を示す図である。このデジタルカメラは、筐体2111、表示部2112、レンズ2113、操作キー2114、シャッター2115などを有する。また、取り出し可能な不揮発性のメモリ2116を備えており、当該デジタルカメラで撮影したデータをメモリ2116に記憶させておく構成となっている。本発明を用いて形成された不揮発性の半導体記憶装置は当該メモリ2116に適用することができる。
また、図41(C)は、携帯電話を示しており、携帯端末の1つの代表例である。この携帯電話は筐体2121、表示部2122、操作キー2123、スピーカ2124などを含む。また、携帯電話は、取り出し可能な不揮発性のメモリ2125を備えており、当該携帯電話の電話番号等のデータ、映像、音楽データ等をメモリ2125に記憶させ再生することができる。本発明を用いて形成された不揮発性の半導体記憶装置は当該メモリ2125に適用することができる。
また、図41(D)は、デジタルプレーヤーを示しており、オーディオ装置の1つの代表例である。図41(D)に示すデジタルプレーヤーは、本体2130、表示部2131、メモリ部2132、操作部2133、イヤホン2134等を含んでいる。なお、イヤホン2134の代わりにヘッドホンや無線式イヤホンを用いることができる。メモリ部2132は、本発明を用いて形成された不揮発性の半導体記憶装置を用いることができる。例えば、記録容量が20ギガバイト乃至200ギガバイトのNAND型不揮発性メモリを用い、操作部2133を操作することにより、映像や音声(音楽)を記録、再生することができる。なお、表示部2131は黒色の背景に白色の文字を表示することで消費電力を抑えられる。これは携帯型のオーディオ装置において特に有効である。なお、メモリ部2132に設けられた不揮発性の半導体記憶装置は、取り出し可能な構成としてもよい。
また、図41(E)は、電子ブック(電子ペーパーともいう)を示している。この電子ブックは、本体2141、表示部2142、操作キー2143、メモリ部2144を含んでいる。またモデムが本体2141に内蔵されていてもよいし、無線で情報を送受信できる構成としてもよい。メモリ部2144は、本発明を用いて形成された不揮発性の半導体記憶装置を用いることができる。例えば、記録容量が20ギガバイト乃至200ギガバイトのNAND型不揮発性メモリを用い、操作キー2143を操作することにより、映像や音声(音楽)を記録、再生することができる。なお、メモリ部2144に設けられた不揮発性の半導体記憶装置は、取り出し可能な構成としてもよい。
以上の様に、本発明の不揮発性半導体記憶装置の適用範囲は極めて広く、メモリを有するものであればあらゆる分野の電子機器に用いることが可能である。
本発明に係る不揮発性半導体記憶装置の主要な構成を説明するための断面図。
不揮発性メモリのエネルギーバンド図。
書き込み状態における不揮発性メモリのエネルギーバンド図。
電荷保持状態における不揮発性メモリのエネルギーバンド図。
消去状態における不揮発性メモリのエネルギーバンド図。
不揮発性メモリの書き込み及び読み出し動作を説明する図。
不揮発性メモリの消去動作を説明する図。
不揮発性メモリセルアレイの等価回路の一例を示す図。
NOR型不揮発性メモリセルアレイの等価回路の一例を示す図。
NAND型不揮発性メモリセルアレイの等価回路の一例を示す図。
NAND型不揮発性メモリの書き込み動作を説明する図。
NAND型不揮発性メモリの消去及び読み出し動作を説明する図。
電荷が蓄積された”0”の場合と消去された”1”の場合における不揮発性メモリのしきい値電圧の変化を示す図。
不揮発性半導体記憶装置の回路ブロック図の一例を示す図。
プラズマ処理装置の構成を説明する図。
従来の不揮発性メモリのエネルギーバンド図。
本発明の不揮発性半導体記憶装置の作製方法の一例を示す図。
本発明の不揮発性半導体記憶装置の作製方法の一例を示す図。
本発明の不揮発性半導体記憶装置の作製方法の一例を示す図。
本発明の不揮発性半導体記憶装置の作製方法の一例を示す図。
本発明の不揮発性半導体記憶装置の作製方法の一例を示す図。
本発明の不揮発性半導体記憶装置の作製方法の一例を示す図。
本発明の不揮発性半導体記憶装置の作製方法の一例を示す図。
本発明の不揮発性半導体記憶装置の作製方法の一例を示す図。
本発明の不揮発性半導体記憶装置の作製方法の一例を示す図。
本発明の不揮発性半導体記憶装置の作製方法の一例を示す図。
本発明の不揮発性半導体記憶装置の作製方法の一例を示す図。
本発明の不揮発性半導体記憶装置の作製方法の一例を示す図。
本発明の不揮発性半導体記憶装置の作製方法の一例を示す図。
本発明の不揮発性半導体記憶装置の作製方法の一例を示す図。
本発明の不揮発性半導体記憶装置の作製方法の一例を示す図。
本発明の不揮発性半導体記憶装置の作製方法の一例を示す図。
本発明の不揮発性半導体記憶装置の作製方法の一例を示す図。
本発明の不揮発性半導体記憶装置の作製方法の一例を示す図。
本発明の不揮発性半導体記憶装置の作製方法の一例を示す図。
本発明の不揮発性半導体記憶装置の上面の一例を示す図。
本発明の不揮発性半導体記憶装置の上面の一例を示す図。
本発明の不揮発性半導体記憶装置の上面の一例を示す図。
本発明の不揮発性半導体記憶装置の断面の一例を示す図。
本発明の不揮発性半導体記憶装置の使用形態の一例を示す図。
本発明の不揮発性半導体記憶装置の使用形態の一例を示す図。
符号の説明
M0 不揮発性メモリ素子
M01 不揮発性メモリ素子
M02 不揮発性メモリ素子
M03 不揮発性メモリ素子
M11 不揮発性メモリ素子
M12 不揮発性メモリ素子
M13 不揮発性メモリ素子
S1 選択トランジスタ
S2 選択トランジスタ
S01 選択トランジスタ
S02 選択トランジスタ
S03 選択トランジスタ
S11 選択トランジスタ
S12 選択トランジスタ
S13 選択トランジスタ
MS01 メモリセル
WL ワード線
WL0 ワード線
WL1 ワード線
WL11 ワード線
BL ビット線
BL0 ビット線
SL ソース線
NS1 NANDセル
01 半導体基板
02 第1の絶縁層
03 浮遊ゲート電極
04 第2の絶縁層
05 制御ゲート電極
10 半導体基板
12 pウエル
16 第1の絶縁層
16a 酸化シリコン層
16b 窒素プラズマ処理層
18 不純物領域
18a ソース領域
18b ドレイン領域
18c 低濃度不純物領域
20 浮遊ゲート電極
20a 第1の浮遊ゲート電極
20b 第2の浮遊ゲート電極
22 第2の絶縁層
22a 窒化シリコン層
22b 酸化シリコン層
24 制御ゲート電極
24a 金属窒化物層
24b 金属層
26 ゲート
28 スペーサ
52 メモリセルアレイ
54 周辺回路
56 アドレスバッファ
58 コントロール回路
60 昇圧回路
62 ロウデコーダ
64 カラムデコーダ
66 センスアンプ
68 データバッファ
70 データ入出力バッファ
72 アンテナ
74 誘電体板
76 ガス供給部
78 排気口
80 支持台
82 温度制御部
84 マイクロ波供給部
86 プラズマ
100 基板
102 絶縁層
104 領域
106 領域
107 pウェル
108 領域
110 領域
110 領域
112 第1の絶縁層
116 第1の絶縁層
120 第1導電層
121 第1の浮遊ゲート電極層
122 レジスト
123 第2導電層
124 レジスト
125 第2の浮遊ゲート電極層
126 不純物領域
128 第2の絶縁層
130 レジスト
132 絶縁層
134 絶縁層
136 導電膜
138 導電膜
140 導電膜
142 導電膜
144 導電膜
146 導電膜
148 レジスト
150 チャネル形成領域
151 低濃度不純物領域
152 高濃度不純物領域
154 チャネル形成領域
156 高濃度不純物領域
158 低濃度不純物領域
160 チャネル形成領域
162 高濃度不純物領域
164 低濃度不純物領域
166 レジスト
168 チャネル形成領域
170 高濃度不純物領域
172 絶縁層
174 導電膜
186 低濃度不純物領域
188 低濃度不純物領域
190 不純物領域
192 絶縁層
200 基板
202 絶縁層
204 絶縁層
206 レジスト
208 凹部
210 絶縁層
211 絶縁層
212 領域
213 領域
214 領域
215 pウェル
216 第1の絶縁層
220 第1の絶縁層
222 第1導電層
223 レジスト
224 第1の絶縁層
226 第1の浮遊ゲート電極層
227 第2導電層
228 第2の絶縁層
229 第2の浮遊ゲート電極層
230 レジスト
232 絶縁層
234 絶縁層
236 導電膜
238 導電膜
240 導電膜
242 導電膜
244 導電膜
246 導電膜
254 絶縁層
256 チャネル形成領域
258 不純物領域
260 低濃度不純物領域
262 チャネル形成領域
264 不純物領域
266 低濃度不純物領域
268 チャネル形成領域
270 不純物領域
272 低濃度不純物領域
277 絶縁層
278 開口部
280 導電膜
800 半導体装置
810 高周波回路
820 電源回路
830 リセット回路
840 クロック発生回路
850 データ復調回路
860 データ変調回路
870 制御回路
880 記憶回路
890 アンテナ
910 コード抽出回路
920 コード判定回路
930 CRC判定回路
940 出力ユニット回路
1225 メモリ
182a 導電膜
182b 導電膜
182c 導電膜
182d 導電膜
184a 導電膜
184b 導電膜
184c 導電膜
184d 導電膜
2111 筐体
2112 表示部
2113 レンズ
2114 操作キー
2115 シャッター
2116 メモリ
2121 筐体
2122 表示部
2123 操作キー
2125 メモリ
2130 本体
2131 表示部
2132 メモリ部
2133 操作部
2134 イヤホン
2141 本体
2142 表示部
2143 操作キー
2144 メモリ部
282a 導電膜
3200 リーダ/ライタ
3210 表示部
3220 品物
3230 半導体装置
3240 リーダ/ライタ
3250 半導体装置
3260 商品