JP2005268288A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法 Download PDF

Info

Publication number
JP2005268288A
JP2005268288A JP2004074457A JP2004074457A JP2005268288A JP 2005268288 A JP2005268288 A JP 2005268288A JP 2004074457 A JP2004074457 A JP 2004074457A JP 2004074457 A JP2004074457 A JP 2004074457A JP 2005268288 A JP2005268288 A JP 2005268288A
Authority
JP
Japan
Prior art keywords
film
oxygen barrier
barrier film
ferroelectric
conductive
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Abandoned
Application number
JP2004074457A
Other languages
English (en)
Inventor
Yoshinori Kumura
芳典 玖村
Toru Ozaki
徹 尾崎
Hiroyuki Kanetani
宏行 金谷
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2004074457A priority Critical patent/JP2005268288A/ja
Priority to US10/960,029 priority patent/US20050205910A1/en
Publication of JP2005268288A publication Critical patent/JP2005268288A/ja
Abandoned legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • H10B53/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the memory core region

Landscapes

  • Semiconductor Memories (AREA)

Abstract

【課題】最適な導電性酸素バリア膜と良好な強誘電体キャパシタ特性を両立できる半導体装置及びその製造方法を提供することが可能である。
【解決手段】半導体基板１８上に形成され、ソース／ドレイン領域１９を含むトランジスタと、ソース／ドレイン領域１９上に形成されたコンタクトプラグ１２と、コンタクトプラグ１２上に形成された導電性酸素バリア膜１３と、導電性酸素バリア膜１３上に形成されたバッファ層１４と、バッファ層１４上に形成された下部電極１５と、下部電極１５上に形成された強誘電体膜１６と、強誘電体膜１６上に形成された上部電極１７とから構成されている。
【選択図】 図２

Description

この発明は、強誘電体メモリを有する半導体装置及びその製造方法に関するものである。
近年、高集積化された強誘電体メモリでは、プラグ電極上に強誘電体キャパシタが形成されるＣＯＰ(Capacitor on Plug)構造が採用されている（例えば、特許文献１参照）。この従来のＣＯＰ構造では、トランジスタのソース／ドレインに接続されたコンタクトプラグ上に、導電性を持ち酸素の進入を遮断する導電性酸素バリア膜が配置され、その直上に強誘電体キャパシタを構成する下部電極、強誘電体膜、及び上部電極が形成されている。
ところで、このような構造を持つ強誘電体キャパシタのプロセスダメージの回復には、高温での酸素アニールが必須である。このため、高温での酸素アニールにおいても、コンタクトプラグへの酸素の進入を遮断できる導電性酸素バリア膜の構造の最適化が必要である。
しかし、導電性酸素バリア膜の直上に強誘電体キャパシタの下部電極が配置された構造では、導電性酸素バリア膜の構造を最適化した場合、その導電性酸素バリア膜を構成する材料の強誘電体キャパシタへの拡散や、導電性酸素バリア膜と下部電極との間に生じるストレスにより、強誘電体キャパシタ特性が劣化するという問題がある。
したがって、最適な導電性酸素バリア膜と良好な強誘電体キャパシタ特性を両立する半導体装置及びその製造方法を実現することは困難である。
特開２００３−５１５８３号公報
この発明は、前記事情に鑑みてなされたものであり、導電性酸素バリア膜と強誘電体キャパシタの下部電極との間にバッファ層を形成することにより、最適な導電性酸素バリア膜と良好な強誘電体キャパシタ特性を両立できる半導体装置及びその製造方法を提供することを目的とする。
前記目的を達成するために、この発明の一実施形態の半導体装置は、半導体基板上に形成され、ソース／ドレイン領域を含むトランジスタと、前記ソース／ドレイン領域上に形成されたプラグ電極と、前記プラグ電極上に形成された導電膜と、前記導電膜上に形成された第１の絶縁膜と、前記第１の絶縁膜上に形成された下部電極と、前記下部電極上に形成された強誘電体膜と、前記強誘電体膜上に形成された上部電極とを具備する。
この発明によれば、導電性酸素バリア膜と強誘電体キャパシタの下部電極との間にバッファ層を形成することにより、最適な導電性酸素バリア膜と良好な強誘電体キャパシタ特性を両立できる半導体装置及びその製造方法を提供できる。
以下、図面を参照してこの発明の実施形態の強誘電体メモリを含む半導体装置について説明する。説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
まず、この発明の第１〜第５の実施形態の強誘電体メモリに用いられる積層膜の断面構造について説明する。
図１は、第１〜第５の実施形態の半導体装置に用いられる積層膜の断面図である。
この図１に示すように、層間絶縁膜１１内に埋め込まれたコンタクトプラグ１２上には、導電性酸素バリア膜１３が形成されている。この導電性酸素バリア膜１３は、導電性があり、酸素の進入を遮断する。すなわち、酸素がコンタクトプラグ１２に達するのを防止する働きを持つ。導電性酸素バリア膜１３は、例えば、イリジウム（Ｉｒ）、酸化イリジウム（ＩｒＯ２）、ルテニウム（Ｒｕ）、または酸化ルテニウム（ＲｕＯ２）などを含む材料からなる。
前記導電性酸素バリア膜１３上には、絶縁性のバッファ層１４が形成されている。バッファ層１４上には、下部電極１５が形成されている。下部電極１５上には強誘電体膜１６が形成され、この強誘電体膜１６上には上部電極１７が形成されている。前記バッファ層１４は、導電性酸素バリア膜１３に含まれる材料が下部電極１５や強誘電体膜１６に拡散するのを防止する働きや、酸素がコンタクトプラグ１２に達するのを防止する働きを持つ。さらに、バッファ層１４は、導電性酸素バリア膜１３と下部電極１５との間に生じるストレスを緩和する働きを持つ。前記バッファ層１４は、例えば、ＴＥＯＳなどのシリコン酸化膜（ＳｉＯ２）、シリコン窒化膜（ＳｉＮ）、ＳｉＯＮ、アルミナ（Ａｌ２Ｏ３）、ＰＺＴ、酸化チタン（ＴｉＯ２）、またはＳＴＯなどを含む材料からなる。
［第１の実施形態］
図２は、第１の実施形態の強誘電体メモリを含む半導体装置の構造を示す断面図である。
シリコン半導体基板１８の表面領域には、ソース／ドレイン領域１９が形成されている。これらソース／ドレイン領域１９間のチャネル領域となる半導体基板１８上にはゲート絶縁膜２０が形成され、このゲート絶縁膜２０上にはゲート電極２１が形成されている。これらソース／ドレイン領域１９、ゲート絶縁膜２０、ゲート電極２１、及びチャネル領域により、セルトランジスタが構成されている。
また、ソース／ドレイン領域１９上及びゲート電極２１上には、層間絶縁膜１１が形成されている。さらに、ソース／ドレイン領域１９上には、層間絶縁膜１１内に埋め込まれたコンタクトプラグ（プラグ電極）１２が形成されている。このコンタクトプラグ１２は、ソース／ドレイン領域１９に電気的に接続されている。
前記コンタクトプラグ１２上には、導電性酸素バリア膜１３が形成されており、この導電性酸素バリア膜１３はコンタクトプラグ１２に電気的に接続されている。導電性酸素バリア膜１３は、導電性があり、酸素の進入を遮断する働きを持つ、特に酸素雰囲気中の熱処理工程において酸素がコンタクトプラグ１２まで達し、コンタクトプラグ１２が酸化されるのを防止する。導電性酸素バリア膜１３は、前述したように、例えばＩｒ、ＩｒＯ２、Ｒｕ、またはＲｕＯ２などを含む材料からなる。
前記導電性酸素バリア膜１３上には、絶縁性のバッファ層１４が形成されている。バッファ層１４上には、下部電極１５が形成されている。下部電極１５上には強誘電体膜１６が形成され、この強誘電体膜１６上には上部電極１７が形成されている。これら下部電極１５、強誘電体膜１６、及び上部電極１７により、強誘電体キャパシタが構成されている。前記バッファ層１４は、前述したように、導電性酸素バリア膜１３に含まれる材料が下部電極１５、さらには強誘電体膜１６まで拡散するのを防止する働きや、前記導電性酸素バリア膜１３と同様に、酸素雰囲気中の熱処理工程において酸素がコンタクトプラグ１２まで達し、コンタクトプラグ１２が酸化されるのを防止する働きをもつ。バッファ層１４は、また熱処理工程において、導電性酸素バリア膜１３と下部電極１５とに生じる応力の違いを緩和する働きを持つ。前記バッファ層１４は、例えばＴＥＯＳなどのＳｉＯ２、ＳｉＮ、ＳｉＯＮ、Ａｌ２Ｏ３、ＰＺＴ、ＴｉＯ２、またはＳＴＯなどを含む材料からなる。
前記強誘電体膜１６の側面、上部電極１７の側面、及び下部電極１５上には、側壁絶縁膜２２が形成されている。側壁絶縁膜２２は、例えばＴＥＯＳなどのシリコン酸化膜、またはＡｌ２Ｏ３などを含む材料からなる。さらに、導電性酸素バリア膜１３の側面、バッファ層１４の側面、及び下部電極１５の側面には、側壁導電膜２３が形成されている。側壁導電膜２３は、例えばプラチナ（Ｐｔ）などを含む材料からなる。そして、導電性酸素バリア膜１３と下部電極１５とは、側壁導電膜２３により電気的に接続されている。なお、側壁絶縁膜２２は、側壁導電膜２３によって下部電極１５と上部電極１７とが電気的に接続されるのを防ぐ働きを持つ。
また、前記構造上、すなわち上部電極１７上、側壁絶縁膜２２上、側壁導電膜２３上及び層間絶縁膜１１上には、層間絶縁膜２４が形成されている。上部電極１７上には、層間絶縁膜２４内に埋め込まれたコンタクトプラグ２５が形成されている。コンタクトプラグ２５は、上部電極１７に電気的に接続されている。さらに、コンタクトプラグ２５上には、このコンタクトプラグ２５に電気的に接続された配線層２６が形成されている。
このように構成された半導体装置では、導電性酸素バリア膜１３と下部電極１５との間にバッファ層１４を配置することにより、導電性酸素バリア膜１３に含まれる元素の下部電極１５や強誘電体膜１６への拡散を防止でき、これら下部電極１５や強誘電体膜１６の劣化を防ぐことができる。また、熱処理工程において、導電性酸素バリア膜１３と下部電極１５に生じる応力の違いを緩和でき、導電性酸素バリア膜１３と下部電極１５との間に発生する密着性の低下などの不具合を防止できる。さらに、下部電極１５や強誘電体膜１６への拡散を考慮することなく導電性酸素バリア膜１３を構成する材料を最適化できるため、コンタクトプラグの酸化を確実に防ぐことができる。これらにより、強誘電体キャパシタにおける特性の劣化、及び信頼性の低下を抑制することができる。
例えば、導電性酸素バリア膜１３がＩｒ、ＩｒＯ２の積層膜から構成され、バッファ層１４がＡｌ２Ｏ３から構成され、さらに下部電極１５がＰｔから構成されている場合を、以下に詳述する。強誘電体キャパシタのプロセスダメージの回復には高温での酸素アニールが必須である。この高温酸素アニールにおいて、導電性酸素バリア膜１３に含まれるＩｒが拡散するが、拡散したＩｒはバッファ層（Ａｌ２Ｏ３）１４により遮断されるため、Ｉｒが下部電極１５及び強誘電体膜１６に達することはない。これにより、下部電極１５に含まれるＰｔとＩｒとにより合金が形成されるなど、下部電極１５や強誘電体膜１６が劣化するのを防止することができる。
また、高温酸素アニールにおいて、進入した酸素が導電性酸素バリア膜（Ｉｒ）１３により遮断されるため、コンタクトプラグ１２に達することはない。これにより、高温酸素アニールにおけるコンタクトプラグ１２の酸化を防止することができる。
さらに、高温酸素アニールにおいて、導電性酸素バリア膜１３を構成するＩｒ、ＩｒＯ２に生じる応力と、下部電極１５を構成するＰｔに生じる応力との違いが大きいため、導電性酸素バリア膜１３と下部電極１５との間の密着性が低下する場合がある。しかし、導電性酸素バリア膜（Ｉｒ、ＩｒＯ２）１３と下部電極（Ｐｔ）１５との間にバッファ層（Ａｌ２Ｏ３）１４を配置することにより、これらの膜の応力の違いを緩和することができる。これにより、導電性酸素バリア膜１３と下部電極１５との間に発生する密着性の低下を抑制することができる。
したがって、この実施形態では、強誘電体キャパシタが本来蓄積できる電荷量を減少させることなく維持することができる。すなわち、強誘電体キャパシタは、本来持つ分極量を保持することができる。例えば、導電性酸素バリア膜１３と下部電極１５との間にバッファ層１４を配置した構造を持つ所定形状の強誘電体キャパシタでは、本来の前記強誘電体キャパシタが蓄積可能な３５μＣ／ｃｍ２程度の電荷量を蓄積することができる。これに対して、導電性酸素バリア膜１３と下部電極１５との間にバッファ層１４を配置しない構造を持つ同様の所定形状の強誘電体キャパシタでは、導電性酸素バリア膜１３に含まれる材料が下部電極１５や強誘電体膜１６に拡散してこれらの膜を劣化させるため、２５μＣ／ｃｍ２程度の電荷量しか蓄積することができなくなる。このように、強誘電体キャパシタの蓄積電荷量（あるいは分極量）を減少させずに維持できれば、強誘電体キャパシタを用いたメモリにおいて、“１”あるいは“０”データの書き込み及び読み出しが容易かつ信頼性の高いものとなる。
次に、図２に示した第１の実施形態の構造を、ＴＣ並列ユニット直列接続型強誘電体メモリに適用した例を示す。ＴＣ並列ユニット直列接続型強誘電体メモリは、セルトランジスタ（Ｔ）のソースとドレインとの間に強誘電体キャパシタの下部電極と上部電極とをそれぞれ接続し、これをユニットセルとし、このユニットセルが複数直列に接続された構成をもつ。
図３は、第１の実施形態のＴＣ並列ユニット直列接続型強誘電体メモリを含む半導体装置の構造を示す断面図である。
シリコン半導体基板１８の表面領域には、ソース／ドレイン領域１９Ａ、１９Ｂ、１９Ｃが形成されている。ソース／ドレイン領域１９Ａと１９Ｂ間、及びソース／ドレイン領域１９Ａと１９Ｃ間の半導体基板１８上には、ゲート絶縁膜２０Ａ、２０Ｂがそれぞれ形成され、ゲート絶縁膜２０Ａ、２０Ｂ上にはゲート電極２１Ａ、２１Ｂがそれぞれ形成されている。ソース／ドレイン領域１９Ａ、１９Ｂ、１９Ｃ上及びゲート電極２０Ａ、２０Ｂ上には、層間絶縁膜１１が形成されている。さらに、ソース／ドレイン領域１９Ａ上には、層間絶縁膜１１内に埋め込まれたコンタクトプラグ１２が形成されている。
前記コンタクトプラグ１２上には、導電性酸素バリア膜１３が形成されており、この導電性酸素バリア膜１３はコンタクトプラグ１２に電気的に接続されている。導電性酸素バリア膜１３は、前述したように、例えばＩｒ、ＩｒＯ２、Ｒｕ、またはＲｕＯ２などを含む材料からなり、酸素雰囲気中の熱処理工程において酸素がコンタクトプラグ１２まで達し、コンタクトプラグ１２が酸化されるのを防止する働きを持つ。
前記導電性酸素バリア膜１３上には、絶縁性のバッファ層１４が形成されている。バッファ層１４上には、下部電極１５が形成される。この下部電極１５上には、強誘電体膜１６Ａ、１６Ｂがそれぞれ分離されて形成されている。強誘電体膜１６Ａ上には上部電極１７Ａが形成され、強誘電体膜１６Ｂ上には上部電極１７Ｂが形成されている。そして、下部電極１５、強誘電体膜１６Ａ、及び上部電極１７Ａにより第１の強誘電体キャパシタが構成され、下部電極１５、強誘電体膜１６Ｂ、及び上部電極１７Ｂにより第２の強誘電体キャパシタが構成されている。前記バッファ層１４は、前述したように、導電性酸素バリア膜１３に含まれる材料が下部電極１５、さらには強誘電体膜１６Ａ、１６Ｂまで拡散するのを防止する働きや、前記導電性酸素バリア膜１３と同様に、酸素雰囲気中の熱処理工程において酸素がコンタクトプラグ１２に達し、コンタクトプラグ１２が酸化されるのを防止する働きを持つ。
前記強誘電体膜１６Ａ、１６Ｂの側面、上部電極１７Ａ、１７Ｂの側面及び上面、及び下部電極１５上には、絶縁膜３１が形成されている。さらに、導電性酸素バリア膜１３の側面、バッファ層１４の側面、及び下部電極１５の側面には、側壁導電膜２３が形成されている。そして、導電性酸素バリア膜１３と下部電極１５とは、側壁導電膜２３により電気的に接続されている。なお、絶縁膜３１は、側壁導電膜２３によって下部電極１５と上部電極１７とが電気的に接続されるのを防ぐ働きを持つ。
前記絶縁膜３１上、側壁導電膜２３上、及び層間絶縁膜１１上には、層間絶縁膜２４が形成されている。上部電極１７Ａ、１７Ｂ上には、層間絶縁膜２４内及び絶縁膜３１内に埋め込まれたコンタクトプラグ２５Ａ、２５Ｂがそれぞれ形成されている。また、ソース／ドレイン領域１９Ｂ、１９Ｃ上には、層間絶縁膜１１内に埋め込まれたコンタクトプラグ２７Ａ、２７Ｂがそれぞれ形成されている。コンタクトプラグ２７Ａ、２７Ｂ上には、配線層２８Ａ、２８Ｂがそれぞれ形成されている。さらに、配線層２８Ａ、２８Ｂ上には、層間絶縁膜２４内に埋め込まれたコンタクトプラグ２９Ａ、２９Ｂがそれぞれ形成されている。そして、コンタクトプラグ２５Ａ、２９Ａ上にはこれらを電気的に接続する配線層３０Ａが形成され、コンタクトプラグ２５Ｂ、２９Ｂ上にはこれらを電気的に接続する配線層３０Ｂが形成されている。このようなＴＣ並列ユニット直列接続型強誘電体メモリを含む半導体装置においても、強誘電体キャパシタに対して図２に示した第１の実施形態と同様の作用効果を得ることができる。
［第２の実施形態］
次に、この発明の第２の実施形態の強誘電体メモリを含む半導体装置について説明する。
図４は、第２の実施形態の強誘電体メモリを含む半導体装置の構造を示す断面図である。コンタクトプラグ１２上には、導電性酸素バリア膜１３、絶縁性のバッファ層１４、下部電極１５、強誘電体膜１６、及び上部電極１７が下から順に形成されている。下部電極１５、強誘電体膜１６、及び上部電極１７により、強誘電体キャパシタが構成されている。さらに、上部電極１７上には、絶縁膜３１が形成されている。
前記絶縁膜３１、上部電極１７、強誘電体膜１６、下部電極１５、及びバッファ層１４は、図４に示すように、それらの側面が一致するように形成されている。そして、下部電極１５の側面、バッファ層１４の側面、及び導電性酸素バリア膜１３上には、側壁導電膜３２が形成されている。さらに、側壁導電膜３２と導電性酸素バリア膜１３は、その側面が一致するように形成されている。図４に示すその他の構造及び作用効果は、図２に示した前記第１の実施形態と同様である。
次に、図４に示した第２の実施形態の構造を、ＴＣ並列ユニット直列接続型強誘電体メモリに適用した例を示す。
図５は、第２の実施形態のＴＣ並列ユニット直列接続型強誘電体メモリの構造を示す断面図である。
前記コンタクトプラグ１２上には、導電性酸素バリア膜１３が形成されている。この導電性酸素バリア膜１３は、前述したように、導電性があり、特に酸素雰囲気中の熱処理工程において酸素がコンタクトプラグ１２に達し、コンタクトプラグ１２が酸化されるのを防止する働きを持つ。
前記導電性酸素バリア膜１３上には、絶縁性のバッファ層１４Ａ、１４Ｂがそれぞれ分離されて形成されている。バッファ層１４Ａ上には、下部電極１５Ａ、強誘電体膜１６Ａ、及び上部電極１７Ａが下から順に形成されており、バッファ層１４Ｂ上には、下部電極１５Ｂ、強誘電体膜１６Ｂ、及び上部電極１７Ｂが下から順に形成されている。そして、下部電極１５Ａ、強誘電体膜１６Ａ、及び上部電極１７Ａにより第１の強誘電体キャパシタが構成され、下部電極１５Ｂ、強誘電体膜１６Ｂ、及び上部電極１７Ｂにより第２の強誘電体キャパシタが構成されている。さらに、上部電極１７Ａ、１７Ｂ上には、絶縁膜３１Ａ、３１Ｂがそれぞれ形成されている。前記バッファ層１４Ａ、１４Ｂは、前述したように、導電性酸素バリア膜１３に含まれる材料が下部電極１５Ａ、１５Ｂ、さらには強誘電体膜１６Ａ、１６Ｂに拡散するのを防止する働きや、酸素雰囲気中の熱処理工程において酸素がコンタクトプラグ１２に達し、コンタクトプラグ１２が酸化されるのを防止する働きを持つ。
前記下部電極１５Ａ、１５Ｂの側面、バッファ層１４Ａ、１４Ｂの側面、及び導電性酸素バリア膜１３上には、側壁導電膜３２が形成されている。そして、導電性酸素バリア膜１３と下部電極１５Ａ、１５Ｂとは、側壁導電膜３２により電気的に接続されている。また、前記上部電極１７Ａ、１７Ｂ上には、層間絶縁膜２４内及び絶縁膜３１Ａ、３１Ｂ内に埋め込まれたコンタクトプラグ２５Ａ、２５Ｂがそれぞれ形成されている。図５に示すその他の構造及び作用効果は、図３に示した前記第１の実施形態と同様である。
図６は、第２の実施形態の変形例のＴＣ並列ユニット直列接続型強誘電体メモリの構造を示す断面図である。
前記導電性酸素バリア膜１３上には、絶縁性のバッファ層１４Ａ、１４Ｂが形成されている。図６に示すように、バッファ層１４Ａ、１４Ｂは分離されておらず、バッファ層１４Ａ、１４Ｂ間がその膜厚の途中まで除去された膜厚の薄い状態となっている。また、図５に示した例では、下部電極及びバッファ層の側面が一致するように形成し、下部電極１５Ａ、１５Ｂの側面、バッファ層１４Ａ、１４Ｂの側面、及び導電性酸素バリア膜１３上に側壁導電膜３２を形成したが、この変形例では下部電極、バッファ層、及び導電性酸素バリア膜の側面が一致するように形成し、下部電極１５Ａ、１５Ｂの側面、バッファ層１４Ａ、１４Ｂの側面、及び導電性酸素バリア膜１３の側面に、側壁導電膜３２を形成している。図６に示すその他の構造及び作用効果は、図５示した前記第２の実施形態と同様である。
［第３の実施形態］
次に、この発明の第３の実施形態の強誘電体メモリを含む半導体装置について説明する。
図７は、第３の実施形態の強誘電体メモリを含む半導体装置の構造を示す断面図である。図２に示した前記第１の実施形態では、下部電極１５、バッファ層１４、及び導電性酸素バリア膜１３の側面が一致するように形成し、これら下部電極１５の側面、バッファ層１４の側面、導電性酸素バリア膜１３の側面に側壁導電膜２３を形成したが、この第３の実施形態では下部電極１５、及びバッファ層１４の側面が一致するように形成し、下部電極１５の側面、バッファ層１４の側面、及び導電性酸素バリア膜１３上に側壁導電膜３２を形成している。図７に示すその他の構造及び作用効果は、図２示した前記第１の実施形態と同様である。
次に、図７に示した第３の実施形態の構造を、ＴＣ並列ユニット直列接続型強誘電体メモリに適用した例を示す。
図８は、第３の実施形態のＴＣ並列ユニット直列接続型強誘電体メモリの構造を示す断面図である。
前記導電性酸素バリア膜１３上には、絶縁性のバッファ層１４Ａ、１４Ｂがそれぞれ分離されて形成されている。バッファ層１４Ａ上には、下部電極１５Ａ、強誘電体膜１６Ａ、及び上部電極１７Ａが下から順に形成されており、バッファ層１４Ｂ上には、下部電極１５Ｂ、強誘電体膜１６Ｂ、及び上部電極１７Ｂが下から順に形成されている。 そして、下部電極１５Ａ、強誘電体膜１６Ａ、及び上部電極１７Ａにより第１の強誘電体キャパシタが構成され、下部電極１５Ｂ、強誘電体膜１６Ｂ、及び上部電極１７Ｂにより第２の強誘電体キャパシタが構成されている。
前記強誘電体膜１６Ａの側面、上部電極１７Ａの側面、下部電極１５Ａ上、及び強誘電体膜１６Ｂの側面、上部電極１７Ｂの側面、下部電極１５Ｂ上には、側壁絶縁膜２２がそれぞれ形成されている。また、下部電極１５Ａ、１５Ｂの側面、バッファ層１４Ａ、１４Ｂの側面、及び導電性酸素バリア膜１３上には、側壁導電膜３２が形成されている。そして、導電性酸素バリア膜１３と下部電極１５Ａ、１５Ｂとは、側壁導電膜３２により電気的に接続されている。さらに、前記上部電極１７Ａ、１７Ｂ上には、層間絶縁膜２４内に埋め込まれたコンタクトプラグ２５Ａ、２５Ｂがそれぞれ形成されている。図８に示すその他の構造及び作用効果は、図３示した前記第１の実施形態と同様である。
［第４の実施形態］
次に、この発明の第４の実施形態の強誘電体メモリを含む半導体装置について説明する。
図９は、第４の実施形態の強誘電体メモリを含む半導体装置の構造を示す断面図である。コンタクトプラグ１２上には、導電性酸素バリア膜１３が形成されている。導電性酸素バリア膜１３上面の中央部分には、絶縁性のバッファ層３３が形成され、導電性酸素バリア膜１３上面の周辺部分及びバッファ層３３上には下部電極３４が形成されている。下部電極３４上には、強誘電体膜１６、及び上部電極１７が下から順に形成されている。そして、下部電極３４、強誘電体膜１６、及び上部電極１７により、強誘電体キャパシタが構成されている。前記バッファ層３３は、導電性酸素バリア膜１３に含まれる材料が下部電極３４、さらには強誘電体膜１６に拡散するのを防止する働きや、酸素雰囲気中の熱処理工程において酸素がコンタクトプラグ１２に達し、コンタクトプラグ１２が酸化されるのを防止する働きを持つ。
前記上部電極１７の上面及び側面、強誘電体膜１６の側面、及び下部電極３４上には、絶縁膜３１が形成されている。また、前記上部電極１７上には、層間絶縁膜２４内及び絶縁膜３１内に埋め込まれたコンタクトプラグ２５が形成されている。図９に示すその他の構造及び作用効果は、図２に示した前記第１の実施形態と同様である。
次に、図９に示した第４の実施形態の構造を、ＴＣ並列ユニット直列接続型強誘電体メモリに適用した例を示す。
図１０は、第４の実施形態のＴＣ並列ユニット直列接続型強誘電体メモリの構造を示す断面図である。
前記コンタクトプラグ１２上には、導電性酸素バリア膜１３が形成されている。導電性酸素バリア膜１３上面の中央部分には、絶縁性のバッファ層３３Ａ、３３Ｂが形成されている。バッファ層３３Ａ上及び導電性酸素バリア膜１３上面の周辺部分には、下部電極３４Ａが形成され、バッファ層３３Ｂ上及び導電性酸素バリア膜１３上面の他の周辺部分には下部電極３４Ｂが形成されている。下部電極３４Ａ上には、強誘電体膜１６Ａ、及び上部電極１７Ａが下から順に形成され、下部電極３４Ｂ上には強誘電体膜１６Ｂ、及び上部電極１７Ｂが下から順に形成されている。そして、下部電極３４Ａ、強誘電体膜１６Ａ、及び上部電極１７Ａにより第１の強誘電体キャパシタが構成され、下部電極３４Ｂ、強誘電体膜１６Ｂ、及び上部電極１７Ｂにより第２の強誘電体キャパシタが構成されている。前記上部電極１７Ａ、１７Ｂ上には、絶縁膜３１Ａ、３１Ｂがそれぞれ形成されている。
前記上部電極１７Ａ、１７Ｂ上には、層間絶縁膜２４内及び絶縁膜３１Ａ、３１Ｂ内に埋め込まれたコンタクトプラグ２５Ａ、２５Ｂがそれぞれ形成されている。図１０に示すその他の構造及び作用効果は、図３に示した前記第１の実施形態と同様である。
［第５の実施形態］
次に、この発明の第５の実施形態の強誘電体メモリを含む半導体装置について説明する。
図１１は、第５の実施形態の強誘電体メモリを含む半導体装置の構造を示す断面図である。コンタクトプラグ１２上には、導電性酸素バリア膜１３が形成されている。導電性酸素バリア膜１３上には、絶縁性のバッファ層１４が形成されており、このバッファ層１４には導電性酸素バリア膜１３の表面が露出した穴が形成されている。さらに、バッファ層１４上には下部電極１５が形成され、バッファ層１４に設けられた穴内には、下部電極１５を構成する材料が埋め込まれてコンタクトプラグ３７が形成されている。そして、このコンタクトプラグ３７により、導電性酸素バリア膜１３と下部電極１５とは電気的に接続されている。
前記下部電極１５上には、強誘電体膜１６、及び上部電極１７が下から順に形成されている。そして、下部電極１５、強誘電体膜１６、及び上部電極１７により、強誘電体キャパシタが構成されている。図１１に示すその他の構造及び作用効果は、図２に示した前記第１の実施形態と同様である。
次に、図１１に示した第５の実施形態の構造を、ＴＣ並列ユニット直列接続型強誘電体メモリに適用した例を示す。
図１２は、第５の実施形態のＴＣ並列ユニット直列接続型強誘電体メモリの構造を示す断面図である。
前記コンタクトプラグ１２上には、導電性酸素バリア膜１３が形成されている。導電性酸素バリア膜１３上には、絶縁性のバッファ層１４が形成されており、このバッファ層１４には導電性酸素バリア膜１３の表面が露出した穴が形成されている。さらに、バッファ層１４上には下部電極１５が形成され、バッファ層１４に設けられた穴内には、下部電極１５を構成する材料が埋め込まれてコンタクトプラグ３７が形成されている。そして、このコンタクトプラグ３７により、導電性酸素バリア膜１３と下部電極１５とは電気的に接続されている。
前記下部電極１５上には、強誘電体膜１６が形成されている。さらに、強誘電体膜１６上には、上部電極１７Ａ、１７Ｂが分離されて形成されている。そして、下部電極１５、強誘電体膜１６、及び上部電極１７Ａにより第１の強誘電体キャパシタが構成され、下部電極１５、強誘電体膜１６、及び上部電極１７Ｂにより第２の強誘電体キャパシタが構成されている。上部電極１７Ａ、１７Ｂ上には、層間絶縁膜２４内に埋め込まれたコンタクトプラグ２５Ａ、２５Ｂがそれぞれ形成されている。図１２に示すその他の構造及び作用効果は、図３に示した前記第１の実施形態と同様である。
次に、この発明の第６〜第１０の実施形態の強誘電体メモリに用いられる積層膜の断面構造について説明する。
図１３は、第６〜第１０の実施形態の半導体装置に用いられる積層膜の断面図である。
この図１３に示すように、層間絶縁膜１１内に埋め込まれたコンタクトプラグ１２上には、導電性酸素バリア膜１３が形成されている。導電性酸素バリア膜１３上には、絶縁性酸素バリア膜３５が形成されている。この絶縁性酸素バリア膜３５上には、絶縁性のバッファ層１４が形成されている。すなわち、図１に示した構造において、導電性酸素バリア膜１３とバッファ層１４との間に絶縁性酸素バリア膜３５が追加された構造を有する。
前記導電性酸素バリア膜１３は、導電性があり、酸素の進入を遮断する。すなわち、酸素がコンタクトプラグ１２に達するのを防止する働きを持つ。導電性酸素バリア膜１３は、例えば、イリジウム（Ｉｒ）、酸化イリジウム（ＩｒＯ２）、ルテニウム（Ｒｕ）、または酸化ルテニウム（ＲｕＯ２）などを含む材料からなる。絶縁性酸素バリア膜３５は、絶縁性があり、酸素の進入を遮断する。すなわち、酸素がコンタクトプラグ１２に達するのを防止する働きを持つ。絶縁性酸素バリア膜３５は、例えば、アルミナ（Ａｌ２Ｏ３）、シリコン窒化膜（ＳｉＮ）、ＳｉＯＮ、酸化チタン（ＴｉＯ２）、またはＰＺＴなどを含む材料からなる。
前記バッファ層１４は、導電性酸素バリア膜１３または絶縁性酸素バリア膜３５に含まれる材料が下部電極１５や強誘電体膜１６に拡散するのを防止する働きや、酸素がコンタクトプラグ１２に達するのを防止する働きをもつ。バッファ層１４は、例えば、ＴＥＯＳなどのシリコン酸化膜（ＳｉＯ２）、シリコン窒化膜（ＳｉＮ）、ＳｉＯＮ、アルミナ（Ａｌ２Ｏ３）、ＰＺＴ、酸化チタン（ＴｉＯ２）、またはＳＴＯなどを含む材料からなる。
なお、前記実施形態では、導電性酸素バリア膜１３及び絶縁性酸素バリア膜３５は共に酸素を遮断する性質をもつ例を説明したが、絶縁性酸素バリア膜３５が酸素を遮断する性質を持っていれば、必ずしも導電性酸素バリア膜１３が酸素を遮断する性質をもつ必要はない。したがって、導電性酸素バリア膜１３は、白金（Ｐｔ）を含む材料から成っていてもよい。
［第６の実施形態］
図１４は、第６の実施形態の強誘電体メモリを含む半導体装置の構造を示す断面図である。
ソース／ドレイン領域１９上には、層間絶縁膜１１内に埋め込まれたコンタクトプラグ１２が形成されている。コンタクトプラグ１２上には、導電性酸素バリア膜１３が形成されており、この導電性酸素バリア膜１３はコンタクトプラグ１２に電気的に接続されている。導電性酸素バリア膜１３は、前述したように、導電性があり、酸素の進入を遮断する働きを持つ、特に酸素雰囲気中の熱処理工程において酸素がコンタクトプラグ１２まで達し、コンタクトプラグ１２が酸化されるのを防止する。導電性酸素バリア膜１３は、例えばＩｒ、ＩｒＯ２、Ｒｕ、またはＲｕＯ２などを含む材料からなる。
前記導電性酸素バリア膜１３上には、絶縁性酸素バリア膜３５が形成されている。この絶縁性酸素バリア膜３５は、前述したように、絶縁性があり、酸素の進入を遮断する働きを持つ、特に酸素雰囲気中の熱処理工程において酸素がコンタクトプラグ１２まで達し、コンタクトプラグ１２が酸化されるのを防止する。絶縁性酸素バリア膜３５上には、絶縁性のバッファ層１４が形成されている。バッファ層１４上には、下部電極１５が形成されている。下部電極１５上には強誘電体膜１６が形成され、この強誘電体膜１６上には上部電極１７が形成されている。そして、これら下部電極１５、強誘電体膜１６、及び上部電極１７により、強誘電体キャパシタが構成されている。
前記バッファ層１４は、前述したように、導電性酸素バリア膜１３または絶縁性酸素バリア膜３５に含まれる材料が下部電極１５、さらには強誘電体膜１６まで拡散するのを防止する働きや、特に酸素雰囲気中の熱工程において酸素がコンタクトプラグ１２に達し、コンタクトプラグ１２が酸化されるのを防止する働きをもつ。バッファ層１４は、例えば、ＴＥＯＳなどのＳｉＯ２、ＳｉＮ、ＳｉＯＮ、Ａｌ２Ｏ３、ＰＺＴ、ＴｉＯ２、またはＳＴＯなどを含む材料からなる。
前記強誘電体膜１６の側面、上部電極１７の側面、及び下部電極１５上には、側壁絶縁膜２２が形成されている。側壁絶縁膜２２は、例えばＴＥＯＳなどのシリコン酸化膜、またはＡｌ２Ｏ３などを含む材料からなる。さらに、導電性酸素バリア膜１３の側面、絶縁性酸素バリア膜３５の側面、バッファ層１４の側面、及び下部電極１５の側面には、側壁導電膜２３が形成されている。側壁導電膜２３は、例えばプラチナ（Ｐｔ）などを含む材料からなる。そして、導電性酸素バリア膜１３と下部電極１５とは、側壁導電膜２３により電気的に接続されている。なお、側壁絶縁膜２２は、側壁導電膜２３によって下部電極１５と上部電極１７とが電気的に接続されるのを防ぐ働きを持つ。
また、図１４に示すように、上部電極１７上、側壁絶縁膜２２上、側壁導電膜２３上、及び層間絶縁膜１１上には、絶縁性酸素バリア膜３６が形成されている。すなわち、絶縁性酸素バリア膜３６は、層間絶縁膜１１上に配置された前記強誘電体キャパシタを覆うように形成されている。前記絶縁性酸素バリア膜３６は、強誘電体キャパシタを劣化させる水素等の原子が強誘電体キャパシタ内に進入するのを遮断する働きや、酸素雰囲気中の熱処理工程において酸素がコンタクトプラグ１２まで達し、コンタクトプラグ１２が酸化されるのを防止する働きをもつ。
前記絶縁性酸素バリア膜３６上には、層間絶縁膜２４が形成されている。上部電極１７上には、層間絶縁膜２４内及び絶縁性酸素バリア膜３６内に埋め込まれたコンタクトプラグ２５が形成されている。さらに、コンタクトプラグ２５上には配線層２６が形成されている。図１４に示すその他の構造及び作用効果は、図２に示した前記第１の実施形態と同様である。
このように構成された半導体装置では、導電性酸素バリア膜１３と下部電極１５との間に、絶縁性酸素バリア膜３５及びバッファ層１４を配置することにより、導電性酸素バリア膜１３に含まれる元素の下部電極１５や強誘電体膜１６への拡散を防止でき、これら下部電極１５や強誘電体膜１６の劣化を防ぐことができる。また、熱処理工程において、導電性酸素バリア膜１３と下部電極１５に生じる応力の違いを緩和でき、導電性酸素バリア膜１３と下部電極１５との間に発生する密着性の低下などの不具合を防止できる。
また、酸素雰囲気中の熱処理工程において、絶縁性酸素バリア膜３５及び導電性酸素バリア膜１３により、進入した酸素がさらに確実に遮断されるため、コンタクトプラグ１２に達することはない。また、強誘電体キャパシタを覆うように絶縁性酸素バリア膜３６を配置することにより、強誘電体キャパシタ及びコンタクトプラグ１２への酸素の進入をさらに一層防ぐことができる。このため、熱処理工程におけるコンタクトプラグ１２の酸化をより一層防止することができる。さらに、バッファ層１４を配置したことにより、下部電極１５や強誘電体膜１６への拡散を考慮することなく、導電性酸素バリア膜１３及び絶縁性酸素バリア膜３５を構成する材料を最適化できるため、コンタクトプラグの酸化をより確実に防ぐことができる。
これらにより、強誘電体キャパシタにおける特性の劣化、及び信頼性の低下を抑制することができる。この結果、強誘電体キャパシタの蓄積電荷量（あるいは分極量）を減少させずに維持できるため、強誘電体キャパシタを用いたメモリにおいて、“１”あるいは“０”データの書き込み及び読み出しが容易かつ信頼性の高いものとなる。
次に、図１４に示した第６の実施形態の構造を、ＴＣ並列ユニット直列接続型強誘電体メモリに適用した例を示す。
図１５は、第６の実施形態のＴＣ並列ユニット直列接続型強誘電体メモリの構造を示す断面図である。
前記コンタクトプラグ１２上には、導電性酸素バリア膜１３が形成されている。この導電性酸素バリア膜１３は、前述したように、導電性があり、酸素雰囲気中の熱処理工程において酸素がコンタクトプラグ１２に達して、コンタクトプラグ１２が酸化されるのを防止する働きを持つ。
前記導電性酸素バリア膜１３上には、絶縁性酸素バリア膜３５が形成されている。この絶縁性酸素バリア膜３５上には、絶縁性のバッファ層１４が形成されており、バッファ層１４上には下部電極１５が形成されている。下部電極１５上には、強誘電体膜１６Ａ、１６Ｂが分離されて形成されている。強誘電体膜１６Ａ上には上部電極１７Ａが形成され、強誘電体膜１６Ｂ上には上部電極１７Ｂが形成されている。そして、下部電極１５、強誘電体膜１６Ａ、及び上部電極１７Ａにより第１の強誘電体キャパシタが構成され、下部電極１５、強誘電体膜１６Ｂ、及び上部電極１７Ｂにより第２の強誘電体キャパシタが構成されている。
前記強誘電体膜１６Ａ、１６Ｂの側面、上部電極１７Ａ、１７Ｂの側面及び上面、及び下部電極１５上には、絶縁膜３１が形成されている。さらに、導電性酸素バリア膜１３の側面、絶縁性酸素バリア膜３５の側面、バッファ層１４の側面、及び下部電極１５の側面には、側壁導電膜２３が形成されている。そして、導電性酸素バリア膜１３と下部電極１５とは、側壁導電膜２３により電気的に接続されている。なお、絶縁膜３１は、側壁導電膜２３によって下部電極１５と上部電極１７とが電気的に接続されるのを防ぐ働きを持つ。
また、図１５に示すように、絶縁膜３１上、側壁導電膜２３上、及び層間絶縁膜１１上には、絶縁性酸素バリア膜３６が形成されている。すなわち、絶縁性酸素バリア膜３６は、層間絶縁膜１１上に配置された前記第１、第２の強誘電体キャパシタを覆うように形成されている。前記絶縁性酸素バリア膜３６は、前述したように、前記強誘電体キャパシタを劣化させる酸素等の原子が強誘電体キャパシタ内に進入するのを遮断する働きや、酸素雰囲気中の熱処理工程において酸素がコンタクトプラグ１２まで達し、コンタクトプラグ１２が酸化されるのを防止する働きをもつ。
前記上部電極１７Ａ、１７Ｂ上には、層間絶縁膜２４内、絶縁性酸素バリア膜３６内、及び絶縁膜３１内に埋め込まれたコンタクトプラグ２５Ａ、２５Ｂがそれぞれ形成されている。図１５に示すその他の構造及び作用効果は、図３に示した前記第１の実施形態と同様である。
なお、前記実施形態では、導電性酸素バリア膜１３、絶縁性酸素バリア膜３５及び絶縁性酸素バリア膜３６は共に酸素を遮断する性質をもつ例を説明したが、絶縁性酸素バリア膜３５、３６が酸素を遮断する性質を持っていれば、必ずしも導電性酸素バリア膜１３が酸素を遮断する性質をもつ必要はない。したがって、導電性酸素バリア膜１３は、白金（Ｐｔ）を含む材料から成っていてもよい。
［第７の実施形態］
次に、この発明の第７の実施形態の強誘電体メモリを含む半導体装置について説明する。
図１６は、第７の実施形態の強誘電体メモリを含む半導体装置の構造を示す断面図である。コンタクトプラグ１２上には、導電性酸素バリア膜１３、絶縁性酸素バリア膜３５、絶縁性のバッファ層１４、下部電極１５、強誘電体膜１６、及び上部電極１７が下から順に形成されている。そして、前記下部電極１５、強誘電体膜１６、及び上部電極１７により、強誘電体キャパシタが構成されている。さらに、上部電極１７上には、絶縁膜３１が形成されている。
また、前記絶縁膜３１、上部電極１７、強誘電体膜１６、下部電極１５、バッファ層１４、及び絶縁性酸素バリア膜３５は、図１６に示すように、それらの側面が一致するように形成されている。下部電極１５の側面、バッファ層１４の側面、絶縁性酸素バリア膜３５の側面、及び導電性酸素バリア膜１３上には、側壁導電膜３２が形成されている。さらに、側壁導電膜３２と導電性酸素バリア膜１３は、その側面が一致するように形成されている。
前記絶縁膜３１上、上部電極１７の側面、強誘電体膜１６の側面、側壁導電膜３２上、導電性酸素バリア膜１３の側面、及び層間絶縁膜１１上には、絶縁性酸素バリア膜３６が形成されている。すなわち、絶縁性酸素バリア膜３６は、層間絶縁膜１１上に配置された前記強誘電体キャパシタを覆うように形成されている。
前記絶縁性酸素バリア膜３６上には、層間絶縁膜２４が形成されており、上部電極１７上には、層間絶縁膜２４内、絶縁性酸素バリア膜３６内、及び絶縁膜３１内に埋め込まれたコンタクトプラグ２５が形成されている。さらに、コンタクトプラグ２５上には配線層２６が形成されている。図１６に示すその他の構造及び作用効果は、図１４に示した前記第６の実施形態と同様である。
次に、図１６に示した第７の実施形態の構造を、ＴＣ並列ユニット直列接続型強誘電体メモリに適用した例を示す。
図１７は、第７の実施形態のＴＣ並列ユニット直列接続型強誘電体メモリの構造を示す断面図である。
前記コンタクトプラグ１２上には、導電性酸素バリア膜１３が形成されている。前記導電性酸素バリア膜１３上には、絶縁性酸素バリア膜３５Ａ、３５Ｂがそれぞれ分離されて形成されている。絶縁性酸素バリア膜３５Ａ上には、バッファ層１４Ａ、下部電極１５Ａ、強誘電体膜１６Ａ、上部電極１７Ａが下から順に形成されている。同様に、絶縁性酸素バリア膜３５Ｂ上には、バッファ層１４Ｂ、下部電極１５Ｂ、強誘電体膜１６Ｂ、上部電極１７Ａが下から順に形成されている。そして、下部電極１５Ａ、強誘電体膜１６Ａ、及び上部電極１７Ａにより第１の強誘電体キャパシタが構成され、下部電極１５Ｂ、強誘電体膜１６Ｂ、及び上部電極１７Ｂにより第２の強誘電体キャパシタが構成されている。
前記上部電極１７Ａ、１７Ｂ上には、絶縁膜３１Ａ、３１Ｂがそれぞれ形成されている。下部電極１５Ａ、１５Ｂの側面、バッファ層１４Ａ、１４Ｂの側面、絶縁性酸素バリア膜３５Ａ、３５Ｂ、及び導電性酸素バリア膜１３上には、側壁導電膜３２が形成されている。そして、導電性酸素バリア膜１３と下部電極１５Ａ、１５Ｂとは、側壁導電膜３２により電気的に接続されている。
また、前記絶縁膜３１Ａ、３１Ｂ上、上部電極１７Ａ、１７Ｂの側面、強誘電体膜１６Ａ、１６Ｂの側面、側壁導電膜３２上、導電性酸素バリア膜１３の側面、及び層間絶縁膜１１上には、絶縁性酸素バリア膜３６が形成されている。すなわち、絶縁性酸素バリア膜３６は、層間絶縁膜１１上に配置された前記第１、第２の強誘電体キャパシタを覆うように形成されている。
さらに、前記上部電極１７Ａ、１７Ｂ上には、層間絶縁膜２４内、絶縁性酸素バリア膜３６内、及び絶縁膜３１Ａ、３１Ｂ内に埋め込まれたコンタクトプラグ２５Ａ、２５Ｂがそれぞれ形成されている。図１７に示すその他の構造及び作用効果は、図１５に示した前記第６の実施形態と同様である。
図１８は、第７の実施形態の変形例のＴＣ並列ユニット直列接続型強誘電体メモリの構造を示す断面図である。
図１７に示した例では、下部電極１５Ａ、１５Ｂ、バッファ層１４Ａ、１４Ｂ、及び絶縁性酸素バリア膜３５Ａ、３５Ｂの側面が一致するように形成し、これらの側面に側壁導電膜３２を形成した。この変形例では、下部電極１５Ａ、１５Ｂ、バッファ層１４Ａ、１４Ｂ、及び絶縁性酸素バリア膜３５Ａ、３５Ｂの側面だけでなく、導電性酸素バリア膜１３の側面も一致するように形成し、これらの側面に側壁導電膜２３を形成している。図１８に示すその他の構造及び作用効果は、図１７示した例と同様である。
なお、前記実施形態では、導電性酸素バリア膜１３、絶縁性酸素バリア膜３５（３５Ａ、３５Ｂ）及び絶縁性酸素バリア膜３６は共に酸素を遮断する性質をもつ例を説明したが、絶縁性酸素バリア膜３５（３５Ａ、３５Ｂ）、３６が酸素を遮断する性質を持っていれば、必ずしも導電性酸素バリア膜１３が酸素を遮断する性質をもつ必要はない。したがって、導電性酸素バリア膜１３は、白金（Ｐｔ）を含む材料から成っていてもよい。
［第８の実施形態］
次に、この発明の第８の実施形態の強誘電体メモリを含む半導体装置について説明する。
図１９は、第８の実施形態の強誘電体メモリを含む半導体装置の構造を示す断面図である。図１４に示した例では、下部電極１５、バッファ層１４、絶縁性酸素バリア膜３５、及び導電性酸素バリア膜１３の側面を一致するように形成し、これらの側面に側壁導電膜２３を形成した。この第８の実施形態では、これらの膜のうち、導電性酸素バリア膜１３を除く、下部電極１５、バッファ層１４、及び絶縁性酸素バリア膜３５の側面を一致するように形成し、これらの側面に側壁導電膜３２が形成されている。図１９に示すその他の構造及び作用効果は、図１４に示した前記第６の実施形態と同様である。
次に、図１９に示した第８の実施形態の構造を、ＴＣ並列ユニット直列接続型強誘電体メモリに適用した例を示す。
図２０は、第８の実施形態のＴＣ並列ユニット直列接続型強誘電体メモリの構造を示す断面図である。
前記コンタクトプラグ１２上には、導電性酸素バリア膜１３が形成されている。この導電性酸素バリア膜１３上には、絶縁性酸素バリア膜３５Ａ、３５Ｂが分離されて形成されている。絶縁性酸素バリア膜３５Ａ上には、絶縁性のバッファ層１４Ａ、下部電極１５Ａ、強誘電体膜１６Ａ、及び上部電極１７Ａが下から順に形成されている。同様に、絶縁性酸素バリア膜３５Ｂ上には、絶縁性のバッファ層１４Ｂ、下部電極１５Ｂ、強誘電体膜１６Ｂ、及び上部電極１７Ｂが下から順に形成されている。そして、下部電極１５Ａ、強誘電体膜１６Ａ、及び上部電極１７Ａにより第１の強誘電体キャパシタが構成され、下部電極１５Ｂ、強誘電体膜１６Ｂ、及び上部電極１７Ｂにより第２の強誘電体キャパシタが構成されている。
前記上部電極１７Ａの両側面、強誘電体膜１６Ａの両側面、下部電極１５Ａ上、及び上部電極１７Ｂの両側面、強誘電体膜１６Ｂの両側面、下部電極１５Ｂ上には、側壁絶縁膜２２がそれぞれ形成されている。また、下部電極１５Ａ、１５Ｂの側面、バッファ層１４Ａ、１４Ｂの側面、絶縁性酸素バリア膜３５Ａ、３５Ｂの側面、及び導電性酸素バリア膜１３上には、側壁導電膜３２が形成されている。そして、導電性酸素バリア膜１３と下部電極１５Ａ、１５Ｂとは、側壁導電膜３２により電気的に接続されている。なお、側壁絶縁膜２２は、側壁導電膜２３によって下部電極１５Ａと上部電極１７Ａ、または下部電極１５Ｂと上部電極１７Ｂがそれぞれ電気的に接続されるのを防ぐ働きを持つ。
また、上部電極１７Ａ、１７Ｂ上、側壁絶縁膜２２上、側壁導電膜３２上、導電性酸素バリア膜１３の側面、及び層間絶縁膜１１上には、図２０に示すように、絶縁性酸素バリア膜３６が形成されている。すなわち、絶縁性酸素バリア膜３６は、層間絶縁膜１１上に配置された前記第１、第２の強誘電体キャパシタを覆うように形成されている。
さらに、前記上部電極１７Ａ、１７Ｂ上には、層間絶縁膜２４内、及び絶縁性酸素バリア膜３６内に埋め込まれたコンタクトプラグ２５Ａ、２５Ｂがそれぞれ形成されている。図２０に示すその他の構造及び作用効果は、図１５に示した前記第６の実施形態と同様である。
なお、前記実施形態では、導電性酸素バリア膜１３、絶縁性酸素バリア膜３５（３５Ａ、３５Ｂ）及び絶縁性酸素バリア膜３６は共に酸素を遮断する性質をもつ例を説明したが、絶縁性酸素バリア膜３５（３５Ａ、３５Ｂ）、３６が酸素を遮断する性質を持っていれば、必ずしも導電性酸素バリア膜１３が酸素を遮断する性質をもつ必要はない。したがって、導電性酸素バリア膜１３は、白金（Ｐｔ）を含む材料から成っていてもよい。
［第９の実施形態］
次に、この発明の第９の実施形態の強誘電体メモリを含む半導体装置について説明する。
図２１は、第９の実施形態の強誘電体メモリを含む半導体装置の構造を示す断面図である。この図２１に示す第９の実施形態は、図９に示した第４の実施形態に対して、絶縁性酸素バリア膜３５、３６を追加形成したものである。
図２１に示すように、導電性酸素バリア膜１３とバッファ層３３との間に、絶縁性酸素バリア膜３５が形成されている。さらに、絶縁膜３１上、下部電極３４の側面、導電性酸素バリア膜１３の側面、及び層間絶縁膜１１上に、絶縁性酸素バリア膜３６が形成されている。すなわち、絶縁性酸素バリア膜３６は、層間絶縁膜１１上に配置された強誘電体キャパシタを覆うように形成されている。図２１に示すその他の構造及び作用効果は、図９に示した前記第４の実施形態と同様である。
次に、図２１に示した第９の実施形態の構造を、ＴＣ並列ユニット直列接続型強誘電体メモリに適用した例を示す。
図２２は、第９の実施形態のＴＣ並列ユニット直列接続型強誘電体メモリの構造を示す断面図である。この図２２に示す第９の実施形態は、図１０に示した第４の実施形態に対して、絶縁性酸素バリア膜３５、３６を追加形成したものである。
図２２に示すように、導電性酸素バリア膜１３とバッファ層３３Ａ、３３Ｂとの間に、絶縁性酸素バリア膜３５が形成されている。さらに、絶縁膜３１Ａ、３１Ｂ上、上部電極１７Ａ、１７Ｂの側面、強誘電体膜１６Ａ、１６Ｂの側面、下部電極３４Ａ、３４Ｂの側面、導電性酸素バリア膜１３の側面、及び層間絶縁膜１１上には、絶縁性酸素バリア膜３６が形成されている。すなわち、絶縁性酸素バリア膜３６は、層間絶縁膜１１上に配置された第１、第２の強誘電体キャパシタを覆うように形成されている。図２２に示すその他の構造及び作用効果は、図１０に示した前記第４の実施形態と同様である。
なお、前記実施形態では、導電性酸素バリア膜１３、絶縁性酸素バリア膜３５及び絶縁性酸素バリア膜３６は共に酸素を遮断する性質をもつ例を説明したが、絶縁性酸素バリア膜３５、３６が酸素を遮断する性質を持っていれば、必ずしも導電性酸素バリア膜１３が酸素を遮断する性質をもつ必要はない。したがって、導電性酸素バリア膜１３は、白金（Ｐｔ）を含む材料から成っていてもよい。
［第１０の実施形態］
次に、この発明の第１０の実施形態の強誘電体メモリを含む半導体装置について説明する。
図２３は、第１０の実施形態の強誘電体メモリを含む半導体装置の構造を示す断面図である。この図２３に示す第１０の実施形態は、図１１に示した第５の実施形態に対して、絶縁性酸素バリア膜３５Ａ、３５Ｂ、３６を追加形成したものである。
図２３に示すように、導電性酸素バリア膜１３とバッファ層１４Ａとの間に絶縁性酸素バリア膜３５Ａが形成され、導電性酸素バリア膜１３とバッファ層１４Ｂとの間に絶縁性酸素バリア膜３５Ｂが形成されている。さらに、上部電極１７の上面及び側面、強誘電体膜１６の側面、下部電極１５の側面、バッファ膜１４Ａ、１４Ｂの側面、導電性酸素バリア膜３５Ａ、３５Ｂの側面、絶縁性酸素バリア膜１３の側面、及び層間絶縁膜１１上に、絶縁性酸素バリア膜３６が形成されている。すなわち、絶縁性酸素バリア膜３６は、層間絶縁膜１１上に配置された強誘電体キャパシタを覆うように形成されている。図２３に示すその他の構造及び作用効果は、図１１に示した前記第５の実施形態と同様である。
次に、図２３に示した第１０の実施形態の構造を、ＴＣ並列ユニット直列接続型強誘電体メモリに適用した例を示す。
図２４は、第１０の実施形態のＴＣ並列ユニット直列接続型強誘電体メモリの構造を示す断面図である。
この図２４に示す第１０の実施形態は、図１２に示した第５の実施形態に対して、絶縁性酸素バリア膜３５Ａ、３５Ｂ、３６を追加形成したものである。図２４に示すように、導電性酸素バリア膜１３とバッファ層１４Ａとの間に絶縁性酸素バリア膜３５Ａが形成され、導電性酸素バリア膜１３とバッファ層１４Ｂとの間に絶縁性酸素バリア膜３５Ｂが形成されている。さらに、上部電極１７Ａ、１７Ｂの上面及び側面、強誘電体膜１６の側面、下部電極１５の側面、バッファ層１４Ａ、１４Ｂの側面、絶縁性酸素バリア膜３５Ａ、３５Ｂの側面、導電性酸素バリア膜１３の側面、及び層間絶縁膜１１上には、絶縁性酸素バリア膜３６が形成されている。すなわち、絶縁性酸素バリア膜３６は、層間絶縁膜１１上に配置された第１、第２の強誘電体キャパシタを覆うように形成されている。図２４に示すその他の構造及び作用効果は、図１２に示した前記第５の実施形態と同様である。
なお、前記実施形態では、導電性酸素バリア膜１３、絶縁性酸素バリア膜３５Ａ、３５Ｂ及び絶縁性酸素バリア膜３６は共に酸素を遮断する性質をもつ例を説明したが、絶縁性酸素バリア膜３５Ａ、３５Ｂ、３６が酸素を遮断する性質を持っていれば、必ずしも導電性酸素バリア膜１３が酸素を遮断する性質をもつ必要はない。したがって、導電性酸素バリア膜１３は、白金（Ｐｔ）を含む材料から成っていてもよい。
［第１１の実施形態］
次に、第１１の実施形態として、前記第１〜第５の実施形態の強誘電体メモリを含む半導体装置の製造方法について説明する。
まず、図２に示した第１の実施形態の強誘電体メモリを含む半導体装置の製造方法について述べる。図２５、図２６は、図２に示した前記第１の実施形態の強誘電体メモリを含む半導体装置の製造方法を示す各工程の断面図である。
図２５に示すように、シリコン半導体基板１８上に、ゲート絶縁膜２０、ゲート電極２１、及びソース／ドレイン領域１９を含むセルトランジスタを形成する。セルトランジスタが形成された半導体基板１８上に、層間絶縁膜１１を形成する。さらに、ソース／ドレイン領域１９上の層間絶縁膜１１に、ＲＩＥ（Reactive Ion Etching）法などを用いて穴を形成する。この穴に導電材料を埋め込み、ソース／ドレイン領域１９に電気的に接続されたコンタクトプラグ１２を形成する。
前記コンタクトプラグ１２上及び層間絶縁膜１１上に、導電性酸素バリア膜１３となる膜、バッファ層１４となる膜、下部電極１５となる膜、強誘電体膜１６となる膜、及び上部電極１７となる膜を順に形成する。続いて、前記上部電極１７となる膜、及び強誘電体膜１６となる膜をパターニング加工して、図２５に示すように、上部電極１７、及び強誘電体膜１６を形成する。
前記構造上に、すなわち上部電極１７上面及び側面、強誘電体膜１６の側面、及び下部電極１５となる膜上に、側壁絶縁膜２２となる膜、例えばＳｉＯ２またはＡｌ２Ｏ３を堆積する。続いて、側壁絶縁膜２２となる膜を、ＲＩＥ法などを用いて異方性エッチングし、図２５に示すように、上部電極１７の側面、及び強誘電体膜１６の側面に側壁絶縁膜２２を形成する。
次に、側壁絶縁膜２２をマスクとして用いて、下部電極１５となる膜、バッファ層１４となる膜、及び導電性酸素バリア膜１３となる膜をセルフアライン法によりパターニング加工して、図２６に示すように、下部電極１５、バッファ層１４、及び導電性酸素バリア膜１３を形成する。その後、前記構造上に、すなわち上部電極１７上、側壁絶縁膜２２上、及び下部電極１５の側面、バッファ層１４の側面、導電性酸素バリア膜１３の側面、及び層間絶縁膜１１上に、側壁導電膜２３となる膜、例えばＰｔを堆積する。続いて、側壁導電膜２３となる膜を、ＲＩＥ法などを用いて異方性エッチングし、下部電極１５の側面、バッファ層１４の側面、及び導電性酸素バリア膜１３の側面に側壁導電膜２３を形成する。
その後、図２に示すように、図２６に示した前記構造上に層間絶縁膜２４を形成し、上部電極１７上の層間絶縁膜２４に、ＲＩＥ法などを用いて穴を形成する。この穴に導電材料を埋め込み、上部電極１７に電気的に接続されたコンタクトプラグ２５を形成する。さらに、このコンタクトプラグ２５上に配線層２６を形成する。以上により、図２に示した半導体装置が製造できる。
このような製造方法では、リソグラフィ工程は、上部電極１７となる膜、及び強誘電体膜１６となる膜をパターニング加工するときに、１回用いるだけでよいため、製造方法を簡素化できる。さらに、上部電極１７の側面、及び強誘電体膜１６の側面に側壁絶縁膜２２を形成した後、下部電極１５の側面、バッファ層１４の側面、及び導電性酸素バリア膜１３の側面に側壁導電膜２３を形成しているため、側壁導電膜２３による上部電極と下部電極との電気的ショートを回避できる。
次に、図４に示した第２の実施形態の強誘電体メモリを含む半導体装置の製造方法について述べる。図２７、図２８は、図４に示した前記第２の実施形態の強誘電体メモリを含む半導体装置の製造方法を示す各工程の断面図である。
図２５の説明にて述べたのと同様の製造方法により、セルトランジスタ、層間絶縁膜１１、及びコンタクトプラグ１２を形成する。
その後、前記コンタクトプラグ１２上及び層間絶縁膜１１上に、導電性酸素バリア膜１３となる膜、バッファ層１４となる膜、下部電極１５となる膜、強誘電体膜１６となる膜、上部電極１７となる膜、及び絶縁膜３１を順に形成する。続いて、前記絶縁膜３１、上部電極１７となる膜、強誘電体膜１６となる膜、下部電極１５となる膜、及びバッファ層１４となる膜をパターニング加工して、図２７に示すように、上部電極１７、強誘電体膜１６、下部電極１５、及びバッファ層１４を形成する。
前記構造上に、すなわち絶縁膜３１上、上部電極１７の側面、強誘電体膜１６の側面、下部電極１５の側面、バッファ層１４の側面、及び導電性酸素バリア膜１３となる膜上に、側壁導電膜３２となる膜、例えばＰｔを堆積する。続いて、側壁導電膜３２となる膜を、ＲＩＥ法などを用いて異方性エッチングし、図２７に示すように、下部電極１５の側面、バッファ層１４の側面、及び導電性酸素バリア膜１３となる膜の上面に側壁導電膜３２を形成する。さらに、側壁導電膜３２をマスクとして用いて、導電性酸素バリア膜１３となる膜をパターニング加工して、図２８に示すように、導電性酸素バリア膜１３を形成する。
その後、図４に示すように、図２８に示した前記構造上に層間絶縁膜２４を形成し、上部電極１７上の層間絶縁膜２４及び絶縁膜３１に、ＲＩＥ法などを用いて穴を形成する。この穴に導電材料を埋め込み、上部電極１７に電気的に接続されたコンタクトプラグ２５を形成する。さらに、このコンタクトプラグ２５上に配線層２６を形成する。以上により、図４に示した半導体装置が製造できる。
このような製造方法では、リソグラフィ工程は、絶縁膜３１、上部電極１７となる膜、強誘電体膜１６となる膜、下部電極１５となる膜、及びバッファ層１４となる膜をパターニング加工するときに、１回用いるだけでよいため、製造方法を簡素化できる。さらに、図２に示した強誘電体キャパシタに比べて、強誘電体キャパシタの面積をより大きくすることができる。
次に、図７に示した第３の実施形態の強誘電体メモリを含む半導体装置の製造方法について述べる。図２９〜図３１は、図７に示した前記第３の実施形態の強誘電体メモリを含む半導体装置の製造方法を示す各工程の断面図である。
図２５の説明にて述べたのと同様の製造方法により、セルトランジスタ、層間絶縁膜１１、及びコンタクトプラグ１２を形成する。
その後、前記コンタクトプラグ１２上及び層間絶縁膜１１上に、導電性酸素バリア膜１３となる膜、バッファ層１４となる膜、下部電極１５となる膜、強誘電体膜１６となる膜、及び上部電極１７となる膜を順に形成する。続いて、前記上部電極１７となる膜、及び強誘電体膜１６となる膜をパターニング加工して、図２９に示すように、上部電極１７、及び強誘電体膜１６を形成する。
前記構造上に、すなわち上部電極１７の上面及び側面、強誘電体膜１６の側面、及び下部電極１５となる膜上に、側壁絶縁膜２２となる膜を堆積する。続いて、側壁絶縁膜２２となる膜を、ＲＩＥ法などを用いて異方性エッチングし、図２９に示すように、上部電極１７の側面、及び強誘電体膜１６の側面に側壁絶縁膜２２を形成する。
次に、側壁絶縁膜２２をマスクとして用いて、下部電極１５となる膜、及びバッファ層１４となる膜をパターニング加工して、図３０に示すように、下部電極１５、及びバッファ層１４を形成する。その後、前記構造上に、すなわち上部電極１７上、側壁絶縁膜２２上、及び下部電極１５の側面、バッファ層１４の側面、及び導電性酸素バリア膜１３上に、側壁導電膜３２となる膜を堆積する。続いて、側壁導電膜３２となる膜を、ＲＩＥ法などを用いて異方性エッチングし、下部電極１５の側面、及びバッファ層１４の側面に側壁導電膜３２を形成する。さらに、側壁導電膜３２をマスクとして用いて、導電性酸素バリア膜１３となる膜をパターニング加工して、図３１に示すように、導電性酸素バリア膜１３を形成する。
その後、図７に示すように、前記構造上に層間絶縁膜２４を形成し、上部電極１７上の層間絶縁膜２４に、ＲＩＥ法などを用いて穴を形成する。この穴に導電材料を埋め込み、上部電極１７に電気的に接続されたコンタクトプラグ２５を形成する。さらに、このコンタクトプラグ２５上に配線層２６を形成する。以上により、図７に示した半導体装置が製造できる。
このような製造方法では、リソグラフィ工程は、上部電極１７となる膜、及び強誘電体膜１６となる膜をパターニング加工するときに、１回用いるだけでよいため、製造方法を簡素化できる。さらに、導電性酸素バリア膜１３と下部電極１５とを電気的に接続する側壁導電膜３２において、側壁導電膜３２と導電性酸素バリア膜１３との接触抵抗を低く抑えることができる。
次に、図９に示した第４の実施形態の強誘電体メモリを含む半導体装置の製造方法について述べる。図３２〜図３４は、図９に示した前記第４の実施形態の強誘電体メモリを含む半導体装置の製造方法を示す各工程の断面図である。
図２５の説明にて述べたのと同様の製造方法により、セルトランジスタ、層間絶縁膜１１、及びコンタクトプラグ１２を形成する。
その後、前記コンタクトプラグ１２上及び層間絶縁膜１１上に、導電性酸素バリア膜１３となる膜、及びバッファ層３３となる膜を順に形成する。続いて、前記バッファ層３３となる膜をパターニング加工して、図３２に示すように、所定形状のバッファ層３３を形成する。
次に、バッファ層３３をマスクとして用いて、導電性酸素バリア膜１３となる膜をパターニング加工する。これにより、図３３に示すように、導電性酸素バリア膜１３を形成すると共に、バッファ層３３を横方向に後退させ、導電性酸素バリア膜１３の上面の周辺部を露出させる。
続いて、前記構造上に、すなわちバッファ層３３上、導電性酸素バリア膜１３の上面の周辺部、及び層間絶縁膜１１上に、下部電極３４となる膜、強誘電体膜１６となる膜、及び上部電極１７となる膜を順に堆積する。上部電極１７となる膜、及び強誘電体膜１６となる膜をパターニング加工して、図３３に示すように、上部電極１７、及び強誘電体膜１６を形成する。
さらに、前記構造上に、すなわち上部電極１７の上面及び側面、強誘電体膜１６の側面、及び下部電極１５となる膜上に、絶縁膜３１となる膜を堆積する。続いて、絶縁膜３１となる膜の上面をマスク材で保護し、ＲＩＥ法などを用いて異方性エッチングして、図３４に示すように、上部電極１７の上面及び側面、強誘電体膜１６の側面、及び下部電極３４上に絶縁膜３１を形成すると共に、層間絶縁膜１１の上面に存在する下部電極３４を除去する。
その後、図９に示すように、前記構造上に層間絶縁膜２４を形成し、上部電極１７上の層間絶縁膜２４に、ＲＩＥ法などを用いて穴を形成する。この穴に導電材料を埋め込み、上部電極１７に電気的に接続されたコンタクトプラグ２５を形成する。さらに、このコンタクトプラグ２５上に配線層２６を形成する。以上により、図９に示した半導体装置が製造できる。
このような製造方法では、導電性酸素バリア膜１３と下部電極３４とを電気的に接続する側壁導電膜を形成する必要がないため、製造方法を簡素化できる。
次に、図１１に示した第５の実施形態の強誘電体メモリを含む半導体装置の製造方法について述べる。図３５〜図３７は、図１１に示した前記第５の実施形態の強誘電体メモリを含む半導体装置の製造方法を示す各工程の断面図である。
図２５の説明にて述べたのと同様の製造方法により、セルトランジスタ、層間絶縁膜１１、及びコンタクトプラグ１２を形成する。
その後、前記コンタクトプラグ１２上及び層間絶縁膜１１上に、図３５に示すように、導電性酸素バリア膜１３となる膜、及びバッファ層１４となる膜を順に形成する。続いて、バッファ層１４となる膜に、ＲＩＥ法などを用いて導電性酸素バリア膜１３となる膜に達する穴を形成する。
次に、図３６に示すように、バッファ層１４上に下部電極１５となる膜を形成する。このとき、バッファ層１４に形成された穴内に下部電極１５となる膜を埋め込んでコンタクトプラグ３７を形成する。このコンタクトプラグ３７により、下部電極１５と導電性酸素バリア膜１３とを電気的に接続する。さらに、下部電極１５となる膜上に、強誘電体膜１６となる膜、及び上部電極１７となる膜を順に形成する。
続いて、上部電極１７となる膜、強誘電体膜１６となる膜、下部電極１５となる膜、バッファ層１４となる膜、及び導電性酸素バリア膜１３となる膜をパターニング加工して、図３７に示すように、上部電極１７、強誘電体膜１６、下部電極１５、バッファ層１４、及び導電性酸素バリア膜１３を形成する。
その後、図１１に示すように、前記構造上に層間絶縁膜２４を形成し、上部電極１７上の層間絶縁膜２４に、ＲＩＥ法などを用いて穴を形成する。この穴に導電材料を埋め込み、上部電極１７に電気的に接続されたコンタクトプラグ２５を形成する。さらに、このコンタクトプラグ２５上に配線層２６を形成する。以上により、図１１に示した半導体装置が製造できる。
このような製造方法では、導電性酸素バリア膜１３と下部電極１５とを電気的に接続する側壁導電膜を形成する必要がないため、製造方法を簡素化できる。さらに、図９に示した強誘電体キャパシタに比べて、強誘電体キャパシタの面積をより大きくすることができる。
また、前述した各実施形態はそれぞれ、単独で実施できるばかりでなく、適宜組み合わせて実施することも可能である。さらに、前述した各実施形態には種々の段階の発明が含まれており、各実施形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することも可能である。
この発明の第１〜第５の実施形態の半導体装置に用いられる積層膜の断面図である。 この発明の第１の実施形態の強誘電体メモリを含む半導体装置の構造を示す断面図である。 第１の実施形態のＴＣ並列ユニット直列接続型強誘電体メモリを含む半導体装置の構造を示す断面図である。 この発明の第２の実施形態の強誘電体メモリを含む半導体装置の構造を示す断面図である。 第２の実施形態のＴＣ並列ユニット直列接続型強誘電体メモリを含む半導体装置の構造を示す断面図である。 第２の実施形態の変形例のＴＣ並列ユニット直列接続型強誘電体メモリを含む半導体装置の構造を示す断面図である。 この発明の第３の実施形態の強誘電体メモリを含む半導体装置の構造を示す断面図である。 第３の実施形態のＴＣ並列ユニット直列接続型強誘電体メモリを含む半導体装置の構造を示す断面図である。 この発明の第４の実施形態の強誘電体メモリを含む半導体装置の構造を示す断面図である。 第４の実施形態のＴＣ並列ユニット直列接続型強誘電体メモリを含む半導体装置の構造を示す断面図である。 この発明の第５の実施形態の強誘電体メモリを含む半導体装置の構造を示す断面図である。 第５の実施形態のＴＣ並列ユニット直列接続型強誘電体メモリを含む半導体装置の構造を示す断面図である。 この発明の第６〜第１０の実施形態の半導体装置に用いられる積層膜の断面図である。 この発明の第６の実施形態の強誘電体メモリを含む半導体装置の構造を示す断面図である。 第６の実施形態のＴＣ並列ユニット直列接続型強誘電体メモリを含む半導体装置の構造を示す断面図である。 この発明の第７の実施形態の強誘電体メモリを含む半導体装置の構造を示す断面図である。 第７の実施形態のＴＣ並列ユニット直列接続型強誘電体メモリを含む半導体装置の構造を示す断面図である。 第７の実施形態の変形例のＴＣ並列ユニット直列接続型強誘電体メモリを含む半導体装置の構造を示す断面図である。 この発明の第８の実施形態の強誘電体メモリを含む半導体装置の構造を示す断面図である。 第８の実施形態のＴＣ並列ユニット直列接続型強誘電体メモリを含む半導体装置の構造を示す断面図である。 この発明の第９の実施形態の強誘電体メモリを含む半導体装置の構造を示す断面図である。 第９の実施形態のＴＣ並列ユニット直列接続型強誘電体メモリを含む半導体装置の構造を示す断面図である。 この発明の第１０の実施形態の強誘電体メモリを含む半導体装置の構造を示す断面図である。 第１０の実施形態のＴＣ並列ユニット直列接続型強誘電体メモリを含む半導体装置の構造を示す断面図である。 図２に示した前記第１の実施形態の強誘電体メモリを含む半導体装置の製造方法を示す第１工程の断面図である。 図２に示した前記第１の実施形態の強誘電体メモリを含む半導体装置の製造方法を示す第２工程の断面図である。 図４に示した前記第２の実施形態の強誘電体メモリを含む半導体装置の製造方法を示す第１工程の断面図である。 図４に示した前記第２の実施形態の強誘電体メモリを含む半導体装置の製造方法を示す第２工程の断面図である。 図７に示した前記第３の実施形態の強誘電体メモリを含む半導体装置の製造方法を示す第１工程の断面図である。 図７に示した前記第３の実施形態の強誘電体メモリを含む半導体装置の製造方法を示す第２工程の断面図である。 図７に示した前記第３の実施形態の強誘電体メモリを含む半導体装置の製造方法を示す第３工程の断面図である。 図９に示した前記第４の実施形態の強誘電体メモリを含む半導体装置の製造方法を示す第１工程の断面図である。 図９に示した前記第４の実施形態の強誘電体メモリを含む半導体装置の製造方法を示す第２工程の断面図である。 図９に示した前記第４の実施形態の強誘電体メモリを含む半導体装置の製造方法を示す第３工程の断面図である。 図１１に示した前記第５の実施形態の強誘電体メモリを含む半導体装置の製造方法を示す第１工程の断面図である。 図１１に示した前記第５の実施形態の強誘電体メモリを含む半導体装置の製造方法を示す第２工程の断面図である。 図１１に示した前記第５の実施形態の強誘電体メモリを含む半導体装置の製造方法を示す第３工程の断面図である。
符号の説明
１１…層間絶縁膜、１２…コンタクトプラグ、１３…導電性酸素バリア膜、１４、１４Ａ、１４Ｂ…バッファ層、１５、１５Ａ、１５Ｂ…下部電極、１６、１６Ａ、１６Ｂ…強誘電体膜、１７、１７Ａ、１７Ｂ…上部電極、１８…シリコン半導体基板、１９、１９Ａ、１９Ｂ、１９Ｃ…ソース／ドレイン領域、２０、２０Ａ、２０Ｂ…ゲート絶縁膜、２１、２１Ａ、２１Ｂ…ゲート電極、２２…側壁絶縁膜、２３…側壁導電膜、２４…層間絶縁膜、２５、２５Ａ、２５Ｂ…コンタクトプラグ、２６…配線層、２７Ａ、２７Ｂ…コンタクトプラグ、２８Ａ、２８Ｂ…配線層、２９Ａ、２９Ｂ…コンタクトプラグ、３０Ａ、３０Ｂ…配線層、３１、３１Ａ、３１Ｂ…絶縁膜、３２側壁導電膜、３３、３３Ａ、３３Ｂ…バッファ層、３４、３４Ａ、３４Ｂ…下部電極、３５、３５Ａ、３５Ｂ…絶縁性酸素バリア膜、３６…絶縁性酸素バリア膜、３７…コンタクトプラグ

Claims (5)

  1. 半導体基板上に形成され、ソース／ドレイン領域を含むトランジスタと、
    前記ソース／ドレイン領域上に形成されたプラグ電極と、
    前記プラグ電極上に形成された導電膜と、
    前記導電膜上に形成された第１の絶縁膜と、
    前記第１の絶縁膜上に形成された下部電極と、
    前記下部電極上に形成された強誘電体膜と、
    前記強誘電体膜上に形成された上部電極と、
    を具備することを特徴とする半導体装置。
  2. 半導体基板の表面領域に形成された第１のソース／ドレイン領域と、
    前記半導体基板の表面領域に、前記第１のソース／ドレイン領域と離隔して形成された第２のソース／ドレイン領域と、
    前記第１のソース／ドレイン領域と前記第２のソース／ドレイン領域との間の前記半導体基板上に形成された第１のゲート絶縁膜と、
    前記第１のゲート絶縁膜上に形成された第１のゲート電極と、
    前記第１のソース／ドレイン領域、第２のソース／ドレイン領域、及びゲート電極を覆うように、前記半導体基板上に形成された層間絶縁膜と、
    前記第１のソース／ドレイン領域上の前記層間絶縁膜内に形成され、前記第１のソース／ドレイン領域に電気的に接続されたプラグ電極と、
    前記プラグ電極上に形成され、前記プラグ電極に電気的に接続された導電膜と、
    前記導電膜上に形成された第１の絶縁膜と、
    前記第１の絶縁膜上に形成された下部電極と、
    前記下部電極上に形成された第１、第２の強誘電体膜と、
    前記第１の強誘電体膜上に形成され、前記第２のソース／ドレイン領域に電気的に接続された第１の上部電極と、
    前記第２の強誘電体膜上に形成された第２の上部電極と、
    を具備することを特徴とする半導体装置。
  3. 前記下部電極の側面、前記第１の絶縁膜の側面、及び前記導電膜の上面に形成された側壁導電膜をさらに具備することを特徴とする請求項１または２に記載の半導体装置。
  4. 前記下部電極は、前記導電膜の上面の周辺部分に接触していることを特徴とする請求項１または２に記載の半導体装置。
  5. 前記第１の絶縁膜に形成された穴に埋め込まれ、前記導電膜と前記下部電極とを電気的に接続するプラグ電極をさらに具備することを特徴とする請求項１または２に記載の半導体装置。
JP2004074457A 2004-03-16 2004-03-16 半導体装置及びその製造方法 Abandoned JP2005268288A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2004074457A JP2005268288A (ja) 2004-03-16 2004-03-16 半導体装置及びその製造方法
US10/960,029 US20050205910A1 (en) 2004-03-16 2004-10-08 Semiconductor device having ferroelectric memory and manufacturing method of the semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2004074457A JP2005268288A (ja) 2004-03-16 2004-03-16 半導体装置及びその製造方法

Publications (1)

Publication Number Publication Date
JP2005268288A true JP2005268288A (ja) 2005-09-29

Family

ID=34985321

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004074457A Abandoned JP2005268288A (ja) 2004-03-16 2004-03-16 半導体装置及びその製造方法

Country Status (2)

Country Link
US (1) US20050205910A1 (ja)
JP (1) JP2005268288A (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007096178A (ja) * 2005-09-30 2007-04-12 Toshiba Corp 半導体装置およびその製造方法
JP2007242930A (ja) * 2006-03-09 2007-09-20 Seiko Epson Corp 強誘電体メモリ装置の製造方法及び強誘電体メモリ装置
JP2007250632A (ja) * 2006-03-14 2007-09-27 Seiko Epson Corp 強誘電体メモリ装置、強誘電体メモリ装置の製造方法
JP2008135619A (ja) * 2006-11-29 2008-06-12 Seiko Epson Corp 強誘電体メモリ装置とその製造方法

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2006134663A1 (ja) * 2005-06-17 2006-12-21 Fujitsu Limited 半導体装置及びその製造方法
JP4617227B2 (ja) * 2005-09-01 2011-01-19 富士通セミコンダクター株式会社 強誘電体メモリ装置およびその製造方法
KR100718137B1 (ko) * 2005-09-05 2007-05-14 삼성전자주식회사 3차원 강유전체 커패시터와 이를 포함하는 불휘발성 메모리소자와 그 제조 방법
JP4859840B2 (ja) * 2005-10-03 2012-01-25 富士通セミコンダクター株式会社 強誘電体メモリ装置およびその製造方法、半導体装置の製造方法
US8350335B2 (en) * 2007-04-18 2013-01-08 Sony Corporation Semiconductor device including off-set spacers formed as a portion of the sidewall
JP4427563B2 (ja) * 2007-06-12 2010-03-10 株式会社東芝 半導体装置の製造方法
US10475738B2 (en) * 2016-12-27 2019-11-12 United Microelectronics Corp. Multi-threshold voltage semiconductor device
US20210408117A1 (en) * 2020-06-29 2021-12-30 Taiwan Semiconductor Manufacturing Company Limited Multi-gate selector switches for memory cells and methods of forming the same

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3452800B2 (ja) * 1997-06-30 2003-09-29 ヒュンダイ エレクトロニクス インダストリーズ カムパニー リミテッド 高集積記憶素子およびその製造方法
KR100395766B1 (ko) * 2001-02-12 2003-08-25 삼성전자주식회사 강유전체 기억 소자 및 그 형성 방법

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007096178A (ja) * 2005-09-30 2007-04-12 Toshiba Corp 半導体装置およびその製造方法
JP2007242930A (ja) * 2006-03-09 2007-09-20 Seiko Epson Corp 強誘電体メモリ装置の製造方法及び強誘電体メモリ装置
JP2007250632A (ja) * 2006-03-14 2007-09-27 Seiko Epson Corp 強誘電体メモリ装置、強誘電体メモリ装置の製造方法
JP2008135619A (ja) * 2006-11-29 2008-06-12 Seiko Epson Corp 強誘電体メモリ装置とその製造方法

Also Published As

Publication number Publication date
US20050205910A1 (en) 2005-09-22

Similar Documents

Publication Publication Date Title
JP3759859B2 (ja) 半導体装置およびその製造方法
US7667252B2 (en) Semiconductor nonvolatile storage element and method of fabricating the same
JP2009129972A (ja) 強誘電体メモリ装置およびその製造方法
JP2009065089A (ja) 半導体装置及びその製造方法
JP6299114B2 (ja) 半導体装置及び半導体装置の製造方法
JP2009071022A (ja) 半導体装置の製造方法、及び半導体装置
JP2005268288A (ja) 半導体装置及びその製造方法
JP4280006B2 (ja) 半導体装置
JP4400626B2 (ja) 半導体装置及び半導体装置の製造方法
KR100534985B1 (ko) 반도체장치 및 그 제조방법
KR20010086354A (ko) 용량소자를 구비한 반도체장치 및 그 제조방법
JP2003086771A (ja) 容量素子、半導体記憶装置及びその製造方法
JP3795882B2 (ja) 半導体装置およびその製造方法
JP2002203948A (ja) 半導体装置
WO2000046856A1 (fr) Condensateur et son procede de fabrication
JP3906215B2 (ja) 半導体装置
JP3972128B2 (ja) 半導体装置およびその製造方法
JP2008235815A (ja) 不揮発性記憶装置
KR20030019273A (ko) 반도체 집적 회로 장치 및 그 제조방법
JP2005129852A (ja) 半導体装置
JP4002882B2 (ja) 容量素子、半導体記憶装置及びその製造方法
JP2005327989A (ja) 半導体装置及びその製造方法
JP2006253194A (ja) 半導体装置およびその製造方法
JP3967315B2 (ja) 容量素子、半導体記憶装置及びその製造方法
JP2023112910A (ja) 半導体装置および半導体装置の製造方法

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20070419

A762 Written abandonment of application

Free format text: JAPANESE INTERMEDIATE CODE: A762

Effective date: 20070611