KR100718137B1 - 3차원 강유전체 커패시터와 이를 포함하는 불휘발성 메모리소자와 그 제조 방법 - Google Patents
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Abstract
3차원 강유전체 커패시터와 이를 포함하는 불휘발성 메모리 소자와 그 제조 방법에 관해 개시되어 있다. 여기서 본 발명은 트랜치형 하부전극과, 상기 하부전극 둘레에 형성된 층간 절연층, 예컨대 SiO2층과, 상기 층간 절연층 상에 형성된 확산 방지막과, 상기 하부전극 및 상기 확산 방지막 상에 형성된 강유전층(PZT층) 및 상기 강유전층 상에 형성된 상부전극을 포함하고, 상기 확산 방지막은 Pb를 포함하지 않는 페로브스카이트 결정 구조를 갖는 절연막인 것을 특징으로 하는 강유전체 커패시터와 이를 포함하는 불휘발성 메모리 소자 및 그 제조 방법을 제공한다.
Description
도 1 내지 도 5는 본 발명의 제1 내지 제5 실시예에 의한 불휘발성 메모리 소자의 단면도들이다.
도 6은 본 발명의 실시예에 의한 불휘발성 메모리 소자에서 확산 방지막이 존재하지 않을 때의 Pb와 Si의 상호 확산 정도를 가늠할 수 있는 SIMS 데이터를 나타낸 그래프이다.
도 7은 본 발명의 실시예에 의한 불휘발성 메모리 소자에서 확산 방지막이 SiN막일 때, Pb와 Si의 상호 확산 정도를 가늠할 수 있는 SIMS 데이터를 나타낸 그래프이다.
도 8은 본 발명의 실시예에 의한 불휘발성 메모리 소자에서 확산 방지막이 Al2O3막일 때, Pb와 Si의 상호 확산 정도를 가늠할 수 있는 SIMS 데이터를 나타낸 그래프이다.
도 9는 본 발명의 실시예에 의한 불휘발성 메모리 소자에서 확산 방지막이 없을 때의 Pb 확산 정도와 확산 방지막이 존재할 때 확산 방지막의 종류에 따른 Pb 확산 정도를 가늠할 수 있는 SIMS 데이터를 나타낸 그래프이다.
도 10 내지 도 15는 본 발명의 제1 실시예에 의한 메모리 소자의 제조 방법을 단계별로 나타낸 단면도들이다.
*도면의 주요부분에 대한 부호의 설명*
40:기판 42s, 42d:제1 및 제2 불순물 영역
44:게이트 적층물 46:제1 층간 절연층
48:도전성 플러그 50:오믹 콘택층
52, 84:제2 층간 절연층 54, 62, 73:확산 방지막
56:하부전극 58:PZT층
60:상부전극 62a, 62b:제1 및 제2 확산 방지막
h1:콘택홀 v1:비어홀
1. 발명의 분야
본 발명은 반도체 메모리 소자에 관한 것으로써, 보다 자세하게는 3차원 강유전체 커패시터와 이를 포함하는 불휘발성 메모리 소자와 그 제조 방법에 관한 것이다.
2. 관련 기술의 설명
반도체 장치의 제조 과정에서 부딪치는 장애 중 하나는 물질의 상호 확산에 따른 부작용이다.
이러한 물질의 상호 확산은 반도체 장치를 구성하는 요소를 이루는 물질 자체의 계면 특성이나 반도체 장치의 제조 공정 중 고온 공정에 기인한다.
최근, 차세대 반도체 메모리 소자로서 자기 램(MRAM)과 상전이 램(PRAM)등과 함께 강유전체 램(FRAM)에 대한 관심이 고조되고 있다. 또한, 고집적을 위해 FRAM에 포함된 강유전체 커패시터을 다양한 구조로 변형하려는 시도가 이루어지고 있는데, 이 과정에서 부딪치는 문제의 하나가 PZT층의 Pb와 하부막의 Si의 상호 확산에 따른 PZT층 내에서 Pb 농도의 감소이다.
PZT층 내에서 Pb의 농도가 감소될 경우, PZT층의 결정 구조는 페로브스카이트(perovskite) 구조에서 파이로클로레(pyrochlore) 구조로 바뀌게 된다. 이와 같이 결정 구조가 바뀌면, PZT층에서 정상적인 분극 특성은 사라지게 되므로, 결정 구조가 바뀐 PZT층은 강유전체로서 소용 가치가 없게 된다. 또한, 이러한 결정 구조 변경이 PZT층의 국소 영역으로 제한된다고 하더라도, 정상적인 강유전체로 사용될 수 있는 PZT층의 영역은 줄어들기 때문에, 결국 강유전체 커패시터의 유효 면적은 감소하게 된다.
따라서, 본 발명이 이루고자하는 기술적 과제는 상술한 종래 기술의 문제점을 개선하기 위한 것으로서, Pb와 Si의 상호 확산을 방지하거나 최소화할 수 있는 강유전체 커패시터를 제공함에 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 이러한 강유전체 커패시터를 포함하는 불휘발성 메모리 소자를 제공함에 있다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 상기 불휘발성 메모리 소자의 제조 방법을 제공함에 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 하부전극과, 상기 하부전극 둘레에 형성된 층간 절연층과, 상기 층간 절연층 상에 형성된 확산 방지막과, 상기 하부전극 및 상기 확산 방지막 상에 형성된 강유전층 및 상기 강유전층 상에 형성된 상부전극을 포함하는 것을 특징으로 하는 강유전체 커패시터를 제공한다.
이러한 커패시터에서 상기 하부전극은 트랜치 구조일 수 있다. 그리고 상기 강유전층은 PZT층이고, 상기 확산 방지막은 SiO2막을 제외한 절연막일 수 있다. 이때, 상기 절연막은 SiN막, TiO2막, SiON막 및 Al2O3막 중 적어도 어느 하나일 수 있다. 또한, 상기 절연막은 Pb를 포함하지 않는 페로브스카이트(perovskite) 결정 구조를 갖는 것일 수 있다. 또한, 상기 확산 방지막은 제1 및 제2 확산 방지막을 포함할 수 있는데, 여기서 상기 제1 확산 방지막은 SiN막, TiO2막, SiON막 및 Al2O3막 중 어느 하나일 수 있고, 상기 제2 확산 방지막은 Pb를 포함하지 않는 페로브스카이트 결정 구조를 갖는 절연막일 수 있다. 이 경우에 상기 절연막은 BST막 또는 LiNbO3막일 수 있다.
본 발명은 또한 상기 기술적 과제를 달성하기 위하여, 트랜치 구조의 하부전극과, 상기 하부전극 둘레에 형성되어 있고, SiO2를 제외한 절연물질로 형성된 층간 절연층과, 상기 하부전극 및 상기 층간 절연층 상에 형성된 강유전층과, 상기 강유전층 상에 형성된 상부전극을 포함하는 것을 특징으로 하는 강유전체 커패시터 를 제공한다.
이러한 커패시터에서 상기 강유전층은 PZT층일 수 있고, 상기 층간 절연층은 SiN층, TiO2층, SiON층 및 Al2O3층 중 적어도 어느 하나일 수 있다. 그리고 상기 층간 절연층과 상기 강유전층사이에 페로브스카이트 결정 구조를 갖되, Pb는 포함하지 않는 절연층이 더 구비될 수 있다. 이때, 절연층은 BST층 또는 LiNbO3층일 수 있다.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명은 스위칭 소자와 강유전체 커패시터를 포함하고, 상기 스위칭 소자와 상기 강유전체 커패시터의 연결 수단을 포함하는 불휘발성 메모리 소자에 있어서, 상기 강유전체 커패시터는 상기 기술적 과제를 달성하기 위해 첫 번째로 제공한 것과 같은 것을 특징으로 하는 불휘발성 메모리 소자를 제공한다.
이러한 메모리 소자에서 상기 강유전체 커패시터의 세부 구성물은 상술한 바와 같을 수 있다.
본 발명은 또한 상기 다른 기술적 과제를 달성하기 위하여, 스위칭 소자와 강유전체 커패시터를 포함하고, 상기 스위칭 소자와 상기 강유전체 커패시터의 연결 수단을 포함하는 불휘발성 메모리 소자에 있어서, 상기 강유전체 커패시터는 상기 기술적 과제를 달성하기 위해 두 번째로 제공한 것과 같은 것을 특징으로 하는 불휘발성 메모리 소자를 제공한다.
이러한 메모리 소자에서 상기 강유전체 커패시터의 세부 구성물은 상술한 바와 같을 수 있다.
상기 또 다른 기술적 과제를 달성하기 위하여, 본 발명은 기판에 트랜지스터를 형성하는 제1 단계, 상기 기판 상에 상기 트랜지스터를 덮는 제1 층간 절연층을 형성하는 제2 단계, 상기 제1 층간 절연층에 상기 트랜지스터의 드레인 영역이 노출되는 콘택홀을 형성하는 제3 단계, 상기 콘택홀에 도전성 플러그를 채우는 제4 단계, 상기 제1 층간 절연층 상에 상기 도전성 플러그를 덮는 제2 층간 절연층 및 확산 방지막을 순차적으로 적층하는 제5 단계, 상기 제2 층간 절연층 및 상기 확산 방지막을 포함하는 적층물에 상기 도전성 플러그가 노출되는 비어홀을 형성하는 제6 단계, 상기 비어홀의 측면 및 바닥에 하부전극을 형성하는 제7 단계, 상기 확산 방지막 상에 상기 비어홀 안의 상기 하부전극을 덮는 강유전층을 형성하는 제8 단계 및 상기 강유전층 상에 상부전극을 형성하는 제9 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 소자의 제조 방법을 제공한다.
이 제조 방법에서, 상기 제2 층간 절연층은 SiO2층 및 SiN층 중 어느 하나로 형성하고, 상기 강유전층은 PZT층으로 형성할 수 있다. 그리고 상기 확산 방지막은 SiN막, TiO2막, SiON막 및 Al2O3막 중 어느 하나일 수 있다. 또한, 상기 확산 방지막은 Pb를 포함하지 않는 페로브스카이트 결정 구조를 갖는 절연막일 수도 있다.
또한, 상기 확산 방지막은 제1 및 제2 확산 방지막을 순차적으로 적층하여 형성할 수도 있다.
또한, 상기 제7 단계는 상기 확산 방지막 상에 상기 비어홀의 측면 및 바닥을 덮는 하부전극을 형성하는 단계, 상기 하부전극을 상기 확산 방지막이 노출될 때까지 연마하는 단계를 더 포함할 수 있다.
또한, 상기 제1 및 제2 층간 절연층 사이에 상기 도전성 플러그를 덮는 오믹 콘택층을 더 형성하고, 상기 비어홀은 상기 오믹 콘택층이 노출되도록 형성할 수 있다.
본 발명은 또한 상기 또 다른 기술적 과제를 달성하기 위하여, 기판에 트랜지스터를 형성하는 제1 단계, 상기 기판 상에 상기 트랜지스터를 덮는 제1 층간 절연층을 형성하는 제2 단계, 상기 제1 층간 절연층에 상기 트랜지스터의 드레인 영역이 노출되는 콘택홀을 형성하는 제3 단계, 상기 콘택홀에 도전성 플러그를 채우는 제4 단계, 상기 제1 층간 절연층 상에 상기 도전성 플러그를 덮는 제2 층간 절연층을 형성하는 제5 단계, 상기 제2 층간 절연층에 상기 도전성 플러그가 노출되는 비어홀을 형성하는 제6 단계, 상기 비어홀의 측면 및 바닥에 하부전극을 형성하는 제7 단계, 상기 제2 층간 절연층 상에 상기 비어홀 안의 상기 하부전극을 덮는 강유전층을 형성하는 제8 단계 및 상기 강유전층 상에 상부전극을 형성하는 제9 단계를 포함하되, 상기 제2 층간 절연층은 SiO2를 제외한 절연 물질로 형성하는 것을 특징으로 하는 불휘발성 메모리 소자의 제조 방법을 제공한다.
이러한 제조 방법에서, 상기 제2 층간 절연층은 SiN층, SiON층, Al2O3층, TiO2층 중 어느 하나로 형성하고, 상기 강유전층은 PZT층으로 형성할 수 있다.
상기 제7 단계는 상기 제2 층간 절연층 상에 상기 비어홀의 측면 및 바닥을 덮는 하부전극을 형성하는 단계와 상기 하부전극을 상기 제2 층간 절연층이 노출될 때까지 연마하는 단계를 더 포함할 수 있다.
이러한 본 발명을 이용하면, Pb와 Si의 상호 확산을 방지할 수 있고, 확산되 더라도 그 정도는 무시할 수 있다. 이에 따라 Pb와 Si의 상호 확산과 반응에 기인하여 PZT층 내에서 Pb 농도가 감소되는 것을 방지할 수 있는 바, PZT층의 국소 상 변화를 방지하여 PZT층과 하부전극사이에 유효 면적이 감소되는 것을 방지할 수 있다. 따라서 본 발명의 메모리 소자를 고집적하더라도 본 발명의 메모리 소자의 강유전체 커패시터는 메모리 소자의 정상 동작에 필요한 충분한 정전용량(capacitance)을 확보할 수 있다. 또한, 본 발명의 메모리 소자에서와 같이 확산 방지막이 존재할 경우, Pb와 Si의 상호 확산을 고려할 필요가 없으므로, PZT층의 증착과 관련된 불안정성을 해소할 수 있다. 또한, 하부전극이 형성되는 비어홀(v1)은 제2 층간 절연층과 확산 방지막을 순차적으로 적층한 후에 형성되는 바, 확산 방지막을 2개 이상 증착하더라도 그에 따른 마스크 수는 증가되지 않는다.
이하, 본 발명의 실시예에 의한 강유전체 커패시터와 이를 포함하는 불휘발성 메모리 소자와 그 제조 방법을 첨부된 도면들을 참조하여 상세하게 설명한다. 이 과정에서 도면에 도시된 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되게 도시된 것이다.
본 발명의 실시예에 의한 불휘발성 메모리 소자를 설명하면서 본 발명의 실시예에 의한 강유전체 커패시터(이하, 본 발명의 커패시터)도 함께 설명한다.
<제1 실시예>
도 1을 참조하면, 본 발명의 제1 실시예에 의한 불휘발성 메모리 소자(이하, 제1 메모리 소자)는 기판(40)에 기판(40)의 표면으로부터 주어진 깊이를 갖는 제1 및 제2 불순물 영역(42s, 42d)이 존재한다. 기판(40)에 도핑된 불순물과 반대되는 형태의 불순물이 도핑된 제1 및 제2 불순물 영역(42s, 42d)은 이격되어 있고, 어느 하나는 소오스 영역일 수 있고, 다른 하나는 드레인 영역일 수 있다. 제1 및 제2 불순물 영역(42s, 42d)사이의 기판(40) 상에 게이트 적층물(44)이 존재한다. 게이트 적층물(44)은 게이트 산화막, 게이트 전극, 스페이서 등을 포함할 수 있다. 제1 및 제2 불순물 영역(42s, 42d)과 게이트 적층물(44)은 스위칭 소자의 하나인 전계 효과 트랜지스터를 구성한다. 기판(40) 상에 상기 전계 효과 트랜지스터를 덮는 제1 층간 절연층(46)이 존재한다. 제1 층간 절연층(46)에 제2 불순물 영역(42d)이 노출되는 콘택홀(h1)이 형성되어 있다. 콘택홀(h1)은 도전성 플러그(48)로 채워져 있다. 제1 층간 절연층(46) 상으로 도전성 플러그(48)의 상부면을 덮는 오믹 콘택층(50)이 존재한다. 오믹 콘택층(50)은 도 5에 도시한 바와 같이 도전성 플러그(48)의 상부면에만 존재할 수도 있다. 오믹 콘택층(50)은, 예를 들면 TiAlN층일 수 있다. 오믹 콘택층(50) 상에 두꺼운 제2 층간 절연층(52)이 존재한다. 제2 층간 절연층(52)은, 예를 들면 이산화 규소(SiO2)층일 수 있다. 제2 층간 절연층(52)의 상부면에 확산 방지막(54)이 존재한다. 확산 방지막(54)은 SiO2를 포함하지 않는 절연막, 예를 들면 질화막(SiN), 이산화 티타늄막(TiO2), 실리콘 옥시 나이트라이드막(SiON) 또는 산화 알루미늄막(Al2O3)일 수 있다. 제2 층간 절연층(52)과 확산 방지막(54)을 포함하는 적층물에 오믹 콘택층(50)이 노출되는 비어홀(v1)이 형성되어 있다. 비어홀(v1)의 측면과 바닥은 하부전극(56)으로 덮여 있다. 하부전극(56)은 귀금속, 예를 들면 이리듐(Ir)으로 형성된 전극일 수 있다. 비어홀(v1)의 하부전극(56) 안쪽면은 소정 두께의 PZT층(58)으로 덮여 있다. PZT층(58)은 확산 방지막 (54) 상으로 확장되어 있다. PZT층(58) 대신에 다른 강유전층이 사용될 수 있다. PZT층(58) 상에 비어홀(v1)의 PZT층(58) 안쪽을 채우는 상부전극(60)이 존재한다. 상부전극(60)은 하부전극(56)과 동일한 귀금속, 예컨대 Ir로 형성된 전극일 수 있으나, 하부전극(56)과 다른 귀금속으로 된 전극일 수 있다. 하부전극(56), PZT층(58) 및 상부전극(60)은 강유전체 커패시터를 구성한다.
제2 층간 절연층(52)과 확산 방지막(54)을 포함하는 적층물에 형성된 비어홀(v1)은 제1 및 제2 층간 절연층(46, 52)을 포함하는 적층물의 관점에서 보면 트랜치가 된다. 그러므로 비어홀(v1)에 형성된 상기 강유전체 커패시터는 트랜치 구조를 갖게 된다.
<제2 실시예>
본 발명의 제2 실시예에 의한 불휘발성 메모리 소자(이하, 제2 메모리 소자)는 대부분의 구성이 도 1에 도시한 상기 제1 메모리 소자와 동일하다.
그러나 상기 제2 메모리 소자는 도 2에 도시한 바와 같이 층간 절연층(52)과 PZT층(58)사이에 복층의 확산 방지막(62)을 구비한다. 복층의 확산 방지막(62)은 순차적으로 적층된 제1 및 제2 확산 방지막(62a, 62b)을 포함한다. 제1 확산 방지막(62a)은 상기 제1 메모리 소자의 확산 방지막(도 1의 54)과 동일할 수 있다. 그리고 제2 확산 방지막(62b)은 PZT층(58)과 동일한 결정 구조, 곧 페로브스카이트 구조를 가지면서 Pb는 함유하지 않는 강유전막, 예를 들면 BST막 혹은 LiNbO3막일 수 있다.
<제3 실시예>
제3 실시예에 의한 불휘발성 메모리 소자(이하, 제3 메모리 소자)는 도 3에서 볼 수 있듯이 대부분의 구성이 상기 제1 메모리 소자와 동일하고, 확산 방지막(73)도 단일막이다.
그러나 상기 제3 메모리 소자의 확산 방지막(73)은 상기 제1 메모리 소자의 확산 방지막(54)이 아니라 상기 제2 메모리 소자의 제2 확산 방지막(도 2의 62b)과 동일한 것이다.
<제4 실시예>
본 발명의 제4 실시예에 의한 불휘발성 메모리 소자(이하, 제4 메모리 소자)는 도 4에 도시한 바와 같이, 확산 방지막이 없이 제2 층간 절연층(84)과 PZT층(58)이 직접 접촉되어 있다. 이때, 제2 층간 절연층(84)은 SiO2를 제외한 절연물질로 형성된 절연층, 예를 들면 SiN층 혹은 Al2O3층일 수 있다. 따라서 상기 제4 메모리 소자에서 제2 층간 절연층(84)은 확산 방지막 역할도 겸하는 것으로 볼 수 있다. 제2 층간 절연층(84)과 PZT층(58)사이에는 페로브스카이트 결정구조를 갖되, Pb는 포함하지 않는 절연층, 예를 들면 BST층이나 LiNbO3층이 더 구비될 수 있다.
<제5 실시예>
본 발명의 제5 실시예에 의한 불휘발성 메모리 소자(이하, 제5 메모리 소자)는 대부분이 상기 제1 메모리 소자와 동일하다. 그러나 도 5에서 볼 수 있듯이, 상기 제5 메모리 소자는 오믹 콘택층(50)이 도전성 플러그(48)의 상부면 상에만 존재한다. 상기 제5 메모리 소자의 이러한 특징은 상기 제2 내지 제4 메모리 소자에도 적용될 수 있다.
상술한 본 발명의 메모리 소자들에서 확산 방지막(54)의 존재 여부에 따른 효과는 제2 층간 절연층(52), 확산 방지막(54) 및 PZT층(58)이 순차적으로 적층된 적층물을 스퍼터링 방식을 이용하여 PZT층(58)의 상부면에서부터 제2 층간 절연층(52)의 하부면을 향해 주어진 두께만큼씩 순차적으로 제거하고, 제거된 부분에 대한 질량 분석을 순차적으로 실시하는 SIMS(Secondary Ion Mass Spectroscopy)분석을 통해서 알 수 있다.
상기 SIMS 분석을 통해서 상기 적층물의 상부면, 곧 PZT층(58)의 상부면과 상기 적층물의 하부면, 곧 제2 층간 절연층(52)의 하부면사이에 존재하는 물질의 성분을 분석할 수 있다. 이러한 성분 분석을 통해서 상기 적층물의 PZT층(58)으로 확산된 물질 성분의 양, 예컨대 Si의 양을 알 수 있고, 제2 층간 절연층(52)으로 확산된 Pb의 양을 알 수 있다.
상기 SIMS 분석에서 상기 적층물에 대한 스퍼터링 시간이 길수록 상기 적층물의 두께는 얇아지게 된다.
도 6 내지 도 8은 상기 적층물에 대한 SIMS 데이터를 보여준다.
도 6은 상기 적층물에서 확산 방지막(54)이 없고, 제2 층간 절연층(52)이 이산화 규소(SiO2)막일 때, 곧 PZT층(58)이 제2 층간 절연층(52)과 직접 접촉되는 경우에 PZT층(58)의 Pb 성분과 제2 층간 절연층(52)의 Si 성분이 상호 어느 정도 확산되는지, 그리고 PZT층(58)과 제2 층간 절연층(52)의 다른 성분에 대한 상호 확산 정도를 보여준다.
도 6에서 제1 내지 제5 그래프(G1-G5)는 각각 티타늄(Ti), 납(Pb), 지르코늄 (Zr), 실리콘(Si) 및 실리콘 산화막(SiO)에 대한 SIMS 데이터를 나타낸 그래프들이다.
도 6에서 수직선(L)은 PZT층(58)과 제2 층간 절연층(52)의 경계를 나타낸다. 그리고 도 6에서 수직선(L) 좌측 영역은 PZT층(58)에 대응되고, 우측 영역은 제2 층간 절연층(52)에 대응된다. 또한, 도 6에서 d1과 d2는 각각 수직선(L)을 기점으로 측정된 Pb와 Si의 상호 확산길이를 나타낸다.
도 6에서와 같이 PZT층(58)의 Pb와 제2 층간 절연층(52)의 Si가 상호 깊이 확산되는 경우, Pb와 Si의 반응에 따라 PZT층(58)에서 Pb의 농도가 낮아진다. 이 결과, PZT층(58)의 Si가 확산된 영역은 상(phase)이 페로브스카이트에서 파이로클로레(pyrochlore)로 바뀌게 된다. PZT층(58)에서 이와 같이 상이 달라진 영역은 페로브스카이트 상일 때와 같은 정상적인 분극 특성을 나타내지 않는다. 더욱이 이러한 영향은 PZT층(58)의 제2 층간 절연층(52)과 직접 접촉되지 않는 영역으로 확장될 수도 있다. 이렇게 되면 강유전체 커패시터의 유효 면적이 좁아지게 되므로, 강유전체 커패시터를 트랜치 구조와 같이 3차원 형태로 형성하더라도 유효 면적의 증가 효과는 크지 않게 된다.
그러나 상기 적층물과 같이 PZT층(58)과 제2 층간 절연층(52)사이에 확산 방지막(54)이 구비된 경우, Pb와 Si의 상호 확산은 도 6에 비해 무시할 정도가 된다.
이러한 사실은 확산 방지막(54)의 종류에 따른 Pb와 Si의 상호 확산 정도를 보여주는 7 및 도 8에서 알 수 있다.
도 7은 확산 방지막(54)이 SiN막일 때의 SIMS 데이터를 보여주고, 도 8은 확 산 방지막(54)이 Al2O3막일 때의 SIMS 데이터를 보여준다.
먼저, 도 7을 참조하면, 제1 내지 제5 그래프(G11-G55)는 각각 티타늄(Ti), 납(Pb), 지르코늄(Zr), 실리콘(Si) 및 질화막(SiN)에 대한 SIMS 데이터를 나타낸 그래프들이다. 그리고 수직선(L1)은 PZT층과 SiN으로 된 확산 방지막(54)의 경계를 나타낸다. 수직선(L1) 좌측 영역은 PZT층(58)의 영역이고, 우측 영역은 확산 방지막(54)과 제2 층간 절연층(52) 영역이다.
도 7의 제2 그래프(G22), 제4 그래프(G44) 및 제5 그래프(G55)를 비교하면, 납(Pb)의 세기는 좌측에서 우측으로 수직선(L1)을 지나면서 급격히 떨어지고, 실리콘(Si)의 세기 역시 우측에서 좌측으로 수직선(L1)을 지나면서 급격히 떨어지는 것을 알 수 있다. 질화막(SiN)의 세기도 우측에서 좌측으로 수직선(L1)을 통과하면서 급격히 떨어진다.
도 6과 도 7을 비교하면, 도 7에서 Pb와 Si의 상호 확산거리(d11, d22)는 도 6에서의 Pb와 Si의 상호 확산거리(d1, d2)보다 훨씬 짧다.
다음, 도 8을 참조하면, 제1 내지 제6 그래프(GG1-GG6)는 각각 티타늄(Ti), 납(Pb), 지르코늄(Zr), 실리콘(Si), 알루미늄(Al) 및 산화 알루미늄(AlO)에 대한 SIMS 데이터를 나타낸다. 수직선(L2)은 PZT층(58)과 확산 방지막(54)의 경계를 나타낸다. 또한, 수직선(L2) 좌측 영역은 PZT층(58)에 대응되고, 우측 영역은 확산 방지막(54)에 대응된다.
도 8의 제2 그래프(GG2)와 제4 그래프(GG4)를 참조하면, Pb와 Si의 세기는 모두 수직선(L2)을 통과하면서 급격히 떨어지는 것을 볼 수 있다. 이에 따라 도 8 에서 Pb와 Si의 상호 확산거리(dd1, dd2)는 도 6의 Pb와 Si의 상호 확산거리(d1, d2)와 비교했을 때, 훨씬 짧은 것을 알 수 있다.
도 6의 결과와 도 7 및 도 8의 결과를 통해서, 제2 층간 절연층(52)과 PZT층(58)사이에 확산 방지막(54)이 존재할 때, Pb와 Si의 상호 확산거리는 확산 방지막(54)이 존재하지 않을 때의 확산거리보다 훨씬 짧아진다는 것을 알 수 있다.
도 9는 확산 방지막(54)의 종류에 따른 Pb의 확산을 보여주는 SIMS 데이터이다.
도 9에서 제1 그래프(S1)는 확산 방지막 없을 때의 Pb의 확산 정도를 보여준다. 그리고 제2 내지 제6 그래프(S2-S6)는 각각 확산 방지막(54)이 TiO2막, SiON막, 200Å 두께의 Al2O3막, 100Å 두께의 Al2O3막 및 SiN막일 때의 Pb의 확산 정도를 보여준다. 또한, 도 9에서 수직선(L3)은 제2 내지 제6 그래프(S2-S6)에 대해서 PZT층(58)과 확산 방지막(54)의 경계를 나타내고, 제1 그래프(S1)에 대해서 PZT층(58)과 제2 층간 절연층(52)의 경계를 나타낸다.
도 9의 제1 내지 제6 그래프(S1-S6)를 비교하면, 제3 내지 제6 그래프(S3-S6)의 경우, 수직선(L3)을 지나면서 Pb의 세기는 바로 급격히 낮아짐을 알 수 있다. 이것은 PZT층(58)과 확산 방지막(54)의 경계를 지나면서 Pb의 농도는 무시할 수 있을 정도로 급격히 낮아짐을 의미한다. 또한, 확산 방지막(54)이 TiO2막일 때를 나타내는 제2 그래프(S2)의 경우도 스퍼터링 시간이 600초가 되기 전에 Pb의 세기는 무시할 수 있을 정도로 급격히 낮아짐을 알 수 있다. 그러나 확산 방지막(54)이 존재하지 않는 경우를 나타내는 제1 그래프(S1)의 경우, 스퍼티링 시간이 600초 가 될 때까지도 Pb의 세기는 무시할 수 없을 정도로 높은 것을 알 수 있다.
다음에는 상술한 본 발명의 메모리 소자의 제조 방법을 설명한다. 대표로 상기 제1 메모리 소자에 대한 제조 방법을 도 10 내지 도 15를 참조하여 설명한다. 그리고 상기 제2 내지 제5 메모리 소자의 제조 방법에 대한 설명은 하기될 제1 메모리 소자의 제조 방법과 크게 다르지 않은 바, 생략한다.
도 10을 참조하면, 상기 제1 메모리 소자의 제조 방법(이하, 본 발명의 제조 방법)은 먼저 기판(40)의 주어진 영역 상에 게이트 적층물(44)을 형성한다. 이어서 게이트 적층물(44)을 마스크로 하여 기판(40)에 제1 및 제2 불순물 영역(42s, 42d)을 형성한다. 제1 및 제2 불순물 영역(42s, 42d)은 기판(40)의 도핑 물질로 반대되는 타입의 도전성 불순물을 주입하여 형성할 수 있다. 제1 및 제2 불순물 영역(42s, 42d) 중 하나는 소오스 영역으로, 나머지는 드레인 영역으로 사용된다. 이렇게 해서, 기판(40)에 스위칭 소자 역할을 하는 전계 효과 트랜지스터가 형성된다. 상기 전계 효과 트랜지스터를 형성한 후, 기판(40) 상에 상기 트랜지스터를 덮는 제1 층간 절연층(46)을 형성한다. 이어서 통상적인 사진 및 식각 공정을 이용하여 제1 층간 절연층(46)에 제2 불순물 영역(42d)이 노출되는 콘택홀(h1)을 형성한다. 콘택홀(h1)은 도 11에 도시한 바와 같이 도전성 플러그(48)로 채운다. 도전성 플러그(48)는 제2 불순물 영역(42d)과 오믹 콘택을 이룰 수 있는 물질, 예를 들면 도핑된 폴리 실리콘으로 형성할 수 있다.
계속해서, 도 12를 참조하면, 제1 층간 절연층(46) 상에 도전성 플러그(48)의 상부면을 덮는 오믹 콘택층(50)을 형성한다. 오믹 콘택층(50)은, 예를 들면 TiAlN층으로 형성할 수 있다. 오믹 콘택층(50)은 단층 혹은 복층으로 형성할 수도 있다. 또한, 오믹 콘택층(50)은 도 5에 도시된 바와 같이 도전성 플러그(48) 상부면에만 형성할 수도 있다. 또한, 도전성 플러그(48)와 후속 공정에서 형성될 하부전극(도 13의 56)이 오믹 콘택을 이룰 수 있는 물질인 경우, 오믹 콘택층(50)은 생략할 수도 있다.
오믹 콘택층(50)을 형성한 후, 오믹 콘택층(50) 상에 제2 층간 절연층(52) 및 확산 방지막(54)을 순차적으로 적층한다. 제2 층간 절연층(52)은 SiO2로 형성할 수 있다. 또한, 후속 공정에서 하부전극의 높이는 실질적으로 제2 층간 절연층(52)의 두께에 의해 결정되는 바, 제2 층간 절연층(52)은 하부전극의 적정 높이를 고려하여 두껍게 형성한다. 제2 층간 절연층(52)은 화학 기상 증착(Chemical Vapor Deposition)이나 스퍼터링 방법으로 형성할 수 있으나, 다른 증착 방법으로도 형성할 수 있다. 확산 방지막(54)은 SiN막, SiON막, Al2O3막 및 TiO2막으로 이루어진 군 중에서 어느 하나로 형성할 수 있다. 확산 방지막(54)은 또한 페로브스카이트 결정 구조를 갖고 Pb는 포함하지 않는 절연막, 예를 들면 BST막이나 LiNbO3막으로도 형성할 수 있다. 확산 방지막(54)은 이러한 단일막으로 형성할 수 있으나, 제1 및 제2 확산 방지막을 포함하는 복층으로 형성할 수도 있다. 확산 방지막(54)을 복층으로 형성하는 경우, 상기 제1 확산 방지막은 상기한 군 중 어느 하나로 형성하고, 상기 제2 확산 방지막은 페로브스카이트 결정 구조를 갖고 Pb는 포함하지 않는 상기 절연막으로 형성할 수 있다. 확산 방지막(54)은 CVD 방법, 스퍼터링 방법 또는 원자층 증착(Atomic Layer Deposition) 방법으로 형성할 수 있다.
한편, 제2 층간 절연층(52)은 SiO2를 포함하지 않는 절연막, 예를 들면 SiN층이나 Al2O3층으로 형성할 수 있다. 이 경우, 제2 층간 절연층(52)은 외부 확산될 수 있는 원소를 포함하지 않기 때문에, 제2 층간 절연층(52) 상에 확산 방지막(54)을 형성할 필요는 없다. 다만, 후속 공정에서 형성될 강유전층, 예를 들면 PZT층에서 제2 층간 절연층(52)으로 Pb가 확산될 여지가 있다면, 비록 제2 층간 절연층(52)을 SiO2가 아닌 다른 절연층으로 형성한다고 하더라도, 제2 층간 절연층(52) 상에 Pb 확산을 차단하기 위해 확산 방지막(54)을 형성할 수 있다.
계속해서, 도 13을 참조하면, 제2 층간 절연층(52) 및 확산 방지막(54)을 포함하는 적층물에 오믹 콘택층(50)이 노출되는 비어홀(v1)을 형성한다. 비어홀(v1)은 도전성 플러그(48) 위쪽에 형성하는 것이 바람직하다. 비어홀(v1)을 형성한 후, 확산 방지막(54) 상으로 비어홀(v1)의 측면 및 바닥을 덮는 하부전극(56)을 형성한다. 하부전극(56)은 소정의 귀금속 물질, 예를 들면 이리듐(Ir)으로 형성할 수 있다.
다음, 하부전극(56)에 대한 연마 공정을 실시한다. 상기 연마 공정은, 예를 들면 화학 기계적 연마(Chemical Mechanical Polishing)방법 또는 이온 밀링(ion milling)방법 등을 이용하여 실시한다. 상기 연마 공정은 확산 방지막(54)이 노출될 때까지 실시한다. 이 결과, 하부전극(56)의 확산 방지막(54)의 상부면에 형성된 부분(56a, 56b)이 제거되어 하부전극(56)은 도 14에 도시한 바와 같이 비어홀(v1)의 측면과 바닥에만 존재하게 된다. 이렇게 해서 하부전극(56)의 최종 결과물은 트랜치 구조가 된다.
도 15를 참조하면, 확산 방지막(54) 상으로 비어홀(v1) 안의 하부전극(56)의 노출된 면을 덮는 PZT층(58)을 형성한다. PZT층(58)은 다른 강유전층으로 대체될 수도 있다. PZT층(58)은 확산 방지막(54)에 의해 제2 층간 절연층(52)과 직접 접촉되지 않으므로, Pb와 Si의 상호 확산에 기인한 PZT층(58)과 하부전극(56)사이의 유효 면적 감소 현상은 나타나지 않는다. PZT층(58)을 형성한 다음, PZT층(58) 상에 비어홀(v1)을 채우는 상부전극(60)을 형성한다. 상부전극(60)은 하부전극(56)과 동일한 귀금속으로 형성하는 것이 바람직하나, 그와 다른 귀금속으로 형성할 수도 있다. 이렇게 해서, 본 발명의 상기 제1 메모리 소자가 완성된다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 바람직한 실시예의 예시로서 해석되어야 한다. 예들 들어 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면, 강유전체 커패시터를 트랜치 구조와 다른 3차원 구조로 형성할 수 있을 것이다. 하부전극을 비어홀(v1) 둘레의 제한된 영역까지 확장할 수도 있을 것이다. 또한, 확산 방지막(54)없이 제2 층간 절연층(52)의 상부면 상으로 하부전극(56)과 PZT층(58)을 순차적으로 형성한 다음, 비어홀(v1)로부터 주어진 거리에서 하부전극(56)과 PZT층(58)을 자른(cutting) 다음, 자른 면에 절연막 스페이서를 형성할 수도 있을 것이다. 때문에 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
상술한 바와 같이, 본 발명의 메모리 소자에서는 확산 방지막의 존재로 Pb와 Si의 상호 확산을 방지할 수 있고, 확산되더라도 그 정도는 무시할 수 있을 정도이다. 이에 따라 Pb와 Si의 상호 확산과 반응에 기인하여 PZT층 내에서 Pb 농도가 감소되는 것을 방지할 수 있는 바, 본 발명의 메모리 소자를 이용하면, PZT층의 국소 상 변화를 방지하여 PZT층과 하부전극사이에 유효 면적이 감소되는 것을 방지할 수 있다. 따라서 본 발명의 메모리 소자를 고 집적하더라도 본 발명의 메모리 소자의 강유전체 커패시터는 메모리 소자의 정상 동작에 필요한 정전용량(capacitance)을 확보할 수 있다.
또한, 본 발명의 메모리 소자에서와 같이 확산 방지막이 존재할 경우, Pb와 Si의 상호 확산을 고려할 필요가 없으므로, PZT층의 증착과 관련된 불안정성을 해소할 수 있다.
또한, 하부전극이 형성되는 비어홀(v1)은 제2 층간 절연층과 확산 방지막을 순차적으로 적층한 후에 형성되는 바, 확산 방지막을 2층 이상 증착하더라도 그에 따른 마스크 수는 증가되지 않는다.
Claims (42)
- 하부전극;상기 하부전극 둘레에 형성된 층간 절연층;상기 층간 절연층 상에 형성된 확산 방지막;상기 하부전극 및 상기 확산 방지막 상에 형성된 강유전층; 및상기 강유전층 상에 형성된 상부전극을 포함하고,상기 확산 방지막은 Pb를 포함하지 않는 페로브스카이트 결정 구조를 갖는 절연막인 것을 특징으로 하는 강유전체 커패시터.
- 제 1 항에 있어서, 상기 하부전극은 트랜치 구조인 것을 특징으로 하는 강유전체 커패시터.
- 제 1 항에 있어서, 상기 강유전층은 PZT층인 것을 특징으로 하는 강유전체 커패시터.
- 삭제
- 삭제
- 제 1 항에 있어서, 상기 강유전층은 PZT층이고, 상기 층간 절연층과 상기 확산 방지막 사이에 다른 확산 방지막을 더 포함하는 것을 특징으로 하는 강유전체 커패시터.
- 제 6 항에 있어서, 상기 다른 확산 방지막은 SiN막, TiO2막, SiON막 및 Al2O3막 중 어느 하나인 것을 특징으로 하는 강유전체 커패시터.
- 삭제
- 제 1 항에 있어서, 상기 절연막은 BST막 또는 LiNbO3막인 것을 특징으로 하는 강유전체 커패시터.
- 트랜치 구조의 하부전극;상기 하부전극 둘레에 형성되어 있고, SiO2를 제외한 절연물질로 형성된 층간 절연층;상기 하부전극 및 상기 층간 절연층 상에 형성된 강유전층; 및상기 강유전층 상에 형성된 상부전극을 포함하고,상기 층간 절연층과 상기 강유전층 사이에 페로브스카이트 결정 구조를 갖되, Pb는 포함하지 않는 절연층이 구비된 것을 특징으로 하는 강유전체 커패시터.
- 제 10 항에 있어서, 상기 강유전층은 PZT층인 것을 특징으로 하는 강유전체 커패시터.
- 삭제
- 제 10 항에 있어서, 상기 절연층은 BST층 또는 LiNbO3층인 것을 특징으로 하는 강유전체 커패시터.
- 스위칭 소자와 강유전체 커패시터를 포함하고, 상기 스위칭 소자와 상기 강유전체 커패시터의 연결 수단을 포함하는 불휘발성 메모리 소자에 있어서,상기 강유전체 커패시터는,상기 연결 수단에 접촉된 하부전극;상기 하부전극 둘레에 형성된 층간 절연층;상기 층간 절연층 상에 형성된 확산 방지막;상기 하부전극 및 상기 확산 방지막 상에 형성된 강유전층; 및상기 강유전층 상에 형성된 상부전극을 포함하고,확산 방지막은 Pb를 포함하지 않는 페로브스카이트 결정 구조를 갖는 절연막인 것을 특징으로 하는 불휘발성 메모리 소자.
- 제 14 항에 있어서, 상기 하부전극은 트랜치 구조인 것을 특징으로 하는 불휘발성 메모리 소자.
- 제 14 항에 있어서, 상기 강유전층은 PZT층인 것을 특징으로 하는 불휘발성 메모리 소자.
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- 제 14 항에 있어서, 상기 강유전층은 PZT층이고, 상기 층간 절연층과 상기 확산 방지막 사이에 다른 확산 방지막을 더 포함하는 것을 특징으로 하는 불휘발성 메모리 소자.
- 제 19 항에 있어서, 상기 다른 확산 방지막은 SiN막, TiO2막, SiON막 및 Al2O3막 중 어느 하나인 것을 특징으로 하는 불휘발성 메모리 소자.
- 삭제
- 제 14 항에 있어서, 상기 절연막은 BST막 또는 LiNbO3막인 것을 특징으로 하는 불휘발성 메모리 소자.
- 스위칭 소자와 강유전체 커패시터를 포함하고, 상기 스위칭 소자와 상기 강유전체 커패시터의 연결 수단을 포함하는 불휘발성 메모리 소자에 있어서,상기 강유전체 커패시터는,트랜치 구조를 가지며 상기 연결 수단에 접촉된 하부전극;상기 하부전극 둘레에 형성되어 있고, SiO2를 제외한 절연물질로 형성된 층간 절연층;상기 하부전극 및 상기 층간 절연층 상에 형성된 강유전층; 및상기 강유전층 상에 형성된 상부전극을 포함하고,상기 층간 절연층과 상기 강유전층 사이에 페로브스카이트 결정 구조를 갖되, Pb는 포함하지 않는 절연층이 구비된 것을 특징으로 하는 불휘발성 메모리 소자.
- 제 23 항에 있어서, 상기 강유전층은 PZT층인 것을 특징으로 하는 불휘발성 메모리 소자.
- 삭제
- 제 23 항에 있어서, 상기 절연층은 BST층 또는 LiNbO3층인 것을 특징으로 하는 불휘발성 메모리 소자.
- 기판에 트랜지스터를 형성하는 제1 단계;상기 기판 상에 상기 트랜지스터를 덮는 제1 층간 절연층을 형성하는 제2 단계;상기 제1 층간 절연층에 상기 트랜지스터의 드레인 영역이 노출되는 콘택홀을 형성하는 제3 단계;상기 콘택홀에 도전성 플러그를 채우는 제4 단계;상기 제1 층간 절연층 상에 상기 도전성 플러그를 덮는 제2 층간 절연층 및 확산 방지막을 순차적으로 적층하는 제5 단계;상기 제2 층간 절연층 및 상기 확산 방지막을 포함하는 적층물에 상기 도전성 플러그가 노출되는 비어홀을 형성하는 제6 단계;상기 비어홀의 측면 및 바닥에 하부전극을 형성하는 제7 단계;상기 확산 방지막 상에 상기 비어홀 안의 상기 하부전극을 덮는 강유전층을 형성하는 제8 단계; 및상기 강유전층 상에 상부전극을 형성하는 제9 단계를 포함하되,상기 확산 방지막은 Pb를 포함하지 않는 페로브스카이트 결정 구조를 갖는 절연막으로 형성하는 것을 특징으로 하는 불휘발성 메모리 소자의 제조 방법.
- 제 27 항에 있어서, 상기 제2 층간 절연층은 SiO2층 및 SiN층 중 어느 하나로 형성하고, 상기 강유전층은 PZT층으로 형성하는 것을 특징으로 하는 불휘발성 메모리 소자의 제조 방법.
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- 제 27 항에 있어서, 상기 층간 절연층과 상기 확산 방지막 사이에 다른 확산 방지막을 더 형성하는 것을 특징으로 하는 불휘발성 메모리 소자의 제조 방법.
- 제 31 항에 있어서, 상기 다른 확산 방지막은 SiN막, TiO2막, SiON막 및 Al2O3막 중 어느 하나인 것을 특징으로 하는 불휘발성 메모리 소자의 제조 방법.
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- 제 27 항에 있어서, 상기 제7 단계는,상기 확산 방지막 상에 상기 비어홀의 측면 및 바닥을 덮는 하부전극을 형성하는 단계;상기 하부전극을 상기 확산 방지막이 노출될 때까지 연마하는 단계를 더 포함하는 것을 특징으로 하는 불휘발성 메모리 소자의 제조 방법.
- 제 27 항에 있어서, 상기 제1 및 제2 층간 절연층 사이에 상기 도전성 플러그를 덮는 오믹 콘택층을 더 형성하고, 상기 비어홀은 상기 오믹 콘택층이 노출되도록 형성하는 것을 특징으로 하는 불휘발성 메모리 소자의 제조 방법.
- 기판에 트랜지스터를 형성하는 제1 단계;상기 기판 상에 상기 트랜지스터를 덮는 제1 층간 절연층을 형성하는 제2 단계;상기 제1 층간 절연층에 상기 트랜지스터의 드레인 영역이 노출되는 콘택홀을 형성하는 제3 단계;상기 콘택홀에 도전성 플러그를 채우는 제4 단계;상기 제1 층간 절연층 상에 상기 도전성 플러그를 덮는 제2 층간 절연층을 형성하는 제5 단계;상기 제2 층간 절연층에 상기 도전성 플러그가 노출되는 비어홀을 형성하는 제6 단계;상기 비어홀의 측면 및 바닥에 하부전극을 형성하는 제7 단계;상기 제2 층간 절연층 상에 상기 비어홀 안의 상기 하부전극을 덮는 강유전층을 형성하는 제8 단계; 및상기 강유전층 상에 상부전극을 형성하는 제9 단계를 포함하되,상기 제2 층간 절연층은 SiO2를 제외한 절연 물질로 형성하고,상기 제2 층간 절연층과 상기 강유전층 사이에 페로브스카이트 결정 구조를 갖되, Pb는 포함하지 않는 절연층을 형성하는 것을 특징으로 하는 불휘발성 메모리 소자의 제조 방법.
- 제 36 항에 있어서, 상기 제2 층간 절연층은 SiN층, SiON층, Al2O3층, TiO2층 중 어느 하나로 형성하고, 상기 강유전층은 PZT층으로 형성하는 것을 특징으로 하는 불휘발성 메모리 소자의 제조 방법.
- 제 36 항에 있어서, 상기 제7 단계는,상기 제2 층간 절연막 상에 상기 비어홀의 측면 및 바닥을 덮는 하부전극을 형성하는 단계;상기 하부전극을 상기 제2 층간 절연층이 노출될 때까지 연마하는 단계를 더 포함하는 것을 특징으로 하는 불휘발성 메모리 소자의 제조 방법.
- 하부전극;상기 하부전극 둘레에 형성된 층간 절연층;상기 층간 절연층 상에 형성된 확산 방지막;상기 하부전극 및 상기 확산 방지막 상에 형성된 강유전층; 및상기 강유전층 상에 형성된 상부전극을 포함하고,상기 확산 방지막은 SiON막 및 Al2O3막 중 하나인 것을 특징으로 하는 강유전체 커패시터.
- 트랜치 구조의 하부전극;상기 하부전극 둘레에 형성되어 있고, SiO2를 제외한 절연물질로 형성된 층간 절연층;상기 하부전극 및 상기 층간 절연층 상에 형성된 강유전층; 및상기 강유전층 상에 형성된 상부전극을 포함하고,상기 층간 절연층은 SiON층 및 Al2O3층 중 어느 하나인 것을 특징으로 하는 강유전체 커패시터.
- 스위칭 소자와 강유전체 커패시터를 포함하고, 상기 스위칭 소자와 상기 강유전체 커패시터의 연결 수단을 포함하는 불휘발성 메모리 소자에 있어서,상기 강유전체 커패시터는,상기 연결 수단에 접촉된 하부전극;상기 하부전극 둘레에 형성된 층간 절연층;상기 층간 절연층 상에 형성된 확산 방지막;상기 하부전극 및 상기 확산 방지막 상에 형성된 강유전층; 및상기 강유전층 상에 형성된 상부전극을 포함하고,상기 확산 방지막은 SiON막 및 Al2O3막 중 어느 하나인 것을 특징으로 하는 불휘발성 메모리 소자.
- 스위칭 소자와 강유전체 커패시터를 포함하고, 상기 스위칭 소자와 상기 강유전체 커패시터의 연결 수단을 포함하는 불휘발성 메모리 소자에 있어서,상기 강유전체 커패시터는,트랜치 구조를 가지며 상기 연결 수단에 접촉된 하부전극;상기 하부전극 둘레에 형성되어 있고, SiO2를 제외한 절연물질로 형성된 층간 절연층;상기 하부전극 및 상기 층간 절연층 상에 형성된 강유전층; 및상기 강유전층 상에 형성된 상부전극을 포함하고,상기 층간 절연층은 SiON층 및 Al2O3층 중 적어도 어느 하나인 것을 특징으로 하는 불휘발성 메모리 소자.
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