JP2007242930A - 強誘電体メモリ装置の製造方法及び強誘電体メモリ装置 - Google Patents
強誘電体メモリ装置の製造方法及び強誘電体メモリ装置 Download PDFInfo
- Publication number
- JP2007242930A JP2007242930A JP2006064012A JP2006064012A JP2007242930A JP 2007242930 A JP2007242930 A JP 2007242930A JP 2006064012 A JP2006064012 A JP 2006064012A JP 2006064012 A JP2006064012 A JP 2006064012A JP 2007242930 A JP2007242930 A JP 2007242930A
- Authority
- JP
- Japan
- Prior art keywords
- film
- hydrogen barrier
- barrier film
- interlayer insulating
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Semiconductor Memories (AREA)
Abstract
【解決手段】第1層間絶縁膜3と、強誘電体キャパシタ4と、絶縁性水素バリア膜5と、第2層間絶縁膜6と、第2層間絶縁膜6と絶縁性水素バリア膜5と第1層間絶縁膜3とを貫通するコンタクトホール7と、を備えた強誘電体メモリ装置1である。絶縁性水素バリア膜5は第1絶縁性水素バリア膜5aと第2絶縁性水素バリア膜5bとからなり、第1絶縁性水素バリア膜5aは強誘電体キャパシタ4の側壁部にて第1サイドウォール層19aを形成し、第2絶縁性水素バリア膜5bは第1サイドウォール層19a上に設けられて第2サイドウォール層19bを形成するとともに、強誘電体キャパシタ4の上部電極16上及び第1層間絶縁膜3上を覆って形成されている。
【選択図】図1
Description
さらに、強誘電体型メモリでは、その他の拡散防止膜を設けることも知られている(例えば、特許文献2参照)。
前記第1層間絶縁膜上に下部電極と強誘電体膜と上部電極とからなる強誘電体キャパシタを形成する工程と、
前記強誘電体キャパシタを覆って前記第1層間絶縁膜上に絶縁性水素バリア膜を形成する工程と、
前記絶縁性水素バリア膜上に第2層間絶縁膜を形成する工程と、
前記強誘電体キャパシタの側方にて、前記第2層間絶縁膜と絶縁性水素バリア膜と第1層間絶縁膜とを一括してエッチングし、これら第2層間絶縁膜と絶縁性水素バリア膜と第1層間絶縁膜とを貫通するコンタクトホールを形成する工程と、を備えた強誘電体メモリ装置の製造方法において、
前記絶縁性水素バリア膜の形成工程が、
前記強誘電体キャパシタを覆って前記第1層間絶縁膜上に第1絶縁性水素バリア膜を形成する工程と、
前記第1絶縁性水素バリア膜をエッチバックして前記第1層間絶縁膜上から第1絶縁性水素バリア膜を除去するとともに、前記強誘電体キャパシタの側壁部に第1サイドウォール層を形成する工程と、
前記エッチバック後、前記強誘電体キャパシタを覆って前記第1層間絶縁膜上に第2絶縁性水素バリア膜を形成し、前記強誘電体キャパシタの側壁部の前記第1サイドウォール層上に前記第2絶縁性水素バリア膜からなる第2サイドウォール層を形成し、該第1サイドウォール層と第2サイドウォール層とからなる水素バリアサイドウォールを形成する工程と、を有してなることを特徴としている。
アルミニウム酸化物であるアルミナ(AlOx)は良好な水素バリ性を有するので、これが強誘電体キャパシタの側壁部にて第1サイドウォール層となることにより、強誘電体キャパシタの水素に対する耐性をより良好に確保することができる。
前記強誘電体キャパシタを形成する工程は、前記下部電極の下に、前記プラグを覆って酸素バリア膜を形成する工程を有しているのが好ましい。
このようにすれば、下部電極とプラグとの間に酸素バリア膜が形成されることにより、例えば後の工程である酸素雰囲気下での熱処理(強誘電体膜の特性回復のためのリカバリーアニール)でプラグが酸化し、抵抗が大幅に上昇してしまうのを防止することができる。したがって、プラグと下部電極との間の導通を良好に確保することができる。
前記基体上に設けられた第1層間絶縁膜と、
前記第1層間絶縁膜上に設けられた下部電極、強誘電体膜及び上部電極からなる強誘電体キャパシタと、
前記強誘電体キャパシタを覆って前記第1層間絶縁膜上に設けられた絶縁性水素バリア膜と、
前記絶縁性水素バリア膜上に設けられた第2層間絶縁膜と、
前記強誘電体キャパシタの側方にて、前記第2層間絶縁膜と絶縁性水素バリア膜と第1層間絶縁膜とを貫通して形成されたコンタクトホールと、を備えた強誘電体メモリ装置において、
前記絶縁性水素バリア膜は、第1絶縁性水素バリア膜と第2絶縁性水素バリア膜とからなり、前記第1絶縁性水素バリア膜は、前記強誘電体キャパシタの側壁部に選択的に形成されて第1サイドウォール層を形成し、前記第2絶縁性水素バリア膜は、前記第1サイドウォール層上に設けられて第2サイドウォール層を形成するとともに、前記強誘電体キャパシタの上部電極上及び前記第1層間絶縁膜上を覆って形成されていることを特徴としている。
アルミニウム酸化物であるアルミナ(AlOx)は良好な水素バリ性を有するので、これが強誘電体キャパシタの側壁部にて第1サイドウォール層となることにより、強誘電体キャパシタの水素に対する耐性をより良好に確保することができる。
前記強誘電体キャパシタは、前記下部電極の下に、前記プラグを覆う酸素バリア膜を有しているのが好ましい。
このようにすれば、下部電極とプラグとの間に酸素バリア膜が形成されていることにより、例えば強誘電体キャパシタ形成後の工程である酸素雰囲気下での熱処理(強誘電体膜の特性回復のためのリカバリーアニール)でプラグが酸化し、抵抗が大幅に上昇してしまうのを防止することができる。したがって、プラグと下部電極との間の導通を良好に確保することができる。
図1は、本発明の強誘電体メモリ装置の一実施形態を示す要部断面図であり、図1中符号1は強誘電体メモリ装置である。この強誘電体メモリ装置1は、1T/1C型のメモリセル構造を有したスタック型のもので、基体2と、この基体2上に形成された第1層間絶縁膜3と、第1層間絶縁膜3上に形成された強誘電体キャパシタ4と、強誘電体キャパシタ4を覆って前記第1層間絶縁膜3上に形成された絶縁性水素バリア膜5と、絶縁性水素バリア膜5上に形成された第2層間絶縁膜6と、を備えてなるもので、前記強誘電体キャパシタ4の側方に、前記第2層間絶縁膜6と絶縁性水素バリア膜5と第1層間絶縁膜3とを貫通してコンタクトホール7を形成し、このコンタクトホール7内にプラグ8を埋設して構成されたものである。
下部電極14及び上部電極16は、イリジウム(Ir)や、酸化イリジウム(IrO2)、白金(Pt)、ルテニウム(Ru)、酸化ルテニウム(RuO2)等からなるもので、本実施形態では特にイリジウムによって形成されている。
強誘電体膜15は、ペロブスカイト型の結晶構造を有し、ABXO3の一般式で示されるもので、具体的には、Pb(Zr、Ti)O3(PZT)や(Pb、La)(Zr、Ti)O3(PLZT)、さらに、これら材料にニオブ(Nb)等の金属が加えられたものなどによって形成されたものである。本実施形態では、特にPZTによって形成されている。
なお、コンタクトホール17に埋設されたプラグ18は、本実施形態ではタングステン(W)によって形成されている。
さらに、第2層間絶縁膜6上には、前記導電部等を覆って第3層間絶縁膜(図示せず)が形成されている。
まず、図2(a)に示すように、予め公知の手法によってシリコン基板9に駆動トランジスタ10を形成し、続いてCVD法等により酸化珪素(SiO2)を成膜し、さらにこれをCMP法等によって平坦化することにより、下地絶縁膜11を形成する。ここで、本実施形態では、駆動トランジスタ10上に形成される層間絶縁膜の要求される膜厚が比較的厚いことから、前述したように駆動トランジスタ10上の層間絶縁膜を下地層間膜11と第1層間絶縁膜3との積層構造とし、それぞれにコンタクトホール、プラグを形成することで、これら下地層間膜11及び第1層間絶縁膜3を貫通するコンタクトホール7、17を形成するようにしている。
次いで、このSiON膜12上に、CVD法等によって酸化珪素(SiO2)を成膜し、さらにこれをCMP法等によって平坦化することにより、第1層間絶縁膜3を形成する。
次に、この酸素バリア層13a上に、下部電極14の形成材料であるイリジウムをスパッタ法等によって成膜し、下部電極層14aを形成する。
次いで、この強誘電体層15a上に、上部電極16の形成材料であるイリジウムをスパッタ法等によって成膜し、上部電極層16aを形成する。
このようにしてエッチングを行うと、従来であれば絶縁性水素バリア膜が厚く、したがってエッチングが良好に行えず、コンタクトホールが正常に形成できなかったものの、本実施形態では、前述したように第1層間絶縁膜3上の絶縁性水素バリア膜5が第2絶縁性水素バリア膜5bのみからなることで、その膜厚が十分に薄く形成されているため、コンタクトホール7の上部7bの形成が容易になる。
Claims (6)
- 基体上に第1層間絶縁膜を形成する工程と、
前記第1層間絶縁膜上に下部電極と強誘電体膜と上部電極とからなる強誘電体キャパシタを形成する工程と、
前記強誘電体キャパシタを覆って前記第1層間絶縁膜上に絶縁性水素バリア膜を形成する工程と、
前記絶縁性水素バリア膜上に第2層間絶縁膜を形成する工程と、
前記強誘電体キャパシタの側方にて、前記第2層間絶縁膜と絶縁性水素バリア膜と第1層間絶縁膜とを一括してエッチングし、これら第2層間絶縁膜と絶縁性水素バリア膜と第1層間絶縁膜とを貫通するコンタクトホールを形成する工程と、を備えた強誘電体メモリ装置の製造方法において、
前記絶縁性水素バリア膜の形成工程が、
前記強誘電体キャパシタを覆って前記第1層間絶縁膜上に第1絶縁性水素バリア膜を形成する工程と、
前記第1絶縁性水素バリア膜をエッチバックして前記第1層間絶縁膜上から第1絶縁性水素バリア膜を除去するとともに、前記強誘電体キャパシタの側壁部に第1サイドウォール層を形成する工程と、
前記エッチバック後、前記強誘電体キャパシタを覆って前記第1層間絶縁膜上に第2絶縁性水素バリア膜を形成し、前記強誘電体キャパシタの側壁部の前記第1サイドウォール層上に前記第2絶縁性水素バリア膜からなる第2サイドウォール層を形成し、該第1サイドウォール層と第2サイドウォール層とからなる水素バリアサイドウォールを形成する工程と、を有してなることを特徴とする強誘電体メモリ装置の製造方法。 - 前記第1絶縁性水素バリア膜がアルミニウム酸化物であることを特徴とする請求項1記載の強誘電体メモリ装置の製造方法。
- 前記第1層間絶縁膜にコンタクトホールを形成し、該コンタクトホール内にプラグを埋設する工程を備え、
前記強誘電体キャパシタを形成する工程は、前記下部電極の下に、前記プラグを覆って酸素バリア膜を形成する工程を有していることを特徴とする請求項1又は2に記載の強誘電体メモリ装置の製造方法。 - 基体と、
前記基体上に設けられた第1層間絶縁膜と、
前記第1層間絶縁膜上に設けられた下部電極、強誘電体膜及び上部電極からなる強誘電体キャパシタと、
前記強誘電体キャパシタを覆って前記第1層間絶縁膜上に設けられた絶縁性水素バリア膜と、
前記絶縁性水素バリア膜上に設けられた第2層間絶縁膜と、
前記強誘電体キャパシタの側方にて、前記第2層間絶縁膜と絶縁性水素バリア膜と第1層間絶縁膜とを貫通して形成されたコンタクトホールと、を備えた強誘電体メモリ装置において、
前記絶縁性水素バリア膜は、第1絶縁性水素バリア膜と第2絶縁性水素バリア膜とからなり、前記第1絶縁性水素バリア膜は、前記強誘電体キャパシタの側壁部に選択的に形成されて第1サイドウォール層を形成し、前記第2絶縁性水素バリア膜は、前記第1サイドウォール層上に設けられて第2サイドウォール層を形成するとともに、前記強誘電体キャパシタの上部電極上及び前記第1層間絶縁膜上を覆って形成されていることを特徴とする強誘電体メモリ装置。 - 前記第1絶縁性水素バリア膜がアルミニウム酸化物であることを特徴とする請求項4記載の強誘電体メモリ装置。
- 前記第1層間絶縁膜にコンタクトホールが形成され、該コンタクトホール内にプラグが埋設されてなり、
前記強誘電体キャパシタは、前記下部電極の下に、前記プラグを覆う酸素バリア膜を有していることを特徴とする請求項4又は5に記載の強誘電体メモリ装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006064012A JP2007242930A (ja) | 2006-03-09 | 2006-03-09 | 強誘電体メモリ装置の製造方法及び強誘電体メモリ装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006064012A JP2007242930A (ja) | 2006-03-09 | 2006-03-09 | 強誘電体メモリ装置の製造方法及び強誘電体メモリ装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2007242930A true JP2007242930A (ja) | 2007-09-20 |
Family
ID=38588171
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006064012A Pending JP2007242930A (ja) | 2006-03-09 | 2006-03-09 | 強誘電体メモリ装置の製造方法及び強誘電体メモリ装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2007242930A (ja) |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004214544A (ja) * | 2003-01-08 | 2004-07-29 | Fujitsu Ltd | 半導体装置の製造方法 |
JP2004356464A (ja) * | 2003-05-30 | 2004-12-16 | Oki Electric Ind Co Ltd | 強誘電体素子の製造方法、強誘電体素子及びFeRAM |
JP2005268288A (ja) * | 2004-03-16 | 2005-09-29 | Toshiba Corp | 半導体装置及びその製造方法 |
WO2005106956A1 (ja) * | 2004-04-28 | 2005-11-10 | Fujitsu Limited | 半導体装置及びその製造方法 |
-
2006
- 2006-03-09 JP JP2006064012A patent/JP2007242930A/ja active Pending
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004214544A (ja) * | 2003-01-08 | 2004-07-29 | Fujitsu Ltd | 半導体装置の製造方法 |
JP2004356464A (ja) * | 2003-05-30 | 2004-12-16 | Oki Electric Ind Co Ltd | 強誘電体素子の製造方法、強誘電体素子及びFeRAM |
JP2005268288A (ja) * | 2004-03-16 | 2005-09-29 | Toshiba Corp | 半導体装置及びその製造方法 |
WO2005106956A1 (ja) * | 2004-04-28 | 2005-11-10 | Fujitsu Limited | 半導体装置及びその製造方法 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2007150025A (ja) | 強誘電体メモリの製造方法 | |
JP2009129972A (ja) | 強誘電体メモリ装置およびその製造方法 | |
JP2008205239A (ja) | 半導体装置及びその製造方法 | |
JP2009065089A (ja) | 半導体装置及びその製造方法 | |
JP2010080771A (ja) | 半導体装置およびその製造方法 | |
KR20020073443A (ko) | 반도체 기억 장치와 그 제조 방법 | |
JP2008198885A (ja) | 半導体装置およびその製造方法 | |
EP1387405A2 (en) | Semiconductor memory device and method for manufacturing the same | |
JP5215552B2 (ja) | 強誘電体メモリ装置の製造方法 | |
JP2006352016A (ja) | 強誘電体素子の製造方法 | |
JP4853057B2 (ja) | 強誘電体メモリ装置の製造方法 | |
JP4661572B2 (ja) | 強誘電体メモリ、及び強誘電体メモリの製造方法 | |
JP4621081B2 (ja) | 半導体装置の製造方法 | |
JP5242044B2 (ja) | 強誘電体メモリ装置とその製造方法 | |
JP5028829B2 (ja) | 強誘電体メモリ装置の製造方法 | |
JP5022679B2 (ja) | 強誘電体メモリ装置の製造方法 | |
JP4445445B2 (ja) | 半導体装置およびその製造方法 | |
JP4894843B2 (ja) | 半導体装置及びその製造方法 | |
JP2007242930A (ja) | 強誘電体メモリ装置の製造方法及び強誘電体メモリ装置 | |
JP2007150141A (ja) | 強誘電体メモリの製造方法及び強誘電体メモリ | |
JP2005327989A (ja) | 半導体装置及びその製造方法 | |
JP4718193B2 (ja) | 半導体装置の製造方法 | |
JP2006066796A (ja) | 強誘電体メモリ及びその製造方法 | |
JP4332119B2 (ja) | 半導体装置および半導体装置の製造方法 | |
JP2009010194A (ja) | 強誘電体メモリ及びその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080612 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20080613 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100706 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100708 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100903 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20100906 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20110712 |