JP2005260070A - Semiconductor wafer and method for manufacturing the same - Google Patents
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Abstract
Description
本発明は、半導体装置及びその製造方法に関し、より詳細には、ＳｉＧｅ膜を備えることにより歪みを導入した半導体基板を利用した半導体ウェハー及びその製造方法に関する。 The present invention relates to a semiconductor device and a manufacturing method thereof, and more particularly, to a semiconductor wafer using a semiconductor substrate into which strain is introduced by providing a SiGe film and a manufacturing method thereof.
半導体装置において、半導体素子中を移動する電子や正孔の移動度を向上させることは、その高性能化に対して有効な手段の一つである。しかし、一般に、シリコン単結晶からなる基板上に形成される半導体装置では、シリコン単結晶中を移動する電子は、シリコン単結晶の物理的な性質に基づいて、移動度の上限が決定される。 In a semiconductor device, improving the mobility of electrons and holes moving in a semiconductor element is one of effective means for improving the performance. However, in general, in a semiconductor device formed on a substrate made of a silicon single crystal, the upper limit of mobility of electrons moving through the silicon single crystal is determined based on the physical properties of the silicon single crystal.
（従来例１）
近年、歪みをもつシリコン結晶中では、歪みのないシリコン結晶中でよりも電子移動度が向上することが報告されている。そこで、従来から、シリコン基板上に、シリコンに対して格子定数の大きいＳｉＧｅ結晶層を仮想格子状に形成し、Ｓｉ基板との格子定数の不整合によるＳｉＧｅ層の歪みをミスフィット転位の導入により緩和した後に、ＳｉＧｅ層上にキャップ層としてＳｉ層を形成する方法が知られている。このＳｉ層は、より格子定数の大きいＳｉＧｅ層に引っ張られることにより歪みが生じ、これによりバンド構造が変化し、電子移動度を向上させる。
(Conventional example 1)
In recent years, it has been reported that in a silicon crystal having strain, the electron mobility is improved as compared with a silicon crystal having no strain. Therefore, conventionally, a SiGe crystal layer having a large lattice constant relative to silicon is formed on a silicon substrate in a virtual lattice shape, and distortion of the SiGe layer due to mismatch of the lattice constant with the Si substrate is introduced by introducing misfit dislocations. A method of forming a Si layer as a cap layer on the SiGe layer after relaxation is known. This Si layer is strained by being pulled by the SiGe layer having a larger lattice constant, thereby changing the band structure and improving the electron mobility.
ＳｉＧｅ層の歪みを緩和する方法としては、ＳｉＧｅ層を数μｍと厚膜で成膜し、ＳｉＧｅ層の歪み弾性エネルギーを増大させることにより格子緩和する方法が知られている。例えば、Y. J. Miiらは、非特許文献１において、ＳｉＧｅ層中のＧｅ濃度を徐々に増加し、約１μｍの濃度傾斜ＳｉＧｅ層を形成することによるＳｉＧｅ層の歪み緩和を発表している。薄膜状のＳｉＧｅ層の歪みを緩和する方法としては、水素などのイオン注入を行った後に高温でアニールすることにより、シリコン基板内の欠陥層にできた積層欠陥がすべりを起こし、ＳｉＧｅ層／Ｓｉ基板界面でミスフィット転位を発生させ、歪みを緩和させる方法が知られている。例えば、D．M．Fo11staedtらは非特許文献２において、Ｈｅイオン注入による歪み緩和を、H.Trinkausらは非特許文献３において、水素イオン注入による歪み緩和を発表している。
As a method for relaxing the strain of the SiGe layer, a method of relaxing the lattice by forming the SiGe layer as thick as several μm and increasing the strain elastic energy of the SiGe layer is known. For example, Y. J. Mii et al. In
これらの方法で、歪みを有するＳｉ層を形成すると、ＮＭＯＳについてはＳｉＧｅ層中のＧｅ濃度が１０％以上あれば、電子移動度がＳｉ比約１８０％に向上する。 When a strained Si layer is formed by these methods, for an NMOS, if the Ge concentration in the SiGe layer is 10% or more, the electron mobility is improved to an Si ratio of about 180%.
一方、ＰＭＯＳについては、ホール移動度はあまり向上しない。ＰＭＯＳについてホール移動度を向上させるためには、ＳｉＧｅ層中のＧｅ濃度を例えば３０％以上にする必要がある。しかし、ＳｉＧｅ層中のＧｅ濃度を大きくすると、それに従って貫通転移等の欠陥が増え、欠陥に起因する接合リーク電流が増大するため、この方法によってＰＭＯＳでのホール移動度の向上と接合リーク電流の低減との両立は難しい。 On the other hand, the hole mobility is not so improved for PMOS. In order to improve the hole mobility of the PMOS, it is necessary to set the Ge concentration in the SiGe layer to, for example, 30% or more. However, when the Ge concentration in the SiGe layer is increased, defects such as threading transitions increase accordingly, and the junction leakage current due to the defects increases. Therefore, this method improves the hole mobility in PMOS and increases the junction leakage current. It is difficult to achieve both reduction.
（従来例２）
ＰＭＯＳでのホール移動度を向上させるために、Ｓｉ基板上に臨界膜厚以下の厚さのＳｉＧｅ層をエピタキシャル成長させ、その上に更にＳｉ層を約２０ｎｍエピタキシャル成長させる方法が知られている。このとき、ＳｉＧｅ層には圧縮歪みが生じており、最上層のＳｉ層は歪みを有さない。
(Conventional example 2)
In order to improve the hole mobility in the PMOS, a method is known in which a SiGe layer having a thickness equal to or less than the critical film thickness is epitaxially grown on a Si substrate, and a Si layer is further epitaxially grown by about 20 nm on the SiGe layer. At this time, compressive strain is generated in the SiGe layer, and the uppermost Si layer has no strain.
この基板を用いてＣＭＯＳを作成すると、ＰＭＯＳにおいてチャネルをＳｉＧｅ層中に形成することができ、Ｇｅ濃度２０％の場合であっても、ホール移動度をＳｉ比で１５０％以上に向上させることできる。このとき、ホールは歪みＳｉＧｅ中を流れる。一方、ＮＭＯＳでの電子移動度は通常のＳｉウェハーと同じである。このとき電子は最上層のＳｉ層中を流れている。
上述した従来例１においては、ＮＭＯＳでの電子移動度の向上は、欠陥の少ない低Ｇｅ濃度領域もしくは薄膜領域で得られるが、ＰＭＯＳでのホール移動度向上は、困難である。 In the conventional example 1 described above, improvement in electron mobility in NMOS can be obtained in a low Ge concentration region or thin film region with few defects, but improvement in hole mobility in PMOS is difficult.
一方、従来例２では、従来例１と異なり欠陥層は必要なく、ＳｉＧｅ層も１００ｎｍ以下にできるなど、良好な結晶性を容易に得ることができ、ＰＭＯＳでのホール移動度向上は比較的容易に得ることができるが、ＮＭＯＳトランジスタでの電子移動度が向上しない。なぜなら、最上層のＳｉ層は、引張り歪みを有していないからである。 On the other hand, unlike the conventional example 1, the conventional example 2 does not require a defect layer, and the SiGe layer can be made 100 nm or less, and thus good crystallinity can be easily obtained, and the hole mobility improvement in the PMOS is relatively easy. However, the electron mobility in the NMOS transistor is not improved. This is because the uppermost Si layer has no tensile strain.
本発明は係る事情に鑑みてなされたものであり、ＮＭＯＳ、ＰＭＯＳの両方のキャリア移動度を向上させることができる半導体ウェハーを提供するものである。 The present invention has been made in view of such circumstances, and provides a semiconductor wafer capable of improving the carrier mobility of both NMOS and PMOS.
本発明の半導体ウェハーは、表面がＳｉからなる基板上に、第１のＳｉＧｅ層と、第２のＳｉＧｅ層と、キャップＳｉ層とがこの順で積層され、
第１のＳｉＧｅ層の水平面格子定数はＳｉ本来の格子定数よりも大きく、
第２のＳｉＧｅ層の垂直面格子定数は、第２のＳｉＧｅ層の水平面格子定数よりも大きく、
それによって、第２のＳｉＧｅ層は、圧縮歪みを有し、キャップＳｉ層は、引張り歪みを有する。
In the semiconductor wafer of the present invention, a first SiGe layer, a second SiGe layer, and a cap Si layer are laminated in this order on a substrate whose surface is made of Si.
The horizontal plane lattice constant of the first SiGe layer is larger than the original lattice constant of Si,
The vertical plane lattice constant of the second SiGe layer is greater than the horizontal plane lattice constant of the second SiGe layer,
Thereby, the second SiGe layer has a compressive strain and the cap Si layer has a tensile strain.
本発明の半導体ウェハーでは、キャップＳｉ層が引張り歪みを有する。従って、本発明の半導体ウェハーを用いてＮＭＯＳを形成すると、歪みを有するキャップＳｉ層中を電子が高速で移動するので、ＮＭＯＳの電子移動度を大きくすることができる。 In the semiconductor wafer of the present invention, the cap Si layer has tensile strain. Therefore, when an NMOS is formed using the semiconductor wafer of the present invention, electrons move at high speed in the cap Si layer having strain, so that the electron mobility of the NMOS can be increased.
また、本発明の半導体ウェハーでは、第２のＳｉＧｅ層が圧縮歪みを有する。従って、本発明の半導体ウェハーを用いてＰＭＯＳを形成すると、圧縮歪みを有するＳｉＧｅ層中をホールが高速で移動するので、ＰＭＯＳの電子移動度を大きくすることができる。 In the semiconductor wafer of the present invention, the second SiGe layer has compressive strain. Therefore, when a PMOS is formed using the semiconductor wafer of the present invention, holes move at high speed in the SiGe layer having compressive strain, so that the electron mobility of the PMOS can be increased.
従って、本発明の半導体ウェハーを用いると、ＮＭＯＳ、ＰＭＯＳの両方のキャリア移動度が大きいＣＭＯＳを形成することができる。 Therefore, when the semiconductor wafer of the present invention is used, a CMOS having a high carrier mobility of both NMOS and PMOS can be formed.
また、本発明の半導体ウェハーでは、Ｓｉ本来の格子定数よりも大きい水平面格子定数を有する第１のＳｉＧｅ層の上に、第２のＳｉＧｅ層を形成しているため、第２のＳｉＧｅ層中の結晶欠陥を少なくすることができる。 Further, in the semiconductor wafer of the present invention, the second SiGe layer is formed on the first SiGe layer having a horizontal plane lattice constant larger than the original lattice constant of Si. Crystal defects can be reduced.
本発明の半導体ウェハーは、表面がＳｉからなる基板上に、第１のＳｉＧｅ層と、第２のＳｉＧｅ層と、キャップＳｉ層とがこの順で積層され、
第１のＳｉＧｅ層の水平面格子定数はＳｉ本来の格子定数よりも大きく、
第２のＳｉＧｅ層の垂直面格子定数は、第２のＳｉＧｅ層の水平面格子定数よりも大きく、
それによって、第２のＳｉＧｅ層は、圧縮歪みを有し、キャップＳｉ層は、引張り歪みを有する。
In the semiconductor wafer of the present invention, a first SiGe layer, a second SiGe layer, and a cap Si layer are laminated in this order on a substrate whose surface is made of Si.
The horizontal plane lattice constant of the first SiGe layer is larger than the original lattice constant of Si,
The vertical plane lattice constant of the second SiGe layer is greater than the horizontal plane lattice constant of the second SiGe layer,
Thereby, the second SiGe layer has a compressive strain and the cap Si layer has a tensile strain.
このような半導体ウェハーは、例えば、（１）表面がＳｉからなる基板上に臨界膜厚以下の膜厚で第１のＳｉＧｅ層を形成し、（２）基板と第１のＳｉＧｅ層との界面近傍に欠陥層を形成し、次いで、得られた基板についてアニール処理を行うことにより、第１のＳｉＧｅ層の圧縮歪みを緩和させて、第１のＳｉＧｅ層の水平面格子定数がＳｉ本来の格子定数よりも大きくなるようにし、（３）臨界膜厚以下の膜厚で圧縮歪みを有する第２のＳｉＧｅ層を得られた基板上に形成し、（４）第２のＳｉＧｅ層上に引張り歪みを有するキャップＳｉ層を形成する工程を備え、圧縮歪みを有する第２のＳｉＧｅ層は、第２のＳｉＧｅ層の垂直面格子定数が第２のＳｉＧｅ層の水平面格子定数よりも大きくなるように形成する半導体ウェハーの製造方法により、製造することができる。 In such a semiconductor wafer, for example, (1) a first SiGe layer is formed on a substrate whose surface is made of Si with a critical film thickness or less, and (2) an interface between the substrate and the first SiGe layer. A defect layer is formed in the vicinity, and then the obtained substrate is annealed to reduce the compressive strain of the first SiGe layer, so that the horizontal plane lattice constant of the first SiGe layer is the original lattice constant of Si. (3) forming a second SiGe layer having a compressive strain below the critical thickness on the obtained substrate, and (4) applying a tensile strain on the second SiGe layer. A second SiGe layer having a compressive strain is formed such that a vertical plane lattice constant of the second SiGe layer is larger than a horizontal plane lattice constant of the second SiGe layer. Manufacturing method of semiconductor wafer Accordingly, it is possible to manufacture.
まず、上記工程（１）、すなわち、表面がＳｉからなる基板上に臨界膜厚以下の膜厚で第１のＳｉＧｅ層を形成する工程について説明する。 First, the above step (1), that is, the step of forming the first SiGe layer with a film thickness not more than the critical film thickness on the substrate whose surface is made of Si will be described.
表面がシリコンからなる基板には、全体がシリコンからなる基板のみならず、表面にシリコン層を有するＳＯＩ基板も含まれる
第１のＳｉＧｅ層は、臨界膜厚以下の膜厚で、好ましくは、エピタキシャル成長により、形成する。ＳｉＧｅ本来の格子定数は、Ｓｉ本来の格子定数よりも大きいが、ＳｉＧｅ層がＳｉ層上に形成されたときは、ＳｉＧｅ層の水平面格子定数は、Ｓｉ層の水平面格子定数と等しくなるため、ＳｉＧｅ層は、その下のＳｉ層から圧縮応力を受け、圧縮歪みを内在することになる。一方、ＳｉＧｅ層の水平面格子定数が小さくなった影響により、ＳｉＧｅ層の垂直面格子定数は、大きくなる。従って、この時点では、第１のＳｉＧｅ層の垂直面格子定数は、第１のＳｉＧｅ層の水平面格子定数よりも大きい。なお、「ＳｉＧｅ本来の格子定数」とは、ＳｉＧｅ混晶が単独で存在するときのＳｉＧｅ混晶の格子定数をいい、その値は、Ｇｅ濃度が大きくなるにつれて、大きくなる。また、「Ｓｉ本来の格子定数」とは、Ｓｉ結晶が単独で存在するときのＳｉ結晶の格子定数をいう。また、「水平面格子定数」とは、基板表面に実質的に平行な面についての格子定数をいい、「垂直面格子定数」とは、基板表面に実質的に垂直な面についての格子定数をいう。
The substrate whose surface is made of silicon includes not only a substrate made entirely of silicon but also an SOI substrate having a silicon layer on the surface. The first SiGe layer has a thickness equal to or less than the critical thickness, preferably epitaxial growth. To form. Although the original lattice constant of SiGe is larger than the original lattice constant of Si, when the SiGe layer is formed on the Si layer, the horizontal plane lattice constant of the SiGe layer becomes equal to the horizontal plane lattice constant of the Si layer. The layer receives compressive stress from the underlying Si layer and will inherently have compressive strain. On the other hand, the vertical plane lattice constant of the SiGe layer increases due to the influence of the decrease in the horizontal plane lattice constant of the SiGe layer. Therefore, at this point, the vertical plane lattice constant of the first SiGe layer is larger than the horizontal plane lattice constant of the first SiGe layer. The “SiGe original lattice constant” means the lattice constant of the SiGe mixed crystal when the SiGe mixed crystal is present alone, and the value increases as the Ge concentration increases. “Si original lattice constant” means the lattice constant of the Si crystal when the Si crystal is present alone. Further, the “horizontal plane lattice constant” refers to a lattice constant for a plane substantially parallel to the substrate surface, and the “vertical plane lattice constant” refers to a lattice constant for a plane substantially perpendicular to the substrate surface. .
第１のＳｉＧｅ層のＧｅ濃度は、１０〜２０％が好ましい。１０％よりも小さいと、上層のＳｉＧｅ層に十分な歪みを付与することができず、２０％よりも大きいと、第１のＳｉＧｅ層の結晶状態が悪化するからである。 The Ge concentration of the first SiGe layer is preferably 10 to 20%. If it is smaller than 10%, sufficient strain cannot be imparted to the upper SiGe layer, and if it is larger than 20%, the crystal state of the first SiGe layer is deteriorated.
第１のＳｉＧｅ層は、６５０℃程度以下の低温で形成することが好ましい。高温で形成すると、欠陥の制御が困難となり表面荒れの原因となるからである。第１のＳｉＧｅ層の膜厚は、１０〜３００ｎｍとすることが好ましい。第１のＳｉＧｅ層の膜厚が薄いと後工程の欠陥層の形成工程の制御が困難になり、膜厚が大きくなると、ＳｉＧｅ層の結晶性が悪化するからである。第１のＳｉＧｅ層は、ＣＶＤ法などによるエピタキシャル成長法により形成することが好ましい。なお、第１のＳｉＧｅ層上に堆積される何れの層もＣＶＤ法などによるエピタキシャル成長法により形成することが好ましい。 The first SiGe layer is preferably formed at a low temperature of about 650 ° C. or lower. This is because if formed at a high temperature, it becomes difficult to control the defects and cause surface roughness. The thickness of the first SiGe layer is preferably 10 to 300 nm. This is because if the film thickness of the first SiGe layer is thin, it becomes difficult to control the process of forming a defect layer in a later process, and if the film thickness increases, the crystallinity of the SiGe layer deteriorates. The first SiGe layer is preferably formed by an epitaxial growth method such as a CVD method. Note that any layer deposited on the first SiGe layer is preferably formed by an epitaxial growth method such as a CVD method.
また、第１のＳｉＧｅ層は、表面がＳｉからなる基板上にバッファＳｉ層をエピタキシャル成長させた後、得られた基板上に形成することが好ましい。最初にバッファＳｉ層を形成することにより、表面がＳｉからなる基板表面の欠陥や汚染などの影響を小さくすることができ、第１のＳｉＧｅ層の結晶性を向上させることができるからである。バッファＳｉ層は、表面がシリコンからなる基板表面に存在するダングリングボンドの影響を極力抑えることができる程度の膜厚であることが好ましく、１０ｎｍ程度以上が適当である。 The first SiGe layer is preferably formed on the obtained substrate after the buffer Si layer is epitaxially grown on the substrate whose surface is made of Si. This is because by forming the buffer Si layer first, the influence of defects and contamination on the surface of the substrate made of Si can be reduced, and the crystallinity of the first SiGe layer can be improved. The buffer Si layer preferably has a thickness that can suppress the influence of dangling bonds existing on the surface of the substrate made of silicon as much as possible, and is preferably about 10 nm or more.
また、工程（１）の後であって、工程（２）の前に、第１の保護Ｓｉ層を得られた基板上に形成する工程をさらに備えてもよい。第１の保護Ｓｉ層を得られた基板上に形成することにより、第１のＳｉＧｅ層が工程（２）において汚染されることを防止することができる。また、Ｓｉ層の表面洗浄は、ＳｉＧｅ層の表面洗浄よりも容易だからである。第１の保護Ｓｉ層は、２０ｎｍ程度以下が好ましい。２０ｎｍ以上であるとＳｉ層のエピタキシャル成長時の熱負荷によってＳｉＧｅ層の結晶性を悪化させるからである。 Further, a step of forming the first protective Si layer on the obtained substrate after the step (1) and before the step (2) may be further provided. By forming the first protective Si layer on the obtained substrate, it is possible to prevent the first SiGe layer from being contaminated in the step (2). Moreover, it is because the surface cleaning of the Si layer is easier than the surface cleaning of the SiGe layer. The first protective Si layer is preferably about 20 nm or less. This is because if it is 20 nm or more, the crystallinity of the SiGe layer is deteriorated by the thermal load during the epitaxial growth of the Si layer.
次に、上記工程（２）、すなわち、基板と第１のＳｉＧｅ層との界面近傍に欠陥層を形成し、次いで、得られた基板についてアニール処理を行うことにより、第１のＳｉＧｅ層の圧縮歪みを緩和させて、第１のＳｉＧｅ層の水平面格子定数がＳｉ本来の格子定数よりも大きくなるようにする工程について説明する。 Next, the first SiGe layer is compressed by forming the defect layer near the interface of the step (2), that is, the substrate and the first SiGe layer, and then subjecting the obtained substrate to an annealing process. A process for relaxing the strain so that the horizontal lattice constant of the first SiGe layer becomes larger than the original lattice constant of Si will be described.
欠陥層は、基板と第１のＳｉＧｅ層との界面近傍に水素、ヘリウム、ネオン、シリコン、炭素、ゲルマニウム等のイオン注入を行うことにより、好ましくは、水素イオン注入を行うことにより、形成することができる。水素イオン注入が好ましいのは、水素イオン注入を行った場合に、緩和後の第１のＳｉＧｅ層の結晶性が最も良好になるからである。水素イオンは、注入直後の注入直後の水素濃度のピーク位置が基板と第１のＳｉＧｅ層との界面近傍の基板中に位置するように、注入することが好ましい。また、水素イオンのドーズ量は、必要な第１のＳｉＧｅ層の緩和量によって決まるが、例えば、１×１０16／ｃｍ2〜３×１０16／ｃｍ2とすることが好ましい。
The defect layer is formed by ion implantation of hydrogen, helium, neon, silicon, carbon, germanium or the like in the vicinity of the interface between the substrate and the first SiGe layer, preferably by hydrogen ion implantation. Can do. The reason why hydrogen ion implantation is preferable is that the crystallinity of the first SiGe layer after relaxation becomes the best when hydrogen ion implantation is performed. Hydrogen ions are preferably implanted so that the hydrogen concentration peak position immediately after implantation is located in the substrate in the vicinity of the interface between the substrate and the first SiGe layer. The dose of hydrogen ions is determined by the required amount of relaxation of the first SiGe layer, but is preferably 1 × 10 16 /
得られた基板のアニールは、７００〜９５０℃で行うことが好ましい。温度が低くなると緩和が不十分となり、また、温度が高くなると欠陥制御が困難となるからである。アニールは、炉アニール、ランプアニール、ＲＴＡ等の方法で行うことができる。 The obtained substrate is preferably annealed at 700 to 950 ° C. This is because the relaxation becomes insufficient when the temperature becomes low, and the defect control becomes difficult when the temperature becomes high. Annealing can be performed by furnace annealing, lamp annealing, RTA, or the like.
第１のＳｉＧｅ層の圧縮歪みの緩和は、完全緩和であっても、一部緩和であってもよい。完全緩和であっても、一部緩和であっても、第１のＳｉＧｅ層の水平面格子定数は、Ｓｉ本来の格子定数よりも大きくなる。完全緩和の場合、第１のＳｉＧｅ層の垂直面及び垂直面格子定数は、どちらも、ＳｉＧｅ本来の格子定数と等しくなる。一部緩和の場合、第１のＳｉＧｅ層の垂直面格子定数は、第１のＳｉＧｅ層の水平面格子定数よりも大きくなる。なお、「ＳｉＧｅ層を完全緩和する」とは、ＳｉＧｅ層の水平面及び垂直面格子定数がＳｉＧｅ本来の格子定数と等しくなるまで、ＳｉＧｅ層を緩和することをいう。 The relaxation of the compressive strain of the first SiGe layer may be complete relaxation or partial relaxation. Whether it is complete relaxation or partial relaxation, the horizontal plane lattice constant of the first SiGe layer is larger than the original lattice constant of Si. In the case of complete relaxation, the vertical plane and vertical plane lattice constant of the first SiGe layer are both equal to the original lattice constant of SiGe. In the case of partial relaxation, the vertical plane lattice constant of the first SiGe layer is larger than the horizontal plane lattice constant of the first SiGe layer. Note that “completely relax the SiGe layer” means that the SiGe layer is relaxed until the horizontal and vertical plane lattice constants of the SiGe layer become equal to the original lattice constants of SiGe.
第１のＳｉＧｅ層の圧縮歪みの緩和は、第１のＳｉＧｅ層の実効Ｇｅ濃度が１０〜２０％となるように、行うことが好ましい。１０％よりも小さいと、上層のＳｉＧｅ層に十分な歪みを付与することができず、２０％よりも大きいと、第１のＳｉＧｅ層の結晶状態が悪化するからである。ここで、実効Ｇｅ濃度とは、実際のＳｉＧｅ層のＧｅ濃度に、ＳｉＧｅ層の緩和率を乗じたものである。このような関係が成り立つのは、ＳｉＧｅの格子定数が、そのＧｅ濃度の増加に対してほぼ比例して大きくなるからである。例えば、実際のＧｅ濃度が２５％で、緩和率が４０％のとき、実効Ｇｅ濃度は１０％になる。実効Ｇｅ濃度は１０％のＳｉＧｅ層の水平面格子定数は、Ｇｅ濃度１０％のＳｉＧｅの本来の格子定数に等しい。Ｇｅ濃度が大きくなるほど、ＳｉＧｅ層の結晶性は悪化するので、Ｇｅ濃度をできるだけ小さくし、緩和率を出来るだけ大きくすることが好ましい。従って、第１のＳｉＧｅ層は、完全緩和させることが好ましい。なお、緩和率は、（ＳｉＧｅ層の水平面格子定数−Ｓｉ本来の格子定数）／（ＳｉＧｅ本来の格子定数−Ｓｉ本来の格子定数）により求められる。 It is preferable to reduce the compressive strain of the first SiGe layer so that the effective Ge concentration of the first SiGe layer is 10 to 20%. If it is smaller than 10%, sufficient strain cannot be imparted to the upper SiGe layer, and if it is larger than 20%, the crystal state of the first SiGe layer is deteriorated. Here, the effective Ge concentration is obtained by multiplying the actual Ge concentration of the SiGe layer by the relaxation rate of the SiGe layer. This relationship holds because the lattice constant of SiGe increases almost in proportion to the increase in Ge concentration. For example, when the actual Ge concentration is 25% and the relaxation rate is 40%, the effective Ge concentration is 10%. The horizontal plane lattice constant of the SiGe layer having an effective Ge concentration of 10% is equal to the original lattice constant of SiGe having a Ge concentration of 10%. As the Ge concentration increases, the crystallinity of the SiGe layer deteriorates. Therefore, it is preferable to reduce the Ge concentration as much as possible and increase the relaxation rate as much as possible. Therefore, it is preferable to completely relax the first SiGe layer. The relaxation rate can be obtained by (horizontal lattice constant of SiGe layer−original lattice constant of Si) / (original lattice constant of SiGe−original lattice constant of Si).
本発明の製造方法では、基板と第１のＳｉＧｅ層との界面近傍に欠陥層を形成した後、アニールすることによって、圧縮歪みの緩和を行っているので、第１のＳｉＧｅ層を臨界膜厚以上に厚くする必要がない。そのため、本発明の製造方法よると、安価に、短時間で、本発明の半導体ウェハーを製造することができる。 In the manufacturing method of the present invention, after the defect layer is formed in the vicinity of the interface between the substrate and the first SiGe layer, the compressive strain is relaxed by annealing, so that the first SiGe layer is formed with a critical film thickness. It is not necessary to make it thicker. Therefore, according to the manufacturing method of the present invention, the semiconductor wafer of the present invention can be manufactured at a low cost in a short time.
また、工程（２）の後であって、工程（３）の前に、第２の保護Ｓｉ層を得られた基板上に形成する工程をさらに備えることが好ましい。第２の保護Ｓｉ層を得られた基板上に形成することにより、後工程で形成する第２のＳｉＧｅ層の密着性を向上させることができる。第２の保護Ｓｉ層は、２０ｎｍ以下が好ましい。２０ｎｍ以上であるとＳｉ層のエピタキシャル成長時の熱負荷によってＳｉＧｅ層の結晶性を悪化させるからである。 Moreover, it is preferable to further include a step of forming the second protective Si layer on the obtained substrate after the step (2) and before the step (3). By forming the second protective Si layer on the obtained substrate, the adhesion of the second SiGe layer formed in a later step can be improved. The second protective Si layer is preferably 20 nm or less. This is because if it is 20 nm or more, the crystallinity of the SiGe layer is deteriorated by the thermal load during the epitaxial growth of the Si layer.
また、工程（２）の後であって、工程（３）の前に、ＳｉＧｅ本来の格子定数と実質的に等しい水平面及び垂直面格子定数を有する中間ＳｉＧｅ層を得られた基板上に形成する工程をさらに備えることが好ましい。このように中間ＳｉＧｅ層を形成するためには、中間ＳｉＧｅ層のＧｅ濃度をその下の層、例えば、第１のＳｉＧｅ層の実効Ｇｅ濃度と実質的に等しくすればよい。第１のＳｉＧｅ層のＧｅ濃度２５％で、緩和率が４０％のとき、第１のＳｉＧｅ層の実効Ｇｅ濃度は１０％である。この場合、中間ＳｉＧｅ層のＧｅ濃度を１０％にすればよい。このとき、中間ＳｉＧｅ層は完全に緩和され、その水平面及び垂直面格子定数は、そのＧｅ濃度のＳｉＧｅ本来の格子定数と実質的に等しい。この中間ＳｉＧｅ層は、完全に緩和されているので、臨界膜厚を気にすることなく、厚く形成することができる。そのため、第１及び第２のＳｉＧｅ層が薄い場合であっても、ＭＯＳ形成時に空乏層が欠陥層にまで広がらないようにすることができる。また、この中間ＳｉＧｅ層は、完全に緩和されているので、結晶性は良好である。そのため、その上に形成する第２のＳｉＧｅ層の結晶性も良好にすることができる。 Further, after step (2) and before step (3), an intermediate SiGe layer having a horizontal plane and a vertical plane lattice constant substantially equal to the original lattice constant of SiGe is formed on the obtained substrate. It is preferable to further include a process. In order to form the intermediate SiGe layer in this manner, the Ge concentration of the intermediate SiGe layer may be made substantially equal to the effective Ge concentration of the underlying layer, for example, the first SiGe layer. When the Ge concentration of the first SiGe layer is 25% and the relaxation rate is 40%, the effective Ge concentration of the first SiGe layer is 10%. In this case, the Ge concentration of the intermediate SiGe layer may be 10%. At this time, the intermediate SiGe layer is completely relaxed, and its horizontal and vertical lattice constants are substantially equal to the original lattice constant of SiGe at the Ge concentration. Since the intermediate SiGe layer is completely relaxed, it can be formed thick without worrying about the critical film thickness. Therefore, even when the first and second SiGe layers are thin, it is possible to prevent the depletion layer from extending to the defect layer when forming the MOS. Further, since this intermediate SiGe layer is completely relaxed, the crystallinity is good. Therefore, the crystallinity of the second SiGe layer formed thereon can be improved.
中間ＳｉＧｅ層は、６５０℃程度以下の低温で形成することが好ましい。高温で形成すると、欠陥の制御が困難となり表面荒れの原因となるからである。中間ＳｉＧｅ層の膜厚は、３００ｎｍ程度以下とすることが好ましい。膜厚が大きくなると、ＳｉＧｅ層の結晶性が悪化するからである。中間ＳｉＧｅ層は、ＣＶＤ法などによるエピタキシャル成長法により形成することが好ましい。 The intermediate SiGe layer is preferably formed at a low temperature of about 650 ° C. or less. This is because if formed at a high temperature, it becomes difficult to control the defects and cause surface roughness. The thickness of the intermediate SiGe layer is preferably about 300 nm or less. This is because as the film thickness increases, the crystallinity of the SiGe layer deteriorates. The intermediate SiGe layer is preferably formed by an epitaxial growth method such as a CVD method.
次に、上記工程（３）、すなわち、臨界膜厚以下の膜厚で圧縮歪みを有する第２のＳｉＧｅ層を得られた基板上に形成する工程について説明する。 Next, the step (3), that is, the step of forming a second SiGe layer having a compressive strain with a film thickness equal to or less than the critical film thickness on the obtained substrate will be described.
上述の通り、第１のＳｉＧｅ層の圧縮歪みの緩和により、第１のＳｉＧｅ層の水平面格子定数は、Ｓｉ本来の格子定数よりも大きくなる。その上に形成する第２のＳｉＧｅ層の水平面格子定数は、第１のＳｉＧｅ層の水平面格子定数と等しくなるので、第２のＳｉＧｅ層の水平面格子定数は、Ｓｉ本来の格子定数よりも大きくなる。これは、第１及び第２のＳｉＧｅ層の間に第２の保護Ｓｉ層などを形成している場合も同様である。 As described above, due to the relaxation of the compressive strain of the first SiGe layer, the horizontal plane lattice constant of the first SiGe layer becomes larger than the original lattice constant of Si. Since the horizontal plane lattice constant of the second SiGe layer formed thereon is equal to the horizontal plane lattice constant of the first SiGe layer, the horizontal plane lattice constant of the second SiGe layer is larger than the original lattice constant of Si. . The same applies to the case where a second protective Si layer or the like is formed between the first and second SiGe layers.
第２のＳｉＧｅ層は、第２のＳｉＧｅ層の垂直面格子定数が第２のＳｉＧｅ層の水平面格子定数よりも大きくなるように形成する。このように第２のＳｉＧｅ層を形成するためには、第２のＳｉＧｅ層のＧｅ濃度をその下の層、例えば、第１のＳｉＧｅ層の実効Ｇｅ濃度よりも大きく、好ましくは５〜２０％大きくすればよい。また、第１のＳｉＧｅ層を完全緩和している場合は、第１のＳｉＧｅ層の実効Ｇｅ濃度は、Ｇｅ濃度に等しいので、第２のＳｉＧｅ層のＧｅ濃度を第１のＳｉＧｅ層のＧｅ濃度よりも大きくなるようにすればよい。 The second SiGe layer is formed so that the vertical plane lattice constant of the second SiGe layer is larger than the horizontal plane lattice constant of the second SiGe layer. In order to form the second SiGe layer in this way, the Ge concentration of the second SiGe layer is larger than the effective Ge concentration of the layer below it, for example, the first SiGe layer, preferably 5 to 20%. Just make it bigger. Further, when the first SiGe layer is completely relaxed, the effective Ge concentration of the first SiGe layer is equal to the Ge concentration. Therefore, the Ge concentration of the second SiGe layer is set to the Ge concentration of the first SiGe layer. It is sufficient to make it larger.
例えば、第１のＳｉＧｅ層のＧｅ濃度１０％で、緩和率が１００％のとき、第１のＳｉＧｅ層の実効Ｇｅ濃度は１０％である。この場合、第２のＳｉＧｅ層のＧｅ濃度を１０％よりも大きく、例えば２５％にすると、第２のＳｉＧｅ層の垂直面格子定数が第２のＳｉＧｅ層の水平面格子定数よりも大きくなる。なぜなら、この場合、第２のＳｉＧｅ層の水平面格子定数は、Ｇｅ濃度が１０％のときのＳｉＧｅ本来の格子定数と等しくなり、第２のＳｉＧｅ層の垂直面格子定数は、Ｇｅ濃度が２５％のときのＳｉＧｅ本来の格子定数よりも大きくなるからである。 For example, when the Ge concentration of the first SiGe layer is 10% and the relaxation rate is 100%, the effective Ge concentration of the first SiGe layer is 10%. In this case, when the Ge concentration of the second SiGe layer is larger than 10%, for example, 25%, the vertical plane lattice constant of the second SiGe layer is larger than the horizontal plane lattice constant of the second SiGe layer. Because, in this case, the horizontal plane lattice constant of the second SiGe layer is equal to the original lattice constant of SiGe when the Ge concentration is 10%, and the vertical plane lattice constant of the second SiGe layer is 25% of the Ge concentration. This is because it becomes larger than the original lattice constant of SiGe.
また、例えば、第１のＳｉＧｅ層のＧｅ濃度２５％で、緩和率が４０％のとき、第１のＳｉＧｅ層の実効Ｇｅ濃度は１０％である。この場合、第２のＳｉＧｅ層のＧｅ濃度を１０％よりも大きく、例えば２５％にすると、第２のＳｉＧｅ層の垂直面格子定数が第２のＳｉＧｅ層の水平面格子定数よりも大きくなる。理由は先程と同じである。 For example, when the Ge concentration of the first SiGe layer is 25% and the relaxation rate is 40%, the effective Ge concentration of the first SiGe layer is 10%. In this case, when the Ge concentration of the second SiGe layer is larger than 10%, for example, 25%, the vertical plane lattice constant of the second SiGe layer is larger than the horizontal plane lattice constant of the second SiGe layer. The reason is the same as before.
第２のＳｉＧｅ層は、６５０℃程度以下の低温で形成することが好ましい。高温で形成すると、欠陥の制御が困難となり表面荒れの原因となるからである。第２のＳｉＧｅ層の膜厚は、３００ｎｍ程度以下とすることが好ましい。膜厚が大きくなると、ＳｉＧｅ層の結晶性が悪化するからである。第２のＳｉＧｅ層は、ＣＶＤ法などによるエピタキシャル成長法により形成することが好ましい。 The second SiGe layer is preferably formed at a low temperature of about 650 ° C. or lower. This is because if formed at a high temperature, it becomes difficult to control the defects and cause surface roughness. The thickness of the second SiGe layer is preferably about 300 nm or less. This is because as the film thickness increases, the crystallinity of the SiGe layer deteriorates. The second SiGe layer is preferably formed by an epitaxial growth method such as a CVD method.
このように第２のＳｉＧｅ層を形成すると、第２のＳｉＧｅ層は圧縮歪みを有する。そのため、第２のＳｉＧｅ層をＰチャネルとするＰＭＯＳのホール移動度が向上する。また、第２のＳｉＧｅ層の水平面格子定数は、Ｓｉ本来の格子定数よりも大きく、第２のＳｉＧｅ層上に形成されるキャップＳｉ層は、引張り歪みを有する。そのため、キャップＳｉ層をＮチャネルとするＮＭＯＳの電子移動度も向上する。 When the second SiGe layer is formed in this way, the second SiGe layer has a compressive strain. Therefore, the hole mobility of PMOS using the second SiGe layer as the P channel is improved. Further, the horizontal plane lattice constant of the second SiGe layer is larger than the original lattice constant of Si, and the cap Si layer formed on the second SiGe layer has tensile strain. Therefore, the electron mobility of NMOS using the cap Si layer as an N channel is also improved.
次に、上記工程（４）、すなわち、第２のＳｉＧｅ層上に引張り歪みを有するキャップＳｉ層を形成する工程について説明する。 Next, the step (4), that is, the step of forming a cap Si layer having tensile strain on the second SiGe layer will be described.
上述の通り、キャップＳｉ層は、引張り歪みを有する。キャップＳｉ層の膜厚は、５〜２０ｎｍとすることが好ましい。５ｎｍ以下であると下層のＳｉＧｅ層中のＧｅ原子がＳｉ層中に拡散し、歪みＳｉとしての特性が得られなくなるためであり、２０ｎｍ以上であるとＳｉ層のエピタキシャル成長時の熱負荷によってＳｉＧｅ層の結晶性を悪化させるからである。キャップＳｉ層は、ＣＶＤ法などによるエピタキシャル成長法により形成することが好ましい。 As described above, the cap Si layer has a tensile strain. The thickness of the cap Si layer is preferably 5 to 20 nm. This is because Ge atoms in the lower SiGe layer are diffused into the Si layer when the thickness is 5 nm or less, and the characteristics as strained Si cannot be obtained. When the thickness is 20 nm or more, the SiGe layer is caused by a thermal load during epitaxial growth of the Si layer. This is because the crystallinity of the resin deteriorates. The cap Si layer is preferably formed by an epitaxial growth method such as a CVD method.
また、基板をＳＯＩ化する工程をさらに備えてもよい。ＳＯＩ化は、例えば、スマートカット法（社団法人日本電子工業振興協会「多層集積技術動向に関する調査研究報告書Ｖ」の９８−基−１８のｐ７参照）により基板を分割し、表面に酸化物層を有する基板と貼り合わせることにより、行うことができる。 Moreover, you may further provide the process of SOI-izing a board | substrate. SOI can be obtained by, for example, dividing the substrate by the smart cut method (see p. 7 of 98-base-18 of “Research Report V on Multi-layer Integration Technology Trends” of the Japan Electronic Industry Development Association) and forming an oxide layer on the surface. It can be performed by attaching to a substrate having
貼り合わせは、公知の貼り合わせ技術、例えば、室温で接触させ、ファンデアワールス結合後、加熱し、強固に結合する方法、例えば、社団法人日本電子工業振興協会「多層集積技術動向に関する調査研究報告書Ｖ」の９８−基−１８のｐ１２に記載の方法、N. SatoらのAppl. Phys. Lett. 65(15), p1924(1994)に記載の方法、Michel Allen, IEEE, SPECTRAM,June, 37(1997)に記載の方法等を利用して行うことができる。 Bonding is a known bonding technique, for example, a method of contacting at room temperature, followed by van der Waals bonding, and then heating and firmly bonding, for example, Japan Electronics Industry Promotion Association "Survey report on multilayer integration technology trends" "V", 98-group-18, p12, N. Sato et al., Appl. Phys. Lett. 65 (15), p1924 (1994), Michel Allen, IEEE, SPECTRAM, June, 37 (1997) can be used.
以上の工程により、本発明の半導体ウェハーが製造される。この半導体ウェハーを用いると、高速なＰチャネル、Ｎチャネルを有する半導体装置を形成することができる。 The semiconductor wafer of the present invention is manufactured through the above steps. When this semiconductor wafer is used, a semiconductor device having a high-speed P channel and N channel can be formed.
なお、本明細書において、「基板上に」という語句には、基板に接して、保護層又は絶縁層を介して基板に接して、又は基板と非接触で上方に、などの概念が含まれる。その他の「膜上に」、「層上に」などという語句についても同様である。従って、本発明の半導体ウェハーは、本発明の原理により、本発明の効果が得られる限り、上記の層の間に別の保護層及び／又は絶縁層などを備えてもよい。また、本発明の半導体ウェハーの製造方法は、本発明の原理により、本発明の効果が得られる限り、上述の工程の間に別の保護層及び／又は絶縁層などを形成する工程を備えてもよい。 Note that in this specification, the phrase “on the substrate” includes a concept of contacting the substrate, contacting the substrate through the protective layer or the insulating layer, or contacting the substrate upward without contact with the substrate. . The same applies to other phrases such as “on the membrane” and “on the layer”. Therefore, according to the principle of the present invention, the semiconductor wafer of the present invention may include another protective layer and / or insulating layer between the above layers as long as the effects of the present invention are obtained. In addition, according to the principle of the present invention, the semiconductor wafer manufacturing method of the present invention includes a step of forming another protective layer and / or insulating layer between the above steps as long as the effect of the present invention is obtained. Also good.
まず、ｐ型Ｓｉ（１００）基板上に第１のＳｉＧｅ層をエピタキシャル成長させる際、欠陥の少ない結晶を得るために、Ｓｉ基板と第１のＳｉＧｅ層の界面に酸素原子などが含まれていると欠陥発生の原因となるため、予めこれらを取り除く必要がある。このため、硫酸ボイルとＲＣＡ洗浄を行い、５％希フッ酸にて基板表面の自然酸化膜を除去し、更にアルゴン雰囲気もしくは水素ベーク等でＳｉ上の酸素等を除去する。 First, when the first SiGe layer is epitaxially grown on the p-type Si (100) substrate, an oxygen atom or the like is included in the interface between the Si substrate and the first SiGe layer in order to obtain a crystal with few defects. Since these may cause defects, it is necessary to remove them in advance. For this reason, boil sulfate and RCA cleaning are performed, the natural oxide film on the substrate surface is removed with 5% dilute hydrofluoric acid, and oxygen on the Si is removed in an argon atmosphere or hydrogen bake.
次に、上記方法で除去しきれない残留酸素などの影響を少なくするため、第１のＳｉＧｅ層の成長に先立ち、５０ｎｍ〜２００ｎｍのＳｉ層をバッファ層としてエピタキシャル成長させ、その後、ガス種を変更して連続的に第１のＳｉＧｅ層のエピタキシャル成長を行う。 Next, in order to reduce the influence of residual oxygen that cannot be removed by the above method, the 50 nm to 200 nm Si layer is epitaxially grown as a buffer layer prior to the growth of the first SiGe layer, and then the gas type is changed. Then, the first SiGe layer is epitaxially grown continuously.
第１のＳｉＧｅ層の成長には、低圧気相成長（ＬＰ−ＣＶＤ）装置を用いて、ゲルマン（ＧｅＨ4）とシラン（ＳｉＨ4）を原料に、Ｇｅ濃度１０％以下の第１のＳｉＧｅ層を４８０℃以上７００℃以下の温度でエピタキシャル成長させる。また上記のエピタキシャル成長方法に加え、欠陥の少ない結晶を得るため、および、第１のＳｉＧｅ膜の結晶性を確保するために、第１のＳｉＧｅ層の膜厚を臨界膜厚以下にすることが必要である。 For the growth of the first SiGe layer, a low pressure vapor phase growth (LP-CVD) apparatus is used to form a first SiGe layer having a Ge concentration of 10% or less using germane (GeH 4 ) and silane (SiH 4 ) as raw materials. Is epitaxially grown at a temperature of 480 ° C. or higher and 700 ° C. or lower. In addition to the above epitaxial growth method, the thickness of the first SiGe layer must be less than the critical thickness in order to obtain a crystal with few defects and to ensure the crystallinity of the first SiGe film. It is.
なお、次の中間ＳｉＧｅ層の前処理としてＳｉと共通の洗浄技術を使用する場合は、第１のＳｉＧｅ層のエピタキシャル成長に引き続き、５ｎｍ程度の薄いＳｉ層をエピタキシャル成長させる。 In the case of using a cleaning technique common to Si as a pretreatment for the next intermediate SiGe layer, a thin Si layer of about 5 nm is epitaxially grown following the epitaxial growth of the first SiGe layer.
第１のＳｉＧｅ層は水素イオン注入とアニールで歪み緩和させる。水素イオン中のＲｐ（注入直後の水素濃度のピーク位置）は、Ｓｉ基板と第１のＳｉＧｅ層の界面近くのＳｉ基板中にするのがよい。注入水素のドーズ量は、１×１０16／ｃｍ2〜３×１０16／ｃｍ2とすると緩和に適切な欠陥層が得られる。水素ドーズ量が多すぎると、Ｓｉ基板が、欠陥層のために脆くなる。又、少なすぎると緩和に必要な欠陥層が得られない。７００℃以上でアニールすると第１のＳｉＧｅ層は緩和する。第１のＳｉＧｅ層を緩和すると、第１のＳｉＧｅ層の水平面格子定数がＳｉ本来の格子定数よりも大きくなる。
The first SiGe layer is relaxed by hydrogen ion implantation and annealing. Rp in hydrogen ions (the peak position of the hydrogen concentration immediately after implantation) is preferably in the Si substrate near the interface between the Si substrate and the first SiGe layer. When the dose of implanted hydrogen is 1 × 10 16 /
第１のＳｉＧｅ層を緩和させた後、第１のＳｉＧｅ層と同じＧｅ濃度で中間ＳｉＧｅ層をエピタキシャル成長させるが、中間ＳｉＧｅ層のエピタキシャル成長前に５ｎｍ程度の薄いＳｉ層をエピタキシャル成長させることにより、得られた基板に対する中間ＳｉＧｅ層の密着性をあげることができる。第１のＳｉＧｅ層を完全緩和させた場合、第１のＳｉＧｅ層の上に形成する中間ＳｉＧｅ層については、臨界膜厚という制限はなくなるので、中間ＳｉＧｅ層は、厚く形成することができる。 After relaxing the first SiGe layer, an intermediate SiGe layer is epitaxially grown at the same Ge concentration as the first SiGe layer. The adhesion of the intermediate SiGe layer to the substrate can be increased. When the first SiGe layer is completely relaxed, the intermediate SiGe layer formed on the first SiGe layer is not limited to a critical film thickness, so that the intermediate SiGe layer can be formed thick.
続いて（ウェハーをエピ装置から外に出すことなく）、高濃度Ｇｅ（例えばＧｅ濃度２５％）の第２のＳｉＧｅ層をエピタキシャル成長させる。このときの膜厚は、臨界膜厚以下にする必要がある。本実施例では、第１のＳｉＧｅ層を完全緩和させており、かつ、第２のＳｉＧｅ層のＧｅ濃度が第１のＳｉＧｅ層のＧｅ濃度よりも大きいので、第２のＳｉＧｅ層は、圧縮歪みを有し、第２のＳｉＧｅ層の垂直面格子定数は、第２のＳｉＧｅ層の水平面格子定数よりも大きくなる。 Subsequently, a second SiGe layer of high concentration Ge (for example, Ge concentration of 25%) is epitaxially grown (without taking the wafer out of the epi apparatus). The film thickness at this time needs to be less than the critical film thickness. In this example, the first SiGe layer is completely relaxed, and the Ge concentration of the second SiGe layer is higher than the Ge concentration of the first SiGe layer. The vertical plane lattice constant of the second SiGe layer is larger than the horizontal plane lattice constant of the second SiGe layer.
第２のＳｉＧｅ層のエピタキシャル成長工程に続いて（ウェハーをエピ装置から外に出すことなく）、第２のＳｉＧｅ層の上にキャップＳｉ層を５ｎｍ以上３０ｎｍ以下の膜厚でエピタキシャル成長させる。このキャップＳｉ層が薄すぎる場合、ＣＭＯＳ工程中の熱処理により第２のＳｉＧｅ層中のＧｅ原子がキャップＳｉ層中に拡散し、歪みＳｉとしての特性が得られなくなるため、キャップＳｉ層の厚さは最低でも５ｎｍ以上にする必要がある。逆に、キャップＳｉ層が厚すぎる場合にはキャップＳｉ層のエピタキシャル成長時の熱負荷によって第２のＳｉＧｅ層の結晶性を悪化させるため、エピタキシャル成長膜厚およびエピタキシャル成長温度を制限する必要がある。なお、第２のＳｉＧｅ層の水平面格子定数がＳｉ本来の格子定数よりも大きいので、第２のＳｉＧｅ層上に形成されるキャップＳｉ層は、引張り歪みを有する。 Following the epitaxial growth step of the second SiGe layer (without taking the wafer out of the epi apparatus), a cap Si layer is epitaxially grown on the second SiGe layer to a thickness of 5 nm to 30 nm. If the cap Si layer is too thin, Ge atoms in the second SiGe layer diffuse into the cap Si layer due to the heat treatment during the CMOS process, and the characteristics as strained Si cannot be obtained. Must be at least 5 nm. On the other hand, if the cap Si layer is too thick, the crystallinity of the second SiGe layer is deteriorated by the thermal load during the epitaxial growth of the cap Si layer, so that it is necessary to limit the epitaxial growth film thickness and the epitaxial growth temperature. Since the horizontal plane lattice constant of the second SiGe layer is larger than the original lattice constant of Si, the cap Si layer formed on the second SiGe layer has a tensile strain.
図１は、実施例２に係る半導体ウェハー１を示す側面断面図である。半導体ウェハー１は、表面がＳｉからなる基板３上に、第１のＳｉＧｅ層５と、第２のＳｉＧｅ層７と、キャップＳｉ層９とがこの順で積層され、第１のＳｉＧｅ層５の水平面格子定数はＳｉ本来の格子定数よりも大きく、第２のＳｉＧｅ層７の垂直面格子定数は、第２のＳｉＧｅ層７の水平面格子定数よりも大きく、第２のＳｉＧｅ層７は、圧縮歪みを有し、キャップＳｉ層９は、引張り歪みを有する。また、基板３と第１のＳｉＧｅ層５との界面近傍の基板３中に欠陥層１０が存在している。
FIG. 1 is a side sectional view showing a
例えば、第１のＳｉＧｅ層５のＧｅ濃度を１０％、完全緩和（緩和率１００％）とし、第２のＳｉＧｅ層７のＧｅ濃度を２５％、緩和率を４０％とする。
For example, the Ge concentration of the
また、第１のＳｉＧｅ層５のＧｅ濃度を２５％、緩和率を４０％とし、第２のＳｉＧｅ層７のＧｅ濃度を２５％、緩和率を４０％としてもよい。
Alternatively, the Ge concentration of the
図２は、実施例３に係る半導体ウェハー１１を示す側面断面図である。 FIG. 2 is a side sectional view showing the semiconductor wafer 11 according to the third embodiment.
実施例２に係る半導体ウェハー１との違いは、第１と第２のＳｉＧｅ層５、７の間に中間ＳｉＧｅ層６を備えることである。
The difference from the
例えば、第１のＳｉＧｅ層５のＧｅ濃度を１０％、完全緩和（緩和率１００％）とし、中間ＳｉＧｅ層６のＧｅ濃度を１０％、完全緩和とし、第２のＳｉＧｅ層７のＧｅ濃度を２５％、緩和率を４０％とする。
For example, the
また、第１のＳｉＧｅ層５のＧｅ濃度を２５％、緩和率４０％とし、中間ＳｉＧｅ層６のＧｅ濃度を１０％、完全緩和とし、第２のＳｉＧｅ層７のＧｅ濃度を２５％、緩和率を４０％としてもよい。
Further, the Ge concentration of the
図３は、実施例４に係る半導体ウェハーの製造工程を示す断面図である。 FIG. 3 is a cross-sectional view showing the manufacturing process of the semiconductor wafer according to the fourth embodiment.
まず、表面がＳｉからなる基板３上に臨界膜厚以下の膜厚で第１のＳｉＧｅ層５を形成し、図３（ａ）に示す構造を得る。
First, the
次に、基板３と第１のＳｉＧｅ層５との界面近傍に欠陥層１０を形成し、次いで、得られた基板についてアニール処理を行うことにより、第１のＳｉＧｅ層５の圧縮歪みを緩和させて、第１のＳｉＧｅ層５の水平面格子定数がＳｉ本来の格子定数よりも大きくなるようにし、図３（ｂ）に示す構造を得る。
Next, the
次に、臨界膜厚以下の膜厚で圧縮歪みを有する第２のＳｉＧｅ層７を得られた基板上に形成し、図３（ｃ）に示す構造を得る。ここで、圧縮歪みを有する第２のＳｉＧｅ層７は、第２のＳｉＧｅ層７の垂直面格子定数が第２のＳｉＧｅ層７の水平面格子定数よりも大きくなるように形成する。
Next, the
次に、第２のＳｉＧｅ層７上に引張り歪みを有するキャップＳｉ層９を形成し、図３（ｄ）に示す構造を得て、半導体ウェハーの製造を完了する。
Next, a
例えば、第１のＳｉＧｅ層５のＧｅ濃度を１０％、完全緩和（緩和率１００％）とし、第２のＳｉＧｅ層７のＧｅ濃度を２５％、緩和率を４０％とする。
For example, the Ge concentration of the
また、第１のＳｉＧｅ層５のＧｅ濃度を２５％、緩和率を４０％とし、第２のＳｉＧｅ層７のＧｅ濃度を２５％、緩和率を４０％としてもよい。
Alternatively, the Ge concentration of the
１ 半導体ウェハー
３ 表面がＳｉからなる基板
５ 第１のＳｉＧｅ層
６ 中間ＳｉＧｅ層
７ 第２のＳｉＧｅ層
９ キャップＳｉ層
１０ 欠陥層
DESCRIPTION OF
Claims (15)
第１のＳｉＧｅ層の水平面格子定数はＳｉ本来の格子定数よりも大きく、
第２のＳｉＧｅ層の垂直面格子定数は、第２のＳｉＧｅ層の水平面格子定数よりも大きく、
それによって、第２のＳｉＧｅ層は、圧縮歪みを有し、キャップＳｉ層は、引張り歪みを有する半導体ウェハー。 On the substrate whose surface is made of Si, a first SiGe layer, a second SiGe layer, and a cap Si layer are laminated in this order,
The horizontal plane lattice constant of the first SiGe layer is larger than the original lattice constant of Si,
The vertical plane lattice constant of the second SiGe layer is greater than the horizontal plane lattice constant of the second SiGe layer,
Thereby, the second SiGe layer has a compressive strain and the cap Si layer has a tensile strain.
圧縮歪みを有する第２のＳｉＧｅ層は、第２のＳｉＧｅ層の垂直面格子定数が第２のＳｉＧｅ層の水平面格子定数よりも大きくなるように形成する半導体ウェハーの製造方法。 (1) forming a first SiGe layer with a thickness less than the critical thickness on a substrate whose surface is made of Si; (2) forming a defect layer in the vicinity of the interface between the substrate and the first SiGe layer; Then, by annealing the obtained substrate, the compressive strain of the first SiGe layer is relaxed so that the horizontal plane lattice constant of the first SiGe layer is larger than the original lattice constant of Si. ) Forming a second SiGe layer having a compressive strain with a thickness less than the critical thickness on the obtained substrate, and (4) forming a cap Si layer having a tensile strain on the second SiGe layer. Prepared,
The method of manufacturing a semiconductor wafer, wherein the second SiGe layer having compressive strain is formed such that a vertical plane lattice constant of the second SiGe layer is larger than a horizontal plane lattice constant of the second SiGe layer.
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007300103A (en) * | 2006-05-05 | 2007-11-15 | Internatl Business Mach Corp <Ibm> | Semiconductor device using embedded carbon dopant |
| JP2017112339A (en) * | 2015-12-18 | 2017-06-22 | 株式会社Sumco | Method for manufacturing silicon germanium epitaxial wafer and silicon germanium epitaxial wafer |
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-
2004
- 2004-03-12 JP JP2004071057A patent/JP2005260070A/en active Pending
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| CN113284795A (en) * | 2014-08-28 | 2021-08-20 | 胜高股份有限公司 | Semiconductor epitaxial wafer, method for manufacturing same, and method for manufacturing solid-state imaging element |
| JP2017112339A (en) * | 2015-12-18 | 2017-06-22 | 株式会社Sumco | Method for manufacturing silicon germanium epitaxial wafer and silicon germanium epitaxial wafer |
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